KR19990022971A - 병렬 연결된 테일-바이팅 중첩 코드 및 이 코드용 디코더 - Google Patents

병렬 연결된 테일-바이팅 중첩 코드 및 이 코드용 디코더 Download PDF

Info

Publication number
KR19990022971A
KR19990022971A KR1019970709441A KR19970709441A KR19990022971A KR 19990022971 A KR19990022971 A KR 19990022971A KR 1019970709441 A KR1019970709441 A KR 1019970709441A KR 19970709441 A KR19970709441 A KR 19970709441A KR 19990022971 A KR19990022971 A KR 19990022971A
Authority
KR
South Korea
Prior art keywords
component
decoder
soft
interleaver
interleavers
Prior art date
Application number
KR1019970709441A
Other languages
English (en)
Other versions
KR100522263B1 (ko
Inventor
마이클 래딕 스테판
베일리 앤더슨 존
Original Assignee
제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹
제너럴 일렉트릭 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹, 제너럴 일렉트릭 캄파니 filed Critical 제이 엘. 차스킨, 버나드 스나이더, 아더엠. 킹
Publication of KR19990022971A publication Critical patent/KR19990022971A/ko
Application granted granted Critical
Publication of KR100522263B1 publication Critical patent/KR100522263B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/2996—Tail biting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/2978—Particular arrangement of the component decoders
    • H03M13/2981—Particular arrangement of the component decoders using as many component decoders as component codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3723—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 using means or methods for the initialisation of the decoder
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0066—Parallel concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

병렬 연결된 중첩 코딩 설계는 테일-바이팅 비순환 조직적 중첩 코드를 이용한다. 이러한 관련 디코더는 하드 및 소프트 결정 출력을 생성하기 위하여 순환적 최대 포스테리어리 디코딩을 반복적으로 이용한다. 이러한 인코딩/디코딩 시스템은 결과적으로 짧은 메시지 동안 개선된 에러-수정을 실행하게 된다.

Description

병렬 연결된 테일-바이팅 중첩 코드 및 이 코드용 디코더
병렬 연결된 중첩 코딩(PCCC)이나 터보 코딩(turbo coding)으로 말하는 병렬 연결된 코딩의 한 형식은 10,000 이상의 비트 블록에 적용될 때, 확인된 코딩 게인 때문에, 새로운 코딩을 연구해왔다(1993년 C. Berrou와, A Glavieux 및 P. Thitimajshima의 Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes(페이지 1064-1070) Proceedings of the IEEE International Conference on Communications와, 1994년 12월 J.D. Andersen의 The TURBO Coding Scheme(Report IT-146 ISSN 0105-854)Institute of Telecommunication, Technical University of Denmark와, 1994년 P. Robertson의 Illuminating the Structure of Code and Decoder of Parallel Concatenated Recursive Systematic (Turbo) Codes(페이지 1298-1303) IEEE Globecom Conference에서 참조함.).
터보 코드를 실행하는 것은 인코딩된 데이터 블록의 길이가 감소하기 때문에, 대체로 불합리적이다. 이러한 결과는 순환적이고 조직적인 성분 중첩 코드의 무게 구조 블록의 길이에 주로 의존하기 때문이다. 두 번째 문제는 터보 인코더에 적용되는 메시지 블록을 적절하게 종료시키는 문제이다. 1994년 8월 4일 O. Joersson과 H. Meyr의 Terminating the Trellis of Turbo-Codes(vol. 30, no 16의 페이지 1285-1286) IEE Electronics Letters에서 처럼, 터보 인코더에서 사용된 인터리빙(interleaving)은 인터리빙되고 비인터리빙(non-interleaving)되는 인코더 입력 시퀀스를 단일 세트의 테일 비트로 종료시키는 것을 불가능하게 할 수 있다. 메시지 구조에 있는 제2 테일 시퀀스를 사용하여 인터리빙된 데이터 시퀀스에 작용하는 인코더를 적절하게 종료시키는 것은 가능하지만, 이러한 방법은 인코더 종료와 연관된 오버헤드를 배가시키고, 유효 코드 비율을 감소시킨다. 인코더 시퀀스중 하나의 시퀀스를 종료하는 것은 대안이 될 수 없고, 특히 짧은 메시지에 적용할 때, 이러한 방법은 인코더/디코더 시스템의 수행도를 감소시킨다. 1995년 1월 5일 A.S. Barbulescu와 S.S. Pietrobon의 Terminating the Trellis of Turbo-Codes in the Same State(총 31권중 제1권의 페이지 22-23)IEE Electronics Letters에서, 2개의 순환적이고 조직적인 중첩(RSC) 인코더를 단일 종료 비트 시퀀스로 종료하도록 인터리버 설계상에 제약을 두는 방법이 공지되어 있다. 그것들을 수행한 결과는 최적화된 인터리버를 사용했을 때, 두 인코더를 종료함으로써 획득되는 수행도에 비유되는 몇몇 하락을 나타낸다. 게다가, RSC가 터보 인코더에서 사용될 때, 공표된 비트-에러율(BER)과 비교하여 비트당 에너지대 노이즈 파워 분광 밀도 비율()데이터는값의 범위 이상인 BER에서 균등해지는 것을 나타낸다.
따라서, 짧은 데이터 블록에 개선된 병렬 연결된 코딩 기술을 적용하는 것이 바람직하다.
본 발명은 대체로 불충분한 채널 상에서 짧은 메시지를 전달하는 에러-정정 코드에 관한 것으로, 특히 병렬 연결된 중첩 코드와 이 코드용 디코더에 관한 것이다.
도 1은 병렬 연결된 인코더를 나타내는 간략화된 블록도.
도 2는 병렬 연결된 코드용 디코더를 나타내는 간략화된 블록도.
도 3은 본 발명에 따라, 코딩 설계에 사용되는 테일-바이팅 비순환적인 중첩 인코더를 나타내는 간략화된 블록도.
도 4는 본 발명에 따라, 병렬 연결된 중첩 코딩 설계용 디코더의 성분 디코더로 유용한 순환 MAP 디코더를 나타내는 간략화된 블록도.
도 5는 본 발명에 따라, 병렬 연결된 중첩 코딩 설계용에 성분 디코더로 유용한 순환 MAP 디코더에 대한 또다른 실시예를 나타내는 간략화된 블록도.
본 발명에 따라, 병렬 연결된 중첩 코딩 설계는 테일-바이팅 비순환 조직 중첩(NSC) 코드를 사용한다. 관련된 디코더는 반복적인 최대의 순환 포스테리어리(MAP:circular maximum a posteriori) 디코딩을 사용하여 하드 앤 소프트(hard and soft) 결정 출력을 생성한다. 테일-바이팅 코드를 사용하여 터보 코딩에서 입력 데이터 시퀀스를 종료하는 문제를 해결하고, 따라서 짧은 메시지에 대한 관련된 디코더 수행도의 저하를 방지한다. NSC 코드는 대체로 데이터 블록 길이가 증가하는 것처럼 동일한 메모리를 점근적으로 갖는 반복적이고 규칙적인 중첩(RSC)코드 보다 더 부족한 반면에, NSC의 자유 거리는 데이터 블록 길이에 덜 민감하다. 따라서, NSC 코드를 갖는 병렬 연결된 코딩은 몇몇 임계 데이터 블록 크기보다 더 짧은 메시지에 대한 동일 메모리를 갖는 RSC 코드를 갖는 코딩보다 더 바람직하다.
도 1은 병렬 연결된 코딩 설계를 위한 인코더 신호 처리(10)를 나타내는 일반적인 블록도이다. 이것은 소스로부터 나온 데이터 비트 블록에 작용하는 N개의 성분 인코더(12)로 구성된다. 이 데이터 블록은 인터리버(14)를 통해 알고리즘을 상호배치함으로써 변경된다. 도시된 것처럼, N개의 인코더(12)에 대한 N-1개의 인터리버가 존재한다. 결과적으로 성분 인코더 출력은 합성 코드워드 포맷 형성기(16:formatter)에 의해 단일 합성 코드워드가 된다. 이 합성 코드워드 포맷 형성기는 채널의 특성에 적합하도록 선택하고, 이 채널과 통신 시스템 채널 처리 기술에 적합하도록 선택된 프레임 포맷 형성기로 수행될 수 있다. 또한 프레임 포맷 형성기는 제어 비트 및 동기 신호처럼 다른 필요한 오버헤드를 삽입할 수 있다.
만약 성분 코드가 조직 코드라면, 병렬 연결된 코딩에서 중요한 코드 비율 이점을 얻을 수 있다. 조직 인코더로 생성된 코드워드(출력)는 인코더와 추가적인 패리티 비트에 입력으로 제공된 원시 데이터 비트를 포함한다(패리티 비트에 의해 생성된 여유(redundancy)는 코드 에러 정정을 가능하게 함). 따라서, 조직 인코더가 도 1에 도시된 병렬 연결된 인코더에 사용될 때, 모든 성분 인코더(12)에 의해 생성된 코드워드는 입력 데이터 비트를 포함한다. 만일 포맷 형성기(16)가 데이터 패킷을 형성하거나, 각 성분 인코더(12)에 의해 생성된 패리티 비트와 코드화된 정보 비트의 블록으로만 구성된 합성 코드워드를 형성한다면, 병렬로 연결된 합성 코드의 비율에 있어서의 중요한 개선점은 전송된 합성 코드워드에 있는 정보 비트의 반복을 제거함으로써 실현된다. 예를 들어, 만일 2개의 성분 코드로 구성되고 병렬 연결된 중첩 코드(PCCC) 인코더의 성분 인코더(1)와 성분 인코더(2)가 두 개의 1/2 비율 코드라면, 이 병렬 연결된 합성 코드 비율은 조직 성분 코드를 사용할 때, 비조직 성분 코드에 비해 1/4에서 1/3 비율로 증가된다.
순환적이고 조직적인 중첩(RSC) 코드를 이용하는 병렬 연결된 코딩 설계는 최근에 들어와서 다각적으로 연구되어왔다. 또한 이러한 병렬 연결된 중첩 코드(PCCC's)는 터보 코드처럼 문헌에 개시된다. 본 명세서의 상기 명기한바, 이러한 PCCC's는 상대적으로 대용량 메시지(즉 10000 비트 이상)인 경우, 비트-에러율(BER)에 대한 비트당 에너지대 노이즈 파워 분광 밀도 비율()에 관하여 중요한 성과를 얻을 수 있었다. 하지만, 순환적이고 조직적인 중첩 성분 코드 길이는 데이터 블록 길이에 매우 민감하게 영향받기 때문에, 터보 코드로 획득된 코딩 게인은 감소되는 데이터 블록 크기와 더불어 상당히 낮아진다. 한편, 비순환 조직 테일-바이팅 중첩(NSC) 코드의 수행도는 실제적으로 데이터 블록 길이에 영향받지 않는다. 만일 데이터 비트 블록이 인코딩 되기만하면, 획득가능한 수행 등급은 NSC의 결정 깊이도에 의해 결정된 최소 크기 이하가 된다.
도 2는 일반적인 병렬 연결된 코드용 디코더를 블록도 형태로 도시한다. 디코더(20)는 다음과 같은 것을 구성한다. 채널로부터 수신된 합성 코드워드를 각각 성분 디코더(24)용 수신 코드워드로 변환시키는, 즉 합성 코드워드를 성분 코드워드로 변환시키는 컨버터(22)와; 도 1에 도시된 N개의 인코더에 대응하는 N개의 구성요소 디코더(24)와; 병렬 연결된 인코더에 사용된 동일한 형태(또는 동일한)의 인터리버(14)와(도 1); 각 디-인터리버는 인코딩에 사용되는 N-1개의 인터리버에 대응하는 연속 연결된 N-1개의 디-인터리버(30)와 동등하게 연속적으로 재정리되는 특성을 각각 갖는 제1 및 제2 디-인터리버(28,29). 이러한 디-인터리버에 요구되는 순서는 도 2에 도시되고, 인터리버 순서의 역순이다. 성분 디코더(24)의 출력은 수신된 코드워드 내의 추측된 각 데이터 비트 값에 근거한 몇가지 형태의 소프트 결정 정보이다. 예를 들어, 성분 디코더의 출력은 디코딩된 비트가 채널로부터 연속되는 기호를 수신하는 상태로 조건이 설정되고 0 또는 1이 되는 제1 확률 함수가 된다. 이러한 제1 함수에 대한 하나의 실시예는 순열을 한후 다음 연속되는 성분 디코더에 입력된 성분 디코더의 소프트 결정 출력으로부터 조건부 확률의 인플루언스()를 제거한다(는 시간t에서 j번째 정보 비트가 수신된 채널 출력 기호의 j번째 비트상의 상태인 비트(Y t )에 있는 0인 확률). 또한, 성분 디코더(24)에 의해 출력된 소프트 결정 정보는 확률 함수가 될 수 있다.
또는 로그 확률비 방정식으로 표현된다.
도시된 것처럼, N번째 성분 디코더는 제2 출력, 즉 디코딩된 비트 값이나 상기 확률비에 대한 조건부 확률의 제2 함수를 갖는다. 이러한 제2 함수에 대한 실시예는과 선행하는 성분 디코더로부터 수신된인 프리어리(priori) 확률로 나타낸다.
병렬 연결된 코드에 대한 디코더는 다음과 같은 방법으로 반복적으로 동작한다. 제1 성분 디코더(디코더 1)는 수신된 코드워드와 전송된 정보 비트 주위의 모든 선행 정보에 입각하여 제1 성분 인코더에 의해 인코딩된 연속적인 정보 비트에 대한 한 세트의 소프트 결정 값을 계산한다. 첫 번째 단계에서, 만약 초기 통계표상에 선행하는 정보가 없으면, 비트를 0이나 1(즉,P{bit=0} = P{bit=1} = 1/2)과 동일한 것으로 가정한다. 따라서, 디코더 1에 의해 계산된 소프트 결정 값은 제2 인코더에 대한 데이터 비트 블록을 변경하도록 인코더에 사용된 동일한 형태의(또는 동일한) 인터리버를 사용하여 삽입된다. 이러한 변경된 소프트 결정 값과 대응하는 수신된 코드워드는 다음 성분 디코더(디코더 2)에 대한 입력 값을 구성한다. 선행하는 성분 디코더와 인터리버로 부터 수신된 변경된 소프트 결정 값은 디코딩 된 데이터 비트 주위의 선행 정보와 같이 다음 성분 디코더에 의해 사용된다. 성분 디코더는 N번째 디코더가 인코더에 의해 인코딩된 데이터 비트 블록에 대한 한 세트의 소프트 결정 출력을 계산할 때까지, 순차적으로 이러한 방법으로 동작한다. 다음 단계는, 상기 기술된 것처럼, N번째 디코더로부터 소프트 결정 값을 디-인터리빙 하는 것이다. 따라서, 제1 디코더는 수신된 코드워드상에서 작동하고, 또다시 선행 정보처럼 N번째 디코더로부터 새로운 소프트 결정 값을 사용한다. 디코더의 동작은 소정의 단계 동안 이러한 방법으로 계속된다. 마지막 단계의 결론에서, N번째 디코더에 의해 계산된 소프트 결정 출력의 제2 방정식의 연속되는 값은 디-인터리빙되어 데이터를 PCCC 인코더에 의해 수신된 순서로 되돌린다. 반복되는 단계 수는 소정의 수가 될 수 있으며, 디코더 수렴을 검출함으로써 동적으로 결정될 수 있다.
디코더는 확률 함수인 소프트 결정 정보를 제공한다. 즉, 시간t에서 인코더로 입력된k비트 기호의 j번째 데이터 비트의 조건부 확률은 한 세트의 채널 출력가 수신하여 주어진 0 값이다. 게다가, 디코더는 결정 규칙을 실행하는 결정 장치를 통해 출력된 소프트-결정의 기능으로 하드-결정 정보를 제공할 수 있으며, 결정 규칙은 다음과 같다.
즉, 만일〉이면,이 되고, 만일〈이면,이 된다. 그렇지 않으면, 불규칙적으로를 값 0 또는 1로 할당한다.
대체로, 터보 디코더는 1974년 3월 L.R. Bahl와, J. Cocke와, F. Jelinek 및 J Raviv의 Optimal Decoding of Linear Codes for Minimizing Symbol error Rate(페이지 284-287)IEEE Transactions of Information Theory에서 처럼, 최대 포스테리어리(MAP) 디코더(maximum a posteriori decoders)나, 또는 1989년 J. Hagenauer와 P Hoeher의 A Viterbi Algorithm with Soft-Decision Outputs and its Applications(페이지 1680-1686)IEEE Globecom Conference에서 처럼, 소프트 출력 비터비 알고리즘(SOVA) 디코더(soft output Viterbi algorithm decoders)를 이용한다. MAP 디코더는 디코딩된 값이 0 또는 1인 확률을 생성한다. 반면에 SOVA 디코더는 대체로 각 디코딩된 비트에 대한 확률비를 계산한다.
이러한 확률비는 P{디코딩된 비트=0}로부터 얻을 수 있으며, P{디코딩된 비트=0} = 1- P{디코딩된 비트=1}를 사용할 수 있다. 몇몇 컴퓨터를 사용하는 이점은 MAP 또는 SOVA 디코더가 확률비의 대수로 작동할 때 인지하는 것이다. 즉,
터보 코드를 갖고 획득된 코딩 게인(에러 수정 능력)은 감소되는 데이터 블록 크기로 매우 떨어진다는 것이 표시된다. 많은 저작물은 이러한 반응을 주로 RSC 코드의 성질 때문으로 기술한다. 거꾸로, RSC 코드의 최소 거리는 감소 데이터 블록 길이로 감소한다. 두 번째 문제는 간섭 때문에 터보 코딩 설계를 구성하는 모든 RSC 코드를 종료하는 것이 어렵다. 불리하게도, 인터리버 설계상에서 제한을 순차적으로 종료하거나 부과하는 것의 부족으로 발생하는 역 효과는 중요하며, 감소 데이터 블록 길이로 상당히 많아지게 된다.
본 발명에 따라, 병렬 연결된 중첩 코딩 설계에서의 성분 코드는 테일-바이팅 비순환 규칙 중첩 코드로 구성된다. 이러한 테일 바이팅 코드를 사용하는 것은 터보 코딩에서 입력된 데이터 순서를 종료하는 문제를 해결하고, 따라서, 짧은 메시지동안 디코더 수행을 저하시키는 것을 피하게된다. 비록 NSC 코드는 대체로 동일한 메모리를 갖는 RSC 코드보다 더 약하지만, NSC 코드의 자유 거리는 데이터 블록 길이에 적게 관계한다. 따라서, NSC 코드와 병렬 연결된 코딩은 소정의 임계 데이터 블록 크기보다 더 짧은 메시지 동안 동일한 메모리를 갖는 RSC 코드보다 잘 수행될 것이다. 교차점을 수행하는 것은 소정의 디코딩된 비트 에러율, 코드율, 코드 메모리의 기능이다.
도 3은 본 발명에 대한 병렬 연결된 중첩 코딩(PCCC) 설계에 이용하기 위한 비율=, 메모리=m테일-바이팅 비순환 규칙 중첩 인코더인 실시예를 도시한다. 설명에 앞서, 입력 기호가k비트이고, 출력 기호가n비트이며,k비트 기호속에 인코더 메모리가m인 것을(n, k, m)인코더로 나타낸다. 도시하기 위해, 도 3은 2진 입력 기호로 도시되며, 예를 들어,k=1이다. 하지만, 본 발명은 모든k, n, m의 값에 인가가능하다.
처음으로, 스위치(50)는 하위에 있으며,L입력 비트는 한 번에 시프트 레지스터(52)k(본 발명에 있어서, 한 번에 하나의 입력 기호)로 이동한다.L번째 비트를 인코더로 도출하고서, 스위치는 상위로 이동시키고, 인코딩은 제2 시프트 레지스터(54)로부터 나온 제1 비트를 비순환 조직 인코더로 이동시키기 시작하며, 이때 인코더의 상태는{b L ,b L-1 ,...,b L-(km-1) }이 된다. 이러한 실시예에 있어서, 인코더 출력은 현재의 입력 비트와, 블록(56)(이 실시예동안 모듈로 2 도시된)에서 형성된 패리티 비트를 인코더 상태와 현재의 입력 기호의 기능으로 의미한다.L번째 비트가 인코딩 될 때, 인코딩은 종료한다.
본 발명에 대한 또다른 측면은 상기 기술된 병렬 연결된 인코더에 대한 관련 디코더가 순환 MAP 디코더를 본 발명의 발명자에 의해 기술된 것처럼, 동시 계속 출원인 미국 특허 출원번호 제RD-24,923에 개시되며, 여기에서 참조물로 사용되었다. 특히, 미국 특허 출원번호 제RD-24,923호는 디코딩 테일-바이팅 중첩 코드에 유용한 순환 MAP 디코더를 기술한다. 순환 MAP 디코더는 인코딩된 데이터 블록의 추정치와 데이터 싱크에 대한 신뢰 정보를 제공할 수 있으며, 예를 들면, 에러 컨실먼트 전송에 사용하기 위한 언어 종합 신호 처리기나 반복 요구 결정에 사용하기 위한 블록 에러 확률을 측정하는 패킷 데이터용 프로토콜 프로세서이다.
특히, 미국 특허번호 제RD-24923호에 기술된 것처럼, 순환 MAP 디코더는 테일 바이팅이 소프트 결정 출력을 생성하는데 사용하는 코드에 격자를 단다. 순환 MAP 디코더는 트렐리스(trellis)의 제1 상태에서 복수 상태의 확률을 추정하도록 하고, 트렐리스 제1 상태의 확률은 종래의 MAP 디코더에 있는 초기 상태의 프리어리(priori) 정보를 대체한다. 순환 MAP 디코더는 초기 상태 확률 분포를 2가지 방법중 한가지 방법으로 제공한다. 제1 방법은 결과적인 고유벡터가 소정의 초기 상태 확률 분포인 고유값에 대한 솔루션을 포함하고, 초기 상태를 알고, 순환 MAP 디코더가 종래의 MAP 디코딩 알고리즘에 따라 디코딩된 나머지를 수행한다. 제2 방법은 여러 단계가 초기 상태 분포에 수렴하는 반복에 기초한다. 충분한 단계를 거친후에, 상태의 순환 연속 상의 상태가 높은 확률로 인지되며, 순환 MAP 디코더는 종래의 MAP 디코딩 알고리즘에 다라 디코딩의 나머지를 수행한다.
종래 MAP 디코딩 알고리즘의 목적은 조건부 확률을 찾는 것이다.
P{시간 t에서의 상태 m/수신 채널 출력 y 1 ,...,y L }
이 표현에서 L은 복수의 인코더 기호의 유닛에서의 데이터 블록의 길이를 나타낸다. (n,k) 코드에 대한 인코더는k비트 입력 기호 상에서n비트 출력 기호를 생성한다.)y t 는 시간t에서의 채널 출력(기호)이다.
MAP 디코딩 알고리즘은 실제로 우선적으로 다음과 같은 확률을 찾는다:
즉, 시간 t에서 인코더 상태S t 는m이고, 한 세트의 채널 출력을 수신하는 연속 확률이다. 상수에 의해 승산된 소정의 기대 확률이고, 한 세트의 채널 출력을 수신하는 확률이다.
매트릭스의 성분은,
로 나타낸다.
매트릭스는 채널 전이 확률R(Y t , X)방정식으로 인코더가 시간t에서 상태m'에서 상태m까지 전이하는 확률P t (m/m')와, 인코더의 출력 기호가 이전 인코더 상태가m'이고 현 인코더 상태가m으로 주어진X인 확률q t (X/m',m)를 계산한다. 특히,의 각 성분은 모든 가능한 인코더 출력X를 합계함으로써 계산되고, 다음과 같다:
MAP 디코더는 이러한 복수의 매트릭스의 각 트렐리스 단계중 하나인L을 계산한다. 이러한 매트릭스는 수신된 채널 출력 기호와 주어진 코드에 대한 트렐리스 브랜치의 특성을 형성한다.
다음으로,M이 인코더 상태의 수를 나타내고,j=0,1,...,(M-1)을 나타낼 때(여기서, 볼드체 활자를 사용함으로써, 매트릭스와 벡터를 나타낸다.), 열벡터의 연속확률 성분M은
열벡터 의 조건부 확률 성분M은
MAP 디코딩 알고리즘의 단계는 다음과 같다:
(ⅰ) 순방향 순환으로α 1 ,...,α L 을 계산한다.
(ⅱ) 역방향 순환으로β 1 ,...,β L-1 을 계산한다.
(ⅲ) λt의 성분을 다음으로 계산한다.
(ⅳ) 요구되는 연관된 양(값)을 찾는다. 예를 들어,를 한 세트의 상태으로 설정하면, S t 의 j번째 성분
는 제로가 된다.
종래의 비-순환 트렐리스 코드에 있어서,
=이고, 시간t에서 j번째 데이터 비트이다. 따라서, 디코더 소프트 결정 출력은이다.
여기서,이고, m은 상태 S t 에 응답하는 표시이다.
디코더의 하드-결정 또는 디코딩된 비트 출력은를 다음 결정 규칙에 적용함으로써 획득된다.
즉, 만일〉이면,이고, 만일〈이면,이 된다. 그렇지 않으면, 불규칙적으로를 값 0 또는 1로 할당한다.
상기 기술된 단계(ⅳ)에 대한 관련된 양의 또다른 실시예처럼, 확률의 매트릭스는 다음처럼 정의된 성분으로 나타낸다:
이러한 확률은 인코더 출력 비트의 포스테리어리(posteriori) 확률을 결정할 때 유용하다.
MAP 디코딩 알고리즘을 표준 적용하는데 있어서, 순방향 순환은 벡터에 의해 초기화되고, 역방향 순환은에 의해 초기화된다. 이러한 초기화 조건은 인코더의 초기 상태이고, 인코더의 종료 상태라고 가정한다.
순환 MAP 디코더의 한 실시예는 고유값 문제를 다음과 같이 해결함으로써 초기 상태 확률 분포를 결정한다.,, 이전처럼 설정하고, 초기와을 다음과 같이 취한다:
를 열벡터(111...1)T로 설정한다.
를 미지(벡터) 변수로 둔다.
그리고 나서,
(ⅰ) 수학식 2에 따라t=1,2,...L일 때를 계산한다.
(ⅱ) 매트릭스 결과의 가장 큰 고정치을 찾는다. 벡터의 성분을 단일화하기 위해 대응하는 고정벡터를 정규화한다. 이러한 벡터는에 대한 솔루션이다. 고정값은 이다.
(ⅲ) 수학식 5에 설명된 순방향 순환에 의해 연속하는를형성한다.
(ⅳ) 상기처럼 초기화된로부터 개시하여 수학식 6에 설명된 역방향 순환에 의해를 형성한다.
(ⅴ) 예를 들어, 소프트-결정 출력또는 상기 기술된 확률 매트릭스과 같이, 수학식 7에서처럼 다른 소정 변수뿐만 아니라를 형성한다.
발명가는 미지수가 매트릭스 함수를 만족시키는 것을 나타낸다. 함수는 다음과 같다.
이 수학식은 확률간의 관계를 나타낸다는 사실로, 우측 매트릭스의 결과는과 동등한 가장큰 고정값을 갖고, 대응하는 고정벡터는 틀림없이 확률벡터가 된다.
초기화과 더불어, 수학식 6은을 제공한다. 따라서, 이러한 역방향 순환의 반복 적용은 모든를 제공한다. 일단가 주어지고,이 설정되면, 본 발명의 순환 MAP 디코더에 대한 모든 계산은 종래의 MAP 디코딩 알고리즘을 따른다.
도 4는 상기 기술된 고정벡터에 따라 에러-수정 테일-바이팅 트렐리스 코드를 디코딩하는 순환 MAP 디코더를 도시하는 간략화된 블록도이다. 디코더(110)는 채널 출력를 이용하여를 계산하는계산기(112)를 포함한다.계산기는 메모리(130)로부터 연속하여 입력되는 것을 수신한다. 채널 전이 확률, 시간에서 상태으로부터까지 인코더가 전이시키는 확률, 인코더의 출력 기호가 이전 인코더의 상태가이고 현재의 인코더 상태가으로 주어진 X인 확률.계산기는의 각 성분을 수학식 2에 따라 모든 가능한 인코더 출력 X를 합계함으로써 계산한다.
의 계산된 값은 매트릭스 결과 계산기(114)에 제공되어, 예를 들어, 메모리에서 수신되며, 스위치(118)과 지연 회로(120)인 확인 매트릭스(116)를 사용하는 매트릭스 결과를 형성한다. 시간t=1에서, 확인 매트릭스는 하나의 입력으로 매트릭스 결과 계산기에 적용된다.t=2에서t=L까지 각 수반되는 시간동안, 매트릭스 결과는 지연 회로를 통해 매트릭스 결과 계산기로 되돌려진다. 다음으로, 시간t=L에서 결과 매트릭스 결과는 스위치(121)를 통해, 매트릭스 결과 입력의 가장 큰 고정값에 따라 정규화된 고정벡터를 계산하는 정규화된 고정벡터 컴퓨터(122)로 제공된다. 따라서, 예를 들어, 정규화된 고정벡터처럼,를 정규화하고, 연속하는벡터는 수학식 5에 따라 순환적으로 도시된 것처럼 지연 회로(126)와 스위치(128) 회로를 사용하는 매트릭스 결과 계산기(124)에서 결정된다.의 알맞은 값은 메모리(130)로 부터 수신되고, 다음으로 결과는 메모리(130)에 저장된다.
의 값은 수학식 6에 따라 스위치 회로(134)와 지연 회로(136)을 이용하는 매트릭스 결과 계산기(132)에서 결정된다. 다음으로, 확률는 수학식 7에 따라 성분-대-성분 결과 계산기(140)에서와의 값으로 계산된다.의 값은 시간t에서j번째 디코딩된 비트이 제로가 되는 확률을 결정하는 디코딩된 비트 값 확률 계산기(150)에 제공된다. 이러한 확률은 다음 결정 규칙을 시행하는 임계 결정 장치(152)에 제공된다. 만일 계산기(150)로 부터의 확률이보다 더 크다면, 디코딩된 비트는 제로가 된다고 결정하고, 만일 계산기(150)로 부터의 확률이보다 더 작다면, 디코딩된 비트는 1이 된다고 결정한다. 만일 계산기(150)로 부터의 확률이이라면, 디코딩된 비트는 무작위로 할당된 값 0 또는 1이 된다. 임계 결정 장치의 출력은 시간t에서 디코더의 출력 비트이다.
디코딩된 비트가 0인 확률은 예를 들어, 다음과 같이 디코더의 소프트 결정 출력과 같은
인 확률 함수를 제공하기 위해 소프트 출력 함수 블록(154)으로 제공되는 것처럼, 도 4에 도시된다. 또다른의 유용한 함수는이다.
또다른 블록(154)에 대한 유용한 함수는 소프트 출력이 오직이 되도록 하는 확인 함수만 될 수 있다.
순환 MAP 디코더의 또다른 실시예는 순환 방법에 의해 상태 확률 분포를 결정한다. 특히, 하나의 실시예(동적 수렴 방법)에 있어서, 순환은 디코더 수렴이 검출될 때까지 계속된다. 이러한 순환 방법(또는 동적 수렴)에 있어서, 상기 기술된 고정벡터 방법의 단계 (ⅱ)와 (ⅲ)는 다음과 같이 대체된다.
(ⅱ.a) (1/M,...,1/M)과 동일한 초기로 개시한다. 여기서M은 트렐리스에서 단계의 수이고, 순방향 순환L번을 계산한다. 새로운의 성분을 단일로 합계하기 위해 결과를 표준화한다. 모든L 벡터를 유지한다.
(ⅱ.b) 이전 단계로부터 나온과를 동등하게 하고, t=1에서 개시하고, 우선적으로 확률 벡터를 다시 계산한다.
즉,m=0,1,...,M-1이고,t=1,2,..., 인 동안를 계산한다. 여기서는 트렐리스 단계의 알맞은 최소 수이다. 이전처럼 표준화한다. 단계 (ⅱ.a)와 (ⅱ.b)에서 순화에 의해 생성된 가장 최근 세트의L α와 단계 (ⅱ.a)에서 이전에 생성된를 간직한다.
(ⅱ.c) 단계 (ⅱ.b)로부터 나온를 단계 (ⅱ.a)로부터 이미 설정된 것과 비교한다. 만일 신/구의 성분에 대응하는M이 허용오차 범위 내에 있다면, 상기 기술된 단계 (ⅳ)로 계속한다. 그렇지 않으면, 단계 (ⅱ.d)로 계속된다.
(ⅱ.d)t=t+1로 두고,를 계산한다. 이전처럼 표준화한다. 게산된 가장 최근의L α세트와 이전 단계 (ⅱ.a)에서 생성된를 간직한다.
(ⅱ.e) 새로운와 이전에 생성된 세트와 비교한다. 만일 M 신/구가 허용오차 내에 있으면, 단계 (ⅳ)로 계속하고, 반면에, 만일 두 개의 가장 최근 벡터가 허용오차 내에 적합하지 않고, 순환 횟수가 조건으로 지정된 최대 값(대체로2L)을 초과하지 않는다면, 단계 (ⅱ.d)로 계속한다. 그렇지 않으면, 단계 (ⅳ)로 계속한다.
이러한 방법은 고정벡터 방법에 대하여 상기 주어진 단계 (ⅳ)와 단계(ⅴ)로 계속되어, 소프트-결정 출력과 순환 MAP 디코더의 디코딩된 출력 비트를 생성한다.
미국 특허 제RD-24,923호에 기술된 것과 같이, 순환 MAP 디코더에 관한 또다른 실시예에 있어서, 상기 기술된 순환 방법은 디코더가 잠시동안, 즉 소정의 랩 뎁스(wrap depth)로 소정의 고정된 복수의 트렐리스 단계를 처리하기 위해 변경된다. 이러한 방법은 디코딩에 필요한 복수의 계산이 모든 인코딩된 메시지 블록과 동일하기 때문에 목적을 실시하는데 이롭다. 따라서, 하드웨어와 소프트웨어가 복잡해지는 것을 감소시킨다.
테일-바이팅 중첩 코드의 MAP 디코딩에 요구되는 랩 뎁스를 결정하는 한가지 방법은 하드웨어나 소프트웨어 실행으로 결정하는 것이며, 가변 랩 뎁스를 갖는 순환 MAP 디코더를 실시하고, 계속적으로 증가하는 랩 뎁스에 대한 Eb/No대 디코딩된 비트 에러율을 측정하도록 실험을 요구한다. 명기된 Eb/No에 대한 디코딩된 비트 에러의 최소 확률을 제공하는 최소 디코더 랩 뎁스는 추가로 랩 뎁스에서의증가가 에러 확률을 감소시키지 않을 때 인지된다.
만일 명기된 Eb/No에서 최소 달성할 수 있는 것보다 더 큰 디코딩된 비트 에러율이 허용된다면, 순환 MAP 디코더에 의해 처리된 요구되는 복수의 트렐리스 단계를 감소시킬 수 있다. 특히, 상기 기술된 랩 뎁스 서치는 비트 에러에 대한 기대 평균 확률이 획득될 때 종료될 수 있다.
주어진 코드에 대한 랩 뎁스를 결정하는 또다른 방법은 코드의 거리 성질을 사용하는 것이다. 이 때문에, 2개의 명확한 디코더 결정 뎁스나 데이터 비트의 블록을 인코딩하여 발생하는 트렐리스를 통해 패스(path)를 제한할 필요가 있다. 노드의 부정확한 하부세트란 말은 정확한 패스 노드에서 벗어난 모든 부정확한 (트렐리스) 브랜치의 세트와 그들의 후손(descendents)를 말한다. 하기 제한된 두 개의 결정 뎁스는 중첩 인코더에 의존한다.
이 결정 뎁스는 다음과 같이 한정된다.
(ⅰ) e-에러 정정LF(e)에 대한 순방향 결정 뎁스를 제한하고, 후에 올바른 패스에 합병하든 안하든 올바른 패스 초기 노드의 부정확한 서브셋에 있는 모든 패스는 올바른 패스에서 해밍 거리 2e 이상이 된다.LF(e)의 의미는 초기 노드의 순방향으로 e 또는 소수의 에러가 있는지 여부와, 인코딩이 시작되었는지 인지하여 디코더가 틀림없이 올바르게 디코딩해야 하는 것을 나타낸다. 1989년 3월 J.B. Anderson과 K. Balachandran의 Decision Depths of Convolutional Codes(IT-35 권, 페이지 455-59) IEEE Transactions on Information Theory에서 중첩 코드에 대한 순방향 결정 뎁스의 공식적인 도표가 제공된다. 복수의LF(e)의 성질은 참조문헌에 개시되고, 1991년 매사추세츠에 소재하는 Kluwer Academic Publishers, Norwell를 통해 Source and Channel Coding-An Algorithmic Approach란 제목으로 J.B. Anderson과 S. Mohan에 의해 출간된 자료를 통해 개시된다. 이러한 성질 사이의 주요부는 단순 선형 관계가LF와e사이에 존재하는 것이며, 예를 들어, 비율 1/2 코드를 갖고,LF는 대략 9.08e이다.
(ⅱ) 다음으로,e-에러 정정에 대한 미병합된 결정 뎁스LU(e)를 올바른 패스를 간섭할 수 없는 트렐리스 내의 모든 패스가 올바른 패스로부터2e의 해밍 거리 이상이 되는 트렐리스 내에 제1 뎁스가 되도록 한정한다.
소프트-결정 순환 MAP 디코딩에 대한LU(e)의 의미는 디코더가LU(e)트렐리스 단계를 처리하고나서 실제로 전송된 패스상의 상태를 확인하는 확률이 높다는 것이다. 따라서, 순환 MAP 디코딩에 대한 최소 랩 뎁스는LU(e)가 된다. 뎁스LU(e)를 계산하는 것은 그것이 항상LF(e)보다 더 크지만, 거의 동일한 법칙을 따른다는 것이다. 이것은 최소 랩 뎁스가 만일 코드의 미병합된 결정 뎁스가 인지되지 않으면, 순방향 결정 뎁스LF(e)로 측정될 수 있다.
주어진 인코더에 대한 최소의 미병합된 결정 뎁스를 찾아냄으로써, 우리는 소프트-결정 출력을 생성하는 실질적인 순환 디코더에 의해 처리되야 하는 최소의 트렐리스 상태 수를 찾아낸다. 순방향 결정 뎁스LF(e)를 찾아내는 알고리즘은 상기 인용된 것처럼 J.B. Anderson과 K. Balachandran의 Decision Depths of Convolutional Codes에 개시된다.LU(e)를 찾기위해:
(ⅰ) 왼쪽에서 오른쪽으로 코드 트렐리스를 연장하고, 동시에 모든 트렐리스 코드를 개시하며, 제로-상태를 제외시킨다.
(ⅱ) 각 단계에서, 올바른 (모든 제로) 패스에 병합하는 모든 패스를 소거하고, 올바른 (제로) 상태 노드의 외부로 모든 패스를 연장하지 않는다.
(ⅲ) k 단계에서, 이 단계의 노드에서 종료되는 패스 사이의 최소의 해밍 거리나, 무게를 찾는다.
(ⅳ) 만일 이러한 최소 거리가2e를 초과하면, 종료한다. 따라서,LU(e)=k.
미국 특허 제RD-24,923호에 개시된 것처럼, 컴퓨터 시뮬레이션을 통해 실시하여 2개의 기대치 않은 결과에 도달하게 된다. (1)를 랩핑 처리하는 것은 디코더 실시를 개선한다. (2)LU(e) + LF(e) ~ 2LF(e)의 랩 뎁스를 사용하는 것은 동시에 실시를 개선한다. 따라서, 순환에 입각한 순환 MAP 디코더 알고리즘의 바람직한 실시예는 다음 단계로 구성된다.
(ⅰ) 수학식 2에 따라t=1,2,...L동안를 계산한다.
(ⅱ)(1/M,...,1/M)과 동일한 초기로 개시하고(M은 트렐리스 내의 상태수), 수학식 5의 순방향 순환을(L+ ) (u=1,2,...(L+ ) = 디코더의 랩 뎁스). 트렐리스-단계 목록t는 값((u-1) mod L)+1를 띤다. 채널로부터 연속으로 수신된 기호 주변의 디코더 랩은로 처리된다. 각 새로운의 성분은 단일로 합계되도록 하기위해 그 결과를 표준화한다. 이러한 순환을 통해 인지된L개의 가장 새로운α벡터를 보유한다.
(ⅲ)(1,...,1) T 와 동등한 초기로 개시하고, 수학식 6의 역방향 순환을(L+ )배로 계산한다(u=1,2,...(L+ ). 트렐리스-단계 목록t는 값(L-(u mod L)을 띤다. 연속 수신된 주위의 디코더 랩은로 사용될 때,은 새로운을 계산할 때,로 사용된다. 각 새로운의 성분을 단일 합계하기 위하여 이 결과를 표준화한다. 또한 이러한 순환을 통해 인지된L개의 가장 새로운β를 보유한다.
이러한 바람직한 순환 방법의 다음 단계는 소프트-결정과, 순환 MAP 디코더에 의해 출력된 디코딩된 비트를 생성하기 위해 고정 벡터 방법에 관해 상기 설명된 단계(ⅴ)와 동일하다.
도 5는 본 발명의 바람직한 실시예에 따라 순환 MAP 디코더(180)를 도시하는 간략화된 블록도를 도시한다. 디코더(180)는 채널 출력의 함수로를 계산하는계산기(182)로 구성된다. 채널 출력은 스위치(184)를 통해계산기로 제공된다. 하부에 있는 스위치를 가지고,개의 채널 출력 기호를계산기(182)와 시프트 레지스터(186)으로 한 번에 적재한다. 다음으로, 스위치(184)는 상부로 이동시켜 시프트 레지스터가 기호를 수신한 제1를 또다시계산기로 이동시키도록 한다(즉, 순환 처리를 생성하기 위해). 메모리(130)로부터 채널 전이 확률을 입력하는 것처럼 인코더가 시간에서 상태에서까지 전이시키는 확률과, 인코더의 출력 기호가 이전 인코더 상태가이고 현재의 인코더 상태가으로 주어진인 확률를 수신한다.계산기는 수학식 2에 따라 모든 가능한 인코더 출력를 합계함으로써의 각 성분을 게산한다.
의 계산된 값은매트릭스를배 승배하는 매트릭스 결과 게산기(190)에 제공되며, 지연 회로(192)와 디멀티플렉서 회로(194)를 통해 순환적으로 제공된다. 제어 신호 CNTRL1은일 때 매트릭스 결과 계산기(190)에 1을 입력하는 것처럼 메모리(196)로부터 디멀티플렉서(194)가를 선택하게 된다.일 때, 제어 신호 CNTRL1은 매트릭스 결과 계산기(190)로 1을 입력하는 것처럼 디멀티플렉서(194)가 지연 회로(192)로부터를 선택하게 된다.와의 값은 요구되는 것처럼 메모리(196)에 저장된다.
벡터는 지연 회로(202)외 디멀티플렉서 회로(204)를 통해 매트릭스 결과 계산기(200)에서 순환적으로 계산된다. 제어 신호 CNTRL2는일 때 매트릭스 결과 계산기(200)에 1을 입력하는 것처럼 메모리(196)로부터 디멀티플렉서(204)가을 선택하도록 한다.일 때, 제어 신호 CNTRL2는 매트릭스 결과 게산기(200)에 1을 입력하는 것처럼 지연 회로(102)로부터 디멀티플렉서(204)가를 선택하도록 한다.의 결과 값은 상기 기술된 것처럼 확률를 생성하기 위하여 성분-대-성분 결과 계산기(206)에서 메모리로 부터 획득된의 값으로 승산된다. 도 4에 다라 상기 기술된 것과 같은 방식으로,의 값은 디코딩된 비트 값 확률 계산기(150)에 제공되고, 임계 결정 장치(152)에 제공된 출력은 결과적으로 디코더의 디코딩된 출력 비트가 된다.
디코딩 된 비트가 제로인 조건부 확률는 확률 함수를 제공하는 소프트 출력 함수 블록에 제공된 것처럼, 도 5에 도시된다.
즉, f(), 이를테면, 예를 들어,
확률비 =
디코더의 소프트-결정 출력과 같다.의 또다른 유용한 함수는 다음과 같다.
또한, 블록(154)에 대한 유용한 함수는 소프트 출력이이 되도록 확인 함수가 될 수 있다.
본 발명에 따라, 채널에 의해 합성 코드워드의 비트를 전송하기에 앞서 유리하게 선택된 패턴에 따라 합성 코드워드 포맷 형성기(formatter)에 의해 형성된 합성 코드워드 내에서 선택된 비트를 삭제함으로써 테일-바이팅 비순환 조직 코드로 구성된 병렬 연결된 코딩 설계 비율을 증가시키는 것이 가능하다. 이러한 기술은 펀쳐링(puncturing)으로 공지된다. 이러한 펀쳐링패턴은 또한 디코더에 의해 공지된다. 수신된 합성-코드워드-대-성분-코드워드 컨버터에 의해 수행되는 다음의 간단한 추가적인 단계는 원하는 디코더 작동을 제공한다. 수신된 합성-코드워드-대-성분-코드워드 컨버터는 수신된 성분 코드워드가 형성되는 동안 각 공지된 펀쳐링된 비트에 중간값을 삽입시킨다. 예를 들어, 중간값은 부가적인 가우스 노이즈 채널을 통해 정반대의 신호를 보낸다. 나머지 디코더의 동작은 상기에서 기술된 바와 동일하다.
지금까지, 비순환 조직 중첩 코드가 상대적으로 커다란 데이터 블록 길이에 대한 RSC 코드의 우세한 거리 성질 때문에, 병렬 연결된 코딩 설계의 성분 코드로 유용하지 않으며, 예를 들면, S. Benedetto와 G. Montorsi의 Design of Parallel Concatenated Convolutional CodesIEEE Transactions on Communications에 개시된다. 하지만, 상기 이글에서 기술한 것처럼, 발명가는 NSC 코드의 최소 거리가 데이터 블록 길이에 덜 민감하다고 결정했으며, 따라서, 매우 난한 채널에 짧은 블록 데이터 비트를 전송하는 전달 시스템에 유리하게 사용될 수 있다고 결정해왔다. 게다가, 발명가는 테일-바이팅 코드가 터보 코드에서 연속하는 입력 데이터를 종료하는 문제를 해결한다고 결정했다. 병렬 연결된 코딩 설계시 성분 코드로 테일-바이팅 중첩 코드를 사용하는 것은 지금까지 제안되지 않았다. 따라서, 본 발명은 성분 테일-바이팅 중첩 코드를 디코딩하는데 순환 MAP 디코더로 구성된 디코더를 갖는 병렬 연결된 비순환 테일-바이팅 조직 중첩 코딩 설계를 제공하여, 시그널 대 노이즈 비율에 대해 비트 에러율로 측정되는 것처럼, 종래의 터보 코딩 설계에서 보다 짧은 데이터 블록 길이를 더 잘 수행한다.
여기서, 본 발명에 대한 바람직한 실시예를 기술하였으며, 이러한 실시예는 단지 예로 제공되었다는 것을 명백히 인지할 것이다. 당업자라면 여기에 기술된 본 발명으로부터 벗어나지 않고 복수의 변형과 대용이 가능할 것이다. 따라서, 본 발명은 첨부된 청구항을 통해서 본 발명을 제한하려한다.

Claims (36)

  1. 병렬 연결된 중첩 인코딩 방법에 있어서,
    병렬 연결된 N개의 성분 인코더와 N-1개의 인터리버로 구성되고 병렬 연결된 인코더에 하나의 데이터 비트 블록을 제공하는 단계와;
    테일-바이팅 비순환 조직 중첩 코드를 상기 인코더에 인가함으로써 성분 인코더중 제1 인코더에서 상기 데이터 비트 블록을 인코딩하고, 그것에 의해 데이터 비트와 패리티 비트를 포함하고 대응하는 첫번째 성분 코드워드를 생성하는 단계와;
    변경된 데이터 비트 블록을 제공하도록 상기 데이터 비트 블록을 인터리빙하는 단계와;
    테일-바이팅 비순환 조직 중첩 코드를 상기 성분 인코더에 인가함으로써 다음 성분 인코더에서 상기 결과적으로 변경된 데이터 비트 블록을 인코딩하고, 상기 성분 인코더에 의해 데이터 비트와 패리티 비트로 구성된 대응하는 제2 성분 코드워드를 생성하는 단계와;
    나머지 N-2개의 인터리버와 N-2개의 인코더까지 상기 결과적으로 변경된 데이터 비트 블록을 인터리빙하고 인코딩하여, 상기 데이터 비트와 패리티 비트로 구성된 성분 코드워드를 생성하는 단계를 반복하는 단계와;
    합성 코드워드를 제공하도록 상기 성분 코드워드의 비트를 포맷하는 단계를 포함하는 것을 특징으로 하는 병렬 연결된 중첩 인코딩 방법.
  2. 제1항에 있어서, 상기 포맷 단계는 상기 합성 코드워드가 상기 데이터 비트 블록에 있는 각 비트에 대해 오직 한 번 발생하도록 수행되는 것을 특징으로 하는 병렬 연결된 중첩 인코딩 방법.
  3. 제1항에 있어서, 상기 포맷 단계는 상기 합성 코드워드가 소정의 패턴에 따라 상기 성분 코드워드로 구성된 비트중 선택된 비트만을 포함하도록 실행되는 것을 특징으로 하는 병렬 연결된 중첩 인코딩 방법.
  4. 병렬 연결된 중첩 코드를 디코딩하는 방법에 있어서,
    병렬 연결된 인코더 내의 데이터 비트 블록에 테일-바이팅 비순환 조직 중첩 코드를 인가하여 발생된 복수(N)의 성분 코드워드로부터 포맷된 비트의 집합으로 구성된 합성 코드워드를 채널로부터 수신하고, 수신된 합성 코드워드로부터 수신된 성분 코드워드를 형성하는 단계를 포함하는데, 각 수신된 성분 코드워드는 합성 디코더의 N개의 성분 디코더중 대응하는 하나의 디코더에 의해 수신되고, 또한 각 성분 디코더는 데이터 비트의 값에 대한 한 세트의 프리어리 소프트-결정 정보를 수신하고;
    상기 합성 디코더로부터 소프트-결정 출력을 제공하기 위해 N개의 성분 디코더와 N-1개의 인터리버를 통한 반복 처리에 의해 상기 수신된 성분 코드워드를 디코딩하는 단계를 포함하는데, 각각의 N개의 성분 디코더는 상기 대응하는 성분 인코더에의해 인코딩된 순서로 데이터 블록에 있는 각 데이터 비트상에 소프트-결정 정보를 제공하며, 상기 각각의 N-1개의 인터리버는 이전 성분 디코더로부터 소프트-결정 정보를 삽입하여 변경된 소프트 정보 블록을 다음의 성분 디코더에 제공하고, 계산된 상기 N개의 성분 디코더의 제1 디코더에 대한 한 세트의 프리어리 소프트-결정 정보는 데이터 비트 값이 상기 제1 반복동안 동등하다고 가정하고, 다음으로 상기 소프트-결정 정보의 제1 함수를 구성하며, 상기 소프트-결정 정보의 제1 함수는 N-1개의 인터리버에 대응하는 N-1개의 디-인터리버를 포함하는 제1 디-인터리버를 통해 N번째 성분 디코더로부터 피드백되고, 상기 제1 디-인터리버의 N-1개의 디-인터리버는 역순으로 인가되며, 한 세트의 프리어리 소프트-결정 정보는 선행하는 것에 잇따라 발생하는 성분 디코더로부터 소프트-결정 정보로 구성된 다른 성분 디코더에 각각 제공되고;
    N-1개의 인터리버에 대응하는 N-1개의 디-인터리버를 사용하는 합성 디코더의 소프트-결정 출력처럼, N번째 성분 디코더로부터 소프트-결정 출력에 대한 제2 함수를 제공하도록 제2 디-인터리버에서 제거하는 단계를 포함하는데, 상기 제2 디-인터리버의 N-1개의 디-인터리버는 역순으로 상기 N-1개의 인터리버에 인가되는 것을 특징으로 하는 병렬 연결된 중첩 코드를 디코딩하는 방법.
  5. 제4항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통해 반복되는 수는 소정의 수인 것을 특징으로 하는 병렬 연결된 중첩 코드를 디코딩하는 방법.
  6. 제4항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 상기 반복은 만일 반복 회수가 최대 회수 이하이면, 디코더 수렴이 검출될 때까지 계속되고, 그렇지 않으면, 최대의 반복 회수 이후에 디코딩하는 것을 종료하며, 상기 합성 디코더는 제2 디-인터리버를 통한 소프트-결정 출력처럼 N번째 합성 디코더로부터 소프트-결정 출력의 제2 함수를 제공하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  7. 제4항에 있어서, 상기 합성 디코더의 소프트-결정 출력의 함수와 같이 하드-결정 출력을 제공하도록 결정 규칙을 실시하는 단계를 추가로 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  8. 제4항에 있어서, 포맷된 비트의 집합은 소정의 패턴에 따라 펀쳐링되고, 상기 디코딩 방법은 수신된 성분 코드워드를 형성할 때 모든 펀쳐링된 비트에 중간값을 삽입하는 단계를 추가로 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  9. 제4항에 있어서, 상기 디코딩 단계는 순환 MAP 디코더로 구성된 N개의 성분 디코더에 의해 실행되고, 고정벡터 문제를 해결하는 단계를 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  10. 제4항에 있어서, 상기 디코딩 단계는 순환 MAP 디코더로 구성된 N개의 성분 디코더에 의해 실행되고, 순환 방법을 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  11. 병렬 연결된 중첩 코드를 디코딩하는 방법에 있어서,
    병렬 연결된 N개의 성분 인코더와 N-1개의 인터리버로 구성된 병렬 연결된 인코더에 데이터 비트 블록을 제공하는 단계와;
    테일-바이팅 비순환 조직 중첩 코드를 성분 인코더중 제1 인코더에 인가함으로써 데이터 비트 블록을 상기 제1 인코더에서 인코딩하고, 상기 제1 인코더에 의해 상기 데이터 비트와 패리티 비트로 구성된 대응하는 제1 성분 코드워드를 생성하는 단계와;
    변경된 데이터 비트 블록을 제공하도록 상기 데이터 비트 블록을 인터리빙하는 단계와;
    테일-바이팅 비순환 조직 중첩 코드를 순차적인 다음 성분 인코더에 인가함으로써 상기 결과적으로 변경된 데이터 비트 블록을 상기 인코더에서 인코딩하고, 상기 인코더에 의해 데이터 비트와 패리티 비트로 구성된, 대응하는 제2 성분 코드워드를 생성하는 단계와;
    상기 N-2개의 나머지 인터리버와 N-2개의 나머지 성분 인코더를 통해, 상기 인터리빙 단계를 반복하고 결과적으로 변경된 데이터 비트 블록을 인코딩하며, 상기 데이터 비트와 패리티 비트로 구성된 성분 코드워드를 생성하는 단계와;
    합성 코드워드를 제공하도록 상기 성분 코드워드의 비트를 포맷하는 단계와;
    상기 합성 코드워드를 채널에 입력하는 단계와;
    채널로부터 수신된 합성 코드워드를 수신하는 단계와;
    상기 수신된 합성 코드워드로부터 수신된 성분 코드워드를 형성하는 단계와;
    합성 디코더의 N개의 성분 디코더중 대응하는 하나의 디코더에 수신된 각 성분 코드워드를 제공하는 단계를 포함하는데, 각 성분 디코더는 또한 상기 데이터 비트값에 대한 한 세트의 프리어리 확률을 수신하고;
    상기 합성 디코더로부터 소프트-결정 출력을 제공하도록 N개의 성분 디코더와 N-1개의 인터리버를 통한 반복처리로 상기 수신된 성분 코드워드를 디코딩하는 단계를 포함하는데, 상기 N개의 각 성분 디코더는 상기 데이터 블록의 각 데이터 비트상에 상기 대응하는 성분 인코더에 의해 인코딩된 순서로 소프트-결정 정보를 제공하고, 상기 N-1개의 각 인터리버는 변경된 소프트 정보 블록을 다음 연속하는 성분 디코더에 제공하도록 선행하는 성분 디코더로부터 상기 소프트-결정 정보를 삽입하며, 계산된 상기 N개의 성분 디코더중 제1 디코더에 대한 상기 한 세트의 프리어리 소프트-결정 정보는 상기 데이터 비트값이 상기 제1 반복 동안 동일하고, 상기 단계 이후에 상기 소프트-결정 정보에 대한 제1 함수로 구성되며, 상기 소프트-결정 정보에 대한 제1 함수는 상기 N-1개의 인터리버에 대응하는 N-1개의 디-인터리버로 구성된 제1 디-인터리버를 통해 N번째 디코더로부터 피드백되고, 상기 제1 디-인터리버의 N-1개의 디-인터리버는 역순으로 상기 N-1개의 인터리버에 인가되며, 다른 각 성분 디코더에 제공된 한 세트의 프리어리 소프트-결정 정보는 이전의 연속하는 성분 디코더로부터 나온 상기 소프트-결정 정보에 대한 상기 제1 함수를 포함하고;
    N-1개의 인터리버에 대응하는 N-1개의 디-인터리버를 사용하는 합성 디코더의 소프트-결정 출력과 같이 N번째 성분 디코더로부터 상기 소프트-결정 출력의 제2 함수를 제공하도록 제2 디-인터리버에서 디-인터리빙하는 단계를 포함하는데, 상기 제2 디-인터리버의 N-1개의 디-인터리버는 역순으로 N-1개의 인터리버에 인가되는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  12. 제11항에 있어서, 상기 포맷 단계는 상기 합성 코드워드가 상기 데이터 비트 블록에서 각 비트가 오직 하나 발생하도록 실행되는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  13. 제11항에 있어서, 상기 포맷 단계는 상기 합성 코드워드가 소정의 패턴에 따라 상기 성분 코드워드를 구성하는 비트중 오직 선택된 비트만을 포함하도록 실행되는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  14. 제11항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 반복 회수는 소정의 회수인 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  15. 제11항에 있어서, 상기 성분 디코더와, N-1개의 인터리버 및 디-인터리버를 통한 상기 반복 회수는 만일 상기 반복 회수가 최대 회수 이하이면 디코더 수렴이 검출될 때까지 계속되고, 그렇지 않으면, 최대의 반복 회수 이후에 디코딩하는 것이 종료되며, 상기 합성 디코더는 제2 디-인터리버를 통해 소프트-결정 출력처럼 N번째 합성 디코더로부터 소프트-결정 출력의 제2 함수를 제공하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  16. 제11항에 있어서, 상기 합성 디코더의 소프트-결정 출력의 함수와 같이 하드-결정 출력을 제공하도록 결정 규칙을 실시하는 단계를 추가로 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  17. 제11항에 있어서, 상기 디코딩 단계는 순환 MAP 디코더로 구성된 상기 N개의 성분 디코더에 의해 실행되고, 고정벡터 문제를 해결하는 단계를 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  18. 제11항에 있어서, 상기 디코딩 단계는 순환 MAP 디코더로 구성된 N개의 성분 디코더에 의해 실행되고, 순환 방법을 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  19. 제11항에 있어서, 상기 포맷 단계는 소정의 패턴에 따라 상기 합성 코드워드를 구성하는 상기 성분 코드워드로부터 비트중 선택된 비트를 펀쳐링하는 단계를 추가로 포함하고, 상기 디코딩 방법은 상기 수신된 성분 코드워드를 형성할 때, 모든 펀쳐링된 비트에 중간값을 삽입하는 상기 단계를 추가로 포함하는 것을 특징으로 하는 병렬 연결된 중첩 코드 디코딩 방법.
  20. 병렬 연결된 인코더에 있어서,
    테일-바이팅 비순환 조직 중첩 코드를 데이터 비트 블록과 상기 데이터 비트 블록을 데이터 비트에 조직적으로 인가하기 위해 병렬로 연결하고, 상기 데이터 비터와 패리티 비트로 구성된 성분 코드워드를 생성하는 복수(N)의 성분 인코더 및 복수(N-1)의 인터리버와;
    상기 성분 코드워드로부터 복수의 비트 집합을 포매팅하여 합성 코드워드를 제공하는 합성 코드워드 포맷 형성기를 포함하는 것을 특징으로 하는 병렬 연결된 인코더.
  21. 제20항에 있어서, 상기 합성 코드워드 포맷 형성기는 데이터 비트 블록에 오직 하나의 사건이 발생하도록 상기 합성 코드워드를 생성하는 것을 특징으로 하는 병렬 연결된 인코더.
  22. 제20항에 있어서, 상기 합성 코드워드는 소정의 패턴에 따라 성분 코드워드로 구성된 비트중 오직 선택된 비트만을 포함하도록 상기 합성 코드워드를 생성하는 것을 특징으로 하는 병렬 연결된 인코더.
  23. 병렬 연결된 중첩 코드를 디코딩하는 합성 디코더에 있어서,
    채널로부터, 테일-바이팅 비순환 중첩 코드를 병렬 연결된 인코더에 있는 데이터 비트 블록에 인가함으로써 생성된 N개의 성분 코드워드중 선택된 비트로 구성된 합성 코드워드를 수신하고, N개의 대응하는 수신된 성분 코드워드를 형성하는 합성-코드워드 대 성분-코드워드 컨버터와;
    복수(N)의 성분 디코더를 포함하는데, 각 성분 디코더는 상기 합성 코드워드 대 성분 코드워드 컨버터로부터 대응하는 수신된 성분 코드워드를 수신하고, 또한 상기 데이터 비트값에 대한 한 세트의 프리어리 소프트-결정 정보를 수신하며, 상기 병렬 연결된 인코더에서 대응하는 성분 인코더에 의해 인코딩된 순서로 데이터 블록의 각 데이터 비트상에 소프트-결정 정보를 제공하고;
    복수 N-1개의 인터리버를 포함하는데, 각 인터리버는 대응하는 성분 디코더로부터 상기 소프트-결정 정보를 삽입하여, 다음 성분 디코더에 변경된 소프트 정보 블록을 제공하고, 상기 수신된 코드워드를 N개의 성분 디코더와 N-1개의 인터리버를 통해 순환 처리함으로써 디코딩하여 상기 합성 디코더로부터 소프트-결정 출력을 제공하고;
    상기 N-1개의 인터리버에 대응하는 N-1개의 디-인터리버로 구성된 제1 디-인터리버를 포함하는데, 상기 제1 디-인터리버에 대한 N-1개의 디-인터리버는 상기 N-1개의 인터리버에 역순으로 인가되며, 상기 N개의 성분 디코더중 제1 디코더에 대한 상기 한 세트의 프리어리 소프트-결정 정보는 상기 데이터 비트값이 상기 제1 순환동안 동일하고, 그 후에 상기 소프트-결정 정보에 대한 제1 함수를 포함하며, 상기 소프트-결정 정보의 제1 함수는 N번째 디코더에 의해 출력되어 제1 디-인터리버를 통해 피드백되고, 다른 각 성분 디코더에 제공된 상기 한 세트의 프리어리 소프트-결정 정보는 상기 이전의 연속하는 성분 디코더로부터 상기 소프트-결정 정보의 제1 함수를 포함하고;
    N-1개의 인터리버에 대응하는 N-1개의 디-인터리버로 구성된 제2 인터리버를 포함하는데, 상기 제2 디-인터리버에 대한 상기 N-1개의 디-인터리버는 역순으로 상기 N-1개의 인터리버에 인가되고, 상기 제2 인터리버는 상기 합성 디코더의 소프트-결정 출력을 제공하기 위해 N번째 성분 디코더로부터 상기 소프트-결정 출력의 제2 함수를 제거하는 것을 특징으로 하는 병렬 연결된 중첩 코드를 디코딩하는 합성 디코더.
  24. 제23항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 반복 회수는 소정의 회수인 것을 특징으로 하는 합성 디코더.
  25. 제23항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 반복은 만일 상기 반복 회수가 최대 회수 이하이면, 디코더 수렴이 검출될 때까지 계속되고, 그렇지 않으면, 최대의 반복 회수 이후에 디코딩하는 것을 종료하며, 상기 합성 디코더는 제2 디-인터리버를 통해 소프트-결정 출력처럼 소프트-결정 출력의 제2 함수를 N번째 합성 디코더로부터 제공하는 것을 특징으로 하는 합성 디코더.
  26. 제23항에 있어서, 상기 합성 디코더의 소프트-결정 출력의 함수와 같이 하드-결정 출력을 제공하도록 결정 규칙을 실시하는 결정 장치를 추가로 포함하는 것을 특징으로 하는 합성 디코더.
  27. 제23항에 있어서, 상기 N개의 성분 디코더는 고정벡터 문제를 해결함으로써 디코딩하는 복수의 순환 MAP 디코더를 포함하는 것을 특징으로 하는 합성 디코더.
  28. 제23항에 있어서, 상기 N개의 성분 디코더는 순환 방법을 이용함으로써 디코딩하는 복수의 순환 MAP 디코더를 포함하는 것을 특징으로 하는 합성 디코더.
  29. 병렬 연결된 중첩 코드를 인코딩 및 디코딩하는 인코더와 디코더 시스템에 있어서,
    테일-바이팅 비순환 조직 중첩 코드를 데이터 비트 블록과 상기 데이터 비트 블록의 여러 가지 변경에 조직적으로 인가하기 위해 병렬 연결된 복수(N)의 성분 인코더 및 복수(N-1)의 인코더 인터리버를 포함하고, 상기 데이터 비트와 패리티 비트로 구성된 성분 코드워드를 생성하는 병렬 연결된 인코더와;
    합성 코드워드를 제공하도록 상기 성분 코드워드로부터 복수의 비트 집합을 포맷하는 합성 코드워드 포맷 형성기와;
    채널로부터 합성 코드워드를 수신하고, N개의 대응하여 수신된 성분 코드워드를 형성하는 합성-코드워드 대 성분-코드워드 컨버터와;
    복수(N)의 성분 디코더를 포함하는데, 각 성분 디코더는 상기 합성 코드워드 대 성분 코드워드 컨버터로부터 대응하는 수신된 성분 코드워드를 수신하고, 또한 상기 데이터 비트값에 대한 한 세트의 프리어리 소프트-결정 정보를 수신하며, 상기 병렬 연결된 인코더에서 대응하는 성분 인코더에 의해 인코딩된 순서로 데이터 블록의 각 데이터 비트상에 소프트-결정 정보를 제공하고;
    복수 N-1개의 인터리버를 포함하는데, 각 인터리버는 대응하는 성분 디코더로부터 상기 소프트-결정 정보를 삽입하여, 다음 성분 디코더에 변경된 소프트 정보 블록을 제공하고, 상기 수신된 코드워드를 N개의 성분 디코더와 N-1개의 인터리버를 통해 순환 처리함으로써 디코딩하여 상기 합성 디코더로부터 소프트-결정 출력을 제공하고;
    상기 N-1개의 인터리버에 대응하는 N-1개의 디-인터리버로 구성된 제1 디-인터리버를 포함하는데, 상기 제1 디-인터리버에 대한 N-1개의 디-인터리버는 상기 N-1개의 인터리버에 역순으로 인가되며, 상기 N개의 성분 디코더중 제1 디코더에 대한 상기 한 세트의 프리어리 소프트-결정 정보는 상기 데이터 비트값이 상기 제1 순환동안 동일하고, 그 후에 상기 소프트-결정 정보에 대한 제1 함수를 포함하며, 상기 소프트-결정 정보의 제1 함수는 N번째 디코더에 의해 출력되어 제1 디-인터리버를 통해 피드백되고, 다른 각 성분 디코더에 제공된 상기 한 세트의 프리어리 소프트-결정 정보는 상기 이전의 연속하는 성분 디코더로부터 상기 소프트-결정 정보의 제1 함수를 포함하고;
    N-1개의 인터리버에 대응하는 N-1개의 디-인터리버로 구성된 제2 인터리버를 포함하는데, 상기 제2 디-인터리버에 대한 상기 N-1개의 디-인터리버는 역순으로 상기 N-1개의 인터리버에 인가되고, 상기 제2 인터리버는 상기 합성 디코더의 소프트-결정 출력을 제공하기 위해 N번째 성분 디코더로부터 상기 소프트-결정 출력의 제2 함수를 제거하는 것을 특징으로 하는 인코더와 디코더 시스템.
  30. 제29항에 있어서, 상기 합성 코드워드 포맷 형성기는 데이터 비트 블록에 있는 각 비트가 오직 한 번 발생하도록 상기 합성 코드워드를 생성하는 것을 특징으로 하는 인코더와 디코더 시스템.
  31. 제29항에 있어서, 상기 합성 코드워드는 소정의 패턴에 따라 상기 성분 코드워드로 구성된 복수의 비트중 오직 선택된 비트를 포함하도록 상기 합성 코드워드를 생성하는 것을 특징으로 하는 인코더와 디코더 시스템.
  32. 제29항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 반복 회수는 소정의 회수인 것을 특징으로 하는 인코더와 디코더 시스템.
  33. 제29항에 있어서, 상기 성분 디코더와, 인터리버 및 디-인터리버를 통한 반복은 만일 반복 회수가 최대 회수 이하이면 디코더 수렴이 검출될 때까지 계속되고, 그렇지 않으면, 최대의 반복 회수 이후에 디코딩하는 것을 종료하며, 상기 합성 디코더는 제2 디-인터리버를 통해 소프트-결정 출력처럼 소프트-결정 출력의 제2 함수를 N번째 합성 디코더로부터 제공하는 것을 특징으로 하는 인코더와 디코더 시스템.
  34. 제29항에 있어서, 디코더의 소프트-결정 출력의 함수와 같이 하드-결정 출력을 제공하도록 결정 규칙을 실시하는 결정 장치를 추가로 포함하는 것을 특징으로 하는 인코더와 디코더 시스템.
  35. 제29항에 있어서, 상기 N개의 성분 디코더는 고정벡터 문제를 해결함으로써 디코딩하는 복수의 순환 MAP 디코더를 포함하는 것을 특징으로 하는 인코더와 디코더 시스템.
  36. 제29항에 있어서, 상기 N개의 성분 디코더는 순환 방법을 이용함으로써 디코딩하는 복수의 순환 MAP 디코더를 포함하는 것을 특징으로 하는 인코더와 디코더 시스템.
KR1019970709441A 1996-04-19 1997-04-14 병렬연결테일-바이팅콘벌루션코드및이코드용디코더 KR100522263B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/636,732 US5721745A (en) 1996-04-19 1996-04-19 Parallel concatenated tail-biting convolutional code and decoder therefor
US8/636,732 1996-04-19
US08/636,732 1996-04-19

Publications (2)

Publication Number Publication Date
KR19990022971A true KR19990022971A (ko) 1999-03-25
KR100522263B1 KR100522263B1 (ko) 2006-02-01

Family

ID=24553103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970709441A KR100522263B1 (ko) 1996-04-19 1997-04-14 병렬연결테일-바이팅콘벌루션코드및이코드용디코더

Country Status (21)

Country Link
US (1) US5721745A (ko)
EP (1) EP0834222B1 (ko)
JP (1) JP3857320B2 (ko)
KR (1) KR100522263B1 (ko)
CN (1) CN1111962C (ko)
AR (1) AR006767A1 (ko)
AU (1) AU716645B2 (ko)
BR (1) BR9702156A (ko)
CA (1) CA2221295C (ko)
CZ (1) CZ296885B6 (ko)
DE (1) DE69736881T2 (ko)
HU (1) HU220815B1 (ko)
ID (1) ID16464A (ko)
IL (1) IL122525A0 (ko)
MY (1) MY113013A (ko)
NO (1) NO975966D0 (ko)
PL (3) PL183537B1 (ko)
RU (1) RU2187196C2 (ko)
UA (1) UA44779C2 (ko)
WO (1) WO1997040582A1 (ko)
ZA (1) ZA973217B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738247B1 (ko) * 1999-05-28 2007-07-12 루센트 테크놀러지스 인크 직렬 연결된 터보 코드들을 이용한 데이터 엔코딩 방법 및 장치
KR100803957B1 (ko) * 1999-03-31 2008-02-15 퀄컴 인코포레이티드 고도의 병렬식 맵 디코더

Families Citing this family (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI100565B (fi) * 1996-01-12 1997-12-31 Nokia Mobile Phones Ltd Tiedonsiirtomenetelmä ja laitteisto signaalin koodaamiseksi
US6023783A (en) * 1996-05-15 2000-02-08 California Institute Of Technology Hybrid concatenated codes and iterative decoding
KR100498752B1 (ko) * 1996-09-02 2005-11-08 소니 가부시끼 가이샤 비트메트릭스를 사용한 데이터 수신장치 및 방법
US5996113A (en) * 1996-11-26 1999-11-30 Intel Corporation Method and apparatus for generating digital checksum signatures for alteration detection and version confirmation
US6377610B1 (en) * 1997-04-25 2002-04-23 Deutsche Telekom Ag Decoding method and decoding device for a CDMA transmission system for demodulating a received signal available in serial code concatenation
US5983384A (en) * 1997-04-21 1999-11-09 General Electric Company Turbo-coding with staged data transmission and processing
US6029264A (en) * 1997-04-28 2000-02-22 The Trustees Of Princeton University System and method for error correcting a received data stream in a concatenated system
DE59801578D1 (de) * 1997-04-30 2001-10-31 Siemens Ag Verfahren und anordnung zur ermittlung mindestens eines digitalen signalwerts aus einem elektrischen signal
EP0935363A4 (en) * 1997-06-19 2005-09-07 Toshiba Kk TRANSMISSION SYSTEM WITH INFORMATION MULTIPLEXING, MULTIPLEXER AND DEMULTIPLEXER USED FOR THE SAME, AND ENCODER AND DECODER FOR ERROR CORRECTION
KR19990003242A (ko) 1997-06-25 1999-01-15 윤종용 구조적 펀처드 길쌈부호 부호와 및 복호기
ES2344299T3 (es) * 1997-07-30 2010-08-24 Samsung Electronics Co., Ltd. Metodo y dispositivo para codificacion de canal adaptativo.
KR19990012821A (ko) 1997-07-31 1999-02-25 홍성용 전자기파 흡수체 조성물과 이의 제조 방법, 전자기파 흡수용도료 조성물과 이의 제조 방법 및 이의 도포 방법
US6192503B1 (en) * 1997-08-14 2001-02-20 Ericsson Inc. Communications system and methods employing selective recursive decording
WO1999012265A1 (fr) * 1997-09-02 1999-03-11 Sony Corporation Codeur/decodeur turbo et procede de codage/decodage turbo
US6138260A (en) * 1997-09-04 2000-10-24 Conexant Systems, Inc. Retransmission packet capture system within a wireless multiservice communications environment with turbo decoding
KR100248396B1 (ko) * 1997-10-24 2000-03-15 정선종 병렬 길쌈 부호화기를 사용한 채널 부호기 설계방법
US6000054A (en) * 1997-11-03 1999-12-07 Motorola, Inc. Method and apparatus for encoding and decoding binary information using restricted coded modulation and parallel concatenated convolution codes
US6631491B1 (en) * 1997-11-10 2003-10-07 Ntt Mobile Communications Network, Inc. Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded
FR2771228A1 (fr) * 1997-11-18 1999-05-21 Philips Electronics Nv Systeme de transmission numerique, decodeur, et procede de decodage
US6256764B1 (en) * 1997-11-26 2001-07-03 Nortel Networks Limited Method and system for decoding tailbiting convolution codes
JP3828360B2 (ja) * 1997-12-24 2006-10-04 インマルサット リミテッド ディジタルデータ用符号化変調方法、ディジタルデータ変調装置、衛星地球局、変調方法および変調装置
US6088387A (en) * 1997-12-31 2000-07-11 At&T Corp. Multi-channel parallel/serial concatenated convolutional codes and trellis coded modulation encoder/decoder
US6430722B1 (en) * 1998-01-23 2002-08-06 Hughes Electronics Corporation Forward error correction scheme for data channels using universal turbo codes
US7536624B2 (en) * 2002-01-03 2009-05-19 The Directv Group, Inc. Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes
US6370669B1 (en) * 1998-01-23 2002-04-09 Hughes Electronics Corporation Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes
US6275538B1 (en) 1998-03-11 2001-08-14 Ericsson Inc. Technique for finding a starting state for a convolutional feedback encoder
US6452985B1 (en) * 1998-03-18 2002-09-17 Sony Corporation Viterbi decoding apparatus and Viterbi decoding method
DE69912075T2 (de) 1998-03-31 2004-05-19 Samsung Electronics Co., Ltd., Suwon TURBOENKODER/DEKODER UND VON DER SERVICEQUALITÄT (QoS) ABHÄNGIGES RAHMENVERARBEITUNGSVERFAHREN
KR100557177B1 (ko) * 1998-04-04 2006-07-21 삼성전자주식회사 적응 채널 부호/복호화 방법 및 그 부호/복호 장치
US6437714B1 (en) * 1998-04-18 2002-08-20 Samsung Electronics, Co., Ltd. Channel encoding device and method for communication system
US6198775B1 (en) * 1998-04-28 2001-03-06 Ericsson Inc. Transmit diversity method, systems, and terminals using scramble coding
KR100334819B1 (ko) * 1998-06-05 2002-05-02 윤종용 레이트 매칭을 위한 채널 부호화 장치 및 방법
US6298463B1 (en) * 1998-07-31 2001-10-02 Nortel Networks Limited Parallel concatenated convolutional coding
KR100373965B1 (ko) * 1998-08-17 2003-02-26 휴우즈 일렉트로닉스 코오포레이션 최적 성능을 갖는 터보 코드 인터리버
JP2000068862A (ja) * 1998-08-19 2000-03-03 Fujitsu Ltd 誤り訂正符号化装置
US6223319B1 (en) 1998-08-20 2001-04-24 General Electric Company Turbo code decoder with controlled probability estimate feedback
US6263467B1 (en) 1998-08-20 2001-07-17 General Electric Company Turbo code decoder with modified systematic symbol transition probabilities
US6192501B1 (en) 1998-08-20 2001-02-20 General Electric Company High data rate maximum a posteriori decoder for segmented trellis code words
US6128765A (en) * 1998-08-20 2000-10-03 General Electric Company Maximum A posterior estimator with fast sigma calculator
WO2000013323A1 (en) * 1998-08-27 2000-03-09 Hughes Electronics Corporation Method for a general turbo code trellis termination
KR100377939B1 (ko) * 1998-09-01 2003-06-12 삼성전자주식회사 이동통신시스템에서서브프레임전송을위한프레임구성장치및방법
CA2344046C (en) 1998-09-28 2008-02-05 Advanced Hardware Architectures, Inc. Turbo product code decoder
US6427214B1 (en) * 1998-09-29 2002-07-30 Nortel Networks Limited Interleaver using co-set partitioning
US6028897A (en) * 1998-10-22 2000-02-22 The Aerospace Corporation Error-floor mitigating turbo code communication method
US6014411A (en) * 1998-10-29 2000-01-11 The Aerospace Corporation Repetitive turbo coding communication method
US6044116A (en) * 1998-10-29 2000-03-28 The Aerospace Corporation Error-floor mitigated and repetitive turbo coding communication system
KR100277764B1 (ko) * 1998-12-10 2001-01-15 윤종용 통신시스템에서직렬쇄상구조를가지는부호화및복호화장치
US6202189B1 (en) * 1998-12-17 2001-03-13 Teledesic Llc Punctured serial concatenated convolutional coding system and method for low-earth-orbit satellite data communication
KR100346170B1 (ko) * 1998-12-21 2002-11-30 삼성전자 주식회사 통신시스템의인터리빙/디인터리빙장치및방법
US6484283B2 (en) * 1998-12-30 2002-11-19 International Business Machines Corporation Method and apparatus for encoding and decoding a turbo code in an integrated modem system
KR100315708B1 (ko) * 1998-12-31 2002-02-28 윤종용 이동통신시스템에서터보인코더의펑처링장치및방법
KR100296028B1 (ko) * 1998-12-31 2001-09-06 윤종용 이동통신시스템에서 이득 조절 장치를 가지는 복호기
US6088405A (en) * 1999-01-15 2000-07-11 Lockheed Martin Corporation Optimal decoder for tall-biting convolutional codes
US6665357B1 (en) * 1999-01-22 2003-12-16 Sharp Laboratories Of America, Inc. Soft-output turbo code decoder and optimized decoding method
US6304995B1 (en) * 1999-01-26 2001-10-16 Trw Inc. Pipelined architecture to decode parallel and serial concatenated codes
FR2789824B1 (fr) * 1999-02-12 2001-05-11 Canon Kk Procede de correction d'erreurs residuelles a la sortie d'un turbo-decodeur
EP1030457B1 (en) * 1999-02-18 2012-08-08 Imec Methods and system architectures for turbo decoding
US6499128B1 (en) 1999-02-18 2002-12-24 Cisco Technology, Inc. Iterated soft-decision decoding of block codes
US6678843B2 (en) * 1999-02-18 2004-01-13 Interuniversitair Microelektronics Centrum (Imec) Method and apparatus for interleaving, deinterleaving and combined interleaving-deinterleaving
EP1160989A4 (en) * 1999-03-01 2005-10-19 Fujitsu Ltd TURBO DECODING DEVICE
FR2790621B1 (fr) 1999-03-05 2001-12-21 Canon Kk Dispositif et procede d'entrelacement pour turbocodage et turbodecodage
US6304996B1 (en) * 1999-03-08 2001-10-16 General Electric Company High-speed turbo decoder
US6715120B1 (en) 1999-04-30 2004-03-30 General Electric Company Turbo decoder with modified input for increased code word length and data rate
US6594792B1 (en) 1999-04-30 2003-07-15 General Electric Company Modular turbo decoder for expanded code word length
DE19924211A1 (de) * 1999-05-27 2000-12-21 Siemens Ag Verfahren und Vorrichtung zur flexiblen Kanalkodierung
JP3670520B2 (ja) * 1999-06-23 2005-07-13 富士通株式会社 ターボ復号器およびターボ復号装置
US6516136B1 (en) * 1999-07-06 2003-02-04 Agere Systems Inc. Iterative decoding of concatenated codes for recording systems
KR100421853B1 (ko) * 1999-11-01 2004-03-10 엘지전자 주식회사 상향 링크에서의 레이트 매칭 방법
JP3846527B2 (ja) * 1999-07-21 2006-11-15 三菱電機株式会社 ターボ符号の誤り訂正復号器、ターボ符号の誤り訂正復号方法、ターボ符号の復号装置およびターボ符号の復号システム
US7031406B1 (en) * 1999-08-09 2006-04-18 Nortel Networks Limited Information processing using a soft output Viterbi algorithm
DE19946721A1 (de) * 1999-09-29 2001-05-03 Siemens Ag Verfahren und Vorrichtung zur Kanalkodierung in einem Nachrichtenübertragungssystem
US6226773B1 (en) * 1999-10-20 2001-05-01 At&T Corp. Memory-minimized architecture for implementing map decoding
EP1094612B1 (en) * 1999-10-21 2003-05-28 Sony International (Europe) GmbH SOVA Turbo decoder with decreased normalisation complexity
US6580767B1 (en) * 1999-10-22 2003-06-17 Motorola, Inc. Cache and caching method for conventional decoders
JP2003520465A (ja) * 1999-10-27 2003-07-02 インフィネオン・テクノロジーズ・アーゲー 直列データストリームを符号化する符号化方法および符号化装置
JP3549788B2 (ja) * 1999-11-05 2004-08-04 三菱電機株式会社 多段符号化方法、多段復号方法、多段符号化装置、多段復号装置およびこれらを用いた情報伝送システム
US6400290B1 (en) * 1999-11-29 2002-06-04 Altera Corporation Normalization implementation for a logmap decoder
AU4710501A (en) * 1999-12-03 2001-06-18 Broadcom Corporation Interspersed training for turbo coded modulation
US7499507B2 (en) * 1999-12-03 2009-03-03 Broadcom Corporation Synchronization module using a Viterbi slicer for a turbo decoder
DE10001147A1 (de) * 2000-01-13 2001-07-19 Siemens Ag Verfahren zum Fehlerschutz bei der Übertragung eines Datenbitstroms
KR100374787B1 (ko) * 2000-01-18 2003-03-04 삼성전자주식회사 대역 효율적인 연쇄 티.씨.엠 디코더 및 그 방법들
US7092457B1 (en) * 2000-01-18 2006-08-15 University Of Southern California Adaptive iterative detection
CA2397893C (en) 2000-01-20 2011-05-03 Nortel Networks Limited Hybrid arq schemes with soft combining in variable rate packet data applications
KR100331686B1 (ko) * 2000-01-26 2002-11-11 한국전자통신연구원 2를 밑수로 하는 로그 맵을 이용한 터보 복호기
US6810502B2 (en) 2000-01-28 2004-10-26 Conexant Systems, Inc. Iteractive decoder employing multiple external code error checks to lower the error floor
US6606724B1 (en) * 2000-01-28 2003-08-12 Conexant Systems, Inc. Method and apparatus for decoding of a serially concatenated block and convolutional code
US6516437B1 (en) 2000-03-07 2003-02-04 General Electric Company Turbo decoder control for use with a programmable interleaver, variable block length, and multiple code rates
US7356752B2 (en) * 2000-03-14 2008-04-08 Comtech Telecommunications Corp. Enhanced turbo product codes
WO2001076079A2 (en) * 2000-04-04 2001-10-11 Comtech Telecommunication Corp. Enhanced turbo product code decoder system
US6606725B1 (en) 2000-04-25 2003-08-12 Mitsubishi Electric Research Laboratories, Inc. MAP decoding for turbo codes by parallel matrix processing
FR2808632B1 (fr) * 2000-05-03 2002-06-28 Mitsubishi Electric Inf Tech Procede de turbo-decodage avec reencodage des informations erronees et retroaction
US20020172292A1 (en) * 2000-05-05 2002-11-21 Gray Paul K. Error floor turbo codes
US6542559B1 (en) * 2000-05-15 2003-04-01 Qualcomm, Incorporated Decoding method and apparatus
US6718508B2 (en) * 2000-05-26 2004-04-06 Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of Industry Through The Communication Research Centre High-performance error-correcting codes with skew mapping
US6738942B1 (en) * 2000-06-02 2004-05-18 Vitesse Semiconductor Corporation Product code based forward error correction system
FI109162B (fi) * 2000-06-30 2002-05-31 Nokia Corp Menetelmä ja järjestely konvoluutiokoodatun koodisanan dekoodaamiseksi
JP4543522B2 (ja) * 2000-08-31 2010-09-15 ソニー株式会社 軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法
AU2001287229A1 (en) * 2000-09-01 2002-03-13 Broadcom Corporation Satellite receiver
AU2001287101A1 (en) * 2000-09-05 2002-03-22 Broadcom Corporation Quasi error free (qef) communication using turbo codes
US7242726B2 (en) * 2000-09-12 2007-07-10 Broadcom Corporation Parallel concatenated code with soft-in soft-out interactive turbo decoder
US6604220B1 (en) * 2000-09-28 2003-08-05 Western Digital Technologies, Inc. Disk drive comprising a multiple-input sequence detector selectively biased by bits of a decoded ECC codedword
US6518892B2 (en) 2000-11-06 2003-02-11 Broadcom Corporation Stopping criteria for iterative decoding
US20020104058A1 (en) * 2000-12-06 2002-08-01 Yigal Rappaport Packet switched network having error correction capabilities of variable size data packets and a method thereof
US7230978B2 (en) 2000-12-29 2007-06-12 Infineon Technologies Ag Channel CODEC processor configurable for multiple wireless communications standards
US6813742B2 (en) * 2001-01-02 2004-11-02 Icomm Technologies, Inc. High speed turbo codes decoder for 3G using pipelined SISO log-map decoders architecture
FI20010147A (fi) * 2001-01-24 2002-07-25 Nokia Corp Menetelmä ja järjestely konvoluutiokoodatun koodisanan dekoodaamiseksi
AU2002232101A1 (en) * 2001-02-20 2002-09-04 Cute Ltd. System and method for enhanced error correction in trellis decoding
FR2822316B1 (fr) 2001-03-19 2003-05-02 Mitsubishi Electric Inf Tech Procede d'optimisation, sous contrainte de ressoureces, de la taille de blocs de donnees codees
JP4451008B2 (ja) * 2001-04-04 2010-04-14 三菱電機株式会社 誤り訂正符号化方法および復号化方法とその装置
US6738948B2 (en) * 2001-04-09 2004-05-18 Motorola, Inc. Iteration terminating using quality index criteria of turbo codes
WO2002091592A1 (en) * 2001-05-09 2002-11-14 Comtech Telecommunications Corp. Low density parity check codes and low density turbo product codes
US7012911B2 (en) * 2001-05-31 2006-03-14 Qualcomm Inc. Method and apparatus for W-CDMA modulation
US20030123563A1 (en) * 2001-07-11 2003-07-03 Guangming Lu Method and apparatus for turbo encoding and decoding
JP3746505B2 (ja) * 2001-07-12 2006-02-15 サムスン エレクトロニクス カンパニー リミテッド 伝送処理率の改善のためのデータ通信システムの逆方向送信装置及び方法
US6738370B2 (en) * 2001-08-22 2004-05-18 Nokia Corporation Method and apparatus implementing retransmission in a communication system providing H-ARQ
US7085969B2 (en) * 2001-08-27 2006-08-01 Industrial Technology Research Institute Encoding and decoding apparatus and method
US6763493B2 (en) * 2001-09-21 2004-07-13 The Directv Group, Inc. Method and system for performing decoding using a reduced-memory implementation
FR2830384B1 (fr) * 2001-10-01 2003-12-19 Cit Alcatel Procede de dispositif de codage et de decodage convolutifs
EP1317070A1 (en) * 2001-12-03 2003-06-04 Mitsubishi Electric Information Technology Centre Europe B.V. Method for obtaining from a block turbo-code an error correcting code of desired parameters
JP3637323B2 (ja) * 2002-03-19 2005-04-13 株式会社東芝 受信装置、送受信装置及び受信方法
JP3549519B2 (ja) * 2002-04-26 2004-08-04 沖電気工業株式会社 軟出力復号器
US20030219513A1 (en) * 2002-05-21 2003-11-27 Roni Gordon Personal nutrition control method
US20050226970A1 (en) * 2002-05-21 2005-10-13 Centrition Ltd. Personal nutrition control method and measuring devices
JP3898574B2 (ja) * 2002-06-05 2007-03-28 富士通株式会社 ターボ復号方法及びターボ復号装置
KR100584170B1 (ko) * 2002-07-11 2006-06-02 재단법인서울대학교산학협력재단 터보 부호화된 복합 재전송 방식 시스템 및 오류 검출 방법
US6774825B2 (en) * 2002-09-25 2004-08-10 Infineon Technologies Ag Modulation coding based on an ECC interleave structure
US7346833B2 (en) * 2002-11-05 2008-03-18 Analog Devices, Inc. Reduced complexity turbo decoding scheme
CN1947368B (zh) 2004-04-28 2010-06-16 三星电子株式会社 对具有可变块长度的块低密度奇偶校验码编码/解码的设备和方法
CN100367676C (zh) * 2004-05-27 2008-02-06 中国科学院计算技术研究所 一种卷积码的编码方法
WO2005119627A2 (en) * 2004-06-01 2005-12-15 Centrition Ltd. Personal nutrition control devices
US7395490B2 (en) 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
US7346832B2 (en) 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
KR101131323B1 (ko) 2004-11-30 2012-04-04 삼성전자주식회사 이동통신 시스템에서 채널 인터리빙 장치 및 방법
US7373585B2 (en) * 2005-01-14 2008-05-13 Mitsubishi Electric Research Laboratories, Inc. Combined-replica group-shuffled iterative decoding for error-correcting codes
US7461328B2 (en) * 2005-03-25 2008-12-02 Teranetics, Inc. Efficient decoding
US7502982B2 (en) * 2005-05-18 2009-03-10 Seagate Technology Llc Iterative detector with ECC in channel domain
US7395461B2 (en) 2005-05-18 2008-07-01 Seagate Technology Llc Low complexity pseudo-random interleaver
US7360147B2 (en) * 2005-05-18 2008-04-15 Seagate Technology Llc Second stage SOVA detector
US8611305B2 (en) 2005-08-22 2013-12-17 Qualcomm Incorporated Interference cancellation for wireless communications
US8271848B2 (en) * 2006-04-06 2012-09-18 Alcatel Lucent Method of decoding code blocks and system for concatenating code blocks
US20080092018A1 (en) * 2006-09-28 2008-04-17 Broadcom Corporation, A California Corporation Tail-biting turbo code for arbitrary number of information bits
US7831894B2 (en) * 2006-10-10 2010-11-09 Broadcom Corporation Address generation for contention-free memory mappings of turbo codes with ARP (almost regular permutation) interleaves
US7827473B2 (en) * 2006-10-10 2010-11-02 Broadcom Corporation Turbo decoder employing ARP (almost regular permutation) interleave and arbitrary number of decoding processors
US8392811B2 (en) * 2008-01-07 2013-03-05 Qualcomm Incorporated Methods and systems for a-priori decoding based on MAP messages
TWI374613B (en) * 2008-02-29 2012-10-11 Ind Tech Res Inst Method and apparatus of pre-encoding and pre-decoding
EP2096884A1 (en) 2008-02-29 2009-09-02 Koninklijke KPN N.V. Telecommunications network and method for time-based network access
US8250448B1 (en) * 2008-03-26 2012-08-21 Xilinx, Inc. Method of and apparatus for implementing a decoder
US8719670B1 (en) * 2008-05-07 2014-05-06 Sk Hynix Memory Solutions Inc. Coding architecture for multi-level NAND flash memory with stuck cells
US8995417B2 (en) 2008-06-09 2015-03-31 Qualcomm Incorporated Increasing capacity in wireless communication
US9237515B2 (en) 2008-08-01 2016-01-12 Qualcomm Incorporated Successive detection and cancellation for cell pilot detection
US9277487B2 (en) 2008-08-01 2016-03-01 Qualcomm Incorporated Cell detection with interference cancellation
CN101803206B (zh) * 2008-08-15 2013-09-04 Lsi公司 近码字的rom列表解码
JP5432367B2 (ja) 2009-04-21 2014-03-05 アギア システムズ インコーポレーテッド 書込み検証を使用した符号のエラーフロア軽減
US9160577B2 (en) 2009-04-30 2015-10-13 Qualcomm Incorporated Hybrid SAIC receiver
US9509452B2 (en) * 2009-11-27 2016-11-29 Qualcomm Incorporated Increasing capacity in wireless communications
KR101363016B1 (ko) 2009-11-27 2014-02-13 퀄컴 인코포레이티드 무선 통신들에서의 용량 증가
MX2012008075A (es) * 2010-01-12 2013-12-16 Fraunhofer Ges Forschung Codificador de audio, decodificador de audio, metodo para codificar e informacion de audio, metodo para decodificar una informacion de audio y programa de computacion utilizando una modificacion de una representacion de un numero de un valor de contexto numerico previo.
US8448033B2 (en) * 2010-01-14 2013-05-21 Mediatek Inc. Interleaving/de-interleaving method, soft-in/soft-out decoding method and error correction code encoder and decoder utilizing the same
US8464142B2 (en) 2010-04-23 2013-06-11 Lsi Corporation Error-correction decoder employing extrinsic message averaging
US8499226B2 (en) * 2010-06-29 2013-07-30 Lsi Corporation Multi-mode layered decoding
US8458555B2 (en) 2010-06-30 2013-06-04 Lsi Corporation Breaking trapping sets using targeted bit adjustment
US8504900B2 (en) 2010-07-02 2013-08-06 Lsi Corporation On-line discovery and filtering of trapping sets
CN103430472B (zh) * 2010-10-08 2017-05-24 黑莓有限公司 用于获得改进的码性能的消息重新排布
US8769365B2 (en) 2010-10-08 2014-07-01 Blackberry Limited Message rearrangement for improved wireless code performance
CN102412849A (zh) * 2011-09-26 2012-04-11 中兴通讯股份有限公司 一种卷积码编码方法及编码装置
US9043667B2 (en) 2011-11-04 2015-05-26 Blackberry Limited Method and system for up-link HARQ-ACK and CSI transmission
US8768990B2 (en) 2011-11-11 2014-07-01 Lsi Corporation Reconfigurable cyclic shifter arrangement
WO2013169330A1 (en) 2012-05-11 2013-11-14 Research In Motion Limited Method and system for uplink harq and csi multiplexing for carrier aggregation
US20130326630A1 (en) * 2012-06-01 2013-12-05 Whisper Communications, LLC Pre-processor for physical layer security
US9053047B2 (en) * 2012-08-27 2015-06-09 Apple Inc. Parameter estimation using partial ECC decoding
RU2012146685A (ru) 2012-11-01 2014-05-10 ЭлЭсАй Корпорейшн База данных наборов-ловушек для декодера на основе разреженного контроля четности
US9432053B1 (en) * 2014-07-07 2016-08-30 Microsemi Storage Solutions (U.S.), Inc. High speed LDPC decoder

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2675968B1 (fr) * 1991-04-23 1994-02-04 France Telecom Procede de decodage d'un code convolutif a maximum de vraisemblance et ponderation des decisions, et decodeur correspondant.
FR2675971B1 (fr) * 1991-04-23 1993-08-06 France Telecom Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques en parallele, procede de decodage iteratif, module de decodage et decodeur correspondants.
US5349589A (en) * 1991-07-01 1994-09-20 Ericsson Ge Mobile Communications Inc. Generalized viterbi algorithm with tail-biting
US5369671A (en) * 1992-05-20 1994-11-29 Hughes Aircraft Company System and method for decoding tail-biting code especially applicable to digital cellular base stations and mobile units
US5355376A (en) * 1993-02-11 1994-10-11 At&T Bell Laboratories Circular viterbi decoder
US5577053A (en) * 1994-09-14 1996-11-19 Ericsson Inc. Method and apparatus for decoder optimization

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803957B1 (ko) * 1999-03-31 2008-02-15 퀄컴 인코포레이티드 고도의 병렬식 맵 디코더
KR100738247B1 (ko) * 1999-05-28 2007-07-12 루센트 테크놀러지스 인크 직렬 연결된 터보 코드들을 이용한 데이터 엔코딩 방법 및 장치

Also Published As

Publication number Publication date
PL184230B1 (pl) 2002-09-30
AU716645B2 (en) 2000-03-02
NO975966L (no) 1997-12-18
CZ296885B6 (cs) 2006-07-12
CA2221295C (en) 2005-03-22
DE69736881T2 (de) 2007-06-21
ID16464A (id) 1997-10-02
HU220815B1 (hu) 2002-05-28
KR100522263B1 (ko) 2006-02-01
CN1189935A (zh) 1998-08-05
WO1997040582A1 (en) 1997-10-30
PL323524A1 (en) 1998-03-30
ZA973217B (en) 1997-12-18
HUP9901440A2 (hu) 1999-08-30
MY113013A (en) 2001-10-31
US5721745A (en) 1998-02-24
CA2221295A1 (en) 1997-10-30
NO975966D0 (no) 1997-12-18
HUP9901440A3 (en) 2000-03-28
DE69736881D1 (de) 2006-12-14
JPH11508439A (ja) 1999-07-21
JP3857320B2 (ja) 2006-12-13
RU2187196C2 (ru) 2002-08-10
PL183239B1 (pl) 2002-06-28
EP0834222A1 (en) 1998-04-08
AU2459197A (en) 1997-11-12
PL183537B1 (pl) 2002-06-28
EP0834222B1 (en) 2006-11-02
UA44779C2 (uk) 2002-03-15
IL122525A0 (en) 1998-06-15
BR9702156A (pt) 1999-07-20
CZ407397A3 (cs) 1998-06-17
CN1111962C (zh) 2003-06-18
AR006767A1 (es) 1999-09-29

Similar Documents

Publication Publication Date Title
KR19990022971A (ko) 병렬 연결된 테일-바이팅 중첩 코드 및 이 코드용 디코더
US6044116A (en) Error-floor mitigated and repetitive turbo coding communication system
US6014411A (en) Repetitive turbo coding communication method
Divsalar et al. Hybrid concatenated codes and iterative decoding
EP1314254B1 (en) Iteration terminating for turbo decoder
Robertson Improving decoder and code structure of parallel concatenated recursive systematic (turbo) codes
US6591390B1 (en) CRC-based adaptive halting turbo decoder and method of use
US6028897A (en) Error-floor mitigating turbo code communication method
US20010010089A1 (en) Digital transmission method of the error-correcting coding type
Riedel MAP decoding of convolutional codes using reciprocal dual codes
US6487694B1 (en) Method and apparatus for turbo-code decoding a convolution encoded data frame using symbol-by-symbol traceback and HR-SOVA
US6675342B1 (en) Direct comparison adaptive halting decoder and method of use
JP2004343716A (ja) 畳み込み符号化信号の伝送形式をブラインド検出する方法および復号器
KR100841295B1 (ko) 터보 코드 디코딩 방법 및 디코더
JP2001257601A (ja) 誤り訂正符号化タイプのデジタル送信方法
US6961894B2 (en) Digital transmission method of the error-correcting coding type
Ambroze et al. Iterative MAP decoding for serial concatenated convolutional codes
Ping et al. Symbol-by-symbol APP decoding of the Golay code and iterative decoding of concatenated Golay codes
US20070157063A1 (en) Method for iterative decoding in a digital system and apparatus implementing the method
Soyjaudah et al. Comparative study of turbo codes in AWGN channel using MAP and SOVA decoding
KR19990017546A (ko) 터보부호기의 복호기
Gwak et al. Reduced complexity sliding window BCJR decoding algorithms for turbo codes
Dave et al. Turbo block codes using modified Kaneko's algorithm
Ma et al. A reduced-complexity decoding algorithm for turbo codes with odd-even interleavers
DSTO ON THE MAP ALGORITHM, ITERATIVE DECODING AND TURBO CODES

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120911

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150925

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160906

Year of fee payment: 12