KR19990008315A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR19990008315A
KR19990008315A KR1019970707841A KR19970707841A KR19990008315A KR 19990008315 A KR19990008315 A KR 19990008315A KR 1019970707841 A KR1019970707841 A KR 1019970707841A KR 19970707841 A KR19970707841 A KR 19970707841A KR 19990008315 A KR19990008315 A KR 19990008315A
Authority
KR
South Korea
Prior art keywords
oxide film
film
order
silicon substrate
silicon
Prior art date
Application number
KR1019970707841A
Other languages
English (en)
Inventor
미우라히데오
이케다슈우지
스즈키노리오
사이토나오토
니시무라아사오
Original Assignee
가나이쓰토무
가부시키가이샤히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이쓰토무, 가부시키가이샤히타치세이사쿠쇼 filed Critical 가나이쓰토무
Publication of KR19990008315A publication Critical patent/KR19990008315A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

실리콘기판 상에 형성된 박막의 적어도 1개에 소정 영역을 노출시키는 개구부를 형성하고 나머지의 부분은 비개부(非開部)로 하여, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성한 후, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키어, 이 노출면 전면을 추가 산화한 후, 형성되어 있는 산화막중 상기 소정 영역의 주변의 불필요한 부분을 제거함으로써 소자분리용 산화막을 형성한 경우, 비개구부 아래의 실리콘기판 표면은 실질적으로 평탄하게 되어, 그 후 트랜지스터를 형성한 경우, 얻어지는 반도체장치는 집적도가 향상하고, 신뢰성도 향상된다.

Description

반도체장치 및 그 제조방법
일반적으로, 실리콘을 기판으로서 사용하는 반도체소자제조에 있어서는, 절연막으로서 실리콘을 열산화하여 형성하는 실리콘산화막이 이용되고 있다. 특히 기판상에서 인접한 예컨대 트랜지스터 사이를 전기적으로 절연하여 분리하는 것을 목적으로, 수천옴스트롬 정도의 두께로 부분적으로 소자분리용의 산화막이 형성된다.
소자분리용 산화막을 형성하는 방법으로서는, 소위 선택산화법이 널리 이용되고 있다. 즉, 실리콘기판 상에, 예컨대 패드산화막이라는 얇은 열산화막을 개재하여 질화실리콘막을 퇴적한다. 그리고, 소자분리용 산화막을 형성하고 싶은 영역의 질화실리콘막 및 패드산화막을 에칭제거하고, 그 후, 전체를 산화함으로써, 실리콘기판 상에 부분적으로 두꺼운 소자분리용 산화막을 형성한다.
상기 선택산화법은 용이하게 두꺼운 열 산화막을 소정의 위치에 형성할 수 있기 때문에 종래 널리 활용되어 왔다. 그렇지만, 이와 같은 방법으로 열 산화막을 형성하는 경우, 질화실리콘막 단부근방에서의 산화종(酸化種)(예컨대, 산소나 H20)이 기판 표면과 평행한 방향으로도 확산하여 산화반응이 삼차원적으로 진행하기 때문에 질화실리콘막 아래에도 산화막이 형성되어 버린다. 이 질화실리콘막 아래에 형성되는 산화막은 개구부에서 떨어짐에 따라 막두께가 감소하여 가며 새의 주둥이와 같은 형상으로 성장하는 것이 많기 때문에 버즈비크(birds' beak)라 불리고 있다.
근래, 반도체장치의 고집적화가 진전함에 따라, 질화실리콘막 아래에 차지하는 버즈 비크 영역의 비율이 점차로 커지게 되어 장치제조의 장애로 되고 있다. 그 이유는 이하와 같다.
즉, 버즈비크를 제거하여 실리콘기판을 노출시킬 때, 버즈비크 영역에서는 산화막 두께가 완만히 변화하고 있기 때문에 노출하는 실리콘기판의 표면이 평탄화되지 않고 경사진 면으로 된다. 이것에 의해, 그 후의 공정에서 예컨대 트랜지스터 등의 패턴을 형성하는 경우에 치수 어긋남이 발생하여 미세한 가공을 방해받게 된다.
상기의 이유에 의해, 버즈비크의 영향을 저감하는 것이 반도체장치의 고집적화의 촉진에는 불가결로 되어 있고, 이 버즈비크의 성장을 억제하는 공지기술로서 예컨대, 이하의 것이 있다.
① 특개평4-360532호 공보는 질화실리콘막의 아래에 다결정실리콘(폴리실리콘) 박막을 마련하여 산화를 행하고, 버즈비크성장시의 실리콘을 다결정실리콘박막에서 공급함으로써 버즈비크의 성장을 억제하여 실리콘기판 표면을 비교적 평탄하게 하는 것을 개시하고있다.
② 특개평4-324933호 공보는 질화실리콘막의 개구부의 측면에, 별도의 질화실리콘막을 실리콘기판 표면의 개구부의 일부에 직접퇴적하든지, 극히 얇은 패드산화막의 위에 퇴적함으로써, 개구부에서 질화실리콘막 아래로의 산소의 확산을 저감하여, 버즈비크의 성장을 억제하는 것을 개시하고 있다.
그렇지만, 상기 공지기술에는 이하의 문제점이 존재한다.
즉, 상기 공지기술 ①,②에서는, 버즈비크의 영향을 충분히 저감할 수가 없으며 결과적으로 질화실리콘막·패드산화막제거후에 노출되는 실리콘기판 표면의 평탄화영역이 좁혀진다고 하는 과제가 있었다.
또한 더욱, 공지기술 ②에 있어서는, 질화실리콘막의 개구부의 측면에서 별도로 질화실리콘막을 퇴적시킬 때, 종래 보다도 더욱 미세한 가공이 필요하게 되므로, 제조코스트가 비싸게 된다고 하는 과제도 있었다.
본 발명은 반도체장치의 제조방법에 관한 것이고, 특히, 소자분리용 산화막으로 열산화막을 형성하는 순서를 구비한 반도체장치의 제조방법 및 반도체장치에 관한 것이다.
도 1A∼도 1H는 본 발명의 실시예 1에 의한 소자분리용 산화막 형성순서에서의 실리콘기판 단면의 변화를 나타내는 개략단면도이다.
도 2는 도 1A∼도 1H에 나타낸 소자분리용 산화막 형성순서를 나타내는 플로우 차트이다.
도 3A∼도 3G는 비교예 1에 의한 소자분리용 산화막형성순서에서의 실리콘 기판단면의 변화를 나타내는 개념단면도이다.
도 4는 도 3E에 나타낸 순서의 종료 시에 형성되어 있는 버즈비크 단부근방의 산화막두께분포의 측정결과를 나타내는 그래프이다.
도 5는 도 1G에 나타낸 순서의 종료 시에 형성되어 있는 버즈비크 단부근방의 산화막 두께분포의 측정결과를 나타내는 그래프이다.
도 6은 본 발명의 실시예 2에 의한 소자분리용 산화막 형성순서를 나타내는 플로우 차트이다.
도 7A∼도 7H는 도 6에 나타낸 소자분리용 산화막 형성순서에서의 실리콘기판단면의 변화를 나타내는 개념단면도이다.
도 8은 본 발명의 실시예 3에 의한 소자분리용 산화막형성순서를 나타내는 플로우 차트이다.
도 9A∼도 9H는 도 8에 나타낸 소자분리용 산화막형성순서에서의 실리콘기판단면의 변화를 나타내는 개념단면도이다.
도 10A∼도 10D는 도 11에 나타낸 MOS형 트랜지스터의 제조방법의 각 순서에서의 실리콘기판단면의 변화를 나타내는 개념단면도이다.
도 11은 본 발명의 실시예 4에 의한 MOS형 트랜지스터의 제조방법을 나타내는 플로우 차트이다.
도 12A∼도 12F는 도 13에 나타낸 플래시 메모리의 제조방법의 각 순서에서의 실리콘기판단면의 변화를 나타내는 개념단면도이다.
도 13은 본 발명의 실시예 5에 의한 플래시메모리의 제조방법을 나타내는 플로우 차트이다.
본 발명의 목적은 버즈비크의 성장을 충분히 저감하고, 비개구부의 막을 제거한 후의 노출한 실리콘기판 표면을 충분히 평탄화할 수 있는 소자분리용 산화막의 형성방법, 그 소자분리용 산화막을 사용한 반도체장치의 제조방법 및 반도체장치를 제공하는 것이다.
본 발명은, 실리콘기판 상에 적어도 1개의 박막을 형성하는 제1의 순서(Step)와, 상기 박막중의 적어도 하나의 소정 영역을 노출시키는 개구부를 형성하는 제2의 순서와, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성하는 제3의 순서와, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키는 제4의 순서와, 상기 제4의 순서가 종료하고 적어도 상기 산화막이 노출된 상태에서 노출면 전면을 추가 산화하는 제5의 순서와, 또한, 상기 제5의 순서까지 형성된 산화막중 상기 소정 영역의 주변에 형성된 불필요 부분을 제거함으로써 소자분리용 산화막을 형성하는 제6의 순서로 이루어지는 것을 특징으로 하는 소자분리용 산화막의 형성방법을 제공한다.
본 발명은 또, 실리콘기판 상에 적어도 1개의 박막을 형성하는 제1의 순서와, 상기 박막중의 적어도 1개의 소정 영역을 노출시키는 개구부를 형성하는 제2의 순서와, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성하는 제3의 순서와, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키는 제4의 순서와, 상기 제4의 순서가 종료하고 적어도 상기 산화막이 노출된 상태에서, 노출면 전면을 추가 산화하는 제5의 순서와, 또한, 상기 제5의 순서까지 형성된 산화막중 상기 소정 영역의 주변에 형성된 불필요부분을 제거함으로써 소자분리용 산화막을 형성하는 제6의 순서와, 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막형성을 행하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명은 또한 상기의 제조방법에 의해 얻어진 반도체장치를 제공한다.
본 발명에 의하면, 실리콘기판 상에 적어도 1개의 박막을 형성하는 제1의 순서와, 상기 박막중 적어도 하나의 소정 영역을 노출시켜 개구부를 형성하여 나머지를 비개구부로 하는 제2의 순서와, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성하는 제3의 순서와, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키는 제4의 순서와, 상기 제4의 순서가 종료하고 적어도 상기 산화막이 노출된 상태에서, 노출면 전면을 추가 산화하는 제5의 순서와, 또한, 상기 제5의 순서까지 형성된 산화막중 상기 소정 영역의 주변에 형성된 불필요한 부분을 제거하는 제6의 순서로 이루어지는 소자분리용 산화막을 형성하는 방법 및 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막 형성을 행하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 적어도 상기 패드산화막이 노출하도록 상기 질화실리콘막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 패드산화막중 적어도 질화실리콘막을 제거하여, 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법을 제공한다.
또한 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 질화실리콘막을 직접 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막을 제거하여 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법을 제공한다.
더욱 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막 및 패드산화막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 패드산화막중 적어도 질화실리콘막을 제거하여 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법을 제공한다.
또한 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제2의 순서에서 개구부를 형성할 때, 상기 실리콘기판을 표면에서 10nm이상 제거하는 것을 특징으로 하는 방법을 제공한다.
더욱 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막 및 다결정실리콘박막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 패드산화막이 노출하도록 상기 질화실리콘막 및 다결정실리콘박막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막, 다결정실리콘막, 및 패드산화막중 적어도 질화실리콘막 및 다결정실리콘막을 제거하여, 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법을 제공한다.
또한 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 다결정실리콘박막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막 및 다결정실리콘박막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 다결정실리콘막을 제거하여 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법을 제공한다.
더욱 바람직하게는 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제2의 순서는 상기 박막중 적어도 1개의 소정 영역을 에칭 제거함으로써 개구부를 형성하는 순서인 것을 특징으로 하는 방법을 제공한다.
또한 바람직하게는, 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제5의 순서의 추가 산화는 새로운 산화막의 두께가 5nm이상 산화될 때까지 행하여지는 것을 특징으로 하는 방법을 제공한다.
더욱 바람직하게는 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제5의 순서의 추가 산화는, 그 산화온도에서 5nm의 산화막이 형성되는 시간 이상동안 행하여지는 것을 특징으로 하는 방법을 제공한다.
또한 바람직하게는 상기 산화막의 형성 및 반도체장치의 제조방법에 있어서, 상기 제5의 순서의 추가 산화는, 950℃이상 1200℃이하, 더욱 바람직하게는 1000℃-1100℃의 산화온도에서 1분간 이상동안 행하여지는 것을 특징으로 하는 방법을 제공한다.
또 상기 목적을 달성하기 위하여, 본 발명은 실리콘기판 상에 형성된 박막의 적어도 하나에 소정 영역을 노출시키는 개구부를 형성하여 나머지의 부분은 비개구부로 하고, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성한 후, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시켜 이 노출면 전면을 추가 산화한 후, 형성되어 있는 산화막중 상기 소정 영역의 주변의 불필요한 부분을 제거함으로써 소자분리용 산화막을 형성하고, 바람직하게는 비개구부의 거리가 1㎛ 이하인 경우, 비개구부 아래의 실리콘 기판표면이 실질적으로 평탄하게 되도록 하고, 그 후 트랜지스터를 형성하기 위해 필요한 게이트 산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막 형성을 행함으로써 얻어지는 반도체장치를 제공한다.
또한 상기 목적을 달성하기 위하여, 본 발명은 선택산화법을 사용하여 실리콘기판의 소정 영역에 산화막을 형성한 후, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시켜 이 노출면 전면을 추가 산화한 후, 형성되어 있는 산화막중 상기 소정 영역의 주변의 불필요한 부분을 제거함으로써 소자분리용 산화막을 형성함과 동시에, 소자분리용 산화막 사이의 하부의 실리콘기판의 표면을 실질적으로 평탄하게 되도록 하고, 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막형성을 행함으로써 얻어진 반도체장치를 제공한다.
이상과 같이 구성된 본 발명에 의하면, 우선 제1의 순서로, 실리콘기판 상에 적어도 1개의 박막, 예컨대 질화실리콘막, 패드산화막/질화실리콘막, 다결정실리콘막/패드산화막/질화실리콘막, 다결정실리콘막/질화실리콘막 등을 형성한다. 그리고 제2의 순서에서 이것들의 박막중 적어도 1개, 예컨대 패드산화막 이외의 박막에, 소자분리용 산화막을 형성하고자 하는 소정 영역을 노출시키는 개구부를 형성하고, 나머지를 비개구부로 한다. 그 후, 제3의 순서에서 이 개구부를 개재하여 실리콘기판에 예컨대, 열산화법으로 선택적 산화를 행하여, 개구부에서 노출해 있던 실리콘기판의 소정 영역을 산화실리콘가 두꺼운 막으로 한다. 이 산화 시에 개구부 단부근방에 있어서는, 예컨대 산소나 H20 등의 산화종이 패드산화막중을 기판 표면과 평행한 방향으로도 확산하여 산화반응이 삼차원적으로 진행하여, 비개구부의 질화실리콘막 등의 아래에 산화실리콘의 버즈비크가 형성된다. 이 다음, 제4의 순서에서 버즈비크를 포함하는 산화실리콘의 산화막 이외의 박막, 즉 질화실리콘막이나 다결정실리콘막 등을 제거하여 산화실리콘의 산화막 또는 실리콘기판을 노출시킨다. 그리고, 제5의 순서에서 이 노출면 전면을 추가 산화한다.
여기서, 일반적으로 이 산화반응에서는 산화종이 실리콘기판과의 계면에서 반응하여 산화실리콘막이 형성되게 된다. 산화의 아주 초기에서는 노출된 실리콘기판과 산화종이 직접 반응하여 대단히 얇은 산화막이 형성되지만, 그 후는 이미 형성된 산화막 속을 산화종이 확산하여 산화막과 실리콘기판 계면에 도달한곳에서 산화반응이 확산법 속도에 의해 진행한다. 따라서 즉, 이미 형성된 산화막 두께에 분포가 있는 경우는, 산화막 두께가 얇은 영역에서 차례로 산화반응이 개시되게 된다.
따라서, 제5의 순서로 추가 산화 될 때, 개구부에서 떨어지는 것에 따라 막두께가 감소하는 형상인 산화실리콘막의 버즈비크는 개구부에서 떨어진 곳일수록 빠르게 산화가 진행하게 되기 때문에 산화시간의 증가, 즉 산화막두께의 증가와 같이 서서히 소실한다. 결과적으로 추가 산화가 종료된 후에는 비개구부에서 총 산화막두께가 산화 전과 비교하여 거의 동일하게 된다. 또 이 때, 소자분리용 산화막이 형성하고 싶은 소정 영역 이외의 주변부분도 산화되어, 이 주변부분에 얇은 산화막이 형성된다.
그리고 최후에, 제6의 순서에서 소자분리용 산화막을 형성하고 싶은 소정 영역의 주변에 형성된 불필요한 산화막을 제거한다. 이 불필요한 부분을 제거할 때, 원래 버즈비크로서 형성되어 제5의 순서에서 추가 산화되어 비교적 두꺼운 산화실리콘막으로 되어 있던 부분도 동시에 제거된다. 비개구부에서 추가 산화에 의해 산화막 두께가 거의 동일하게 되어 있었으므로 제거된 후의 면을 거의 평탄면으로 할 수 있다. 이와 같이, 질화실리콘막 제거 후에 추가 산화를 행하는 것으로, 산화막두께가 균일한 영역을 대폭으로 확장할 수 있다. 그 때문에, 실리콘기판 표면을 충분히 평탄화할 수 있다.
또한, 제1의 순서에서 실리콘기판 상에 패드산화막을 개재하여 질화실리콘막을 퇴적한 후, 제2의 순서에서 실리콘기판이 노출하도록 질화실리콘막 및 패드산화막의 일부를 제거하여 개구부를 형성할 때 실리콘기판도 표면에서 10nm이상 제거해도 된다. 이것에 의해, 제3의 순서에서 소정 영역에 대응한 두꺼운 산화실리콘막을 형성할 때, 이 산화실리콘막이 실리콘기판 표면에서 부풀어오르는 양을 억제할 수 있기 때문에, 후에 트랜지스터 패턴 등을 노광법을 사용하여 프린트할 때의 단차(段差)를 작게 억제할 수 있다.
게다가, 제1의 순서에서 다결정실리콘박막 또는 다결정실리콘박막·패드산화막을 개재하여 실리콘기판 상에 질화실리콘막을 퇴적하고, 제2의 순서에서 실리콘기판 또는 패드산화막이 노출하도록 개구부를 형성하고, 제3의 순서에서 선택적 산화를 행해도 된다. 이 경우, 이 제3의 순서에서 산화실리콘의 버즈비크가 형성될 때 소비되는 실리콘의 일부가 다결정실리콘박막에서 공급되어 실리콘기판에서 소비되는 실리콘이 감소하므로, 기판 측의 버즈비크성장을 상대적으로 억제할 수 있다. 그 후, 제4의 순서에서 질화실리콘막이나 남아있는 다결정실리콘막을 제거하여 산화실리콘의 산화막 또는 실리콘기판을 노출시켜, 제5의 순서에서 노출면 전면의 추가 산화를 행하면 된다.
또한, 제5의 순서에서, 추가 산화를 5nm이상의 두께가 산화될 때까지 행하든지 그 산화온도에서 5nm의 산화막이 형성되는 시간이상동안 행하든지, 혹은 950℃ 이상의 산화온도로 1분간 이상 행하는 것에 의해 추가 산화가 종료된 후에 비개구부에서 총 산화막두께가 동일한 영역을 확실하게 확대할 수 있다.
다른 표현을 하면 소자분리용 산화막의 사이에 넓어지는 개구부이외의 부분(즉, 비개구부가 되는 예컨대, 질화실리콘막 하부)이 넓은 영역에 걸쳐 평탄하게 되는 것이 바람직하다. 특히 비개구부의 거리가 1μm 이하로 된 경우, 이 평탄성이 중대한 문제가 된다. 종래 기술에 의해 버즈비크가 생긴 경우, 비개구부 아래의 평탄부분은 약 56%이하, 대개는 약 50%이하이었다. 그런데, 상기의 본 발명에 의하면 평탄부분은 약 90%까지 확대되며, 통상은 60% 이상 80% 정도의 평탄부분이 얻어진다.
여기에「평탄」이라는 용어는, 원자레벨의 실리콘의 100면의 표면의 평탄성이 아니고, 원래의 실리콘기판의 평탄한 표면에 대하여 실질적으로 평행한 것을 말한다. 예컨대, 도 1F의 4A(버즈비크)의 하부에서 실리콘기판(1)과 버즈비크(4A)의 계면이 경사져 있는 부분이 있지만, 이 부분은 평탄하지 않다. 이것에 대하여, 도 1G의 4C(버즈비크이던 부분)의 하부에서 실리콘기판(1)의 부분은 본 발명에서 말하는 평탄한 것이 된다.
이것은, 도 4 및 도 5를 이용해도 설명할 수 있다.
도 4는 실제로, 패드산화막 두께 15nm, 질화실리콘막 두께 150nm로서, 선택산화시의 개구부를 스트라이프모양으로 폭1μm, 간격 1㎛으로 형성하고, 1000℃에서 산화막 두께가 0.4㎛로 되는 것 같은 조건에서 열산화된 때의 버즈비크 근방의 산화막 두께분포를 나타내고, 도 5는 선택산화완료 후에 질화실리콘막을 제거하여 다시 1000℃에서 산화막이 약100nm 성장하는 것 같은 조건에서 추가 산화된 경우의 산화막두께의 분포의 측정결과를 나타낸다. 도 4 및 도 5의 횡축은 스트라이프형상의 폭방향의 질화실리콘막 중앙에서 개구부로 향한 거리이고, 세로축은 산화막두께이다. 질화실리콘막의 폭치수는 1μm이고, 이상적으로는 질화막중앙에서 0.5㎛(즉, 비개구부의 거리의 1/2)의 영역에서 산화막두께가 균일하면 산화막제거후에 평탄한 실리콘기판 표면을 얻을 수 있다. 그러나, 실제로는 버즈비크가 성장하기 때문에 선택산화종료 후에서의 질화실리콘막 중앙에서 산화막두께가 균일한 영역은 0. 28㎛로까지 감소해 버린다(도 4 참조). 이 다음, 질화실리콘막을 제거하여 추가 산화를 행하면 전체의 산화막두께는 당연히 증가하지만, 평탄영역은 약0.4μm로까지 넓어지는 것을 알 수 있다(도 5 참조). 이와 같이, 질화실리콘막 제거 후에 본 발명에 따라 추가 산화를 행하는 것으로, 산화막두께가 균일한 영역을 대폭으로 확장할 수가 있고, 산화막제거 후의 실리콘기판 표면의 평탄영역을 현저하게 확대할 수 있다.
이와 같이 소자분리용 산화막 사이의 비개구부의 하부의 실리콘기판 표면의 56%이상 90%이하를 실질적으로 평탄하게 함으로써(즉, 버즈비크의 성장을 충분히 저감함으로써), 이후의 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막형성 등을 효율 좋게 행할 수 있고 고집적도로 또한 고신뢰도의 반도체장치가 얻어진다.
본 발명의 방법은 반도체장치 예컨대, MOS형 트랜지스터, 플래시메모리 등의 제조에 적용할 수 있다.
또한 MOS형 트랜지스터는 DRAM(Dynamic Random Access Memory),SRAM(Static Random Access Memory) 등의 메모리회로 또는 프로세서와 같은 연산회로에 사용하여도 된다.
이하 본 발명을 실시예에 의해 설명한다.
실시예 1
실시예 1을 도 1∼도 5에 의해 설명한다.
본 실시예의 반도체장치의 제조방법의 순서의 주요부는 소자분리용 산화막형성순서이다. 이 소자분리용 산화막형성순서의 제조플로우 차트를 도 2에 나타내고, 또한 이 때의 각 순서에서의 실리콘기판(웨이퍼)단면의 변화를 나타내는 개념도를 도 1A ∼도 1H에 나타낸다.
도 2에 있어서, 우선, 순서101에서 소자분리산화를 개시하고, 순서102에서 실리콘기판(1)(도 1A)의 표면에 열산화법을 사용하여, 예컨대 15nm의 막두께로 패드산화막(2)을 형성한다(도 1B). 그 후, 순서103으로 옮기어 패드산화막(2)상에 예컨대, 150nm의 막두께로 질화실리콘막(3)을 퇴적한다(도 1C). 또, 패드산화막(2)은 반드시 필요하지는 않고, 순서101에서 순서103으로 옮기어 질화실리콘막(3)을 직접실리콘기판(1)표면에 퇴적하여도 된다.
다음에, 순서104에 있어서, 최종적으로 소자분리용의 산화막을 두껍게 형성하고 싶은 영역상의 질화실리콘막(3)의 일부를 에칭제거하고, 예컨대 폭1㎛·간격1㎛의 스트라이프모양으로 개구부(20)를 형성하여 패드산화막(2)을 노출시킨다(도 1D). 그 후, 순서105에서 이 개구부(20)를 통해 실리콘기판(1)을 열산화법에 의하여 선택적으로 산화하여 두꺼운 산화실리콘막(4)을 형성한다(도 1E). 이 때의 산화조건으로는 예컨대, 1000℃에 있어서 산화막두께가 0.4μm가 되는 것 같은 조건에서 열산화를 행한다. 이 산화 시에, 질화실리콘막(3)의 개구부(20) 단부근방에서는, 산소·H20 등의 산화종이 질화실리콘 하부에서 패드산화막 속을 실리콘기판(1)과 평행방향(도 1E 중 좌우방향)으로도 확산하여 산화반응이 삼차원적으로 진행하여 질화실리콘막(3)의 아래(및, 혹시 잔존하고 있으면 패드산화막(2)이 성장함) 버즈비크(4A)가 형성되게 된다.
순서105의 산화완료 후에, 순서106으로 옮기어 질화실리콘막(3)을 제거한다(도 1F). 이 때, 질화실리콘막(3)이 완전히 제거되어만 있으면, 소자분리용 산화막(4) 혹은 잔존하고 있는 패드산화막(2)의 일부가 제거되어, 실리콘기판(1)이 노출하여도 상관없다. 그리고 순서107에서, 두꺼운 산화실리콘막(4) 및 버즈비크(4A)( 및, 혹시 잔존하고 있으면 패드산화막(2))를 노출시킨 상태에서, 예컨대 1000℃에서 산화막두께가 약100nm 성장하는 것 같은 산화조건에서 전면을 추가 산화한다(도 1G).
그 후, 순서108로 옮기어, 후에 실리콘기판(1) 표면에 트랜지스터·저항 등의 소자를 형성할 때 구비하고, 주변에 형성된 불필요한 산화실리콘막(4)을 제거하기 위하여 공지의 방법(예컨대 약제를 사용한 화학적 방법이나 물리적인 드라이에칭법)에 의해 산화실리콘막(4) 전체를 위로부터 소정 두께만 제거하여 소자분리용 산화막(4B)을 형성하고(도 1H), 순서109로 옮기어 이 플로를 종료한다.
비교예 1
실시예 1의 비교예로서, 종래 기술에 의한 반도체장치의 제조방법에서의 소자분리용 산화막형성순서를 도 3A∼ 도 3G에 나타낸다. 도 1과 같은 부재에는 동일한 부호를 붙인다.
도 3A∼ 도 3E의 순서는 전술한 도 1A∼도 1E의 순서와 같고, 실리콘기판(1)(도 3A)상에 패드산화막(2)(도 3B)을 개재하여 질화실리콘막(3)을 퇴적하고(도 3C),소정 영역의 질화실리콘막(3)을 에칭 제거하여 개구부(20)를 형성하고(도 3D),개구부(20)를 통해 열산화를 행하여 실리콘기판(1)상에 버즈비크(4A)를 포함하는 산화실리콘막(4)을 형성한다(도 3E).
그 후, 질화실리콘막(3)(및 잔존하고 있으면 패드산화막(2))의 제거를 하고(도 3F), 게다가, 주변에 형성된 불필요한 산화실리콘막(4)을 공지의 방법(예컨대, 약제를 사용한 화학적 방법이나, 물리적인 드라이에칭법)에 의해 제거하여 소자분리용 산화막(4B)을 형성한다.
상기의 순서에 있어서는, 버즈비크(4A)를 제거하여 실리콘기판(1)을 노출시킬 때, 버즈비크(4A)에서는 산화막두께가 완만히 변화하고 있으므로 노출하는 실리콘기판(1)의 표면이 평탄화 되지 않고 경사진 면(1A)(도 3G 참조)으로 된다. 이것을 도 4에 더 구체적으로 나타낸다.
도 4는 비교예 1의 도 3E에 나타낸 순서를 종료할 때 형성되어 있는 질화실리콘막(3)단부근방의 산화막두께분포의 측정결과이다. 도면의 횡축은 스트라이프형상의 질화실리콘막(3)의 중앙(도 3E)중의 점O)에서 개구부(20)를 향한 거리 x이고, 세로축은 산화실리콘막(4)의 두께 y 이다. 질화실리콘막(3)의 폭치수는 1μm이기 때문에, 질화실리콘막(3)중앙으로부터 x=0∼0.5㎛(=500nm 즉, 비개구부의 1/2)까지의 영역에서의 산화실리콘막(4)의 두께 y가 균일하면 산화실리콘막(4) 제거 후에 이상적인 실리콘기판(1)의 평탄표면을 얻을 수 있게 된다. 그러나, 비교예 1에 있어서는 도 4에 도시한 바와 같이, 산화실리콘막(4)의 두께 y가 균일한 영역은 버즈비크(4A)의 성장에 의하여 x= 0∼약0. 28㎛(=280nm)의 영역까지 감소해 버리고, 그 밖의 x= 0.28∼0.5㎛의 영역은 경사진 면(1A)으로 된다. 이것에 의해, 그 후의 공정에서 예컨대 트랜지스터패턴 등을 실리콘기판(1)표면에 노광법을 사용하여 프린트하는 경우에 치수 어긋남이 생겨 미세한 가공이 방해된다는 문제가 있다.
이것에 대하여, 본 발명의 실시예 1에 있어서는 도 1G에 나타낸 추가 산화순서에 있어서, 버즈비크(4A)(및 잔존하고 있으면 패드산화막(2))가 주로 산화되어, 버즈비크이던 부분(4C)의 산화막두께가 거의 동일하게 된다. 이것을 이하에 상세히 설명한다.
일반적으로, 실리콘기판(1)의 산화반응에서는 산소·H20 등의 산화종이 실리콘기판(1)의 계면에서 반응하여 산화실리콘막(4)이 형성되게 된다. 이때 산화의 아주 초기에서는 노출된 실리콘기판(1)과 산화종이 직접 반응하여 대단히 얇은 산화실리콘막(4)이 형성되지만, 그 후는, 이미 형성된 산화실리콘막(4)속을 산화종이 확산하여, 산화실리콘막(4)과 실리콘기판(1)과의 계면에 도달한 곳으로 산화반응이 확산법 속도에 의해 진행한다. 따라서 즉, 이미 형성된 산화실리콘막(4)의 두께로 분포된 경우는 산화막두께가 얇은 영역에서 두꺼운 영역으로 차례로 산화반응이 개시되게 된다.
따라서, 실시예 1의 도 1G의 순서로 노출된 전면이 추가 산화 될 때, 개구부(20)에서 떨어짐에 따라 막두께가 감소하는 형상이던 버즈비크(4A)(도 lF 참조)는 개구부(20)에서 떨어진 곳일 수록 빠르게 산화가 진행하게 되므로 산화시간의 증가와 함께 서서히, 즉, 새로운 산화막의 두께가 증가함에 따라서 소실한다. 결과적으로 충분한 추가 산화가 종료된 후에는 버즈비크이던 부분(4C)의 막두께는 거의 동일하게 된다. 이것을 도 5에 더 구체적으로 나타낸다.
도 5는, 도 1G의 상태에서의 버즈비크이던 부분(4C)근방의 산화막두께분포의 측정결과이다. 도 4와 비교하면, 추가 산화 부분 전체의 산화실리콘막(4)의 막두께(y)가 증가하고 있지만, 막두께(y)가 균일한 영역은 x∼0∼약0.4㎛(=400nm)에까지 넓어지고 있는 것을 알 수 있다. 따라서, 도 1H의 순서로 주변의 불필요한 산화실리콘막(4)과 동시에 버즈비크이던 부분(4C)이 제거될 때, 제거된 후의 실리콘기판(1)을 실질적으로 평탄한 면(1B)(도 1H)으로 할 수 있다.
실시예 1에 의하면, 선택산화 후의 반도체소자 형성영역상의 산화막두께(y)의 균일 영역을 확대할 수 있으므로 반도체소자 형성영역상의 산화실리콘막(4)제거 후의 실리콘기판(1)표면의 평탄영역을 확대할 수 있고, 반도체소자의 고집적화를 촉진할 수 있다는 효과가 있다.
또, 상기 실시예1에 있어서는, 패드산화막(2)의 막두께를 15nm, 질화실리콘막(3)의 막두께를 150nm, 스트라이프모양의 개구부(20)의 폭1μm·간격 1㎛로 하였으나, 이것에 한정되는 것은 아니다. 또한,1000℃에 있어서 산화막두께가 0.4㎛가 될 것 같은 조건에서 선택산화를 하였지만, 이것에 한정되는 것은 아니다.
또한, 추가 산화에 있어서는, 1000℃에서 산화막두께가 약 100nm 성장하는 것 같은 산화조건에서 추가산화를 하였지만 이것에 한정되지 않고, 버즈비크이던 부분(4C)의 추가 산화후의 산화막두께가 거의 동일하게 되는 것 같은 산화조건(산화온도·시간·산화분위기 등)으로 적당하게 조정하면 된다. 예컨대, 시간조건으로서, 그 산화온도에 있어서 적어도 5nm의 산화막이 형성되는 시간 이상으로 해도 되고, 가능하면 10nm 이상의 두께가 산화될 때까지 해도 되고, 또한 950℃ 이상의 산화온도에서 1분간 이상 추가 산화해도 된다.
실시예 2
실시예 2를 도 6 및 도 7에 의해 설명한다. 본 실시예는 개구부를 형성하는 순서가 다른 실시예이다. 실시예 1과 동등한 부재·순서에는 동일의 부호를 붙인다.
실시예2에 의한 소자분리용 산화막형성순서의 제조플로우 차트를 도 6에 나타내며, 이 때의 각 순서에서의 실리콘기판(웨이퍼)단면의 변화를 나타내는 개념도를 도 7A∼도 7H에 나타낸다.
도 6 및 도 7에 있어서, 실시예 2가 실시예 1과 다른 점은 개구부(230)를 형성하기 위해 질화실리콘막(3)을 일부 제거하는 순서104의 후에, 또 개구부(230)를 통해 실리콘기판(1)을 두께 10nm 이상 에칭으로 제거하여 단차를 형성하는(도 7D)순서210이 마련되어 있는 것이다.
이것 이후의 순서105∼순서109는 실시예1과 같다. 다만, 추가 산화시의 산화량은 실시예 1과 동등하거나 실시예 1 보다 좀 많게 된다.
본 실시예에 의해서도, 실시예 1과 동일한 효과를 얻을 수 있다. 또한 이것에 더하여, 개구부(230)에 있어서 실리콘기판(1)을 10nm 이상 에칭 하여 단차를 형성하기 때문에, 두꺼운 산화실리콘막(4)을 형성할 때 이 산화실리콘막(4)의 표면이 실리콘기판(1)표면에서 부풀어오르는 양을 억제할 수 있다. 따라서, 나중에 트랜지스터패턴 등을 노광법을 사용하여 프린트할 때의 단차를 작게 억제할 수 있는 효과가 있다.
실시예 3
실시예 3을 도 8 및 도 9에 의해 설명한다. 본 실시예는, 패드산화막(2)과 질화실리콘막(3)과의 사이에 다결정실리콘막을 퇴적하는 실시예이다. 실시예1 및 2와 동등한 부재 및 순서에는 동일한 부호를 붙인다.
본 실시예에 의한 소자분리용 산화막형성순서의 제조플로우 차트를 도 8에 나타내며, 이 때의 각 순서에서의 실리콘기판(웨이퍼)단면의 변화를 나타내는 개념도를 도 9A∼도 9H에 나타낸다.
도 8에 있어서, 우선, 순서101에서 소자분리산화를 개시하고, 순서102에서 실리콘기판(1)(도 9A)의 표면에 열산화법을 사용하여, 예컨대 15nm의 막두께로 패드산화막(2)을 형성한다(도 9B). 그 후, 순서103으로 옮기기 전에 순서321에서 패드산화막(2)상에 다결정실리콘박막(317)을 퇴적한다. 그리고 순서103에서 예컨대, 150nm의 막두께로 질화실리콘막(3)을 퇴적한다(도 9C). 또, 패드산화막(2)은 반드시 필요하지는 않고 순서101에서 순서321로 옮기어 다결정실리콘박막(317)을 직접 실리콘기판(1)표면에 퇴적해도 된다.
다음에, 순서322에 있어서, 두꺼운 소자분리용 산화막을 형성하고 싶은 영역상의 질화실리콘막(3) 및 다결정실리콘박막(317)을 에칭 제거하여, 예컨대 폭1㎛·간격1μm의 스트라이프모양으로 개구부(340)를 형성하여 패드산화막(2)을 노출시킨(도 9D)후, 순서105에서 이 개구부(340)를 통해 실리콘기판(1)을 열산화법에 의하여 선택적으로 산화하여 두꺼운 산화실리콘막(4)을 형성한다(도 9E). 이 때의 산화조건으로서는, 예컨대 1000℃에 있어서 산화막두께가 0.4μm으로 되는 것 같은 조건에서 열산화를 한다. 이 산화 시에 질화실리콘막(3)의 개구부(340)단부근방에 있어서는 실시예 1 및 2와 마찬가지로, 질화실리콘막(3)의 아래(및, 혹시 잔존하고 있으면 다결정실리콘박막(317)의 아래 혹은 다결정실리콘박막(317)이 산화되고, 또는 패드산화막(2)이 성장함) 버즈비크(4A)가 형성되게 된다.
순서105의 산화완료 후에, 순서323으로 옮기어 질화실리콘막(3)(및 잔존하고 있는 다결정실리콘박막(317))을 제거한다(도 9F). 이때 질화실리콘막(3)(및 다결정실리콘박막(317))이 완전히 제거되어만 있으면, 소자분리용 산화막(4) 혹은 잔존하고 있는 패드산화막(2)의 일부가 제거되어 실리콘기판(1)이 노출해도 상관없다. 그리고 순서107로, 두꺼운 산화실리콘막(4) 및 버즈비크(4A)(및, 혹시 잔존하고 있으면 패드산화막(2))를 노출시킨 상태에서 예컨대 1000℃에서 산화막두께가 약100nm 성장하는 것 같은 시간에서 전면을 추가 산화한다(도 9G).
그 후, 순서108로 옮기어, 실시예 1 및 2와 마찬가지로, 주변에 형성된 불필요한 산화실리콘막(4)을 제거하기 위하여, 산화실리콘막(4)전체를 위에서 소정 두께만 제거하여 소자분리용 산화막(4B)을 형성하고(도 9H), 순서109에 옮기어 이 플로를 종료한다.
본 실시예에 의해서도, 실시예 1과 같은 효과를 얻는다. 또한 이것에 더하여, 버즈비크(4A)가 형성될 때 소비되는 실리콘의 일부가 다결정실리콘박막(317)으로부터 공급되어 실리콘기판(1)에서 소비되는 실리콘의 총량이 감소하므로 기판 측의 버즈비크성장을 상대적으로 억제할 수 있다는 효과도 있다.
실시예 4
실시예 4를 도 10 및 11에 의해 설명한다. 본 실시예는 상기 실시예1∼3에 의한 순서로 형성한 소자분리용 산화막을 구비한 MOS형 트랜지스터의 제조방법의 실시예이다. 실시예1∼3과 동일한 부재·순서에는 동일한 부호를 붙인다.
본 실시예에 의한 MOS형 트랜지스터의 제조방법의 각 순서에서의 실리콘기판(웨이퍼)단면의 변화를 나타내는 개념도를 도 10A∼10D에, 본 실시예의 제조방법의 플로우 차트를 도 11에 나타낸다.
도 10에 있어서, 본 실시예에서 제조하는 MOS형 트랜지스터는 예컨대 메모리회로 또는 연산회로 등에 사용되는 것이다. 우선, 실시예1∼3의 어느 하나의 방법으로 소자분리용 산화막(4B)을 형성한다(도 10A). 그 후, 실리콘기판(1)표면에 MOS형 트랜지스터의 게이트산화막(418)을 형성한다(도 10B). 그리고 또, 게이트산화막(418)상에 게이트전극(419)으로서 예컨대 다결정실리콘박막을 퇴적하고, 게이트전극으로서 에칭가공을 행한다(도 10C).
또, 게이트전극재질은 다결정실리콘으로 한정되는 것은 아니고, W, Ti 등의 고융점금속재료 또는 이들 고융점금속재료 내지는 코발트 니켈 등과 실리콘으로 이루어지는 실리사이드 합금 또는 이들과 다결정실리콘 박막과의 적층구조라도 된다.
그후 트랜지스터를 형성하기 위해 필요한 게이트산화막의 형성, 불순물의 도입(306), 1층째 배선(12)의 형성(307), 층간절연막(13) 형성(308), 2층째 배선(14)형성(309), 절연막(15) 형성(310) 등이 행하여져 MOS형 트랜지스터를 완성(311)한다. 본 순서로 형성된 트랜지스터 단면구조예를 도 10D에 나타낸다. 또, 트랜지스터형성의 순서는 본 플로우 차트에 나타낸 순서에 한정되는 것은 아니고, 배선층수도 2층으로 한정되는 것은 아니다. 또한, 본 MOS형 트랜지스터는DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 메모리회로 또는 연산회로에 사용해도 상관없다.
본 실시예에 있어서는 소자분리용 산화막 제조공정에 있어서, 소자분리용 산화막 사이의 비개구부인 예컨대, 질화실리콘막 아래의 실리콘기판 표면이 실질적으로 약60 ∼ 약85%가 평탄하게 되기 때문에, 실리콘기판(1)표면의 평탄영역을 확대할 수 있다. 따라서 MOS형 트랜지스터의 집적도를 향상시킬 수 있고, 또한 신뢰성도 향상할 수 있다.
실시예 5
실시예 5를 도 12 및 13에 의해 설명한다. 본 실시예는 상기 실시예 1∼3에 의한 순서로 형성된 소자분리용 산화막을 구비한 플래시메모리의 제조방법의 실시예이다. 실시예1-4와 동등한 부재·순서에는 동일한 부호를 붙인다.
본 실시예에 의한 플래시메모리의 제조방법의 각 순서에서의 실리콘기판(웨이퍼)의 단면의 변화를 나타내는 개념도를 도 12A∼12F에, 또한 본 실시예의 제조방법의 플로우 차트를 도 13에 나타낸다.
우선, 실시예 1 ∼ 3의 어느 한 방법으로 소자분리용 산화막(4B)을 형성한다(도 12A). 그 후, 실리콘기판(1)표면에 MOS형 트랜지스터의 터널산화막(511)을 형성한다(도 12B). 이 터널산화막(511)상에 부유전극(510)으로서 예컨대, 다결정실리콘박막을 퇴적하고, 전극으로서 에칭가공을 행한다(도 12C). 그리고 또, 이 부유전극(510)상에 실리콘산화막 또는 질화실리콘막 또는 이것들의 적층구조 막으로 이루어지는 절연막(512)을 형성하고(도 12D), 그 위에 제어전극(513)으로서 예컨대 다결정실리콘박막을 형성한다(도 12E).
또, 부유전극(510) 또는 제어전극(513)의 재질은 다결정실리콘에 한정되는 것은 아니고, W, Ti 등의 고융점금속재료 또는 이것들의 고융점금속재료 내지 코발트 또는 니켈 등과 실리콘으로 이루어지는 실리사이드 합금 또는 이것들과 다결정실리콘박막과의 적층구조막이라도 상관없다.
이 후, 플래시메모리구조를 형성하기 위해 필요한 불순물의 도입(408), 1층째 배선(12)의 형성(409), 층간절연막(13)의 형성(410), 2층째 배선(14)의 형성(411), 절연막(15)의 형성(412) 등이 행하여져 플래시메모리구조를 완성(413)한다. 본 순서로 형성된 트랜지스터 단면구조예를 도 12F에 나타낸다. 또, 트랜지스터 형성의 순서는 본 플로우 차트에 나타낸 순서에 한정되는 것은 아니고, 배선층수도 2층으로 한정되는 것은 아니다. 또한, 플래시메모리를 구성하는 전극구조 등도 본 실시예에 한정되는 것은 아니다.
본 실시예에 의하면, 실시예 1 ∼ 3과 마찬가지로, 실리콘기판(1) 표면의 평탄영역을 확대할 수 있다. 따라서, 플래시메모리의 집적도를 향상시킬 수 있다는 효과가 있다.
이상 기술한 바와 같이 본 발명에 의하면, 제5의 순서에서, 질화실리콘막 제거 후에 추가 산화를 행하기 때문에, 산화막두께가 균일한 영역을 대폭으로 확장할 수 있다. 따라서, 실리콘기판 표면을 충분히 평탄화할 수 있고, 반도체소자, 예컨대 MOS형 트랜지스터나 플래시메모리의 집적도향상을 촉진할 수 있다.
또한, 제2의 순서에서 개구부를 형성할 때, 실리콘기판을 표면에서 10nm이상 제거하기 때문에, 후에 트랜지스터패턴 등을 노광법을 사용하여 프린트할 때 단차를 작게 억제할 수 있다.
또한, 제1의 순서에서, 다결정실리콘박막 또는 다결정실리콘박막·패드산화막을 개재하여 실리콘기판 상에 질화실리콘막을 퇴적하므로 제3의 순서에서의 기판 측의 버즈비크성장을 상대적으로 억제할 수 있다.

Claims (15)

  1. 실리콘기판 상에 적어도 1개의 박막을 형성하는 제1의 순서와, 상기 박막에 적어도 1개의 소정 영역을 노출시키는 개구부를 형성하는 제2의 순서와, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성하는 제3의 순서와, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키는 제4의 순서와, 상기 제4의 순서가 종료하고 적어도 상기 산화막이 노출된 상태에서, 노출면 전면을 추가 산화하는 제5의 순서와, 그리고, 상기 제5의 순서까지 형성된 산화막중 상기 소정 영역의 주변에 형성된 불필요한 부분을 제거하는 제6의 순서로 이루어지는 소자분리용 산화막의 제조방법.
  2. 실리콘기판 상에 적어도 1개의 박막을 형성하는 제1의 순서와, 상기 박막에 적어도 1개의 소정 영역을 노출시키는 개구부를 형성하는 제2의 순서와, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여, 상기 소정 영역에 대응한 산화막을 형성하는 제3의 순서와, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키는 제4의 순서와, 상기 제4의 순서가 종료하여 적어도 상기 산화막이 노출된 상태에서, 노출면 전면을 추가 산화하는 제5의 순서와, 상기 제5의 순서까지 형성된 산화막중 상기 소정 영역의 주변에 형성된 불필요한 부분을 제거함으로써 소자분리용 산화막을 형성하는 제6의 순서와, 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막의 형성을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 적어도 상기 패드산화막이 노출하도록 상기 질화실리콘막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 패드산화막중 적어도 질화실리콘막을 제거하여, 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 질화실리콘막을 직접 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막을 제거하여 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막 및 패드산화막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 패드산화막중 적어도 질화실리콘막을 제거하여, 상기 산화막 및 실리콘 기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 제2의 순서에서 개구부를 형성할 때, 상기 실리콘기판을 표면에서 10nm이상 제거하는 것을 하는 방법.
  7. 제1항 또는 제2항에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 패드산화막 및 다결정실리콘박막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 패드산화막이 노출하도록 상기 질화실리콘막 및 다결정실리콘박막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막, 다결정 실리콘막, 및 패드산화막중 적어도 질화실리콘막 및 다결정실리콘막을 제거하여 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법.
  8. 제1항 또는 제2항에 있어서, 상기 제1의 순서는 상기 실리콘기판 상에 다결정실리콘박막을 개재하여 질화실리콘막을 퇴적하는 순서이고, 상기 제2의 순서는 상기 실리콘기판이 노출하도록 상기 질화실리콘막 및 다결정실리콘박막의 일부를 제거하여 개구부를 형성하는 순서이고, 상기 제4의 순서는 상기 질화실리콘막 및 다결정실리콘막을 제거하여, 상기 산화막 및 실리콘기판중 적어도 산화막을 노출시키는 순서인 것을 특징으로 하는 방법.
  9. 제1항 또는 제2항에 있어서, 상기 제2의 순서는 상기 박막중의 적어도 1개의 소정 영역을 에칭 제거함으로써 개구부를 형성하는 순서인 것을 특징으로 하는 방법.
  10. 제1항 또는 제2항에 있어서, 상기 제5의 순서의 추가 산화는 5nm이상의 두께가 산화될 때까지 행하여지는 것을 특징으로 하는 방법.
  11. 제1항 또는 제2항에 있어서, 상기 제5의 순서의 추가 산화는 그 산화온도에 있어서 5nm의 산화막이 형성되는 시간이상동안 행하여지는 것을 특징으로 하는 방법.
  12. 제1항 또는 제2항에 기재된 방법에 있어서, 상기 제5의 순서의 추가 산화는 950℃ 이상의 산화온도에서 1분간 이상 행하여지는 것을 특징으로 하는 방법.
  13. 실리콘기판 상에 형성된 박막에 적어도 1개의 소정 영역을 노출시키는 개구부를 형성하고 나머지의 부분은 비개구부로 하여, 이 개구부를 통해 상기 실리콘기판을 선택적으로 산화하여 상기 소정 영역에 대응한 산화막을 형성한 후, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키어 이 노출면 전면을 추가 산화한 후, 형성되어 있는 산화막중 상기 소정 영역의 주변의 불필요한 부분을 제거함으로써, 소자분리용 산화막을 형성하고, 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성, 불순물의 도입, 전극, 배선의 형성, 절연막형성을 행함으로써 얻어진 반도체장치.
  14. 제13항에 있어서, 비개구부의 길이를 1㎛이하로 하였을 때 비개구부 아래의 실리콘기판 표면이 비개구부의 중심에서의 거리의 56%이상이 추가 산화 후 실질적으로 평탄한 반도체장치.
  15. 선택산화법을 사용하여 실리콘기판의 소정 영역에 산화막을 형성한 후, 이 산화막 이외의 박막을 제거하여 상기 산화막 및 실리콘기판중 적어도 상기 산화막을 노출시키어, 이 노출면 전면을 추가 산화한 후, 형성되어 있는 산화막중 상기 소정 영역의 주변의 불필요한 부분을 제거함으로써, 소자분리용 산화막을 형성함과 동시에 소자분리용 산화막 사이의 하부의 실리콘기판의 표면을 실질적으로 평탄하게 하고, 그 후 트랜지스터를 형성하기 위하여 필요한 게이트산화막의 형성·불순물의 도입, 전극·배선의 형성, 절연막형성을 행함으로써 얻어진 반도체장치.
KR1019970707841A 1995-05-08 1996-05-01 반도체장치 및 그 제조방법 KR19990008315A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-109585 1995-05-08
JP7109585A JPH08306678A (ja) 1995-05-08 1995-05-08 半導体装置の製造方法及び半導体装置

Publications (1)

Publication Number Publication Date
KR19990008315A true KR19990008315A (ko) 1999-01-25

Family

ID=14514002

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970707841A KR19990008315A (ko) 1995-05-08 1996-05-01 반도체장치 및 그 제조방법

Country Status (6)

Country Link
JP (1) JPH08306678A (ko)
KR (1) KR19990008315A (ko)
IN (1) IN187708B (ko)
MY (1) MY132186A (ko)
TW (1) TW326099B (ko)
WO (1) WO1996036073A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51139263A (en) * 1975-05-28 1976-12-01 Hitachi Ltd Method of selective oxidation of silicon substrate
JPS5249771A (en) * 1975-10-17 1977-04-21 Matsushita Electric Ind Co Ltd Process for production of semiconductor device
JPS5739551A (en) * 1980-08-21 1982-03-04 Seiko Epson Corp Manufacture of selectively oxidized mask
JPH0628282B2 (ja) * 1984-09-19 1994-04-13 ソニー株式会社 半導体装置の製造方法
JP3403210B2 (ja) * 1992-02-14 2003-05-06 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
MY132186A (en) 2007-09-28
IN187708B (ko) 2002-06-08
JPH08306678A (ja) 1996-11-22
WO1996036073A1 (fr) 1996-11-14
TW326099B (en) 1998-02-01

Similar Documents

Publication Publication Date Title
JP2598899B2 (ja) 集積回路の生産方法
JP2893771B2 (ja) 半導体装置
KR19990008315A (ko) 반도체장치 및 그 제조방법
JPH0473296B2 (ko)
KR0172732B1 (ko) 반도체 소자 분리방법
JP2558289B2 (ja) 変質層の形成方法
JPH08511659A (ja) 半導体本体表面に多層配線構造が設けられた半導体装置の製造方法
US6136671A (en) Method for forming gate oxide layers
JPH0318034A (ja) 半導体装置の製造方法
JPH04299564A (ja) 半導体装置の製造方法及び半導体装置
JPS6038026B2 (ja) 半導体装置の製造方法
JPS6041243A (ja) 半導体装置の製造方法
JPS61245574A (ja) 集積回路のゲ−ト製造方法
JPS62108541A (ja) 半導体装置の製造方法
JPH0332030A (ja) 半導体装置の製造方法
JPS61141181A (ja) 半導体装置及びその製造方法
JPS5817662A (ja) 半導体装置の製造方法
JPS60149168A (ja) 半導体装置の製造方法
JPS61145844A (ja) 半導体装置の製造方法
JPH038339A (ja) 半導体装置及びその製造方法
JP2000294753A (ja) 半導体装置及びその製造方法
JPS6161443A (ja) 半導体装置の製造方法
JPH04123427A (ja) 半導体装置の製造方法
JPH0794513A (ja) 半導体装置の製造方法
JPS59132649A (ja) 半導体固定記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010514

Effective date: 20020731