JPH0794513A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】短絡、断線、抵抗値の増大、不均一な形状を伴
わない２層ポリシリコン構造を有する半導体装置の製造
方法を提供する。 【構成】半導体基板１上に酸化膜２を形成する工程と、
この上に部分的に第１のポリシリコン３を形成する工程
と、その後全体を酸化する工程と、露出した酸化膜をエ
ッチングする工程と、再び酸化する工程と、第２のポリ
シリコン５を形成する工程から成る。このようにすれ
ば、第１のポリシリコンと基板との間にくさび状の空間
が生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ポリシリコンによる多
層電極構造を備えた半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置が微細化、高機能にな
るにつれて、それに用いられる配線や電極も微細化、多
層化する傾向にある。ポリシリコンでも２層、３層の配
線や電極が用いられている。図を用いて従来の２層ポリ
シリコン構造の形成方法を説明する。図３及び図４は、
従来の各工程の半導体装置の断面図である。

【０００３】まず、Ｓｉ基板１を酸化し酸化膜２を形成
し、その上に第１のポリシリコン３を形成する。この第
１のポリシリコン３に、ｎ型またはｐ型の不純物を拡散
し熱処理を行い、配線や電極として使用できる程度にポ
リシリコンの抵抗値を下げる。その上に、フォトリソグ
ラフィー技術によって所望のレジストパターン４を形成
する。この状態が図３（ａ）である。

【０００４】次に、レジストパターン４をマスクとして
第１のポリシリコン３をエッチングし、次いで、レジス
トパターン４を除去する。第１のポリシリコン３は、第
１の配線や電極となる〔図３（ｂ）〕。このエッチング
された第１のポリシリコン３をマスクとして酸化膜２を
エッチングする。第１のポリシリコン３の下には酸化膜
２が残留し、その他の表面に露出した酸化膜は、除去さ
れる〔図３（ｃ）〕。次に、全体を酸化して、Ｓｉ基板
１および第１のポリシリコン３の表面に酸化膜２０１を
形成する。この状態が図３（ｄ）である。

【０００５】次に、第２のポリシリコン５を形成する
〔図４（ａ）〕。この第２のポリシリコン５に、ｎ型ま
たはｐ型の不純物を拡散し熱処理を行い、ポリシリコン
の抵抗値を下げる〔図４（ａ）〕。そして、フォトリソ
グラフィー技術によって所望のレジストパターン４０１
を形成する〔図４（ｂ）〕。最後に、レジストパターン
４０１をマスクとして、第２のポリシリコン５をエッチ
ングし、レジストパターン４０１を除去する。第２のポ
リシリコンは、第２の配線や電極となる。この状態が図
４（ｃ）である。こうして、２層ポリシリコン構造が得
られるのである。

【０００６】

【発明が解決しようとする課題】しかし、上記の方法に
よれば、図３（ｄ）に示されるように、第１のポリシリ
コン３の端部には、くさび状の空間６が生じてしまう。
このくさび状空間６は、図面の奥行き方向に連続的に生
ずる。そして、図４（ｃ）に示されるように第２のポリ
シリコン５は、このくさび状空間６に残留してしまうの
である。従って、第１のポリシリコンによる電極（また
は配線）１本に対して２本以上の第２のポリシリコンに
よる電極（または配線）が交差していると、これらの電
極（または配線）は、残留するポリシリコン５０１を介
して短絡してしまうという問題があった。

【０００７】ここで、もし、第２のポリシリコンのエッ
チング時間を長くして、くさび状空間６に残留するポリ
シリコン５０１を除去すれば、短絡の問題は解消する。
しかし、同時に第２のポリシリコンの線幅も細くなって
しまうのである。近年の微細化されたポリシリコン配線
や電極においては、抵抗値の増大や断線または不均一な
形状等新たな問題が生じる。

【０００８】本発明は、このような問題に鑑みてなされ
たもので、短絡、断線、抵抗値の増大、不均一な形状を
伴わない２層ポリシリコン構造を有する半導体装置の製
造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明者は、鋭意研究の
結果、酸化膜２をエッチングする前に酸化工程を挿入す
ると、上記のくさび状空間６が低減することを突き止め
た。また、その後の表面に露出した酸化膜をエッチング
する工程では、残留する酸化膜を第１のポリシリコンの
端面より飛び出した形状に加工すれば、くさび状空間６
は、完全に消滅することを突き止め、発明を成すに至っ
た。

【００１０】従って、本発明は、「半導体基板上に酸化
膜を形成する工程と、前記酸化膜上に部分的に第１のポ
リシリコンを形成する工程と、前記第１のポリシリコン
表面と前記半導体基板に露出した前記酸化膜を酸化する
工程と、前記酸化膜のうち表面に露出した部分をエッチ
ングする工程と、前記第１のポリシリコン表面と前記半
導体基板を再び酸化する工程と、再び形成された前記酸
化膜上に第２のポリシリコンを形成する工程とを含むこ
とを特徴とする半導体装置の製造方法」を提供する。

【００１１】

【作用】くさび状空間６が生ずるのは、いわゆるバーズ
ビークに起因している。Ｓｉ基板１は、周知の通り酸素
雰囲気中で適切な温度条件の基で酸化される。第１のポ
リシリコン３もその速度さえ異なるが、酸化される。し
かし、第１のポリシリコン３下のシリコン基板１は、酸
素が導入されず、新たな酸化が進行しない。従って、残
留する酸化膜２の膜厚は、変化しない。そして、酸化膜
２０１は、鳥のくちばし状にＳｉ基板１とポリシリコン
３の間に食い込む。この形状の酸化膜をバーズビークと
言う。このとき、酸化膜２と酸化膜２０１との間に応力
が生じ、くさび状空間６が生ずるのである。

【００１２】本発明で、酸化膜２をエッチングする前に
酸化工程を挿入すれば、くさび状空間６を低減する事が
出来る。このようにすれば、既に酸化膜２が存在してい
るＳｉ基板１上に再度酸化され、そして、酸化膜２０２
が形成されるため、バーズビークによる酸化膜の応力は
縮小するのである。しかし、それだけでは完全にくさび
状空間６は、消滅しない。なぜならば、酸化膜の応力は
縮小するとは言えバーズビークは生じ、そのため、応力
は残るからである。従って、このまま第２のポリシリコ
ン５を形成すると、わずかに生ずるくさび状空間６に第
２のポリシリコン５が残留する恐れがある。

【００１３】そこで、本発明では、表面に露出した酸化
膜２０２をエッチングするとき、第１のポリシリコンと
Ｓｉ基板に挟まれて残留する酸化膜２が第１のポリシリ
コンの端面３０１より飛び出すように加工し、酸化膜２
０３を形成する〔図１（ｄ）参照〕。 そして、その後
に再度酸化する。このように酸化膜２０３を形成すれ
ば、その後に再度酸化しても、くさび状空間６は、生じ
ないのである。確かに、この再度の酸化で上記バーズビ
ークも多少大きくなるが、最初に既にバーズビークが形
成されているため、酸化膜に生ずる応力は相対的に小さ
くなる。また、飛び出した酸化膜２０３は、再度の酸化
で酸化膜２０４に埋没し、くさび状空間を埋めるように
作用する。従って、くさび状空間６は生じないのであ
る。さらに、最初にバーズビークが形成されるときに、
第１のポリシリコン３の端部が持ち上がり、この側壁に
傾斜が付くことも、くさび状空間を生じさせないことに
寄与する。

【００１４】酸化膜２０３の形成は、次のように行う。
まず、エッチングは、異方性エッチングで行う。これ
は、縦方向に方向性を持たせてエッチングするためであ
る。そして、エッチング時間は、第１のポリシリコン３
の膜厚に相当する膜厚の熱酸化膜をエッチングする時間
とする。このような条件を選択することによって、上記
のような酸化膜２０３が形成されるのである。

【００１５】このように、本発明では、酸化工程を挿入
し、酸化膜エッチング条件を適切に選ぶことにより、く
さび状空間６を消滅させることができるのである。従っ
て、第２のポリシリコン５は、くさび状空間６に残留し
ない。また、これにより、残留した第２のポリシリコン
５０１を除去するための長時間のエッチングが必要ない
ため、第２のポリシリコン５で形成した電極や配線が細
くならない。従って、第２のポリシリコン５で形成した
電極や配線について、短絡、断線、抵抗値の増大、不均
一な形状を防止することができるのである。

【００１６】

【実施例】図１及び図２は、本発明の各工程での半導体
装置の断面図である。以下、これらの図を用いて本発明
の実施例を説明する。しかし、本発明は、これに限られ
るものではない。 （１） Ｓｉ基板１を熱酸化し、５０ｎｍの酸化膜２を
形成した。次に、ＬＰＣＶＤによって４００ｎｍの第１
のポリシリコン３を堆積し、この第１のポリシリコン３
にｎ型またはｐ型の不純物を拡散し熱処理を行い、ポリ
シリコンの抵抗値を下げた。次に、フォトリソグラフィ
ー技術によってゲート電極を形成するためのレジストパ
ターン４を形成した〔図１（ａ）〕。 （２） 異方性ドライエッチングによって第１のポリシ
リコン３をエッチングした後、レジストパターン４を除
去した〔図１（ｂ）〕。 （３） （１）と同じ条件で酸化した。この酸化によっ
て第１のポリシリコン３の端部にバーズビークが形成さ
れた〔図１（ｃ）〕。 （４） 異方性ドライエッチングによって酸化膜２０２
をエッチングした（第１図ｄ）。この時、エッチング時
間は、４００ｎｍの酸化膜をエッチングするのに要する
時間とした。この条件で、第１のポリシリコン３の端面
３０１より飛び出した酸化膜２０３が形成された。 （５） （１）と同じ条件で再度酸化した。この酸化で
バーズビークは拡大するが、酸化膜２０３によってくさ
び状空間は形成されない〔図２（ａ）〕。酸化膜２０３
は、酸化膜２０４に埋没する。 （６） ＬＰＣＶＤによって４００ｎｍの第２のポリシ
リコン５を堆積し、この第２のポリシリコン５にｎ型ま
たはｐ型の不純物を拡散し熱処理を行い、ポリシリコン
の抵抗値を下げた〔図２（ｂ）〕。 （７）フォトリソグラフィー技術により第２のポリシリ
コンによるゲート電極と配線を形成するためのレジスト
パターン４０１を形成した〔図２（ｃ）〕。 （８）異方性ドライエッチングによって第２のポリシリ
コン５をエッチングし、レジストパターン４０１を除去
した〔図２（ｄ）〕。

【００１７】酸化膜厚は１０ｎｍから１μｍの範囲が一
般的である。また、（３）と（５）の酸化条件は、
（１）と異なってもよい。各ポリシリコンの膜厚は、２
００ｎｍから６００ｎｍの範囲が一般的である。

【００１８】

【発明の効果】以上の通り、本発明によれば、第１のポ
リシリコン３の端部には、くさび状の空間は生じない。
従って、第２のポリシリコン５は、短絡、断線、抵抗の
増大、不均一な形状を伴わないで電極や配線を形成する
ことが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例における半導体装置の途中ま
での各工程断面図。

【図２】図１に続く本発明の一実施例における半導体装
置の各工程断面図。

【図３】従来の半導体装置の途中までの各工程断面図。

【図４】図３に続く従来の半導体装置の途中までの各工
程断面図。

【符号の説明】

１・・・Ｓｉ基板 ２・・・酸化膜 ２０１・酸化膜 ２０２・表面に露出した酸化膜 ２０３・第１のポリシリコンの端面より飛び出した酸化
膜 ２０４・酸化膜 ３・・・第１のポリシリコン ３０１・第１のポリシリコンの端面 ４・・・レジストパターン ４０１・レジストパターン ５・・・第２のポリシリコン ５０１・残留するポリシリコン ６・・・くさび状空間 以上

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に酸化膜を形成する工程
   と、前記酸化膜上に部分的に第１のポリシリコンを形成
   する工程と、前記第１のポリシリコン表面と前記半導体
   基板に露出した前記酸化膜を酸化する工程と、前記酸化
   膜のうち表面に露出した部分をエッチングする工程と、
   前記第１のポリシリコン表面と前記半導体基板を再び酸
   化する工程と、再び形成された前記酸化膜上に第２のポ
   リシリコンを形成する工程とを含むことを特徴とする半
   導体装置の製造方法。
2. 【請求項２】 前記酸化膜のうち表面に露出した部分を
   エッチングする工程では、残留する酸化膜を前記第１の
   ポリシリコンの端面より飛び出した形状に加工すること
   を特徴とする請求項１記載の半導体装置の製造方法。