JPS62108541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62108541A JPS62108541A JP24790385A JP24790385A JPS62108541A JP S62108541 A JPS62108541 A JP S62108541A JP 24790385 A JP24790385 A JP 24790385A JP 24790385 A JP24790385 A JP 24790385A JP S62108541 A JPS62108541 A JP S62108541A
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- resist
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＬＳＩ等の技術分野における、半導体基板上の
微細パターンの形成に係り、特に電極形成の方法に関す
る。
微細パターンの形成に係り、特に電極形成の方法に関す
る。
（従来の技術）
近時、≠導体技術は超ＬＳＩ時代に入り小面積で高い集
積度を達成するため、素子や配線等の寸法は益々微細化
されてきている。
積度を達成するため、素子や配線等の寸法は益々微細化
されてきている。
しかして、そのような半導体におけるオーミック電極（
以下、単に電極という）は、たとえば第２図に示すよう
に、Ｓｉ基板１の一主面上の絶縁膜２に選択的に形成し
た開口部３を設け、これにＡ１合金配線４を蒸着して電
極としていたが、集積素子の微細化に伴い、開口部３の
Ａ１合金配線４のステップカバレージ（段差被覆）、断
線あるいは接触抵抗等について劣化する問題があり、こ
れを改善するため、前記開口部３を、第３図（ａ）ない
しくｃ）で示すように、まず減圧ＣＶＤによりステップ
カバー良好な多結晶ＳＬ膜５を、６１５℃で蒸着し、こ
れに不純物をドープして導体化した後（（ａ）図）、エ
ツチングバックして（ｂ）図のように開口部３を多結晶
Ｓｉ膜５により埋めて平坦化させ、（ｃ）図のようにＡ
４１合金配線４を設けることが提案された。
以下、単に電極という）は、たとえば第２図に示すよう
に、Ｓｉ基板１の一主面上の絶縁膜２に選択的に形成し
た開口部３を設け、これにＡ１合金配線４を蒸着して電
極としていたが、集積素子の微細化に伴い、開口部３の
Ａ１合金配線４のステップカバレージ（段差被覆）、断
線あるいは接触抵抗等について劣化する問題があり、こ
れを改善するため、前記開口部３を、第３図（ａ）ない
しくｃ）で示すように、まず減圧ＣＶＤによりステップ
カバー良好な多結晶ＳＬ膜５を、６１５℃で蒸着し、こ
れに不純物をドープして導体化した後（（ａ）図）、エ
ツチングバックして（ｂ）図のように開口部３を多結晶
Ｓｉ膜５により埋めて平坦化させ、（ｃ）図のようにＡ
４１合金配線４を設けることが提案された。
しかし、上記、多結晶Ｓｉ膜５を蒸着するため減圧ＣＶ
Ｄ装置に、前記Ｓｉ基板１を蒸着ボートにより投入する
際、空気に触れてＳｉ基板１の表面が酸化し、２０ない
し１００人程度の酸化膜が成長し、そのため、Ａ１合金
配線４と多結晶Ｓｉ膜５との接触抵抗が従来より高くな
り、あるいは完全に非接触となることがあり、従って製
造の歩留りの低下を招来していた。なお、上述の接触不
良の原因は上記開口部３を埋めた多結晶Ｓｉ膜の不純物
濃度が〜１０２０Ｇ−３程度に高いためと考えられるが
、一般に集積回路の上記のような開口部は不純物濃度が
高く、したがって、上記の電極接触の問題は回避が困難
である。
Ｄ装置に、前記Ｓｉ基板１を蒸着ボートにより投入する
際、空気に触れてＳｉ基板１の表面が酸化し、２０ない
し１００人程度の酸化膜が成長し、そのため、Ａ１合金
配線４と多結晶Ｓｉ膜５との接触抵抗が従来より高くな
り、あるいは完全に非接触となることがあり、従って製
造の歩留りの低下を招来していた。なお、上述の接触不
良の原因は上記開口部３を埋めた多結晶Ｓｉ膜の不純物
濃度が〜１０２０Ｇ−３程度に高いためと考えられるが
、一般に集積回路の上記のような開口部は不純物濃度が
高く、したがって、上記の電極接触の問題は回避が困難
である。
（発明が解決しようとする問題点）
本発明は、半導体装置の上記した従来の欠点、すなわち
、Ｓｉ基板に設けた開口部の酸化膜成長による電極接触
抵抗の増加または不良を解決して。
、Ｓｉ基板に設けた開口部の酸化膜成長による電極接触
抵抗の増加または不良を解決して。
低抵抗で、かつ、Ａｉ！合金配線のステップカバレージ
を改善することを目的とする。
を改善することを目的とする。
（問題点を解決するための手段）
本発明は上記の目的を達成するため、従来、ステップカ
バー、ピンホールフリー等を達成するため、多結晶Ｓｉ
膜の蒸着を６００℃以上の、酸化しやすい高温下で蒸着
していたのを、本発明は、これを５００℃以下の低温に
より蒸着させ、さらに続いて６００℃以上の高温で蒸着
する２段階操作により蒸着を行なうことを特徴としてい
る。
バー、ピンホールフリー等を達成するため、多結晶Ｓｉ
膜の蒸着を６００℃以上の、酸化しやすい高温下で蒸着
していたのを、本発明は、これを５００℃以下の低温に
より蒸着させ、さらに続いて６００℃以上の高温で蒸着
する２段階操作により蒸着を行なうことを特徴としてい
る。
（作 用）
本発明は、従来の電極形成方法に比ベステップ力バー、
結晶の均一性、あるいはピンホール等の特性について劣
化が多少みられるが、多結晶Ｓｉ上の酸化膜の成長は十
分防止でき、従って接触抵抗に不安のない電極が形成で
きる。
結晶の均一性、あるいはピンホール等の特性について劣
化が多少みられるが、多結晶Ｓｉ上の酸化膜の成長は十
分防止でき、従って接触抵抗に不安のない電極が形成で
きる。
（実施例）
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の一実施例の工程を示す断面図である。
本発明は、まず（ａ）図のように、たとえば８ないし１
２Ω・備、Ｐ型、 （１００）面のＳｉ基板６上に、減
圧ＣＶＤ法により燐珪酸ガラスを絶縁膜７として、０．
８ａ＊の厚さに堆積し、１０００℃中のＰＨ，のグラス
フロー３０分による平均化熱処理を行ない、選択的にフ
ォトプロセスによりレジストパターンを形成して、ドラ
イエツチングすることにより上記燐珪酸ガラス絶縁膜７
上に開口部８を形成し。
２Ω・備、Ｐ型、 （１００）面のＳｉ基板６上に、減
圧ＣＶＤ法により燐珪酸ガラスを絶縁膜７として、０．
８ａ＊の厚さに堆積し、１０００℃中のＰＨ，のグラス
フロー３０分による平均化熱処理を行ない、選択的にフ
ォトプロセスによりレジストパターンを形成して、ドラ
イエツチングすることにより上記燐珪酸ガラス絶縁膜７
上に開口部８を形成し。
この開口部８に４５０℃の温度でＳ ｉ Ｈ４を分解し
て多結晶シリコン膜９を、厚さ３００人蒸着きせる。
て多結晶シリコン膜９を、厚さ３００人蒸着きせる。
この場合、多結晶Ｓｉ膜９の蒸着温度は５００℃以下が
望ましい。
望ましい。
つぎに（ｂ）図のように、多結晶Ｓｉ膜１０を減圧ＣＶ
Ｄ法により、６１５℃でＳｉＨ４ガス中で０．８ ｐ
ｍ蒸着し、それにＰＯＣら雰囲気中で１００℃で不純物
として燐（Ｐ）をドープする。なお、上記ＣＶＤの成長
温度は多結晶Ｓｉ膜１０のシート抵抗２５Ω／口を考慮
すれば、６００℃以上必要である。また、上記、不純物
（Ｐ）のドープはＰＨ３ガス中で行なってもよく、ある
いはイオン注入法によっても行なうことができる。イオ
ン注入法による場合、２ Ｘ １０１６ａｎ−２゜Ｐ
” 、 １００ＫｅＶ程度の注入条件が望ましい。なお
、イオン注入の場合、注入ダメージを受は多結晶Ｓｉ膜
１０のエツチング速度が急速に速くなるから、１０００
℃のＮ２ガス中、１０分のアニール処理を必要とする。
Ｄ法により、６１５℃でＳｉＨ４ガス中で０．８ ｐ
ｍ蒸着し、それにＰＯＣら雰囲気中で１００℃で不純物
として燐（Ｐ）をドープする。なお、上記ＣＶＤの成長
温度は多結晶Ｓｉ膜１０のシート抵抗２５Ω／口を考慮
すれば、６００℃以上必要である。また、上記、不純物
（Ｐ）のドープはＰＨ３ガス中で行なってもよく、ある
いはイオン注入法によっても行なうことができる。イオ
ン注入法による場合、２ Ｘ １０１６ａｎ−２゜Ｐ
” 、 １００ＫｅＶ程度の注入条件が望ましい。なお
、イオン注入の場合、注入ダメージを受は多結晶Ｓｉ膜
１０のエツチング速度が急速に速くなるから、１０００
℃のＮ２ガス中、１０分のアニール処理を必要とする。
つぎに（Ｃ）図のように多結晶Ｓｉ膜１０上に、フォト
レジストを厚さ１．２μｍに塗布させ、ベーク後。
レジストを厚さ１．２μｍに塗布させ、ベーク後。
多結晶Ｓｉ膜対フォトレジスト比を１にする条件で、ｓ
Ｆｓ ／ＣＣＬ系のガス中のドライエツチングによりエ
ツチングバックし、開口部８部分の多結晶Ｓｉ膜９およ
び１．０を残させる。
Ｆｓ ／ＣＣＬ系のガス中のドライエツチングによりエ
ツチングバックし、開口部８部分の多結晶Ｓｉ膜９およ
び１．０を残させる。
つぎに（ｄ）図のように、電極配線１１としてＡｌ１−
５ｅ合金をスパッタ法により１．０μｍの厚さに蒸着後
、フォトエツチングにより選択的にＡＩ配線を形成し、
４５０℃で１５分間、Ｎ２およびＮ２の混合雰囲気中で
焼成して、本発明の半導体装置の電極形成工程は終了す
る。
５ｅ合金をスパッタ法により１．０μｍの厚さに蒸着後
、フォトエツチングにより選択的にＡＩ配線を形成し、
４５０℃で１５分間、Ｎ２およびＮ２の混合雰囲気中で
焼成して、本発明の半導体装置の電極形成工程は終了す
る。
以上、本発明を説明したが本発明の特徴は、５００℃以
下の成長温度で形成する多結晶Ｓｉ膜９を介在させて電
極を形成する点にあり、この特徴の構成を有しない従来
例と、本発明により１．５μｆｆｌ×１．５μｍの大き
さの開口部８を４００個形成して電極のコンタクト状態
を比較した結果は、本発明の開口部８の１個あたりの接
触抵抗は２５〜３０Ω■−２で、これは従来の開口部８
を多結晶Ｓｉ膜で埋めない場合と同じ値であり、したが
って本発明は接触特性を維持して開口部のステップカバ
レージを良くすることになる。
下の成長温度で形成する多結晶Ｓｉ膜９を介在させて電
極を形成する点にあり、この特徴の構成を有しない従来
例と、本発明により１．５μｆｆｌ×１．５μｍの大き
さの開口部８を４００個形成して電極のコンタクト状態
を比較した結果は、本発明の開口部８の１個あたりの接
触抵抗は２５〜３０Ω■−２で、これは従来の開口部８
を多結晶Ｓｉ膜で埋めない場合と同じ値であり、したが
って本発明は接触特性を維持して開口部のステップカバ
レージを良くすることになる。
（発明の効果）
以上の説明から明らかなとおり本発明は、電極接触部の
開口部に、５００℃以下で形成する多結晶Ｓｉ膜を介在
して、他の多結晶Ｓｉ膜を埋めてＡＮ配線を形成するも
のであり、従来のパターン微細化による開口部のステッ
プカバレージ、縦線及び接触抵抗の問題を改善でき、し
たがって、素子のパターンの微細化（１，５μｍ、ルー
ル以下）にも尽すことができる。
開口部に、５００℃以下で形成する多結晶Ｓｉ膜を介在
して、他の多結晶Ｓｉ膜を埋めてＡＮ配線を形成するも
のであり、従来のパターン微細化による開口部のステッ
プカバレージ、縦線及び接触抵抗の問題を改善でき、し
たがって、素子のパターンの微細化（１，５μｍ、ルー
ル以下）にも尽すことができる。
第１図は本発明の一実施例の形成工程を示す断面図、第
２図は従来例の断面図、第３図は他の従来例の形成工程
を示す断面図である。 １．６・・・Ｓｉ基板、 ２，７・・・絶縁膜、３．８
・・・開口部、 ４ ・・・Ａ１合金配線、５．１０・
・・多結晶Ｓｉ膜（形成温度６００℃以上）、９ ・・
・多結晶Ｓｉ膜（形成温度５００℃以下）、１１・・・
電極配線。 特許出願人 松下電子工業株式会社 第１図 ６ シソフン苓烈 ７ ・第１炒ｍ、 ８ＦＩＦ
Ｉυ帥９−’＋ ５００°Ｃ以下ｒ仔分戊した）多剤−
にシ加ン謄１０ （６００℃以とてυ八した）多Ｉ８
品ンソファ繰第ｊ図 ６ シリコン基λ反 ７・・・蛇緯線 ９− （５００’ＣＭｆｆ’１ＡＬＴｈｌハ８’：＠
’／ ’／ コア ＦＩＮｌｏ ・ （６００°Ｃ以と
７形戚し尺）多Ｘも：＠シソコン腰１１ ・ 電」セ
飢縁 第２図 ５・・ （６００°Ｃ以ｔぞ形成した）５ｙ昂島シリコ
ン腋第３図 Ｉ・・・ シリコン后核 ２゛°° 胞ｌｉｃ 瀘 ３・ 関 Ｙ５ 奸
２図は従来例の断面図、第３図は他の従来例の形成工程
を示す断面図である。 １．６・・・Ｓｉ基板、 ２，７・・・絶縁膜、３．８
・・・開口部、 ４ ・・・Ａ１合金配線、５．１０・
・・多結晶Ｓｉ膜（形成温度６００℃以上）、９ ・・
・多結晶Ｓｉ膜（形成温度５００℃以下）、１１・・・
電極配線。 特許出願人 松下電子工業株式会社 第１図 ６ シソフン苓烈 ７ ・第１炒ｍ、 ８ＦＩＦ
Ｉυ帥９−’＋ ５００°Ｃ以下ｒ仔分戊した）多剤−
にシ加ン謄１０ （６００℃以とてυ八した）多Ｉ８
品ンソファ繰第ｊ図 ６ シリコン基λ反 ７・・・蛇緯線 ９− （５００’ＣＭｆｆ’１ＡＬＴｈｌハ８’：＠
’／ ’／ コア ＦＩＮｌｏ ・ （６００°Ｃ以と
７形戚し尺）多Ｘも：＠シソコン腰１１ ・ 電」セ
飢縁 第２図 ５・・ （６００°Ｃ以ｔぞ形成した）５ｙ昂島シリコ
ン腋第３図 Ｉ・・・ シリコン后核 ２゛°° 胞ｌｉｃ 瀘 ３・ 関 Ｙ５ 奸
Claims (1)
- 半導体基板の一主面上に設けた絶縁層に選択的に開口部
を形成し、これに５００℃以下の蒸着温度で第１の多結
晶シリコン膜を形成する工程と、その第１の多結晶シリ
コン膜上に６００℃以上の減圧ＣＶＤ法により第２の多
結晶シリコン膜を蒸着し、かつ、不純物をドープする工
程と、フォトレジストを塗布後、フォトレジスト対第２
の多結晶シリコン膜のドライエッチング比が１になるよ
うにしてエッチングバックする工程と、及びその上に金
属配線を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790385A JPH0682628B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790385A JPH0682628B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62108541A true JPS62108541A (ja) | 1987-05-19 |
| JPH0682628B2 JPH0682628B2 (ja) | 1994-10-19 |
Family
ID=17170272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24790385A Expired - Lifetime JPH0682628B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682628B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025936A (ja) * | 2000-06-27 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| US9384974B2 (en) | 2013-05-27 | 2016-07-05 | Tokyo Electron Limited | Trench filling method and processing apparatus |
-
1985
- 1985-11-07 JP JP24790385A patent/JPH0682628B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025936A (ja) * | 2000-06-27 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| JP4583646B2 (ja) * | 2000-06-27 | 2010-11-17 | 株式会社ハイニックスセミコンダクター | 半導体素子のコンタクトプラグ形成方法 |
| US9384974B2 (en) | 2013-05-27 | 2016-07-05 | Tokyo Electron Limited | Trench filling method and processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682628B2 (ja) | 1994-10-19 |
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