KR19990007227A - 개선된 듀얼 대마신 구조체 및 그 제조 방법 - Google Patents
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Abstract
도전성 라인 개구와 비아 개구 사이의 인터페이스상에 개선된 한정 에지의 제공 및 희생 스터드의 사용을 포함하는 듀얼 대마신 구조체 제조방법을 개시한다.
Description
본 발명은 반도체 제조에 관한 것으로, 더욱 상세히는 듀얼 대마신 구조체의 형성에 관한 것이다.
일반적으로, 반도체 디바이스는 집적회로를 형성하는 복수 개의 회로를 포함한다. 집적회로는 컴퓨터 및 전자장비에 유용할 수 있고 칩과 같은 단일의 실리콘 결정 반도체 디바이스에 제조될 수 있는 수 백만개의 트랜지스터 및 기타 회로소자를 포함할 수 있다. 반도체 디바이스가 기능적이기 위해선, 이 디바이스의 표면에 분포된 회로 소자를 연결하기 위해 일반적으로 정교한 신호경로망이 라우팅된다. 집적회로의 복잡도가 증가함에 따라 디바이스 전체의 이들 신호의 효율적인 라우팅은 더욱 곤란해진다. 따라서 듀얼 대마신 구조체로 알려진 멀티-레벨 또는 멀티-층 구조가 바람직한 데 이는 반도체 디바이스의 집적밀도를 증가시키는 그것들의 성능에 기인하기 때문이며, 따라서 조밀하게 채워진 반도체 디바이스의 적층된 상호접속 레벨을 허용한다.
듀얼 대마신 구조체를 갖춘 집적회로를 설계할 때, 반도체 디바이스의 실리콘 산화물과 같은 절연 또는 유전물질은 도전성 라인 개구 및 비아(via) 개구를 생성하기 위해 수천 개의 개구로 패터닝될 것이다. 도전성 라인개구 및 비아개구는 집적회로의 능동 및/또는 수동 소자를 상호연결하기 위해 알루미늄과 같은 도전성 금속층으로 채워질 수 있다. 듀얼 대마신 구조체는 또한 반도체 디바이스가 장착될 수 있는 멀티층 기판의 폴리이미드와 같은 절연층에 구리와 같은 멀티레벨 도전성 금속 라인을 형성하는 데 사용될 수 있다.
듀얼 대마신 구조체 제조방법이 공지되어 있다. 예로서, 미합중국 특허 제 5,422,309; 5,529,953; 5,602,423; 및 5,614,765 호를 참조하라. 일반적으로 표준 듀얼 대마신 구조체는 반반사 코팅(ARC;antireflective coating) 및 포토레지스트 층을 갖춘 절연층을 먼저 코팅하므로써 제조될 수 있다. 포토레지스트 층은 그후 비아개구의 이미지 패턴으로 제 1 마스크를 통해 노광되며 이 패턴은 하부가로놓임 도전층을 노광시키기 위해 절연층을 통해 이방성으로 에칭된다. 비아구멍을 에칭한 후, 나머지 ARC 및 포토레지스트가 제거된다. 그후 ARC 및 포토레지스트에 의한 새로운 층이 증착된다. 레지스트는 도전성 라인 개구의 이미지 패턴으로 제 2 마스크를 통해 노광된다. 제 2 이미지 패턴은 도전성 라인개구로 비아개구를 포함하기 위해 제 1 마스크 패턴과 정렬될 것이다. 형성되어져야 할 도전성 라인개구가 제거된 레지스트의 일부분은 비아개구와 절연층을 노광시킨다. 그후 노광된 절연층은 도전성 라인의 높이와 동일한 소망깊이로 에칭된다. 에칭이 완료되었을 때, 비아개구와 라인개구는 도전성 금속층으로 채워질 수 있다.
ARC 및 포토레지스트 층의 제 2 증착은 ARC로 비아개구를 채우며, 도전성 라인 개구를 형성하는 후속 에칭동안 폴리머가 비아개구에 증대되도록 한다. 기본원칙은 점점 소형화됨에 따라, 상기와 같은 폴리머의 증대는 비아개구와 도전성 라인개구의 인터페이스에서 SiO2펜스의 형성을 강화시킨다. 상기 펜스의 존재는 상기 비아개구내로의 금속 플로우를 방해하며, 그 안에 보이드가 형성되게 한다. 이러한 보이드는 비아 저항을 증가시키고 비아 오류를 증대시키는 경우도 있다.
본 발명은 상기 설명으로부터, 비아-라인 개구에 펜스를 형성하지 않고 듀얼 대마신 구조체를 제공하는 것을 목적으로 한다.
도 1은 반도체기판에 형성된 희생물질층의 단면도.
도 2는 반도체기판상의 스터드에 패터닝된 희생물질층의 단면도.
도 3은 스터드의 최상부에 걸쳐 그리고 반도체 기판의 표면상에 형성된 금속간 유전층의 단면도.
도 4는 에칭된 도전성 라인 개구의 단면도.
도 5는 스터드가 제거된 도전성 라인 개구의 단면도.
도 6은 도전성 금속층으로 채워진 비아 개구와 도전성 라인 개구의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
5 : IMD 층 9 : 도전성 라인 개구
11 : 비아 개구 12 : 스터드
15 : 희생물질 층 20 : 반도체기판
22 : 도전 영역 25 : 도전물질
반도체기판에 희생물질 층을 형성하는 단계; 반도체기판에 금속간유전층을 형성하는 단계; 금속간유전층에 도전성 라인개구를 에칭하는 단계 및 상기 희생물질 층을 제거하는 단계를 포함하는 듀얼 대마신 구조체를 제조하는 새로운 방법이 개시되어 왔다.
특히, 유용한 실시예에서 상기 방법은,
a) 반도체기판의 적어도 일부분에 희생물질 층을 형성하는 단계;
b) 적어도 하나의 스터드 내부에 상기 희생물질 층을 패터닝하는 단계;
c) 반도체기판의 적어도 일부분에 금속간 유전층을 형성하는 단계;
d) 금속간 유전층에 적어도 하나의 도전성 라인개구를 에칭하는 단계;
e) 금속간 유전층으로부터 적어도 하나의 스터드를 제거하는 단계; 및
f) 도전성물질로 금속간 유전층내의 적어도 하나의 스터드를 대체하는 단계를 포함한다.
듀얼 대마신 구조체를 제조하는 방법의 바람직한 실시예가 첨부도면을 참조하여 아래에서 설명된다.
본 발명은 집적회로(ICs)의 제조에 관한 것이다. 이러한 ICs는 임의접근 메모리(RAMs), 동적 임의접근 메모리(DRAMs), 동기식 동적 임의접근 메모리(SDRAMs), 정적 RAMs(SRAMs) 및 판독 전용 메모리(ROMs)와 같은 메모리회로를 포함한다. 기타 ICs는 프로그램가능 논리 어레이(PLAs), 특정 응용 ICs(ASICs) 또는 임의의 회로 디바이스와 같은 논리 디바이스를 포함한다. 본 발명은 도전성 라인 및 비아 개구의 인터페이스에서 조악하게 한정된 에지가 거의 없는 듀얼 대마신 구조체를 제공한다. 통상적으로, 복수 개의 ICs는 실리콘 웨이퍼와 같은 반도체기판에 병렬로 제조된다. 가공후, 웨이퍼는 ICs를 복수 개의 개별 칩으로 분리하기 위해 네모꼴로 절단된다. 그후 칩은 컴퓨터 시스템, 셀룰러 폰, 휴대용 정보 단말기(PDAs) 및 기타 제품과 같은 최종제품에 실장된다.
한 실시예에서, 본 발명은 듀얼 대마신 구조체가 형성되는 유전물질과 결합한 희생물질의 사용을 포함한다. 듀얼 대마신 구조체가 형성되는 층은 본 명세서에서 금속간 유전체(IMD; intermetal dielectric)층으로 참조된다. 조악하게 한정된 에지는 IMD에 비해 높은 습식 또는 건식 에칭률을 갖는 희생물질을 선택하므로써 방지된다.
도 1을 참조하면, 반도체 기판(20)의 일부가 제공된다. 기판은 예를들어 실리콘 웨이퍼를 포함한다. 갈륨 아르나이드, 절연체상의 실리콘(SOI), 게르마늄과 같은 반도체 또는 기타 반도체 물질이 이용될 수 있다. 기판(20)은 그 위에 형성된 ICs(도시되지 않음)를 포함한다. ICs는 처리에서 임의의 단계에 있을 수 있다. 기판상에는 금속화 층과 같은 하부가로놓임 도전영역(22)이 포함된다. 대안으로, 도전영역은 트랜지스터의 소스 또는 드레인 영역과 같은 활성 디바이스의 일부 또는 고농도 도핑된 폴리실리콘 층이다. 한 실시예에서, 도전영역은 DRAM 칩의 비트라인을 표현한다. 도전영역은 예를들어 유전물질에 의해 절연된다. 통상적으로, 최상부면(30)은 편평한 최상부면을 제공하도록 평탄화된다. ICs는 추가 디바이스, 회로 및 기타 상호연결 레벨을 포함할 수 있다.
도시된 바와 같이, 희생물질층(15)은 표면(30)위의 반도체 기판(20)상에 형성된다. 희생물질 층(15)에 적절한 물질은 당업자에게 공지된 종래의 물질이 포함된다. 한 실시예에서, 층(15)을 형성하기 위해 이용되는 물질은 플로우가능한 산화물, CVD 산화물, BSG, SiN, 파릴렌과 같은 비규소 함유물질, 폴리이미드(예를들어 감광성 폴리이미드) 및 PBO등을 포함한다. 본 명세서에서 설명된 방법에서 사용되는 희생물질이 아래에서 설명되는 바와 같이 반도체 기판(20)상에 후속하여 형성되는 IMD 층 보다 상당히 큰 습식 및/또는 건식 에칭율을 갖는다는 것은 매우 유익하다.
적절한 두께 균일성을 달성하기 위해, 희생물질층(15)은 일반적으로 거의 평탄화된다. 필요하다면, 예를들어 CMP와 같은 별개의 평탄화 단계가 채용될 수 있다. 통상적으로, 반도체 기판(20)상에 형성된 희생물질층(15)의 두께는 본 명세서에 설명되는 방법에 따라 형성된 비아 개구의 예상 높이 보다 적어도 크거나 같게 될 것이다. 희생물질층(15)의 두께는 약 1,000Å 내지 10,000Å 바람직하게는 1,000Å 내지 8,000Å 더욱 바람직하게는 3,000Å 내지 6,000Å일 수 있다. 물론, 두께는 설계 파라미터에 좌우될 수 있다.
도 2를 참조하면, 희생물질층은 비아 홀 또는 개구가 형성되어야 할 곳에 적어도 하나의 스터드(12)를 형성하기 위해 패터닝된다. 기판의 일부분에, 3개의 스터드가 형성된다. 그러나, 당업자는 ICs의 제조시 복수 개 스터드가 콘택트 하부가로놓임 도전 영역에 형성될 수 있다. 희생물질 층의 패터닝은 스터드가 노광소스로 형성되어야 할 곳을 제외한 영역에 ARC 및 포토레지스트 층을 증착시키고 선택적으로 포토레지스트를 노광시키는 것을 포함한다. 레지스트층은 성장되어, 노광부분을 제거한다. 기판은 그후, 예를들어 반응성 이온 에칭(RIE)에 의해 이방성으로 에칭된다. 레지스트에 의해 보호되지 않은 희생물질층의 일부는 제거되어, 도정영역(22)과 콘택트하는 비아 위치에 대응하는 스터드를 남긴다. 포지티브 레지스트가 설명되었을 지라도, 네거티브 레지스트의 사용도 유용하다.
통상적으로, 도전층과 스터드의 간격은 주어진 컨덕터(아래에서 설명되는 바와 같은 각각의 스터드(12)를 대체할 도전물질)에 대한 전류-전달 필요조건에 따라 변할 수 있으므로, 일렉트로마이그레이션과 같은 신뢰성 문제가 방지될 수 있다. 저전류가 예상되는 경우에, 컨덕터 사이즈 및 간격은 주어진 반도체 디바이스 및/또는 반도체 제조 프로세스에 특정한 최소 폭에 제한될 것이다. 각각의 스터드(12)간의 폭은 대개 약 0.15 미크론(㎛) 내지 약 1.0 미크론 바람직하게는 약 0.15 미크론(㎛) 내지 약 0.35 미크론 더욱 바람직하게는 약 0.15 미크론(㎛) 내지 약 0.25 미크론 사이의 범위가 될 것이다.
적어도 하나의 스터드(12)의 패터닝에 후속하여, IMD 층(5)이 반도체 기판(20)의 표면상에 그리고 스터드(20)의 최상부 표면에 걸쳐 형성된다(도 3 참조). 본 방법에 사용된 IMD 물질은 당업자에게 공지된 임의의 적절한 유전물질을 포함할 수 있다. 한 실시에에서, IMD 물질은 A418 SOG, HSG-R7 SOG, 유기적으로 도핑된 CVD 산화물, 변환된 CVD 산화물, 실리콘-함유, 도핑되지 않은 실리케이트 유리, BCB와 같은 유기물질등을 포함한다.
IMD 층(5)은 대개 반도체 기판(20)의 표면상에 그리고 스터드(20)의 최상부 표면에 걸쳐 거의 평탄화된 층으로서 형성될 수 있다. 거의 평탄화된 층은 IMD 층(5)의 형성후에 화학-기계식 연마(CMP)와 같은 평탄화기술을 적용하므로써 또는 막상에서의 스핀경우와 같은 형성 프로세스를 통하여 직접 달성될 수 있다. IMD 층의 두께는 스터드 및 상부 가로놓임 도전라인을 수용할 수 있을 정도로 충분하다. IMD 층은 예를들어 스터드의 높이 보다 h만큼 큰 두께를 가지며 여기서 h는 도전라인의 높이와 동일하다. 물론, h는 설계 파라미터에 좌우된다. 통상적으로, 금속간 유전층(5)의 두께는 약 2,000Å 내지 20,000Å 바람직하게는 3,000Å 내지 12,000Å 더욱 바람직하게는 4,000Å 내지 9,000Å일 수 있다. 금속간 유전층(5)을 형성하는 기술은 당업자의 인식범위에 있다.
대안으로, IMD 층은 스터드의 두께와 거의 동일하거나 약간 작다. 평탄화 후, 제 2 IMD 층이 그위에 형성된다. 제 2 IMD 층은 제 1 IMD 층에 선택적으로 에칭될 수 있는 물질을 포함한다. 듀얼 IMD 층을 제공하므로써, 제 1 IMD 층은 상부 가로놓임 도전라인을 형성하는 에칭을 위해 에칭 스톱으로서 작용한다.
도 4를 참조하면, IMD 층은 도전 라인개구(9)를 생성하기 위해 패터닝된다. 도전 라인개구(9)의 패터닝은 종래의 리소그래픽 및 에칭 기술을 이용하여 달성된다. 이러한 기술은 ARC를 증착시키고 노광소스로부터 딥 자외선(DUV) 및 익스트림 자외선(EUV)과 같은 방사선으로 후속해서 선택적으로 레지스트층을 노광시키는 것을 포함한다. 기타 파장을 갖는 방사선도 유용하다. 레지스트층의 노광영역은 라인개구(9)에 대응하는 IMD 표면을 노광시키기 위해 성장 동안 제거된다. RIE는 개구(9)를 생성하기 위해 수행된다. RIE는 듀얼 IMD 층이 사용될 때 에칭 스톱 기술로 종료되거나 스터드의 최상부에 도달하도록 충분한 깊이로 에칭되기 위해 정해진 시간에 의해 종료된다.
그후, 각각의 스터드(12)는 도 5에 예시된 바와 같이 비아 개구(11)를 생성하기 위해 습식 또는 건식 에칭에 의해 도전성 라인개구(9)의 내부로부터 선택적으로 제거된다. 본 발명에 따라, 스터드는 IMD 층에 선택적으로 에칭된다. 스터드와 IMD 층 사이의 선택적 에칭은 IMD 층을 제거하지 않고 스터드를 충분히 제거할 수 있게 한다. 한 실시예에서, 스터드와 IMD 층 사이의 에칭 선택도는 약 8:1 보다 크거나 같고, 바람직하게는 12:1 보다 크거나 같고, 더욱 바람직하게는 20:1 보다 크거나 같다. 비아 개구(11)를 생성하기 위한 파라미터(예를들어, 에천트 유형, 에천트 농도, 시간 및 온도등)는 당업자의 인식범위에 있다. 에천트의 선택은 스터드의 합성물을 포함하는 인자의 수에 좌우된다. 적절한 에천트는 BHF, CDE 및 산소를 포함한다. 표 1 은 스터드를 제거하는 데 사용될 수 있는 에천트 유형 및 예시적인 물질 조합을 나타낸다.
희생물질 | IMD | 에천트 |
플로우가능한 산화물(FOx) | A418 SOG | BHF |
FOx | HSG-R7 SOG | BHF |
FOx | 유기적으로 도핑된 CVD 산화물 | BHF |
x | CVD 산화물 | BHF |
CVD 산화물 | A418 SOG | |
CVD 산화물 | HSG-R7 SOG | BHF |
BSG | A418 SOG | BHF |
BSG | HSG-R7 SOG | |
BSG | 유기적으로 도핑된 CVD 산화물 | BHF |
BSG | conv.CVD 산화물 | BHF |
SiN | CVD 산화물 | CDE |
유기물질,비-Si 함유(파릴렌,폴리이미드, PBO) | CVD 산화물 | 산소 |
유기물질,비-Si 함유(파릴렌,감광성 폴리이미드, PBO) | Si 함유유기물질(BCB) | 산소 |
비아 개구(11)의 형성에 후속하여, 도전물질(25)은 도 6에 도시된 바와 같이 도전성 라인개구(9)와 비아개구(11) 내부에서 증착되어 도전성 라인개구(9)와 비아개구(11)를 채운다. 도전물질(25)은 예를들어 선택적 화학기상 증착(CVD's)에 의해 공지된 임의의 종래 프로시저에 의해 형성될 수 있다. 임의의 종래 도전물질이 본 방법에서 이용될 수 있다. 도전물질(25)을 형성하기 위한 임의 물질은 Ti, TiN, TiW, W, Al, Cu 및 Pd등을 포함하지만 이에 제한되지 않는다. 바람직하게는 임의 물질로는 W 및 Al을 포함한다.
본 발명이 일정한 상세 정도로 상기 바람직한 실시예를 참조하여 설명되었을 지라도, 본 발명내에서 가능한 변형 및 변경은 상기 설명을 읽은 후엔 당업자에게 명백할 것이다. 따라서 본 발명은 본 발명의 범위 및 정신으로부터 벗어나지 않고 상세히 설명된 상기 명세서이외로도 제시될 수 있음이 이해될 수 있다.
상기와 같은 본 발명의 구성에 의해 비아개구 내부로의 금속 플로우를 방해하지 않으며 이 비아개구에 보이드가 형성되지 않게 할 수 있다.
Claims (19)
- a) 하나 이상의 도전영역을 포함하는 반도체 기판에 희생물질 층을 형성하는 단계;b) 상기 도전영역에 걸쳐 하나 이상의 스터드를 제공하기 위해 희생물질층을 패터닝하는 단계;c) 상기 하나 이상의 스터드를 포위하는 반도체 기판에 유전층을 형성하는 단계;d) 금속간 유전층에 도전성 라인 개구를 형성하는 단계를 포함하며, 상기 하나 이상의 스터드의 일부분은 상기 도전성 라인 개구내에서 노광되는 것을 특징으로 하는 듀얼 대마신 구조체 제조 방법.
- 제 1 항에 있어서, 상기 희생물질 층은 상기 금속간 유전층 보다 높은 에칭율을 갖는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 희생물질 층은 플로우가능한 산화물, CVD 산화물, BSG, SiN, 파릴렌, 폴리이미드 및 PBO로 이루어 진 군으로부터 선택되는 물질로 만들어지는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 금속간 유전층은 유기적으로 도핑된 CVD 산화물, CVD 산화물 및 실리콘-함유 유기물질로 이루어 진 군으로부터 선택되는 물질로 만들어지는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 도전성 라인개구를 형성하기 이전에 상기 금속간 유전층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,e) 비아를 제공하기 위해 상기 금속간 유전층으로부터 하나 이상의 스터드를 제거하는 단계; 및f) 상기 비아 내부에 도전물질을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 도전물질은 W 및 Al로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 제거하는 단계는 하나 이상의 스터드를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 에천트는 상기 에칭하는 단계에서 사용되는 BHF 및 산소로 이루어 진 군으로부터 선택되는 것을 특징으로 하는 방법.
- 듀얼 대마신 구조체를 제조하는 방법에 있어서,a) 하나 이상의 스터드 내부로 패터닝되는 희생물질층을 반도체 기판의 적어도 일부분에 형성하는 단계;b) 상기 하나 이상의 스터드를 포위하고 커버링하기 위해 반도체 기판의 적어도 일부분에 편평표면을 갖는 금속간 유전층을 형성하는 단계;c) 하나 이상의 도전성 라인개구를 형성하기 위해 상기 금속간 유전층을 에칭하는 단계; 및d) 비아를 형성하기 위해 상기 금속간 유전층으로부터 상기 적어도 하나의 스터드를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 희생물질 층은 상기 금속간 유전층 보다 높은 에칭율을 갖는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 희생물질 층은 플로우가능한 산화물, CVD 산화물, BSG, SiN, 파릴렌, 폴리이미드 및 PBO로 이루어 진 군으로부터 선택되는 물질로 만들어지는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 금속간 유전층은 유기적으로 도핑된 CVD 산화물, CVD 산화물 및 실리콘-함유 유기물질로 이루어 진 군으로부터 선택되는 물질로 만들어지는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 제거하는 단계는 하나 이상의 스터드를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 14 항에 있어서, 에천트는 상기 에칭단계에서 사용되는 BHF 및 산소로 이루어 진 군으로부터 선택되는 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 도전물질로 금속간 유전층의 비아를 채우는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서, 상기 도전물질은 W 및 Al로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
- 듀얼 대마신 구조체를 형성하는 데 유용한 구조체에 있어서,기판;기판상에 형성된 제 1 에칭율을 갖는 희생물질로 된 스터드;상기 제 1 에칭율 보다 작은 제 2 에칭율을 가지며 상기 스터드를 포위하는 금속간 유전층; 및상기 금속간 유전층에 형성되고 상기 스터드의 일부분을 노광시키는 도전성 라인 개구를 포함하는 것을 특징으로 하는 구조체.
- 제 18 항에 있어서, 상기 기판은 컨덕터를 포함하고 상기 스터드는 상기 컨덕터의 일 부분에 걸쳐 위치되는 것을 특징으로 하는 구조체.
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