KR19990004945A - 반도체 장치의 미세 패턴 형성 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야

반도체 제조 분야에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

초미세 소자의 패턴 형성시 마스크 정렬 오차에 의한 패턴의 손상을 방지할 수 있는 패턴 형성 방법을 제공한다.

3. 발명의 해결 방법의 요지

실제로 형성하려는 선폭보다 큰 선폭의 영역을정의하는 홀을 형성하고 스페이서를 형성하여 원하는 크기의 미세 패턴을 형성한다.

4. 발명의 중요한 용도

반도체 장치 제조 공정에 이용됨

Description

반도체 장치의 미세 패턴 형성 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 미세 패턴의 형성 방법에 관한 것이다.

고속 반도체 소자를 얻기 위한 초미세 소자에서 일반적으로 T-형이나 Y-형 게이트 전극을 사용한다. 이러한 형태의 게이트 전극을 형성하기 위하여 두 번의 사진식각 공정을 실시하는데 미세 패턴을 형성하기 위한 마스크 공정시 정렬 오차에 의하여 게이트 전극의 손상이 발생한다.

다음의 도1a 내지 도1d를 참조하여 종래 기술에 의한 게이트 전극 형성 방법을 설명한다.

먼저, 도1a에 도시한 바와 같이 소정의 하부층이 형성된 반도체 기판(10) 상에 산화막(11)을 형성하고 식각 방지막으로 제1 감광막 패턴(12)을 형성한다.

다음으로, 도1b에 도시한 바와 같이 상기 제1 감광막 패턴(12)을 식각 방지막으로 상기 산화막(11)을 식각하고 제1 감광막 패턴(12)을 제거한 후 측벽 산화막(13)을 형성한다.

다음으로, 도1c에 도시한 바와 같이 전체 구조에 폴리실리콘막(14)을 증착하고 사진 식각하여 폴리실리콘막(14)으로 이루어지는 Y-형 게이트 전극을 형성한다.

상기와 같이 이루어지는 종래 기술은 두 번의 마스크 공정으로 이루어지는데 미세한 패턴을 형성하기 위한 마스크 공정에서 정렬 오차로 인하여 도1d에 도시한 바와 같이 게이트 전극의 패턴이 손상되어 소자의 동작 특성을 저하시키는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 여러번의 사진 식각 공정을 실시하지 않고 미세 패턴을 형성할 수 있는 반도체 장치의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.

도1a 내지 도1d는 종래 기술에 따른 게이트 전극 형성 공정 단면도.

도2a 내지 도2e는 본 발명의 일실시예에 따른 미세 반도체 트랜지스터의 게이트 전극 형성 공정 단면도.

도3a 내지 도3b는 본 발명의 일실시예에 따른 양극 바이폴라 트랜지스터의 에미터 전극 형성 공정 단면도.

* 도면의 주요 부분에 대한 설명

10, 20, 30: 반도체 기판11, 21, 23, 33, 35: 산화막

12, 25, 39: 감광막 패턴13: 측벽 산화막

14, 24, 29, 38: 폴리실리콘막22, 34: 질화막

26: 홀27: 측벽질화막

28: 게이트 산화막29′: 게이트 전극

37: 에미터 전극 접합 영역에미터 전극: 38′

콜렉터 영역: 31베이스 영역: 32

40: 고농도 베이스 영역

상기 목적을 달성하기 위한 본 발명은 반도체 장치의 미세 패턴 형성 방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 층간절연막을 형성하고 선택적으로 식각하여 층간절연막 내에 홀을 형성하는 제1 단계; 상기 층간절연막과 식각 선택비가 다른 물질로 상기 홀의 측벽에 식각 방지막을 형성한 후, 상기 홀 바닥에 드러난 상기 층간절연막을 식각하여 반도체 기판을 노출한 다음, 상기 식각 방지막을 제거하는 제2단계; 상기 제2단계가 완료된 반도체 기판 상부에 전도막을 형성하는 제3단계; 상기 전도막을 에치백하여 상기 층간절연막을 노출하는 제4단계; 및 상기 층간절연막을 제거하여 전도막 패턴을 형성하는 제5단계를 포함하여 이루어진다.

또한, 소정의 하부층이 형성된 반도체 기판 상에 층간절연막으로 제1 산화막, 제1 질화막, 제2 산화막 및 제1 전도막을 차례로 형성하는 제1단계; 상기 제1 전도막, 제2 산화막 및 제1 질화막을 선택적으로 식각하여 소정의 영역을 정의하는 홀을 형성하며 상기 제1 산화막의 일부를 노출하는 제2단계; 상기 제2단계가 완료된 반도체 기판 상부에 제2 질화막으로 증착하고 식각하여 상기 홀의 측벽에 측벽질화막을 형성하는 제3단계; 상기 홀 내부의 노출된 상기 제1 산화막을 식각하고, 상기 측벽질화막을 제거하는 제4단계; 상기 제4단계가 완료된 반도체 기판 상부에 제2 전도막을 형성하는 제5단계; 및 상기 제2 및 제1 전도막을 전면식각하고 이어서 제2 산화막, 제1 질화막을 식각하여 전도막 패턴을 형성하는 제6단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.

도2a 내지 도2e는 본 발명의 일실시예에 따른 미세 게이트 전극 형성 공정 단면도이다.

먼저, 도2a에 도시한 바와 같이 소정의 하부층이 형성된 반도체 기판(20) 상에 층간절연막으로 제1 산화막(21), 제1 질화막(22), 제2 산화막(23)을 연이어 형성한다. 이어서 폴리실리콘막(24)을 형성한후 게이트 전극 영역을 정의하기 위한 감광막 패턴(25)을 형성한다.

다음으로, 도2b에 도시한 바와 같이 상기 감광막 패턴(25)을 식각 방지막으로 상기 폴리실리콘막(24), 제2 산화막(23), 제1 질화막(22)을 선택적으로 식각하여 제거해서 게이트 전극 영역을 정의하는 홀(26)을 형성한다. 다음으로, 감광막 패턴(25)을 제거한 다음 제2 질화막으로 증착하고 식각하여 상기 홀의 측벽에 측벽질화막(27)을 형성한다.

다음으로, 도2c에 도시한 바와 같이 상기 홀(26) 영역의 상기 측벽질화막(27) 사이에 노출된 상기 제1 산화막(21)을 식각하고, 측벽질화막(27)을 제거한 후 게이트 산화막(28)을 성장한다. 이어서 게이트 전극을 형성하기 위한 폴리실리콘막(29)을 형성한다.

다음으로, 도2d에 도시한 바와 같이 상기 폴리실리콘막(29)을 전면 식각하고 이어서 제2 산화막, 제1 질화막(22)을 식각하여 게이트 전극(29′)을 형성한다.

다음으로, 도2e에 도시한 바와 같이 이온 주입 마스크(m)를 형성한 후 이온 주입 공정을 실시하여 소오스 및 드레인 영역(d)을 형성한다.

상기와 같은 방법은 한 번의 노광 공정만으로 원하는 게이트 전극 패턴을 형성하므로써 마스크 정렬 오차 가능성을 줄일 수 있다. 또한, 자기 정렬되는 대칭 형태의 모양을 얻을 수 있어서 소자의 특성을 향상시킬 수 있다.

상기와 같은 미세 패턴 형성 방법은 바이폴라 트랜지스터의 에미터 전극 형성 방법에도 동일하게 적용될 수 있다. 즉 도3a에 도시한 바와 같이 PNP 양극 트랜지스터 제조를 위하여 콜렉터 영역(31) 및 베이스 영역(32)이 형성된 반도체 기판(30) 상에 제1 산화막(33), 질화막(34), 제2 산화막(35)으로 이루어지는 층간절연막 및 폴리실리콘막(36)을 형성한다. 이어서, 상기 폴리실리콘막(36) 및 제2 산화막(35), 질화막(34)을 선택적으로 식각하여 에미터 전극 영역을 정의하는 홀을 형성한다. 이어서, 홀의 측벽에 측벽질화막(도시하지 않음)을 형성하고 측벽질화막 사이에 노출된 상기 제1 산화막(33)을 식각하고 에미터 전극 접합 영역(37)을 형성하기 위한 n+ 이온 주입 공정을 실시한다. 이어서 측벽질화막을 에미터 전극을 형성하기 위한 폴리실리콘막(38)을 형성한다.

다음으로, 도3b에 도시한 바와 같이 상기 폴리실리콘막(38)을 전면 식각하고 이어서 제2 산화막(36), 제1 질화막(35)을 식각하여 에미터 전극(38′)을 형성한다. 이어서 고농도 베이스 영역(40)을 형성하기 위한 p+ 불순물로 이온 주입 공정을 실시한다. 여기서 미설명 도면 부호 39는 이온 주입 방지를 위한 감광막 패턴이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 한 번의 노광 공정만으로 원하는 패턴을 미세 패턴을 형성하므로 마스크 정렬 오차에 따른 패턴의 손상을 방지할 수 있다. 또한, 자기 정렬되는 대칭 형태의 모양을 얻을 수 있어서 소자의 특성을 향상시킬 수 있다.

Claims (3)

1. 소정의 하부층이 형성된 반도체 기판 상에 층간절연막을 형성하고 선택적으로 식각하여 층간절연막 내에 홀을 형성하는 제1 단계;

   상기 층간절연막과 식각 선택비가 다른 물질로 상기 홀의 측벽에 식각 방지막을 형성한 후, 상기 홀 바닥에 드러난 상기 층간절연막을 식각하여 반도체 기판을 노출한 다음, 상기 식각 방지막을 제거하는 제2단계;

   상기 제2단계가 완료된 반도체 기판 상부에 전도막을 형성하는 제3단계;

   상기 전도막을 에치백하여 상기 층간절연막을 노출하는 제4단계; 및

   상기 층간절연막을 제거하여 전도막 패턴을 형성하는 제5단계로 이루어지는 반도체 장치의 미세 패턴 형성 방법.
2. 소정의 하부층이 형성된 반도체 기판 상에 층간절연막으로 제1 산화막, 제1 질화막, 제2 산화막 및 제1 전도막을 차례로 형성하는 제1단계;

   상기 제1 전도막, 제2 산화막 및 제1 질화막을 선택적으로 식각하여 소정의 영역을 정의하는 홀을 형성하며 상기 제1 산화막의 일부를 노출하는 제2단계;

   상기 제2단계가 완료된 반도체 기판 상부에 제2 질화막으로 증착하고 식각하여 상기 홀의 측벽에 측벽질화막을 형성하는 제3단계;

   상기 홀 내부의 노출된 상기 제1 산화막을 식각하고, 상기 측벽질화막을 제거하는 제4단계; 및

   상기 제4단계가 완료된 반도체 기판 상부에 제2 전도막을 형성하는 제5단계;

   상기 제2 및 제1 전도막을 전면식각하고 이어서 제2 산화막, 제1 질화막을 식각하여 전도막 패턴을 형성하는 제6단계를 포함하여 이루어지는 반도체 장치의 미세 패턴 형성 방법.
3. 제 2 항에 있어서,

   상기 제1 및 제2 전도막을 폴리실리콘으로 형성하는 반도체 장치의 미세 패턴 형성 방법.