KR19990003859A - 반도체 메모리 소자의 감지 증폭기 - Google Patents

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Abstract

본 발명은 출력 속도를 빠르게하고 안정되게 동작하도록하여 리드 시간을 단축시킬 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것이다. 본 발명은, 센스 인에이블 신호에 의해 비트라인과 반전 비트라인의 전압차를 감지하여 출력단 및 반전 출력단을 통해 출력하는 반도체 메모리 소자의 감지증폭기에 있어서, 등화기로부터 인가되는 등화신호에 의해 비트라인 및 반전 비트라인을 각각 프리차아지 시키기 위한 프리차아지부와, 등화신호에 의해 비트라인과 반전 비트라인의 전압을 등화시켜 주기 위한 등화수단을 포함한다.

Description

반도체 메모리 소자의 감지증폭기
본 발명은 반도체 메모리 소자의 감지증폭기에 관한 것으로서, 보다 구체적으로 출력 속도를 빠르게하고 안정되게 동작하도록하여 리드 시간을 단축시킬 수 있는 반도체 메모리 소자의 감지증폭기에 관한 것이다.
일반적으로, 디램회로에서는 감지 증폭기가 널리 이용되고 있으며, 이러한 감지 증폭기는 두 개의 입력단 전압의 차만을 증폭하며 두단자에 공통으로 입력되는 전압은 출력에 영향을 주지 못한다.따라서, 전기적 환경이 동일한 한쌍의 신호선을 감지 증폭기의 입력으로 사용하면 신호선에 공통으로 유기되는 전기적 잡음은 출력에 아무런 영향을 미치지 못하고 차동 신호만을 증폭할 수 있다. 감지 증폭기는 입력단과 출력단이 서로 다른 전류미러형과 입력단과 출력단을 공유하는 크로스-커플형(cross-couple type)등이 있다.
크로스-커플형 감지 증폭기는 전원전압에서 접지전압까지 신호를 증폭할 수 있고 증폭된 전압을 래치하므로 래치형 증폭기라고도 불리운다. 셀 데이터를 증폭하는 비트라인 감지 증폭기 처럼 입출력선이 동일하므로 데이터의 검출과 리라이트(Rewrite)를 동시에 실시할 수 있어 저전력용에 유리하다.
도 1을 참조하여 반도체 메모리 소자의 비트라인과 반전 비트라인의 전압차를 감지 증폭하는 종래의 크로스-커플형 감지 증폭기를 설명한다.
도 1을 참조하면, 종래의 크로스-커플형 감지 증폭기는 비트라인(BL)과 반전 비트라인(/BL)이 각각 게이트에 접속된 차동 증폭용 NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)와, 전원전압이 각각 소오스에 접속되고, 드레인이 차동 증폭용 NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)의 드레인에 각각 공통 접속되며, 게이트가 차동 증폭용 NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)의 드레인에 교차 접속된 PMOS 트랜지터(PM1) 및 PMOS 트랜지스터(PM2)와, 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 차동 증폭용 NMOS 트랜지스터(NM1) 및 NMOS 트랜지스터(NM2)를 구동시키기 위한 전류 소오스용 NMOS 트랜지스터(NM3)를 구비한다.
또한 종래의 크로스-커플형 감지 증폭기는 전원전압과 반전 출력단(/SOUT) 사이에 접속되며, 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 반전 출력단(/SOUT)를 프리차아지시키기 위한 프리차아지용 PMOS 트랜지스터(PM3)와, 전원전압과 출력단(SOUT) 사이에 접속되며, 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 출력단(SOUT)를 프리차아지시키기 위한 프리차아지용 PMOS 트랜지스터(PM4)와, 출력단(SOUT)과 반전 출력단(/SOUT) 사이에 연결되며, 게이트에 인가되는 센스 인에이블 신호(SE)에 의해 출력단(SOUT)과 반전 출력단(/SOUT)의 전압을 등화시켜 주기 위한 PMOS 트랜지스터(PM5)를 더 구비한다.
상기와 같은 구조를 갖는 종래의 크로스-커플형 감지 증폭기의 동작을 설명하면 다음과 같다.
로우상태의 센스 인에이블 신호(SE)가 인가되면, 프리차아지용 PMOS 트랜지스터(PM3)는 반전 출력단(/SOUT)을 프리차아지시키고, 프리차아지용 PMOS 트랜지스터(PM4)는 출력단(/SOUT)을 프리차아지시키고, 이때, 등화용 PMOS 트랜지스터(PM5)는 출력단(SOUT)과 반전 출력단(/SOUT)의 전압을 등화시켜 준다.
이어, 하이상태의 센스인에이블신호(SE)가 인가되면, 전류 소오스용 NMOS 트랜지스터(NM3)가 턴온되어 차동 증폭용 NMOS 트랜지스터(NM1, NM2)들은 비트라인(BL)과 반전 비트라인(/BL)의 전압차를 감지증폭한다.
즉, 비트라인(BL)의 전압이 반전 비트라인(/BL)의 전압보다 높으면, 차동 증폭용 NMOS 트랜지스터(NM1)가 차동 증폭용 NMOS 트랜지스터(NM2)보다 상대적으로 크게 턴온되어, PMOS 트랜지스터(PM2)의 게이트 전압은 PMOS 트랜지스터(PM1)의 게이트 전압보다 상대적으로 낮아져서 PMOS 트랜지스터(PM2)는 PMOS 트랜지스터(PM1)보다 강하게 턴온된다.
따라서, 차동 증폭용 NMOS 트랜지스터(NM1)는 비트라인(BL)의 전압을 차동 증폭하여 출력단(SOUT)을 통해 출력한다.
반대로, 비트라인(BL)의 전압이 반전 비트라인(/BL)의 전압보다 낮으면, 차동 증폭용 NMOS 트랜지스터(NM2)가 차동 증폭용 NMOS 트랜지스터(NM1)보다 상대적으로 크게 턴온되어, PMOS 트랜지스터(PM1)의 게이트 전압은 PMOS 트랜지스터(PM2)의 게이트 전압보다 상대적으로 낮아져서 PMOS 트랜지스터(PM1)는 PMOS 트랜지스터(PM2)보다 강하게 턴온된다.
따라서, 차동 증폭용 NMOS 트랜지스터(NM2)는 반전 비트라인(/BL)의 전압을 차동 증폭하여 반전 출력단(/SOUT)을 통해 출력한다.
도 2A를 참조하여 종래의 크로스-커플형 감지 증폭기의 동작에 대한 일실시예를 설명한다.
도 2A를 참조하면, 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 반전 비트라인(/BL)의 신호(b1)에 비해 상대적으로 낮은 로우신호(a1)가 인가되고, 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 비트라인(BL)의 신호(a1)에 비해 상대적으로 높은 하이신호(b1)가 인가되며, 하이상태의 센스 인에이블 신호(c1)가 인가되면, 출력단(SOUT)을 통해 로우신호(d1)가 출력되고, 반면에 반전 출력단(/SOUT)을 통해서는 하이신호(e1)가 출력된다.
차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 반전 비트라인(/BL)의 신호(b1)에 비해 상대적으로 높은 하이신호(a1)가 인가되고, 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 비트라인(BL)의 신호(a1)에 비해 상대적으로 낮은 로우신호(b1)가 인가되며, 하이상태의 센스 인에이블 신호(c1)가 인가되면, 출력단(SOUT)을 통해 하이신호(d1)가 출력되고, 반면에 반전 출력단(/SOUT)을 통해서는 로우신호(e1)가 출력된다.
도 2B는 비트라인(BL)과 반전 비트라인(/BL)의 전압은 변화되었지만, 출력단(SOUT)과 반전 출력단(/SOUT)의 전압이 비트라인(BL)과 반전 비트라인(/BL)의 전압 변화에 따라 변화되지 않아 오동작이 발생된 경우의 특성도를 도시한 것이다.
도 2B에서, (a2)는 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 인가되는 비트라인(BL)의 신호 특성, (b2)는 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 인가되는 반전 비트라인(/BL)의 신호 특성, (c2)는 출력단(SOUT)의 신호 특성, (d2)는 반전 출력단(/SOUT)의 신호 특성이다.
상기 도 2B에서 보여지는 바와같이, 종래의 반도체 메모리 소자의 감지증폭기는 등화신호가 인에이블되지 않으면 출력단(SOUT)과 반전 출력단(/SOUT)이 등화되지않을 경우에, PMOS 트랜지스터(PM1, PM2)들을 통해 흐르는 전류가 차동 증폭용 NMOS 트랜지스터(NM1, NM2)들 통해 흐르는 전류보다 크기 때문에 출력단(SOUT)과 반전 출력단(/SOUT)은 PMOS 트랜지스터(PM1, PM2)들에 의해 전압이 래치되므로써, 비트라인(BL)과 반전 비트라인(/BL)의 데이터 변화시 오동작을 하는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 적은수의 MOS 트랜지스터들을 프리차아지용으로 이용하여 출력 속도를 빠르게하고 동작을 안정화 시킬 수 있는 반도체 메모리 소자의 감지증폭기를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 감지증폭기의 회로도.
도 2A 및 도 2B는 종래의 반도체 메모리 소자의 감지증폭기의 특성도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기의 회로도.
도 4A내지 도 4C는 본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기의 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 프리차아지부 20: 등화수단
11: 제 1 프리차아지수단 12: 제 2 프리차아지수단
NM1 ∼ NM8: NMOS 트랜지스터
PM1 ∼ PM8: PMOS 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은, 센스 인에이블 신호에 의해 비트라인과 반전 비트라인의 전압차를 감지하여 출력단 및 반전 출력단을 통해 출력하는 반도체 메모리 소자의 감지증폭기에 있어서, 등화기로부터 인가되는 등화신호에 의해 비트라인 및 반전 비트라인을 각각 프리차아지 시키기 위한 프리차아지부; 등화신호에 의해 비트라인과 반전 비트라인의 전압을 등화시켜 주기 위한 등화수단; 및 반전출력단 및 출력단과 접지 사이에 각각 연결되며, 게이트가 각각 비트라인과 반전비트라인에 교차연결된 제 1 및 제 2 차동증폭용 NMOS 트랜지스터을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기에 있어서, 프리차아지부는 등화신호에 의해 비트라인의 전압을 프리차아지시켜 주기 위한 제 1 프리차아지수단; 및 등화신호에 의해 반전 비트라인의 전압을 프리차아지시켜 주기 위한 제 2 프리차아지수단을 구비한다.
이하, 도 3과 도 4A내지 도 4B를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3을 참조하면, 본 발명의 반도체 메모리 소자의 감지증폭기는 도 1에서와 마찬가지로 NMOS 트랜지스터(NM1∼NM3)들과, PMOS 트랜지스터(PM1∼PM8)들을 구비한다.
또한, 본 발명의 반도체 메모리 소자의 감지증폭기는 등화기(도시되지 않았음)로부터 인가되는 등화신호(EQ)에 의해 비트라인(BL) 및 반전 비트라인(/BL)을 각각 프리차아지 시키기 위한 프리차아지부(10)와, 등화신호(EQ)에 의해 비트라인(BL)과 반전 비트라인(/BL)의 전압을 등화시켜 주기 위한 등화부(20)을 더 구비한다.
한편, 도 1에서와는 다르게, 본 발명의 반도체 메모리 소자의 감지증폭기는 비트라인(BL) 및 반전 비트라인(/BL)의 데이터가 차동 증폭용 NMOS 트랜지스터(NM2) 및 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 각각 인가되며, 또한 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트는 PMOS 트랜지스터(PM1)의 소오스와 접속되고, 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트는 PMOS 트랜지스터(PM2)의 소오스와 접속된다.
프리차아지부(10)는 등화신호(EQ)에 의해 비트라인(BL)의 전압을 프리차아지시켜 주기 위한 제 1 프리차아지부(11)와, 등화신호(EQ)에 의해 반전 비트라인(/BL)의 전압을 프리차아지시켜 주기 위한 제 2 프리차아지부(12)로 이루어진다.
제 1 프리차아지부(11)는 등화신호(EQ)가 게이트에 인가되고, 전원전압과 비트라인(BL) 사이에 연결된 PMOS 트랜지스터(PM6)로 이루어진다.
제 2 프리차아지부(12)는 등화신호(EQ)가 게이트에 인가되고, 전원전압과 반전 비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM7)로 이루어진다.
등화부(20)는 등화신호(EQ)가 게이트에 인가되고, 비트라인(BL)과 반전 비트라인(/BL) 사이에 연결된 PMOS 트랜지스터(PM8)로 이루어진다.
한편, 제 1 및 제 2 프리차아지부(11, 12)의 PMOS 트랜지스터(PM6, PM7)들은 NMOS 트랜지스터로 각각 구현될 수 있고, 또한 등화부(20)의 PMOS 트랜지스터(PM8)는 NMOS 트랜지스터로 구현될 수 있다.
상기와 같은 구조를 갖는 본 발명의 크로스-커플형 감지 증폭기의 동작을 설명하면 다음과 같다.
일반전인 동작설명은 도 1과 같으므로, 도 1에서 설명된 상세한 동작 설명은 생략한다.
반전 비트라인(/BL)인 비트라인(BL)보다 상대적으로 높고, 하이상태의 센스 인에이블 신호(SE)가 인가되면, 차동 증폭용 NMOS 트랜지스터(NM1)가 차동 증폭용 NMOS 트랜지스터(NM2)보다 상대적으로 강하게 턴온되어 출력단(SOUT)의 전압이 로우상태로 된다. 이때, PMOS 트랜지스터(PM1)는 소오스가 비트라인(BL)에 접속되어 있어 도 1의 경우보다 적은 전류를 출력단(SOUT)으로 인가하여 출력단(SOUT)이 보다 빨리 로우상태로 된다.
이어서, 로우상태의 등화신호(EQ)가 인가되어, 프리차아지부(10)는 비트라인(BL)과 반전 비트라인(/BL)을 각각 프리차아지시키며, 또한 등화부(20)는 비트라인(BL)과 반전 비트라인(/BL)을 등화시키므로써, 비트라인(BL)과 반전 비트라인(/BL)의 데이터가 변화되더라도 곧바로 변화된 데이터를 감지하여 증폭할 수 있다.
따라서, 본 발명의 크로스-커플형 감지 증폭기는 비트라인(BL) 및 반전 비트라인(/BL)의 데이터 변화와 거의 동시에 출력단(SOUT) 및 반전 출력단(/SOUT)의 전압이 바뀜을 알 수 있어, 감지증폭 속도가 빨라지며, 또한 비트라인(BL) 및 반전 비트라인(/BL)의 데이터 변화시에도 감지증폭 동작을 안정되게 수행할 수 있다.
도 4A를 참조하여 본 발명의 크로스-커플형 감지 증폭기의 동작에 대한 일실시예를 설명한다.
도 4A를 참조하면, 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 반전 비트라인(/BL)의 신호(b11)가 인가되면, 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 비트라인(BL)의 신호(a11)가 인가되며, a11의 신호가 상대적으로 낮으며, 하이상태의 등화신호(c11)가 인가되고, 하이상태의 센스 인에이블 신호(d11)가 인가되면, 출력단(SOUT)을 통해 로우신호(e11)가 출력되고, 반면에 반전 출력단(/SOUT)을 통해서는 하이신호(f11)가 출력된다.
차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 반전 비트라인(/BL)의 신호(b11)에 비해 상대적으로 높은 하이신호(a11)가 인가되고, 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 비트라인(BL)의 신호(a11)에 비해 상대적으로 낮은 로우신호(b11)가 인가되며, 하이상태의 등화신호(c11)가 인가되고, 하이상태의 센스 인에이블 신호(d11)가 인가되면, 출력단(SOUT)을 통해 하이신호(e11)가 출력되고, 반면에 반전 출력단(/SOUT)을 통해서는 로우신호(f11)가 출력된다.
도 2A와 도 4A에서 보여지는 바와 같이, 종래의 크로스-커플형 감지 증폭기의 출력 전압보다 본 발명의 크로스-커플형 감지 증폭기의 출력 전압이 높게 나타남을 알 수 있다.
도 4B는, 본 발명의 크로스-커플형 감지 증폭기의 동작 특성을 도시한 것으로서, 하이상태의 센스 인에이블 신호(SE)와 하이상태의 등화신호(EQ)가 인가된 상태에서, 비트라인(BL)과 반전 비트라인(/BL)의 전압변화에 따라 출력단(SOUT)과 반전 출력단(/SOUT)의 출력 특성을 도시한 것이다.
도 4B에서, (a21)는 차동 증폭용 NMOS 트랜지스터(NM1)의 게이트에 인가되는 비트라인(BL)의 신호 특성, (b21)는 차동 증폭용 NMOS 트랜지스터(NM2)의 게이트에 인가되는 반전 비트라인(/BL)의 신호 특성, (c21)는 출력단(SOUT)의 신호 특성, (d21)는 반전 출력단(/SOUT)의 신호 특성이다.
도 4C는 종래의 크로스-커플형 감지 증폭기의 동작 특성과 본 발명의 크로스-커플형 감지 증폭기의 동작 특성을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 크로스-커플형 감지 증폭기는, 적은수의 MOS 트랜지스터들을 이용하여 비트라인과 반전 비트라인을 프리차아지시켜 출력 속도를 빠르게하고 동작을 안정화 시키고, 또한 리드 시간을 단축시킬 수 있는 효과를 제공한다.

Claims (5)

  1. 센스 인에이블 신호에 의해 비트라인과 반전 비트라인의 전압차를 감지하여 출력단 및 반전 출력단을 통해 출력하는 반도체 메모리 소자의 감지증폭기에 있어서, 등화기로부터 인가되는 등화신호에 의해 상기 비트라인 및 상기 반전 비트라인을 각각 프리차아지 시키기 위한 프리차아지부; 상기 등화신호에 의해 상기 비트라인과 상기 반전 비트라인의 전압을 등화시켜 주기 위한 등화수단; 및 상기 반전출력단 및 출력단과 접지 사이에 각각 연결되며, 게이트가 각각 상기 비트라인과 반전비트라인에 교차연결된 제 1 및 제 2 차동증폭용 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
  2. 제 1 항에 있어서, 상기 프리차아지부는 상기 등화신호에 의해 상기 비트라인을 프리차아지시키기 위한 제 1 프리차아지수단; 및 상기 등화신호에 의해 상기 반전 비트라인을 프리차아지시키기 위한 제 2 프리차아지수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
  3. 제 2 항에 있어서, 상기 제 1 프리차아지수단은 게이트에 상기 등화신호가 인가되며, 전원전압과 상기 비트라인 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
  4. 제 2 항에 있어서, 상기 제 2 프리차아지수단은 게이트에 상기 등화신호가 인가되며, 전원전압과 상기 비트라인 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
  5. 제 1 항에 있어서, 상기 등화수단은 상기 비트라인과 상기 반전 비트라인 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기.
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