KR19980087072A - 전력 증폭기 및 그 트리밍 방법 - Google Patents
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Abstract
가변 저항기(VR)를 갖는 게이트 바이어스 회로 및 FET를 포함하는 전력 증폭기 및 상기 전력 증폭기의 상기 VR를 트리밍하는 방법. 상기 VR는 상기 바이어스 전압을 상기 FET의 핀치오프 전압으로 트리밍한다. 바이어스 전원 전압으로부터의 상기 핀치오프 전압 조건의 제 1 전류를 측정한다. 상기 VR는 측정된 상기 바이어스 전원 전압으로부터 제 2 전류로 조정된다. 상기 제 1 및 제 2 드레인 전류값 사이의 차이가 계산되고 상기 차이가 기준 내이도록 VR의 저항이 결정된다. 제 2 VR는 상기 VR에 병렬로 접속되어 상기 바이어스 전압을 보다 빨리 또는 보다 정확히 트리밍한다. 상기 제 2 VR는 상기 핀치오프 조건에 대해 0Ω을 나타내는 인쇄 회로 패턴을 포함할 수 있고, 또, 상기 인쇄 회로 패턴은 상기 VR를 조절하기 위해 절단하여 무한 저항을 제공한다. 게이트 바이어스 전압을 발생하는 D/A 변환기와 메모리를 포함하는 다른 전력 증폭기도 개시된다. 상기 메모리는 상기 핀치오프 조건에서의 상기 FET가 상기 제 1 전류를 측정하게 하는 데이터와, 상기 제 2 전류를 변화시켜 상기 VR를 조정하는 일련의 데이터를 기억하고, 소정값 내의 차이를 유지시키는 데이터를 기억할 수 있다. 다단의 경우, 트리밍은 기준이 가장 작은 단으로부터 실행된다.
Description
본 발명은 트리밍된 아이들 전류를 갖는 전력 증폭기 및 전력 증폭기의 트리밍 방법에 관련된다.
전계 효과 트랜지스터를 통해 흐르는 트리밍된 아이들 전류로 신호를 증폭하는 전력 증폭기와 상기 아이들 전류를 트리밍하는 방법은 이미 공지되었다.
상기 종래 기술의 증폭기 및 방법은 일본 특허출원 공개 8-125465 호에 공개되었다. 도 8은 상기 종래 기술의 전력 증폭기의 회로도이다. 가변 저항기(44)가 게이트 바이어스 회로(40)에 제공되어 FET(30)의 아이들 전류를 조정하여, 상기 아이들 전류를 평탄하게 하여 출력 전력에서의 분산(dispersion)을 제거한다. 또한, 상기 일본 특허 출원은 D/A 변환기를 이용한 게이트 바이어스 전압 발생 회로를 개시한다. 도 9는 상기 게이트 바이어스 전압 발생 회로를 포함한 전력 증폭기의 또다른 종래 기술의 블록도이다. D/A 변환기(70)는 -V 조정기(80)로부터의 네가티브 전압을 이용하여 CPU(50)의 제어 하에 EEPROM(60)에서의 데이터에 따라 제어된 게이트 바이어스 전압을 공급한다.
본 발명의 목적은 보다 뛰어난 전력 증폭기와 보다 뛰어난 전력 증폭기의 트리밍 방법을 제공하는 것이다.
본 발명에 따르면, 신호를 수신하는 입력 회로와, 가변 저항기를 포함하는 바이어스 전압 발생용 바이어스 전압 발생 회로와, 상기 수신된 신호와 상기 바이어스 전압이 공급되는 게이트와, 소스와, 드레인을 갖는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터에 연결되어 상기 소스 및 드레인을 통해 전류를 흐르게 하는 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 증폭된 신호를 출력하는 출력 회로를 포함하고, 상기 바이어스 전압 발생 회로는 상기 전계 효과 트랜지스터를 핀치오프(pinch-off) 상태로 만드는 제 1 전압과 상기 전계 효과 트랜지스터를 비-핀치오프(non-pinch-off) 상태로 만드는 제 2 전압을 포함하는 전압 범위 내의 바이어스 전압을 발생시키는, 제 1 전력 증폭기가 제공된다.
상기 제 1 전력 증폭기에서, 상기 바이어스 전압 발생 회로는 상기 가변 저항기에 병렬로 접속된 제 2 가변 저항기를 포함하고, 상기 제 2 가변 저항기의 저항은 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 저항을 포함하는 저항 범위(resistance range)를 갖는다.
이 경우, 상기 제 1 전력 증폭기는 인쇄 회로 기판을 더 포함할 수 있고, 상기 제 2 가변 저항기는 상기 인쇄 회로 기판 상에 인쇄 회로 패턴을 포함하고, 상기 인쇄 회로 패턴은, 상기 핀치오프 상태를 제공하기 위해 제공되고 상기 비-핀치오프 상태를 제공하기 위해 제거된다.
본 발명에 따르면, 신호를 수신하기 위한 입력 회로와, 제 1 내지 제 4 모드를 가리키는 모드 신호 및 기억 명령 신호에 응답하는 기억 및 판독 회로와 전압 발생 회로를 포함하는 바이어스 전압 발생 회로로서, 상기 기억 및 판독 회로는, 핀치오프 전압 데이터를 기억하고, 상기 계속적으로 변화하는 데이터 셋을 기억하며, 상기 제 1 모드에서 상기 기억 명령 신호에 응답하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터를 기억하고, 상기 제 2 모드에서 상기 핀치오프 전압을 판독하기 위해, 상기 제 3 모드에서 상기 계속적으로 변화하는 데이터 셋과, 상기 제 4 모드에서 상기 기억 명령 신호에 응답하여 기억된 상기 계속적으로 변화하는 데이터 셋의 상기 한 데이터를 계속적으로 판독하며, 상기 전압 발생 회로는 상기 기억 및 판독 회로의 출력에 따라 바이어스 전압을 발생시키는, 상기 바이어스 전압 발생 회로와, 상기 수신된 신호 및 상기 바이어스 전압이 공급되는 게이트, 소스 및 드레인을 갖고, 상기 수신된 신호를 상기 제 4 모드에서 증폭시키는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터에 연결되어 상기 소스와 상기 드레인을 통해 전류를 흐르게 하는 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 증폭된 신호를 출력하여, 상기 핀치오프 전압이 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 출력 회로를 포함하는 제 2 전력 증폭기가 제공된다.
본 발명에 따르면, 신호를 수신하기 위한 입력 회로와, 제 1 내지 제 4 모드를 가리키는 모드 신호 및 기억 명령 신호에 응답하는 기억 및 판독 회로와 전압 발생 회로를 포함하는 바이어스 전압 발생 회로로서, 상기 기억 및 판독 회로는, 핀치오프 전압 데이터를 기억하고, 계속적으로 변화하는 데이터 셋을 기억하고, 상기 제 1 모드에서 상기 기억 명령 신호에 응답하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터의 어드레스를 기억하고, 상기 제 2 모드에서 상기 핀치오프 전압을 판독하기 위해, 상기 제 3 모드에서 상기 계속적으로 변화하는 데이터 셋과 상기 제 4 모드에서 상기 기억 명령 신호에 응답하여 기억된 상기 어드레스를 사용하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터를 계속적으로 판독하며, 상기 전압 발생 회로는 상기 기억 및 판독 회로의 출력에 따라 바이어스 전압을 발생시키는, 상기 바이어스 전압 발생 회로와, 상기 수신된 신호 및 상기 바이어스 전압이 공급되는 게이트, 소스 및 드레인을 갖고, 상기 수신된 신호를 상기 제 4 모드에서 증폭시키는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터에 연결되어 상기 소스와 상기 드레인을 통해 전류를 흐르게 하는 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 증폭된 신호를 출력하여, 상기 핀치오프 전압이 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 출력 회로를 포함하는 제 2 전력 증폭기가 제공된다.
본 발명에 따르면, 전계 효과 트랜지스터와 바이어스 전압원이 제공된 전력 증폭기를 트리밍하는 제 1 방법은, (a) 상기 바이어스 전압원으로부터 상기 전계 효과 트랜지스터의 게이트에 바이어스 전압을 공급하는 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기를 트리밍하여 상기 바이어스 전압을 상기 전계 효과 트랜지스터의 핀치오프 전압으로 만드는 단계와, (c) 상기 단계(b)에서 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (d) 상기 가변 저항기를 조정하는 단계와, (e) 상기 단계(d)에서 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (g) 상기 차이가 소정값 내로 만들도록 상기 가변 저항기의 저항을 결정하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함한다.
본 발명에 따르면, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기를 트리밍하는 제 2 방법은, (a) 상기 바이어스 전압원으로부터 상기 전계 효과 트랜지스터의 게이트에 바이어스 전압을 제공하는 제 1 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기와 병렬로 접속된 제 2 가변 저항기를 제공하여 상기 제 1 및 제 2 가변 저항기가 상기 전계 효과 트랜지스터에 핀치오프 전압을 제공하는 단계와, (c) 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (d) 상기 제 2 가변 저항기의 저항을 상기 제 1 저항기의 저항보다 훨씬 높게 정하는 단계와, (e) 상기 단계(d) 후에 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 가변 저항기를 조정하는 단계와, (g) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (h) 상기 차이가 소정값 내이도록 상기 제 1 가변 저항기의 저항을 결정하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함한다.
상기 제 2 방법에서, 상기 제 2 가변 저항기는 단계(b)에서 인쇄 회로 기판 상에 제공되고 상기 제 2 가변 저항기는 단계(d)에서 절단된다.
본 발명에 따르면, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기를 트리밍하는 제 3 방법은, (a) 메모리와 D/A 변환기를 상기 전력 증폭기 회로에 제공하는 단계와, (b) 핀치오프 전압용 데이터와 게속적으로 변화하는 게이트 바이어스 전압용 데이터 셋을 기억하는 단계와, (c) 상기 메모리, 상기 D/A 변환기 및 상기 바이어스 전압원으로부터의 데이터를 이용하여 상기 전계 효과 트랜지스터의 게이트에 상기 핀치오프 전압을 제공하는 단계와, (d) 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (e) 상기 메모리, 상기 D/A 변환기 및 상기 바이어스 전압원으로부터의 상기 계속적으로 변화하는 게이트 바이어스 전압을 이용하여 계속적으로 변화하는 상기 바이어스 전압을 상기 전계 효과 트랜지스터에 공급하는 단계와, (f) 상기 단계(e)의 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (g) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (h) 상기 계산된 차이에 따른 최종 데이터를 상기 차이가 소정값 내이도록 결정하는 단계와, (i) 상기 메모리에 상기 최종 데이터를 기억시키는 단계와, (j) 상기 기억된 최종 데이터에 따라 상기 전계 효과 트랜지스터의 게이트에 최종 바이어스 전압을 공급하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함한다.
본 발명에 따르면, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기를 트리밍하는 제 4 방법은, (a) 바이어스 전압을 상기 바이어스 전압원으로부터 다단(multi-stage) 전계 효과 트랜지스터의 게이트에 공급하기 위한 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기를 트리밍하여 상기 다단 전계 효과 트랜지스터를 핀치오프 상태로 만드는 단계와, (c) 상기 핀치오프 상태에서 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (d) 상기 다단 전계 효과 트랜지스터중 하나의 가변 저항기중 하나를 조정하는 단계와, (e) 상기 단계(d)에서 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (g) 상기 차이가 각 소정값 내이도록 상기 가변 저항기의 저항을 결정하는 단계를 포함하고, 상기 단계(d) 내지 단계(h)는 상기 소정값이 최소인 다단 전계 효과 트랜지스터중 한 단으로부터 차례로 상기 전계 효과 트랜지스터의 다단중 나머지 단으로 반복적으로 실행되고, 상기 단계(f)에서의 상기 차이는 상기 전계 효과 트랜지스터의 다단 중 나머지 단에서 상기 단계(e)에서 현재 측정된 상기 제 2 전류와 상기 단계(e)에서 가장 최근에 측정된 상기 제 2 전류 사이에서 만들어진다.
본 발명의 목적 및 특징은 도면을 참고로 한 이하의 상세한 설명으로부터 명백해질 것이다.
도 1은 제 1 실시예의 전력 증폭기의 회로도.
도 2는 도 1에 도시된 가변 저항기를 트리밍하는 제 1 실시예의 흐름도.
도 3은 제 2 실시예의 전력 증폭기의 회로도.
도 4는 도 3에 도시된 가변 저항기를 트리밍하는 제 2 실시예의 흐름도.
도 5는 전력 증폭기 변형의 회로도.
도 6은 제 3 실시예의 전력 증폭기의 회로도.
도 7은 도 6에 도시된 FET(1 및 2)에 드레인 전류를 트리밍한 상기 제 3 실시예의 흐름도.
도 8은 종래 기술의 전력 증폭기의 회로도.
도 9는 게이트 바이어스 전압 발생 회로를 포함하는 또다른 종래 기술의 증폭기의 회로도.
도면 주요 부분에 대한 부호의 설명
1, 2 : FET 3 : 입력 회로
6, 9 : 바이어스 회로 7, 10 : 저항기
12, 13 : 초크 코일 14, 15 : 가변 저항기
(제 1 실시예)
도 1은 전력 증폭기의 제 1 실시예의 회로도이다.
상기 전력 증폭기의 제 1 실시예는 제 1 및 제 2 단이 종속되었다. 상기 제 1 단은 입력 신호를 수신하기 위한 입력 회로(3)와, 저항기(7)와, 가변 저항기(14)와, FET(1)와, 초크 코일(12)을 포함하고, 상기 FET(1)의 게이트는 상기 입력 회로(3) 및 상기 가변 저항기(14)와 상기 저항기(7)의 접점에 연결된다. 상기 가변 저항기(14)의 다른 끝에는 바이어스 전원 전압(Vgg)이 제공되고, 상기 저항기(7)의 다른 끝은 접지에 접속된다. 상기 초크 코일(12)은 상기 FET(1)의 소스(드레인)에 전원 전압(Vdd)을 제공하고 상기 FET(1)의 드레인(소스)는 접지에 접속된다. 상기 제 2 단은, 상기 FET(1)의 소스로부터 상기 FET(1)의 출력을 수신하기 위한 연결 회로(4)와, 저항기(10)와, 가변 저항기(15)와, FET(2)와 초크 코일(13)과, 출력 부하(5)를 포함하고, 상기 FET(2)의 게이트는 상기 연결 회로(4) 및 상기 가변 저항기(15)와 상기 저항기(10)의 접점에 연결된다. 상기 가변 저항기(15)의 다른 끝에는 상기 바이어스 전원 전압(Vgg)이 제공되고, 상기 저항기(10)의 다른 끝은 접지에 접속된다. 상기 초크 코일(13)은 상기 FET(2)의 소스(드레인)에 전원 전압(Vdd)을 제공하고, 상기 FET(2)의 드레인(소스)는 접지에 접속된다. 상기 전력 증폭기의 출력은 출력 부하(5)를 통해 상기 FET(2)의 출력으로부터 출력된다.
상기 회로 구조에서, Vdd = 3.5V, Vgg = -2.5V, FET(1)의 아이들 전류는 120±5 mA, FET(2)의 아이들 전류는 500±10 mA이고, FET(1 및 2)의 게이트 바이어스 전압(Vop)의 분산이 -1.0 내지 -2.0 V이고, FET(1 및 2)의 핀치오프 전압(Vp)의 분산이 -1.4 내지 -2.4 V라고 가정한다.
이 경우, 상기 바이어스 전원 전압(Vgg)으로부터의 게이트 전류(Igg)가 1mA보다 낮게 하기 위해, 상기 저항기(7 및 10)의 저항을 4㏀으로 하고, 트리밍 후의 상기 가변 저항기(14 및 15)의 저항을 2 내지 8 ㏀으로 한다. 또한, 트리밍 전의 상기 가변 저항기(14 및 15)의 저항을 160Ω 미만으로 하여 상기 FET(1 및 2)를 트리밍을 위한 핀치오프 상태로 만든다. 따라서, 상기 저항기(14 및 15)의 저항은 160Ω 내지 8㏀이다.
상기 가변 저항기(14 및 15)를 트리밍하는 방법을 설명한다.
도 2는 도 1에 도시된 상기 가변 저항기(14 및 15)를 트리밍하는 제 1 실시예의 흐름도를 도시한다.
단계(S0)에서, 상기 가변 저항기(14 및 15)는 160Ω 미만의 저항값을 갖도록 초기 위치가 설정된다.
단계(S1)에서, 전원 전압 Vgg = -2.5V 및 Vdd = 3.5V이 상기 전력 증폭기에 차례로 인가된다. 다음 단계(S2)에서, 상기 전원 전압(Vdd)로부터의 초기 전류(I0)가 측정된다. 상기 상태에서, 상기 FET(1 및 2)는 핀치오프 상태이고, 상기 초기 전류(I0)는 상기 FET(1 및 2)의 드레인 전류 외의 총 전류이다.
전류(I1)가 측정되면, 상기 가변 저항기(14)의 저항기 단계(S3 및 S4)에서 변화한다(트리밍되거나 조정된다). 다음, 상기 전류(I1)는 초기 전류(I0)와 전단(former stage)의 FET(1)의 드레인 전류와의 합이다. 다음, 제 1 의 차이(I1-I0), 즉, 상기 FET(1)의 드레인 전류가 계산되고, 상기 FET(1)의 드레인 전류가 제 1 소정값 내이면, 즉, 120±5 ㎃이면, 상기 가변 저항기(14)의 트리밍은 단계(S5)에서 완성된다.
또한, 상기 가변 저항기(14)의 트리밍 완성 후 바이어스 전원 전압(Vdd)으로부터의 전류(I2)가 측정되면, 후단(rear stage)에서의 상기 FET(2)에 대한 가 저항기(15)는 단계(S6 및 S7)에서 트리밍된다. 다음, 제 2 의 차이(I2-I1), 즉, 상기 FET(2)의 드레인 전류가 계산되고, 상기 FET(2)의 드레인 전류가 제 2 소정값 내이면, 즉, 500±10 ㎃이면, 상기 가변 저항기(15)의 트리밍은 단계(S8)에서 완성된다.
설명한 바와 같이, 상기 FET(1 및 2)는 상기 가변 저항기(14 및 15)를 트리밍하기 전에 핀치오프 상태이고, 각 FET(1 및 2)의 드레인 전류는 상기 언급한 차례에서 FET(1 및 2) 트리밍에 의한 트리밍 전 후에 측정된 전류의 차이로부터 얻어질 수 있다. 또한, 상기 가변 저항기의 트리밍이 상기 드레인 전류에 대한 소정값이 낮은 것부터 순서대로 실행되기 때문에, FET에서 발생된 열이 억제되고, 온도 변화가 적어져 상기 가변 저항기(14 및 15)를 정확히 조정한다.
(제 2 실시예)
상기 제 1 실시예에서, 상기 가변 저항기(14 및 15)의 저항은 160Ω 내지 8㏀이다. 트리밍할 때, 각 단에 대해 단지 하나의 가변 저항기로 조정하는데는 어려움이 있다. 제 2 실시예에서, 두 개의 가변 저항기가 각 단에 제공된다. 즉, 제 2 실시예의 구조는 상기 제 1 실시예의 구조와 실질적으로 동일하다. 차이점은 가변 저항기(14a 및 14b)가 가변 저항기(14)를 대신하고, 가변 저항기(15a 및 15b)가 가변 저항기(15)를 대신한다는 것이다.
도 3은 전력 증폭기의 제 2 실시예의 회로도이다.
상기 가변 저항기(14a 및 14b)는 바이어스 전원 전압(Vgg)과 FET(1)의 게이트 사이에 병렬로 접속되고, 가변 저항기(15a 및 15b)는 바이어스 전원 전압(Vgg)과 FET(2)의 게이트 사이에 병렬로 접속된다.
상기 가변 저항기(14b 및 15b)의 저항은 2 내지 8 ㏀이다. 상기 가변 저항기(14a 및 15a)는 160Ω 미만의 저항을 갖고, 상기 저항기를 절단해 낼 경우 상기 저항은 실질적으로 무한이 된다. 예를 들어, 0Ω을 갖는 저항기는 레이저로 절단된다.
도 4는 도 3에 도시된 가변 저항기(14b 및 15b)를 트리밍하는 상기 제 2 실시예의 흐름도를 도시한다.
단계(S11)에서, 전원 전압 Vgg = -2.5V 및 Vdd = 3.5V가 상기 전력 증폭기에 차례로 인가된다. 다음 단계(S12)에서, 상기 바이어스 전원 전압(Vdd)로부터의 초기 전류(I0)가 측정된다. 이 때 상기 FET(1 및 2)가 핀치오프 상태이고, 상기 초기 전류(I0)는 상기 FET(1 및 2)의 드레인 전류 외의 총 전류이다. 다음 단계(S13)에서, 상기 가변 저항기(14a)는 절단되거나 절연된다.
다음 단계(S14 및 S15)에서, 전류(I1)가 측정된 바와 같이, 상기 가변 저항기(14b)의 저항이 변화한다. 다음, 상기 전류(I1)는 상기 초기 전류(I0)와 상기 FET(1)의 드레인 전류의 합이다. 단계(S16)에서, 제 1 의 차이(I1-I0), 즉, 상기 FET(1)의 드레인 전류가 계산되고, 상기 FET(1)의 드레인 전류가 상기 제 1 소정값 내이면, 즉, 120±5 ㎃이면, 상기 가변 저항기(14b)의 트리밍은 단계(S16)에서 완성된다.
또한, 단계(S17)에서, 상기 가변 저항기(15a)가 절단되거나 절연된다. 다음 단계(S18 및 S19)에서, 상기 가변 저항기(14b)의 트리밍 완성 후에 바이어스 전원 전압(Vdd)으로부터의 전류(I2)가 측정되어, 후단의 상기 FET(2)의 가변 저항기(15b)가 트리밍된다. 다음, 제 2 의 차이(I2-I1), 즉, 상기 FET(2)의 드레인 전류가 계산되고, 상기 FET(2)의 드레인 전류가 상기 제 2 소정값 내이면, 즉, 500±10 ㎃이면, 상기 가변 저항기(15b)의 트리밍은 단계(S20)에서 완성된다.
설명한 바와 같이, 상기 가변 저항기(14b 및 15b)는 상기 가변 저항기(14a 및 15a)를 제공하여 쉽게 트리밍될 수 있어 핀치오프 상태 및 비-핀치오프 상태를 확실히 제공한다.
상기 실시예에서, 가변 저항기(14b 및 15b) 각각은 저항기와 가변 저항기의 직렬 회로를 포함할 수 있다.
상기 실시예에서, 상기 가변 저항기(14a 및 15a)는 160Ω 미만의 저항을 갖고, 완전히 절연될 수 있다. 그러나, 상기 가변 저항기(14a 및 15a)의 저항이 상기 가변 저항기(14b 및 15b)의 저항보다 충분히 클 수도 있다.
도 5는 일부 수정한 전력 증폭기의 회로도이다.
상기 수정된 실시예에서, 가변 저항기(14a' 및 15a')는 가변 저항기(14a 및 15a) 대신에, 초기 상태에서 0Ω이고 인쇄 회로 패턴을 절단한 후 무한 저항을 보이는 인쇄 회로 기판(100) 상의 회로 패턴에 의해 제공된다.
(제 3 실시예)
도 6은 전력 증폭기의 제 3 실시예의 회로도를 도시한다. 상기 제 3 실시예의 전력 증폭기는 상기 제 1 실시예와 실질적으로 동일한 구조를 갖는다. 차이점은 바이어스 전원 전압(Vdd)이 네가티브 전압원(24)으로부터 D/A 변환기(25)와 저항기(20)를 통해 FET(1)의 게이트로 공급되고, D/A 변환기(26)와 저항기(21)를 통해 FET(2)의 게이트로 공급되며, 또한 D/A 변환기(25 및 26)에 데이터를 공급하기 위한 제어 회로(22)와 EEPROM 등의 메모리가 제공된다.
상기 제어 회로(22)는 모드 신호(30)와 기억 명령 신호(31a 및 31b)에 응답하여 상기 메모리(23)에 데이터를 기억시키고 상기 모드 신호(30)에 응답하여 상기 메모리(23)로부터 데이터를 판독하고 공급한다.
상기 모드 신호(30)가 제 1 모드를 가리키면, 상기 제어 회로(22)는 상기 메모리로부터 핀치오프 데이터를 판독하여 상기 D/A 변환기(25 및 26)에 공급하고, 상기 FET(1 및 2)를 상기 핀치오프 상태, 즉, 바이어스 전원 전압 Vgg1 = -2.5V이 FET(1)의 게이트에 공급되고, 바이어스 전원 전압 Vgg2 = -2.5V가 상기 FET(2)의 게이트에 공급되며, 전원 전압 Vdd = 3.5V가 공급되게 한다.
상기 모드 신호(30)가 제 2 모드를 가리키면, 상기 제어 회로(22)는 데이터를 판독하여 상기 D/A 변환기(25)에 공급하여 상기 FET(1)의 드레인 전류가 계속해서 증가한다. 상기 모드 신호(30)가 제 3 모드를 가리키고 기억 명령 신호(31a)가 공급되면, 상기 제어 회로(22)는 메모리(23)의 제 1 설정 데이터로서 상기 D/A 변환기(25)에 최근에 공급된 데이터를 기억한다. 상기 모드 신호(30)가 제 4 모드를 가리키면, 상기 제어 회로(22)는 상기 설정 데이터를 판독하여 상기 D/A 변환기(25)에 공급한다.
마찬가지로, 상기 모드 신호(30)가 제 5 모드를 가리키면, 상기 제어 회로(22)는 데이터를 판독하여 상기 D/A 변환기(26)에 공급하여 상기 FET(2)의 드레인 전류는 계속해서 증가한다. 상기 모드 신호(30)가 제 6 모드 및 제 2 기억 명령 신호(31b)를 가리키면, 상기 제어 회로(22)는 제 2 설정 데이터로 상기 D/A 변환기(26)에 최근 공급된 데이터를 기억한다. 상기 모드 신호(30)가 제 7 모드를 가리키면, 상기 제어 회로(22)는 상기 메모리(23)로부터 상기 제 2 설정 데이터를 판독하여 상기 D/A 변환기(26)에 공급한다. 제 5 내지 제 7 모드에서, 상기 제어 회로(22)는 상기 제 1 설정 데이터를 상기 D/A 변환기에 유지시키고, 제 2 내지 제 4 모드에서, 상기 제어 회로(22)는 상기 핀치오프에 대한 데이터를 상기 D/A 변환기(26)에 유지시킨다.
도 7은 도 6에 도시된 상기 FET(1 및 2)에 상기 드레인 전류를 트리밍하는 것을 도시한 상기 제 3 실시예의 흐름도이다.
단계(S30)에서, 상기 핀치오프 상태에 대한 데이터와, 상기 FET(1)의 드레인 전류의 증가에 대한 데이터와, 상기 FET(2)의 드레인 전류의 감소에 대한 데이터가 기억된다.
단계(S31)에서, 상기 바이어스 전원 전압 Vgg1 = -2.5V, 전원 전압 Vgg2 = -2.5V 및 Vdd = 3.5V이 상기 차례로 상기 전력 증폭기에 인가된다. 다음 단계(S32)에서, 상기 전원 전압(Vdd)으로부터의 초기 전류(I0)가 측정된다. 상기 상태에서 상기 FET(1 및 2)는 핀치오프 상태이고, 상기 초기 전류(I0)는 상기 FET(1 및 2)에서의 드레인 전류 외의 총 전류이다. 다음 단계(S33)에서, 상기 제어 회로(22)는 상기 제 2 모드에서의 상기 바이어스 전원 전압(Vgg1)을 변화시키기 위한 데이터를 판독하고 공급한다.
다음 단계(S33 및 S34)에서, 상기 전류(I1)가 측정되면, 상기 바이어스 전원 전압(Vgg1)은 변화한다. 다음, 전류(I1)는 상기 초기 전류(I0)와 상기 FET(1)의 드레인 전류의 합이다. 단계(S35)에서, 차이(I1-I0), 즉, 상기 FET(1)의 드레인 전류가 계산되고, 상기 FET(1)의 드레인 전류가 상기 제 1 소정값 내이면, 즉, 120±5 ㎃이면, 상기 제어 회로(22)는 상기 제 3 모드에서 상기 기억 명령 신호(31a)에 응답하여 단계(S36)에서 상기 메모리(23)에 상기 D/A 변환기(25)에 최근에 공급된 데이터를 기억하고, 상기 제어 회로(22)는 상기 제 4 모드에서 상기 데이터를 유지하고, 다음 상기 전원 전압(Vgg1)의 트리밍이 완성된다.
또한, 다음 단계(S37 및 S38)에서, 전류 트리밍의 종료 후 전원 전압(Vgg1)으로부터의 전류(I2)가 측정되어, 상기 전원 전압(Vgg2)은 상기 제 5 모드로 트리밍된다. 다음, 제 2 의 차이(I2-I1), 즉, 상기 FET(2)의 드레인 전류가 계산되고, 상기 FET(2)의 드레인 전류가 상기 제 2 소정값 내이면, 즉, 500±10 ㎃이면, 상기 제어 회로(22)는 제 6 모드에서 기억 명령 신호(31b)에 응답하여 단계(S40)에서 상기 D/A 변환기(26)에 최근에 공급된 데이터를 메모리(23)에 기억하고 상기 전원 전압(Vgg2)의 트리밍은 단계(S40)에서 종료된다. 제 7 모드에서, 상기 제어 회로(22)는 상기 제 1 및 제 2 설정 데이터를 각각 상기 D/A 변환기(25 및 26)에 공급하여 상기 전력 증폭기가 상기 입력 신호를 증폭하여 그 증폭된 신호를 출력하게 한다.
상기 실시예에서, 단계(S36 및 S40)에서 상기 제어 회로(22)는 상기 D/A 변환기(25 및 26)에 공급되는 데이터를 기억한다. 그러나, 상기 시각에서 상기 D/A 변환기(25 및 26)에 공급된 데이터의 어드레스를 기억하는 것도 가능하다.
상기 언급한 실시예에서, FET의 다단이 존재하면, 트리밍된 드레인 전류를 나타내는 차이가 상기 최근에 트리밍된 단에서 측정된 바이어스 전원 전압과 바로 전에 트리밍된 단에서 측정된 전류의 차이로부터 얻어진다.
상기 언급한 실시예에서, FET의 단의 수는 2이지만, 본 발명은, 하나의 FET의 단을 갖는 전력 증폭기와 2이상의 FET의 단을 갖는 전력 증폭기에도 응용할 수 있다.
따라서, 본 발명은 보다 뛰어난 전력 증폭기와 보다 뛰어난 전력 증폭기의 트리밍 방법을 제공한다.
Claims (10)
- 신호를 수신하는 입력 수단과, 바이어스 전압을 생성하는, 가변 저항기를 포함하는 바이어스 전압 발생 회로와, 상기 수신된 신호를 증폭시키는, 상기 수신된 신호와 상기 바이어스 전압이 공급되는 게이트와, 소스와, 드레인을 갖는 전계 효과 트랜지스터와, 상기 소스와 상기 드레인을 통해 전류를 흐르게 하는, 상기 전계 효과 트랜지스터에 연결된 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 상기 증폭된 신호를 출력하는 출력 수단을 포함하고, 상기 바이어스 전압 발생 회로는, 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 제 1 전압과 상기 전계 효과 트랜지스터를 비-핀치오프 상태로 만드는 제 2 전압을 포함하는 전압 범위 내의 상기 바이어스 전압을 발생하는 전력 증폭기.
- 제 1 항에 있어서, 상기 바이어스 전압 발생 회로는, 상기 가변 저항기에 병렬로 접속된 제 2 가변 저항기를 포함하고, 상기 제 2 가변 저항기의 저항은 상기 전계 효과 트랜지스터를 비-핀치오프 상태로 만드는 저항을 포함하는 저항 범위를 갖는 전력 증폭기.
- 제 2 항에 있어서, 인쇄 회로 기판을 더 포함하고, 상기 제 2 가변 저항기는 상기 인쇄 회로 기판 상에 인쇄 회로 패턴을 포함하여 상기 핀치오프 상태를 제공하고 상기 인쇄 회로 패턴을 절단하여 상기 비-핀치오프 상태를 제공하는 전력 증폭기.
- 신호를 수신하기 위한 입력 수단과, 제 1 내지 제 4 모드를 가리키는 모드 신호 및 기억 명령 신호에 응답하는 기억 및 판독 수단과 전압 발생 수단을 포함하는 바이어스 전압 발생 회로에서, 상기 기억 및 판독 수단은, 핀치오프 전압 데이터를 기억하고, 계속적으로 변화하는 데이터 셋을 기억하고, 상기 제 1 모드에서 상기 기억 명령 신호에 응답하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터를 기억하고, 상기 제 2 모드에서 상기 핀치오프 전압을 판독하기 위해, 상기 제 3 모드에서 상기 계속적으로 변화하는 데이터 셋과, 상기 제 4 모드에서 상기 기억 명령 신호에 응답하여 기억된 상기 계속적으로 변화하는 데이터 셋의 상기 한 데이터를 계속적으로 판독하며, 상기 전압 발생 수단은 상기 기억 및 판독 수단의 출력에 따라 바이어스 전압을 발생시키는, 상기 바이어스 전압 발생 회로와, 상기 수신된 신호 및 상기 바이어스 전압이 공급되는 게이트, 소스 및 드레인을 갖고, 상기 수신된 신호를 상기 제 4 모드에서 증폭시키는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터에 연결되어 상기 소스와 상기 드레인을 통해 전류를 흐르게 하는 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 증폭된 신호를 출력하여, 상기 핀치오프 전압이 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 출력 수단을 포함하는 전력 증폭기.
- 신호를 수신하기 위한 입력 수단과, 제 1 내지 제 4 모드를 가리키는 모드 신호 및 기억 명령 신호에 응답하는 기억 및 판독 회로와 전압 발생 수단을 포함하는 바이어스 전압 발생 회로에서, 상기 기억 및 판독 수단은, 핀치오프 전압 데이터를 기억하고, 계속적으로 변화하는 데이터 셋을 기억하고, 상기 제 1 모드에서 상기 기억 명령 신호에 응답하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터의 어드레스를 기억하고, 상기 제 2 모드에서 상기 핀치오프 전압을 판독하기 위해, 상기 제 3 모드에서 상기 계속적으로 변화하는 데이터 셋과, 상기 제 4 모드에서 상기 기억 명령 신호에 응답하여 기억된 상기 어드레스를 사용하여 상기 계속적으로 변화하는 데이터 셋의 한 데이터를 계속적으로 판독하며, 상기 전압 발생 회로는 상기 기억 및 판독 회로의 출력에 따라 바이어스 전압을 발생시키는, 상기 바이어스 전압 발생 회로와, 상기 수신된 신호 및 상기 바이어스 전압이 공급되는 게이트, 소스 및 드레인을 갖고, 상기 수신된 신호를 상기 제 4 모드에서 증폭시키는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터에 연결되어 상기 소스와 상기 드레인을 통해 전류를 흐르게 하는 소스 및 드레인 회로와, 상기 전계 효과 트랜지스터로부터 증폭된 신호를 출력하여, 상기 핀치오프 전압이 상기 전계 효과 트랜지스터를 핀치오프 상태로 만드는 출력 수단을 포함하는 전력 증폭기.
- (a) 상기 바이어스 전압원으로부터 상기 전계 효과 트랜지스터의 게이트에 바이어스 전압을 공급하는 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기를 트리밍하여 상기 바이어스 전압을 상기 전계 효과 트랜지스터의 핀치오프 전압으로 만드는 단계와,(c) 상기 단계(b)에서 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와,(d) 상기 가변 저항기를 조정하는 단계와, (e) 상기 단계(d)에서 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (g) 상기 차이가 소정값 내로 만들도록 상기 가변 저항기의 저항을 결정하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함하는, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기 트리밍 방법.
- (a) 상기 바이어스 전압원으로부터 상기 전계 효과 트랜지스터의 게이트에 바이어스 전압을 제공하는 제 1 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기와 병렬로 접속된 제 2 가변 저항기를 제공하여 상기 제 1 및 제 2 가변 저항기가 상기 전계 효과 트랜지스터에 핀치오프 전압을 제공하는 단계와, (c) 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (d) 상기 제 2 가변 저항기의 저항을 상기 제 1 저항기의 저항보다 훨씬 높게 정하는 단계와, (e) 상기 단계(d) 후에 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 가변 저항기를 조정하는 단계와, (g) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (h) 상기 차이가 소정값 내이도록 상기 제 1 가변 저항기의 저항을 결정하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함하는, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기 트리밍 방법.
- 제 7 항에 있어서, 상기 제 2 가변 저항기가 단계(b)에서 인쇄 회로 기판 상에 제공되고 상기 제 2 가변 저항기가 단계(d)에서 절단되는 전력 증폭기 트리밍 방법.
- (a) 메모리와 D/A 변환기를 상기 전력 증폭기 회로에 제공하는 단계와, (b) 핀치오프 전압용 데이터와 게속적으로 변화하는 게이트 바이어스 전압용 데이터 셋을 기억하는 단계와, (c) 상기 메모리, 상기 D/A 변환기 및 상기 바이어스 전압원으로부터의 데이터를 이용하여 상기 전계 효과 트랜지스터의 게이트에 상기 핀치오프 전압을 제공하는 단계와, (d) 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (e) 상기 메모리, 상기 D/A 변환기 및 상기 바이어스 전압원으로부터의 상기 계속적으로 변화하는 게이트 바이어스 전압을 이용하여 계속적으로 변화하는 상기 바이어스 전압을 상기 전계 효과 트랜지스터에 공급하는 단계와, (f) 상기 단계(e)의 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (g) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (h) 상기 계산된 차이에 따른 최종 데이터를 상기 차이가 소정값 내이도록 결정하는 단계와, (i) 상기 메모리에 상기 최종 데이터를 기억시키는 단계와, (j) 상기 기억된 최종 데이터에 따라 상기 전계 효과 트랜지스터의 게이트에 최종 바이어스 전압을 공급하여 입력 신호를 증폭하고 그 증폭된 신호를 출력하는 단계를 포함하는, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기 트리밍 방법.
- (a) 바이어스 전압을 상기 바이어스 전압원으로부터 다단 전계 효과 트랜지스터의 게이트에 공급하기 위한 가변 저항기를 제공하는 단계와, (b) 상기 가변 저항기를 트리밍하여 상기 다단 전계 효과 트랜지스터를 핀치오프 상태로 만드는 단계와, (c) 상기 핀치오프 상태에서 상기 바이어스 전압원으로부터의 제 1 전류를 측정하는 단계와, (d) 상기 다단 전계 효과 트랜지스터중 하나의 가변 저항기중 하나를 조정하는 단계와, (e) 상기 단계(d)에서 상기 바이어스 전압원으로부터의 제 2 전류를 측정하는 단계와, (f) 상기 제 1 및 제 2 전류 사이의 차이를 계산하는 단계와, (g) 상기 차이가 각 소정값 내이도록 상기 가변 저항기의 저항을 결정하는 단계를 포함하고, 상기 단계(d) 내지 단계(h)는 상기 소정값이 최소인 다단 전계 효과 트랜지스터중 한 단으로부터 차례로 상기 전계 효과 트랜지스터의 다단중 나머지 단으로 반복적으로 실행되고, 상기 단계(f)에서의 상기 차이는 상기 전계 효과 트랜지스터의 다단 중 나머지 단에서 상기 단계(e)에서 현재 측정된 상기 제 2 전류와 상기 단계(e)에서 가장 최근에 측정된 상기 제 2 전류 사이에서 만들어진, 전계 효과 트랜지스터와 바이어스 전압원을 포함하는 전력 증폭기 트리밍 방법.
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