KR0129844B1

KR0129844B1 - 아날로그 및 디지털 휴대용 전화기 겸용 전력증폭기

Info

Publication number: KR0129844B1
Application number: KR1019940035472A
Authority: KR
Inventors: 맹성재; 이창석; 박형무
Original assignee: 양승택; 한국전자통신연구원
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 1998-10-01
Also published as: US5745857A; KR960027257A

Abstract

본 발명은 3.3V이하의 낮은 전원전압으로 동작하는 아날로그 통신 방식과 디지털 통신 방식 모두에서 사용될 수 있는 전력증폭기에 관한 것이다.

아날로그와 디지털 방식에 따라서 입력단과 중간단에서 게이트 바이어스를 조절하도록 하였으며, 출력단은 주 주파수에서는 정합이 되고, 2차 및 3차 고조파에서는 2Ω이하의 낮은 임피던스를 갖도록 전력 증폭기를 구성함으로써 선형성을 유지하면서도 고효율 특성을 가진다.

Description

아날로그 및 디지털 휴대용 전화기 겸용 전력증폭기(GaAs Power Amplifier for Analog/Digtal Dual-mode Cellular Phones)

제1도는 종래의 선형전력증폭기의 회로도.

제2도는 종래기술에 따른 디지털 전력증폭기의 설계방법을 설명하기 위한 도면.

제3도는 본 발명의 바람직한 실시예에 따른 아날로그 및 디지털 겸용 갈륨비소 전력증폭기의 회로도.

제4도는 제3도의 전력증폭기에서 출력단 회로의 주파수에 따른 임피던스 특성을 나타낸 도면.

제5도는 제3도의 전력증폭기의 출력전력 및 전력 부가 효율 특성을 나타낸 도면.

제6도는 제3도의 전력증폭기의 입력전력에 따른 출력전력 및 고조파 특성을 나타낸 도면.

제7도는 제3도의 전력증폭기의 입력전력에 따른 주출력전력, 3차 변조파 및 5차변조파 특성을 나타낸 도면.

제8도는 본 발명에 따른 하나의 게이트 바이어스(VGG2)조절 실시예로서, (a)는 디지털 동작모드일 경우, (b)는 아날로그 동작모드일 경우의 특성도.

제9도는 본 발명에서 아날로그 및 디지털 동작모드에서 출력전력에 따른 이득(Gain) 및 효율(PAE)을 나타낸 도면.

본 발명은 3.3V이하의 저전압에서 동작하는 아날로그 및 디지털 휴대용 전화기(cellular phone)겸용 전력증폭기에 관한 것이다.

전력증폭기는 휴대용전화기와 같은 마이크로웨이브 장치 등에서 안테나를 통하여 고출력의 전력을 송출하기 위하여 미약한 신호를 증폭하는 핵심부품이다.

이동통신에 있어서, 서비스 수요의 급격한 증대에 따라, 현재의 아날로그 통신 방식은 이미 수요충족의 한계에 도달한 상태에 있다. 따라서, 가입자 용량을 충분히 확대시켜 서비스 수요를 완전히 충족시키기 위해서는 아날로그 통신 방식에서 디지털 통신 방식으로의 전환이 요구된다.

그러나, 아날로그 통신 방식에서 디지털 통신 방식으로의 완전한 전환이 이루어지기 전까지 당분간은 두 방식을 겸용하는 것이 요구된다.

아날로그 통신 방식에서 전력증폭기는 고출력, 고효율 특성만 가지면 충분하였다.

반면, 디지탈 통신 방식에서의 전력증폭기는 아날로그 방식에서의 그것 보다 넓은 출력 제어 범위를 가져야 하고 그리고 이웃 채널과의 간섭이 적어야 하는 등의 엄격한 선형성을 가짐으로써 얻게 되는 감소된 변조 왜곡 특성을 갖는 것이 요구된다.

한편, 최근 휴대용 전화기의 소형화 및 경량화를 위해서, 그것의 전원전압을 3.3V이하로 낮추어 가고 있는 추세이다.

종래의 전력증폭기에서는, 디지털 특성을 만족시키기 위해(in digital requirements),아날로그 방식으로(즉, 포화 영역에서 동작되도록) 설계된 것의 1㏈압축점(compression point)으로 부터 5㏈(또는3㏈)아래 영역의 낮은 출력전력을 사용하기 때문에 출력전력이 낮을 뿐만 아니라 효율이 매우 낮다.

『J-S. Cardinal and F.M. Ghannouchi, A NEW ADAPTIVE DOUBLE ENVELOP FEED- BACK(ADEF) LINEARIZER FOR MOBILE RADIO POWER AMPLIFIERS, IEEE MTT-S digest, pp.573-576,1994』에는 회로의 구성에 의해 선형성을 확보하는 기술이 제시되어 있다.

이 기술에 따른 전력증폭기의 구성이 제1도에 도시되어 있다.

이 전력증폭기 회로는 AB급 전력증폭기(1)와 전압조정위상제어기(2) 및 게이트 바이어스 조절기(3)로 구성된다.

제1도를 참조하여, 전압조정위상제어기(2)는 커플러(coupler)(21), 위상 천이기(phase shifter)(22), 아이솔레이터(isolator)(23), 기저대 주파수 보상 여파기(base-band frequency compensation filter)(24), 연산증폭기(operational amplifier)(25), 정류기들(26a,26b), 하이브리드(hybrid)(27) 및 분배기(power divider)(28)로 구성된다.

게이트 바이어스 조절기(3)는 RF 저역 통과 여파기(31), 커플러(32), 기저대 주파수 보상 여파기(33), 연산증폭기(34),정류기들(35a,35b),분배기(36)및 감쇠기(attenuator)(37)로 구성된다.

이와 같이, 선형기(linearizer)(2,3)를 사용하는 증폭기 회로는 외부변화에 대한 우수한 변조 왜곡 억제 능력을 갖지만, 연산증폭기의 속도와 주파수 보상 여파기에 의해 변조 대역 폭이 제한되고, 그리고 회로의 복잡성이 증대되며 제조비용이 상승한다.

『K. Tateoka, et al.,A GaAs MCM POWER AMPLIFIER OF 3.6V OPERATION WITH HIGH EFFICIENCY OF 49% FOR 0.9㎓ DIGITAL CELLULAR PHONE SYSTEMS, IEEE MTT-S digest,pp.569-572,1994』에는 부하제어측정방법(load-pull measurements)으로 각 임피던스에 대해 신호의 왜곡(signal distortion), 위상변화(phase shift), 5차 상호 변조파(IM5)를 각각 측정하여 최소의 신호 왜곡점에서 전계효과트랜지스터의 출력단을 설계하는 방법이 제시되어 있다.(제 2 도 참조).

이와 같은 설계방법에 따르면, 최적의 설계는 가능하지만, 출력전력이 1.3W이고 효율이 49%정도 이므로 이 설계방식은 디지털 통신 방식의 전력증폭기를 설계하는데만 적용될 수 있다.

또한, 이 설계 방식에 따르면, 측정이 복잡하고 측정에 많은 시간이 소요되며 설계 비용이 증대된다.

또 다른 종래기술의 예로서, 「Amplifier with memory producing uniform efficiency operating frequency band, Matsushita,특허번호 J050448474,'91.08.07」은 전송전력에 대해서 주파수 안정성을 갖도록 기억소자를 추가하여 비용이 많이 들고「RF amplifier for digital portable phone,NEC,출원번호 JP155869」는 FET 의 드레인측에 저역통과 여파기를 연결하여 FET부하가 RF동작하는 동한 출력에 정합되도록 하여 고효율과 최소왜곡을 가져서 회로구성이 복잡하고「Digital power amplifier for RF signal broadcasting,Rockwell, 특허번호, US5115203, '90.6.25」는 차등증폭기로 구성된 두개의 비교기와 주출력을 통과시키고 고조파를 억제시키는 여파기를 사용하여 효율을 증가시켰지만 회로 구성이 복잡한 문제점들이 있었다.

따라서, 본 발명의 목적은 디지털 통신 방식 및 아날로그 통신 방식에서 겸용될 수 있는 마이크로웨이브 특성의 갈륨비소 전력증폭기를 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 기술적인 특징은, 입력전력신호를 증폭하는 제1 및 제2 전력 FET와; 상기 입력전력신호를 입력단자를 통해 받아들이고, 입력전력신호에 대한 출력전력신호가 정비례하도록 아날로그 동작모드 또는 디지털 동작모드에 따라 조절된 제 1 게이트 바이어스 전압(VGG1)을 상기 제 1 전력 FET에 인가하는 입력단(input stage)과; 상기 제 1 전력 FET에 제 1드레인 바이어스 전압(VDD1)을 인가하고, 입력전력신호에 대한 출력전력신호가 정비례하도록 상기 아날로그 동작모드 또는 디지털 동작모드에 따라 조절된 제 2 게이트 바이어스 전압(VGG2)을 상기 제 2 전력 FET 에 인가하는 중간단(middle stage)과; 그리고 상기 제2 전력 FET에 제 2드레인 바이어스 전압(VDD2)을 인가하고, 상기 입력전력신호의 증폭신호를 주 주파수에서는 정합되도록 하고 2차 고조파 및 3차 고조파에 대해서는 2Ω이하의 임피던스가 되도록 하여 출력단자를 통해 출력하는 출력단(output stage)으로 구성된 것이다.

이하, 본 발명에 따른 전력증폭기에 대해 첨부된 도면들을 참조하여 그 작용, 효과를 설명하겠다.

제3도는 본 발명에 따른 전력증폭기의 구성을 나타낸 회로도이다.

제3도에서, 참조번호 10 및 20은 전력 FET들을 각각 나타내고, 30내지 50은 전력증폭기 회로의 입력단(input stage)과 중간단(middle stage) 및 출력단(output stage)을 각각 나타낸다.

참조부호R1∼R7은 저항들을 각각 나타내고, C1∼C12는 커패시터들을 각각 나타내며, L1∼L10은 마이크로스트립들(microstrips)을 각각 나타낸다.

본 발명의 전력증폭기를 구성함에 있어서, 두개의 전력 FET들(10,20)과 50Ω의 특성임피던스를 갖는 마이크로스트립과 가변 커패시터를 이용한 이중 L구조(double L-section)회로를 사용하여 2단 증폭기(two-stage amplifier)를 측정한다.

적정한 임피던스는 최대 출력전력이 나오도록 튜너를 조정한 다음 회로망 분석기에 의해 증폭기 회로의 입력단(30)과 중간단(40) 및 출력단(50)의 임피던스를 824∼849㎒ 대역에서 각각 측정한다.

측정 결과를 가지고 마이크로웨이브 시뮬레이터를 사용하여 증폭기 회로의 입력단(30)과 중간단(40) 및 출력단(50)을 각각 적정 임피던스에 정합시킨다.

증폭기 회로의 입력단(30)은, 증폭기 회로의 입력단자(INPUT)와 제 1전력 FET(10)의 게이트 단자 사이에 차례로 직렬 연결되는 저항 R1과 커패시터C1 및 마이크로스트립L1과, 커패시터C1 및 마이크로스트립L1 사이에 이들과 병렬로 연결되는 마이크로스트립L2와, 이 마이크로스트립L2와 접자 사이에 연결되는 커패시터C2와, 이 커패시터C2와 제 1 전력 FET(10)의 게이트 사이에 이들과 병렬로 연결되는 저항 R2와, 이 제2 저항 R2와 접지 사이에 연결되는 저항 R3과, 이 저항 R3과 접지 사이에 저항 R3과 병렬로 연결되는 커패시터C3와, 제 1전력 FET(10)의 게이트 단자와 제 1 게이트 바이어스전압(VGG1)사이에 연결되는 마이크로스트립 L3과, 제 1 게이트 바이어스 전압(VGG1)과 접지 사이에 병렬로 연결되는 커패시터C4로 구성된다.

이와 같은 구성을 갖는 증폭기 회로의 입력단(30)에서, 저항R1은 안정성의 확보를 위한 것이고, 저항들 R2,R3은 게이트바이어스 분배를 위한 것이며, 커패시터C1은 직류를 차단하기 위한 것이고, 커패시터C3,C4는 바이패스를 위한 것이다.

제 1 전력 FET(10)의 입력단과의 정합을 위해, 각각 200㎛의 선폭을 갖는 마이크로스트립들 L1,L2,L3과 커패시터C2가 병렬로 연결된다.

증폭기 회로의 선행성을 확보하기 위해, 제 1 전력 FET(10)의 게이트 바이어스 전압(VGG1)은 회로의 동작모드(아날로그 모드와 디지털모드)에 따라서 소정의 신호처리기(도시되지 않음)에 의해 조절된다.

증폭기 회로의 중간단(40)은, 제 1 전력 FET(10)의 드레인 단자와 제 2 전력 FET(20)의 게이트 단자 사이에 차례로 직렬 연결되는 마이크로스트립들 L4,L5와 커패시터C5 및 마이크로스트립L6과, 제1 전력 FET(10)의 드레인과 제 1드레인 바이어스 전압(VDD1)사이에 연결되는 마이크로스트립 L7과, 제 1드레인 바이어스 전압(VDD1)과 접지 사이에 연결되는 커패시터C6과, 마이크로스트립들 L4, L5 사이에 일단이 연결되고 타단은 접지와 연결되는 커패시터C7과, 마이크로스트립 L6과 제 2전력 FET(20)의 게이트 사이에 이들과 병렬로 연결되는 저항R4와, 이 저항R4와 접지 사이에 연결되는 저항R5와, 이 저항 R5와 접지 사이에 저항 R5 와 병렬로 연결되는 커패시터C8과, 제 2 전력 FET(20)의 게이트 단자와 제 2게이트 바이어스 전압(VGG2)사이에 연결되는 저항 R6과, 제 2 게이트 바이어스 전압(VGG2)과 접지 사이에 연결되는 커패시터C9로 구성된다.

이와 같은 구성을 갖는 증폭기 회로의 중간단(40)에서, 저항 R4는 안전성의 확보를 위한 것이고, 저항들R6,R5는 게이트 바이어스 분배를 위한 것이다.

커패시터C5는 직류를 차단하기 위한 것이고, 커패시터들 C6,C8,C9는 바이패스를 위한 것이다.

제 1전력 FET(10)의 출력단과 제 2 전력 FET(20)의 출력단과의 정합을 위해, 각각 200㎛의 선폭을 갖는 마이크로스트립들 L4,L5,L6,L7과 커패시터C7이 병렬로 연결된다.

제 1 드레인 바이어스 전압(VDD1)은 3.3V이고, 증폭기 회로의 선형성을 확보하기 위해, 제 2 전력 FET(20)의 게이트 바이어스 전압(VGG2)은 회로의 동작 모드에 따라서 소정의 신호처리기(도시되지 않음)에 의해 조절된다.

증폭기회로의 출력단(50)은, 제 2 전력 FET(20)의 드레인 단자와 증폭기 회로의 출력단자(OUTPUT)사이에 차례로 직렬 연결되는 마이크로스트립들 L8,L9 및 커패시터C10과, 제2 전력 FET(20)의 드레인과 제2 드레인 바이어스 전압(VDD2) 사이에 연결되는 마이크로스트립 L10과, 제 2 드레인 바이어스 전압(VDD2) 과 접지 사이에 연결되는 커패시터C11과, 커패시터C11과 병렬로 제 2드레인 전압(VDD2)과 연결되는 저항R7과, 저항R7과 접지 사이에 연결되는 커패시터C12와, 마이크로스트립들 L8,L9 사이에 일단이 연결되고 타단은 접지와 연결되는 커패시터C13과, 증폭기 회로의 출력단(Output stage)과 접지 사이에 연결되는 커패시터C14로 구성된다.

이와 같은 구성을 갖는 증폭기 회로의 출력단(50)에서, 제 2 드레인 바이어스 전압(VDD2)은 3.3V이고, 저항 R7과 이에 병렬로 연결된 커패시터C11은 안정성의 확보를 위한 것이고, 커패시터C10은 직류를 차단하기 위한 것이며, 커패시터C12는 바이패스를 위한 것이다.

또한 , 증폭기 회로의 출력단(50)의 설계에 있어서는, 제 4도에 도시된 바와 같이, 선형성을 확보하면서 고효율을 얻도록 마이크로스트립들 L8,L9와 커패시터들 C13,C14 를 사용하여 836.5㎒의 주 주파수(M1)에서는 정합이 되도록 하고 2차 고조파(M2;1670 ㎒)와 3차고조파(M3;2510㎒)에서는 2Ω이하의 낮은 임피던스를 갖도록 한다.

이와 같은 본 발명의 바람직한 실시예에 따르면, 입력단(30)에서, R1=10Ω, R2=160Ω, C1=47㎊,C2=3㎊, C3=1000㎊, C4=1000㎊이고, 마이크로스트립들 L1,L2,L3은 각각 200㎛의 선폭을 갖고 그리고 각각 12500㎛, 6500㎛, 28000㎛의 길이를 갖는다.

중간단(40)에서, R4=100Ω, C5=47㎊, C6=1000㎊, C7=11㎊, C8=1000㎊, C9=1000㎊이고, 마이크로스트립들 L4,L5,L6,L7은 각각 200㎛의 선폭을 갖고 그리고 각각 3500μm, 1500μm, 6000μm, 23000μm의 길이를 갖는다.

출력단(50)에서, C13=8∼12㎊, C14=4∼6㎊이고, 마이크로스트립들 L8,L9는 각각 300㎛의 선폭을 갖고 그리고 각각 1500㎛이하, 5000㎛이하의 길이를 갖는다.

마이크로스트립들 L8,L9가 각각 1500㎛이하, 5000㎛이하의 길이로 짧게 형성되기 때문에 본 발명의 증폭기 회로는 주 주파수(836.5㎒)에 대해서는 정합이 되고 2차 고조파(1670㎒)의 및 3차 고조파(2510㎒)에 대한 낮은 임피던스를 갖게 된다.

본 실시예에 따른 증폭기 회로의 입력단(30) 및 중간단(40)에서는 크기를 줄이기 위해 200㎛선폭의 마이크로스트립과 1005(1 × 0.5㎜)칩 저항 및 칩 커패시터를 사용하고, 출력단(50)에서는 손실을 줄이기 위해 300㎛선폭의 마이크로스트립을 사용한다.

또한, 제작비용을 줄이기 위해서, PCB기판으로서 FR4기판을 사용한다.

제5도는 본 발명의 바람직한 실시예의 주파수에 따른 출력전력 및 전력부가효율 특성을 아날로그 동작모드일 경우를 예를들어 나타낸 것이다.

전원전압 3.3V, 입력전력이 7㏈m,주파수 대역이 824∼949㎒일때, 31.5 ㏈m±0.5㏈m의 출력전력과 58%±1%의 전력부가효율이 얻어짐으로써 본 실시예에 따른 전력증폭기가 아날로그 동작모드일때 고출력, 고효율 특성을 갖는다는 것을 알 수 있다.

제6도는 본 발명의 바람직한 실시예의 입력전력에 따른 출력전력 및 고조파 특성을 아날로그 동작모드일 경우를 예를들어 나타낸 것이다.

전원전압이 3.3V,입력전력이 7㏈m, 주 주파수가 836.5 ㎒일때, 출력전력이 31.5㏈m에서 -50㏈c의 2차 고조파, -50㏈c의 3차 고조파를 얻게 됨으로써, 본 실시예에 따른 전력증폭기는 종래의 기술들에 비해 우수한 고조파 특성을 갖는다는 것을 알 수 있다.

제7도는 본 발명의 바람직한 실시예의 입력전력에 따른 주 주파수의 출력전력 및 변조파 특성을 나타낸 것이다.

본 발명의 실시예에 따른 전력증폭기는 주 주파수의 출력전력이 26㏈m일 때, -32㏈c의 3차 변조파(IM3), -45㏈c의 5차 변조파(IM5)를 얻게 됨으로써, CDMA방식 등의 디지털 방식에서 사용될 수 있음을 알 수 있다.

그리고 본 발명에 따른 하나의 게이트 바이어스 전압(예 : VGG2)조절 실시예를 제8도를 참조하여 설명한다.

먼저, 제 8 도의 (a)는 입력전력이 -2㏈m이고 제 2 게이트 바이어스전압(VGG2) 이 -3.3V일때 출력전력은 26㏈m, 효율은 30%, 3차 고조파(IM3)는 -30㏈c, 5차 고조파(IM5)는 -48㏈c로 디지털 동작모드에 해당한 동작 특성을 만족시킨 것을 나타낸다.

또한, 제8도의 (b)는 입력전력이 7㏈m이고 제 2게이트 바이어스 전압(VGG2)이 -3.0V일 때 출력전력은 31.5㏈m, 효율은58%로 아날로그 동작모드에 해당한 동작 특성을 만족시킨 것을 나타낸다.

그리고 제9도는 아날로그 및 디지털 동작모드에서 출력전력에 따른 이득(Gain)효율(PAE)을 나타낸 것으로, 소신호 이득은26㏈m보다 낮은 출력전력에서 31.5㏈±0.4㏈를 유지한다.

여기서, 아날로그 동작일 때 효율(PAE)은 출력전력31.5㏈m에서 61%이고, 디지털 동작모드일 때 효율(PAE)은 출력전력26㏈m에서 30%이다.

이상과 같은 본 발명은 종래의 기술에 비해 게이트 바이어스 전압조절은 성형성을 위해 디지털 신호 처리부(미도시)에서 게이팅 속도 조절 및 전력제어를 위해 FET에 가해지는 신호와 함께 출력되도록 하고, 또한 출력단의 분산소자만으로 주된 주파수에서 정합이 되고 2차,3차 고조파에 대해서 단락이 되도록 하여 선형성을 유지하면서 고효율을 갖게 한다.

즉, 본 발명은 휴대전화기의 아날로그 및 디지털 방식을 3.3V 이하의 저전압에서 겸용으로 동작할 수 있고, 선형성을 유지하면서 고출력, 고효율 특성을 갖으며, 또한 설계비용을 절감하고 저렴한 기판을 사용하여 제작비용을 줄일 수 있는 효과가 있다.

Claims

아날로그 또는 디지탈 통신방식에서 동작하는 휴대전화기용 전력증폭기에 있어서, 입력전력신호를 증폭하는 제 1 및 제2전력FET(10,20)와; 상기 입력전력신호를 입력단자(INPUT)를 통해 받아들이고, 입력전력신호에 대한 출력전력신호가 정비례하도록 아날로그 동작모드 또는 디지털 동작모드에 따라 조절된 제 1 게이트 바이어스 전압(VGG1)을 상기 제 1 전력 FET(10)의 게이트에 인가하는 입력단(30)과; 상기 제 1 전력FET(10)의 드레인과 상기 제2 전력FET(20)의 게이트에 연결되고, 상기 제1 전력FET(10)의 드레인에 제1드레인 바이어스 전압(VDD1)을 인가하고, 입력전력신호에 대한 출력전력신호가 정비례하도록 상기 아날로그 동작모드 또는 디지털 동작모드에 따라 조절된 제 2 게이트 바이어스 전압(VGG2)을 상기 제 2 전력 FET(20)의 게이트에 인가하는 중간단(40)과; 그리고 상기 제 2 전력 FET(20)의 드레인에 연결되어, 이 드레인에 제 2 드레인 바이어스 전압(VDD2)을 인가하고, 상기 입력전력신호의 증폭신호를 주 주파수에서는 정합되도록 하고 2차 고조파 및 3차 고조파에 대해서는 2Ω 이하의 임피던스가 되도록 하여 출력단자(OUTPUT)를 통해 출력하는 출력단(50)을 포함하는 아날로그 및 디지털 휴대용 전화기 겸용 전력증폭기.
제1항에 있어서. 상기 출력단(50)은 상기 제2 전력 FET(20)의 드레인과 상기 출력단자(OUTPUT)사이에 차례로 직렬 연결되는 마이크로스트립들 (L8,L9) 및 커패시터(C10)와, 상기 제 2전력 FET(20) 의 드레인과 제2 드레인 바이어스 전압(VDD2)단자 사이에 연결되는 마이크로스트립 (L10)과, 상기 제 2드레인 바이어스 전압(VDD2)단자와 접지 사이에 연결되는 커패시터(C11)와, 상기 커패시터(C11)와 병렬로 상기 제 2 드레인 바이어스 전압(VDD2)단자와 연결되는 저항(R7)과, 상기 저항(R7)과 접지 사이에 연결되는 커패시터(C12)와, 상기 마이크로스트립들(L8,L9) 사이에 일단이 연결되고 타단은 접지와 연결되는 커패시터(C13)와, 상기 출력단자(OUTPUT)와 접지 사이에 연결되는 커패시터(C14)를 포함하는 아날로그 및 디지털 휴대용 전화기 겸용 전력 증폭기.
제2항에 있어서, 상기 커패시터(C13,C14)은 각각 8∼12㎊, 4∼6㎊의 용량을 갖고, 상기 마이크로스트립들 (L8,L9)은 각각 300㎛의 선폭을 갖고 그리고 각각 1500㎛이하, 5000㎛이하의 길이를 갖는 아날로그 및 디지털 휴대용 전화기 겸용 전력증폭기.
제 1항에 있어서, 상기 입력단(30)과 중간단(40)은 각각 크기를 줄이기 위해 200㎛의 마이크로스트립 선폭과 1005(1 × 0.5㎜)의 크기의 칩 저항 및 칩 캐패시터를 사용하는 아날로그 및 디지털 휴대용 전화기 겸용 전력 증폭기.