JP2770905B2 - アナログおよびディジタル携帯用の電話機兼用の電力増幅器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は3.3V以下の低電圧から動
作するアナログおよびディジタル携帯用の電話機兼用の
電力増幅器に関するものである。

【０００２】

【従来の技術】電力増幅器は携帯用電話機のようなマイ
クロウェーブ装置等でアンテナを通じて高出力の電力を
送出するために微弱な信号を増幅する核心部品である。

【０００３】移動通信における、サービス需要の急激な
増大により、現在のアナログ通信方式は既に需要充足の
限界に到達した状態にある。

【０００４】したがって、加入者の容量を充分に拡大さ
せてサービス需要を完全に充足させるためにはアナログ
通信方式からディジタル通信方式としての転換が要求さ
れる。

【０００５】しかし、アナログ通信方式からディジタル
通信方式としての完全な転換が行なわれる前まで当分の
間は二つの方式を兼用することが要求される。

【０００６】アナログ通信方式における電力増幅器は高
出力，高効率の特性のみもっていれば充分した。

【０００７】反面に、ディジタル通信方式における電力
増幅器はアナログ方式からのそれより広い出力制御範囲
を持たなければならないし、そして隣接チャンネルとの
干渉が少なければならない等の厳格な線形性を持つこと
によって得ることになる減少された変調歪曲特性を持つ
ことが要求される。

【０００８】一方、最近携帯用電話機の小型化および軽
量化のために、その電源電圧を３．３V以下に低めてい
く趨勢である。

【０００９】従来の電力増幅器からは、ディジタル特性
を満足させるために、アナログ方式によって（即ち、飽
和領域から動作されるように）設計された電力増幅器の
ディジタル要求特性から1dB（または2dB）の圧縮点から
5dB（または3dB）の下の領域を使用するために効率が悪
くなり、消費電力が大きくなって通話時間を短縮させ、
発熱により周辺回路に悪影響を与える。

【００１０】「J-S.Cardinal and F.M.Ghannouchi,"A N
EW ADAPTIVE DOUBLE ENVELOP FEED-BACK (ADEE) LINEAR
IZER FOR MOBILE RADIO POWER AMPLIFIERS", IEEE MTT-
S digest,pp.573--576,1994」には回路の構成によって
線形性を確保する技術が開示されている。

【００１１】この技術による電力増幅器の構成が図１に
図示されている。

【００１２】この電力増幅器回路はAB級の電力増幅器
(1)と電圧調整位相制御器(2)およびゲートバイアス調整
器(3)から構成される。

【００１３】図１を参照して、電圧調整位相制御器(2)
はカップラー（21）、位相遷移器（22）、アイソレータ
（23）、基底帯周波数補償濾波器（24）、演算増幅器
（25）、整流器（26a,26b）、ハイブリッド（27）およ
び分圧器（28）から構成される。

【００１４】ゲートバイアス調整器（3）はRF低域通過
濾波器（31）、カップラー（32）、基底帯周波数補償濾
波器（33）、演算増幅器（34）、整流器（35a,35b）、
分圧器（36）および減衰器（37）から構成される。

【００１５】このように、線形線（2,3）を使用する増
幅器回路は外部の変化に対する優秀な変調歪曲抑制能力
をもっているが、演算増幅器の速度と周波数補償濾波器
によって変調帯域幅が制限され、そして回路の複雑性が
増大され製造費用が上昇される。

【００１６】「K.Tateoka,et al.,"A GaAs MCM POWER A
MPLIFTER OF 3.6V OPERATION WITHHIGH EFFICIENCY OF
49% FOR 0.9Hz DIGITAL CELLULAR PHONE SYSTEMS",IEEE
MTT-S digest.pp.569-572,1994」には負荷制御測定方
法によって各インピーダンスに対して信号の歪曲，位相
変化，５次相互弁護調波（IM5）をそれぞれ測定して最
小の信号歪曲点から電界効果トランジスターの出力端を
設計する方法が開示されている（図２参照）。

【００１７】

【発明が解決しようとする課題】このような設計方法に
よると、最適の設計は可能であるが、出力電力が1.3Wで
あり、効率が49%程度であるので、この設計方式はディ
ジタル通信方式の増幅器を設計することにのみ適用され
ることができる。

【００１８】また、この設計方式によると、測定が複雑
し測定の長時間が所要され設計費用が増大される。

【００１９】本発明の目的はディジタル通信方式および
アナログ通信方式から兼用されることができるマイクロ
ウェーブ特性のガリウム砒素の電力増幅器を提供するこ
とにある。

【００２０】

【課題を解決するための手段】前記目的を達成するため
に、本発明の電力増幅器は第１及び第２電力FETと、前
記第１電力FETのゲートに連結され、入力電力信号を受
け入れるための入力端子をもっており、そしてアナログ
動作モードであるか、またはディジタル動作モードであ
るかにより調節された第１ゲートバイアス電圧を前記第
１電力FETに印加する入力端と、前記第１電力FETのドレ
インと前記第２電力FETのゲートに連結され、第１ドレ
インバイアス電圧を前記第１電力FETに印加し、そして
前記アナログ動作モードであるか、または前記ディジタ
ル動作モードであるかにより調節された第２ゲートバイ
アス電圧を前記第２電力FETに印加する中間端と、前記
第２電力FETのドレインに連結され、前記入力電力信号
の増幅信号を出力するための出力端子をもっており、そ
して第２電力ＦＥＴ(20)から出力端子(OUTPUT)をみる
時、インピーダンスが主な周波数（835.5MHz）からは整
合され２次高調波（1670MHz）および３次高調波（2520M
Hz）に対しては２Ω以下《にされる》出力端を包含す
る。

【００２１】

【実施例】次には、本発明による電力増幅器に対して図
面を参照しながら説明する。

【００２２】図３は、本発明による電力増幅器の構成を
示している回路図である。

【００２３】図３から、参照番号10および20は電力FET
をそれぞれ示しており、30,40および50はそれぞれチュ
ーナ回路の入力端、中間端および出力端をそれぞれ示し
ている。

【００２４】参照番号R1〜R7は抵抗をそれぞれ示してお
り、C１〜C12はキャパシターをそれぞれ示しており、L1
〜L10は、マイクロストリップをそれぞれ示している。

【００２５】本発明の電力増幅器を構成することにおけ
る、二つの電力FET（10,20）と二重L回路チューナを使
用して２段増幅器を構成する。

【００２６】続いて、50Ωの特性インピーダンスをもつ
マイクロストリップと可変キャパシターを利用して最大
出力電力が出力されるようにそれらを調整してから回路
網分析器によってチューナ回路の入力端（30）、中間端
（40）および出力端（50）のインピーダンスを824〜849
MHz帯域からそれぞれ測定される。

【００２７】測定結果を持って、マイクロウェーブシミ
ュレータを使用してチューナ回路の入力端（30）、中間
端（40）および出力端（50）をそれぞれ整合させる。

【００２８】チューナ回路の入力端（30）は、増幅器回
路の入力端子（INPUT）と第１電力FET（10）のゲート端
子との間に順に直列連結される抵抗R１とキャパシターC
1およびマイクロストリップL1と、キャパシターC1およ
びマイクロストリップR1との間にこれらを並列に連結さ
れるマイクロストリップL2と、このマイクロストリップL
2と接地との間に連結されるキャパシターC2と、このキ
ャパシターC2と第１電力FET（10）のゲートとの間にこ
れらと並列に連結される抵抗R2と、この第2抵抗R2と接
地との間に連結される抵抗R3と、この抵抗R3と接地との
間に抵抗R3と並列に連結されるキャパシターC3と、第1
電力FET（10）のゲート端子と第１ゲート電圧（VGG1）
との間に連結されるマイクロストリップL3と、第１ゲー
ト電圧（VGG1）と接地との間に連結されキャパシターC4
から構成される。

【００２９】このような構成を持つチューナ回路の入力
端（30）から、抵抗R1は安定性の確保のためのものであ
り、抵抗R2，R3はゲートバイアス分配のためものであ
り、キャパシターC1は直流を遮断するためのものであ
り、キャパシターC3，C4はバイパスのためのものであ
る。

【００３０】第１電力FET（10）の入力端との整合のた
め、それぞれ200μｍの線幅を持つマイクロストリップL
1,L2,L3とキャパシターC2が並列に連結される。

【００３１】増幅器回路の線形性を確保のため、第１電
力FET（10）のゲートバイアス電圧（VGG1）は回路の動
作モード（アナログモードとディジタルモード）とによ
り所定の信号処理器（図示されていない）によって調節
される。

【００３２】チューナ回路の中間端（40）は、第１電力
FET（10）のドレイン端子と第2電力FET（20）のゲート
端子との間に順に直列連結されるマイクロストリップL
4,L5とキャパシターC5およびマイクロストリップL6と、
第１電力FET（10）のドレインと第１ドレイン電圧（VDD
１）との間に連結されるマイクロストリップL7と、第１
ドレイン電圧（VDD１）との接地との間に連結されるキ
ャパシターC6と、マイクロストリップL4,L5との間に一
端が連結される他端は接地と連結されるキャパシターC7
と、マイクロストリップL6と第２電力FET（20）のゲー
トとの間にこれらと並列に連結される抵抗R4と、この抵
抗R４と接地との間に連結される抵抗R5と、この抵抗R5
と接地との間に抵抗R5と並列に連結されるキャパシター
C8と、第２電力FET（20）のゲート端子と第２ゲート電
圧（VGG2）との間に連結される抵抗R6と、第２ゲート電
圧（VGG2）と接地との間に連結されるキャパシターC9か
ら構成される。

【００３３】このような構成をもつチューナ回路の中間
端（40）から、抵抗R6は安定性の確保のためのものであ
り、抵抗R4，R5はゲートバイアス分配のためのものであ
る。

【００３４】キャパシターC5は直流を遮断するためのも
のであり、キャパシターC6，C8，C9はバイパスのための
ものである。

【００３５】第１電力FET（10）の出力端と第２電力FET
（20）の出力端との整合のため、それぞれ200μｍの線
幅をもつマイクロストリップL4,L5,L6,L7とキャパシタ
ーC7が並列に連結される。

【００３６】第１ドレインバイアス電圧（VDD1）は3.3V
であり、増幅器回路の線形性を確保のために、第２電力
FET（20）のゲートバイアス電圧（VGG2）は回路の動作
モードにより所定の信号処理器（図示されていない）に
よって調節される。

【００３７】チューナ回路の出力端（40）は、第２電力
FET（20）のドレイン端子と増幅器回路の出力端子（OUT
PUT）との間に順に直列連結されるマイクロストリップL
8,L9およびキャパシターC10と、第２電力FET（20）のド
レインと第２ドレイン電圧（VDD2）との間に連結される
マイクロストリップL10と、第２ドレイン電圧（VDD2）
との接地との間に連結されるキャパシターC11と、キャ
パシターC11と並列に第２ドレイン電圧（VDD2）と連結
される抵抗R7と、抵抗R7との接地との間に連結されるキ
ャパシターC12と、マイクロストリップL8,L9との間に一
端が連結され他端は接地との連結されるキャパシターC1
3と、増幅器回路の出力端（OUTPUT）と接地との間に連
結されるキャパシターC14から構成される。

【００３８】このような構成をもっているチューナ回路
の出力端（50）から、第２ドレインバイアス電圧（VDD
2）は3.3Vであり、抵抗R7とこれに並列に連結されたキ
ャパシターC11は安定性の確保のためのものであり、キ
ャパシターC10は直流を遮断するためのものであり、キ
ャパシターC12はバイパスのためのものである。

【００３９】また、チューナ回路の出力端（50）の設計
においては、図４に図示のように、線形性を確保しなが
ら高効率を得るようにマイクロストリップL8,L9とキャ
パシターC13,C14を使用して第２電力FETから出力端子を
みるインピーダンスが836.5MHzの主な周波数（M1）から
は整合されるようにし２次高調波（M2:1670MHz）と３次
高調波（M3:2510MHz）からは２Ω以下にされて第２FET
自体から高調波の発生を止める。

【００４０】＜望ましい例＞本実施例における望ましい
例によると、入力端（30）から、R1 = 10Ω,R2 = 160
Ω，C1 = 47〜53pF,C2 = 3pF,C3 =1000pF,C4 = 1000pF
であり、マイクロストリップL1,L2,L3はそれぞれ200μ
ｍの線幅をもっており、それぞれ12500μｍ，6500μ
ｍ，28000μｍの長さをもっている。

【００４１】中間端（40）からR4 =100Ω,C5= 47〜53p
F,C6 = 1000pF,C7 =11pF,C8 = 1000pF,C9 = 1000pFであ
り、マイクロストリップL4,L5,L6,L7はそれぞれ200μｍ
の線幅をもっており、そしてそれぞれ3500μｍ，1500μ
ｍ，6000μｍ，23000μｍの長さをもっている。

【００４２】出力端（50）から、C13= 8〜12pF,C14 = 4
〜6pFであり、マイクロストリップL8,L9はそれぞれ300
μｍの線幅をもっており、そしてそれぞれ1500μｍ以
下，5000μｍ以下の長さをもっている。

【００４３】マイクロストリップL8,L9がそれぞれ1500
μｍ以下，5000μｍ以下の長さに短く形成されるので、
本発明の増幅器回路は主な周波数（836,5MHz）に対して
は整合され、２次高調波（1670MHz）および３次高調波
（2510MHz）に対する低いインピーダンスをもつように
なる。

【００４４】本実施例によるチューナ回路の入力端（3
0）および中間端（40）からは200μｍ線幅のマイクロス
トリップと1005（1×0.5mm）チップの抵抗およびチップ
キャパシターを使用し、出力端（50）からは損失を減ら
すために300μｍの線幅のマイクロストリップを使用す
る。

【００４５】また、製作費用を減らすために、基板とし
てＦＲ４（エポキシ）基板を使用する。

【００４６】図５は本発明の望ましい実施例の周波数に
よる出力電力および電力負荷の効率特性を示しているも
のである。

【００４７】この電源電圧が、3.3V、入力電力が7dBm、
周波数帯域が824〜949MHzであるとき、315.5dBm±0.5dB
mの出力電力と58%±1の電力負荷効率が得ることによっ
て本実施例による電力増幅器が高出力，高効率の特性を
もっていることが分かる。

【００４８】図６は本発明の望ましい実施例の入力電力
による出力電力および高調波特性を示しているものであ
る。

【００４９】電源電圧が、3.3V、入力電力が7dBm、周波
数が836.5MHzであるとき、-50dBcの２次高調波、-505dB
cの３次高調波を得ることになることによって、本実施
例による電力増幅器は従来の技術に比べて優秀な高調波
特性をもっていることが分かる。

【００５０】図７は本発明の望ましい実施例の入力電力
による主な周波数の出力電力および変調波特性を示して
いるものである。

【００５１】

【発明の効果】本発明の実施例による電力増幅器は主な
周波数の出力電力が26dBmであるとき、-32dBcの３次変
調波、-45dBcの５次変調波を得ることによって、本実施
例による電力増幅器はCDMA方式等のディジタル方式にお
いても使用されることが分かる。

【図面の簡単な説明】

【図１】 従来の線形電力増幅器の回路図である。

【図２】 従来技術によるディジタル電力増幅器の設計
方法を説明するための図である。

【図３】 本発明の望ましい実施例によるアナログおよ
びディジタル兼用のガリウム砒素電力増幅器の回路図で
ある。

【図４】 図３の電力増幅器から出力端回路の周波数に
よるインピーダンス特性を示している図である。

【図５】 図３の電力増幅器の出力電力および電力負荷
効率の特性を示している図である。

【図６】 図３の電力増幅器の入力電力による出力電力
および高調波特性を示している図である。

【図７】 図３の電力増幅器の入力電力による主な出力
電力、３次変調波および５次変調波特性を示している図
である。

【符号の説明】

１０，２０ ＦＥＴ C1〜C14 キャパシター L1〜L10 マイクロストリップ R1〜R7 抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 亨戊 大韓民国大田直轄市儒城区新城洞ハヌル アパート109−501 (56)参考文献 特開 平５−343935（ＪＰ，Ａ) 特開 平５−48348（ＪＰ，Ａ) 特開 平５−110348（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１及び第２電力ＦＥＴ（１０，２０）
   と、 前記第１電力ＦＥＴ（１０）のゲートに連結され、入力
   電力信号を受け入れるための入力端子（ＩＮＰＵＴ）を
   もっており、そしてアナログ動作モードであるか、また
   はディジタル動作モードであるかにより調節された第１
   ゲートバイアス電圧（ＶＧＧＩ）を前記第１電力ＦＥＴ
   （１０）に印加する入力端（３０）と、 前記第１電力ＦＥＴ（１０）のドレインと前記第２電力
   ＦＥＴ（２０）のゲートに連結され、第１ドレインバイ
   アス電圧（ＶＤＤＩ）を前記第１電力ＦＥＴ（１０）に
   印加し、そして前記アナログ動作モードであるか、また
   は前記ディジタル動作モードであるかにより調節された
   第２ゲートバイアス電圧（ＶＧＧ２）を前記第２電力Ｆ
   ＥＴ（２０）に印加する中間端（４０）と、 前記第２電力ＦＥＴ（２０）のドレインに連結され、前
   記入力電力信号の増幅信号を出力するための出力端子
   （ＯＵＴＰＵＴ）をもっており、そして第２電力ＦＥＴ
   （２０）から出力端子（ＯＵＴＰＵＴ）をみる時、イン
   ピーダンスが主な周波数からは整合され、２次高調波お
   よび３次高調波に対しては２Ω以下にされる出力端（５
   ０）を包含し、 前記出力端（５０）は前記第２電力ＦＥＴ（２０）の前
   記ドレインと前記出力端子（０ＵＴＰＵＴ）との間に順
   に直列連結される第１および第２マイクロストリップ
   （Ｌ８，Ｌ９）と第１キャパシター（Ｃ１０）と、 前記第２電力ＦＥＴ（２０）の前記ドレインと第２ドレ
   イン電圧（ＶＤＤ２）の端子との間に連結される第３マ
   イクロストリップ（Ｌ１０）と、 前記第２ドレイン電圧（ＶＤＤ２）の端子と接地との間
   に連結される第２キャパシター（Ｃ１１）と、 前記第２キャパシター（Ｃ１１）と並列に前記第２ドレ
   イン電圧（ＶＤＤ２）の端子と連結される抵抗（Ｒ７）
   と、 前記抵抗（Ｒ７）と前記接地との間に連結される第３キ
   ャパシター（Ｃ１２）と、前記第１および第２マイクロ
   ストリップ（Ｌ８，Ｌ９）との間に一端が連結され他端
   は前記接地と連結される第４キャパシター（Ｃ１３）
   と、 上記出力端子（ＯＵＴＰＵＴ）と前記接地との間に連結
   される第５キャパシタ ー（Ｃ１４）を包含し、 前記第４および５キャパシター（Ｃ１３，Ｃ１４）はそ
   れぞれ８〜１２ｐＦ，４から６ｐＦの容量をもってお
   り、 前記第１および第２マイクロストリップ（Ｌ８，Ｌ９）
   はそれぞれ３００μｍの線幅をもっており、そしてそれ
   ぞれ１５００μｍ以下の長さをもつことを特徴とする、 アナログおよびディジタル携帯用の電話機兼用の電力増
   幅器。
2. 【請求項２】 基板としてＦＲ _４ （エポキシ）基板が使
   用され、電源電圧は少なくとも３．３Ｖを超過しないこ
   とを特徴とする請求項１記載のアナログおよびディジタ
   ル携帯用の電話機兼用の電力増幅器。