JP2853483B2 - 化合物半導体マイクロ波用モノリシックｉｃ増幅回路 - Google Patents
化合物半導体マイクロ波用モノリシックｉｃ増幅回路Info
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- JP2853483B2 JP2853483B2 JP28971092A JP28971092A JP2853483B2 JP 2853483 B2 JP2853483 B2 JP 2853483B2 JP 28971092 A JP28971092 A JP 28971092A JP 28971092 A JP28971092 A JP 28971092A JP 2853483 B2 JP2853483 B2 JP 2853483B2
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体マイクロ波
用モノリシックＩＣ増幅回路に関し、特に高効率増幅を
行なう際の直流ゲートバイアス回路に関する。
用モノリシックＩＣ増幅回路に関し、特に高効率増幅を
行なう際の直流ゲートバイアス回路に関する。
【０００２】
【従来の技術】従来この種の回路の代表的なＧａＡｓの
マイクロ波用モノリシックＩＣ（以下ＭＭＩＣと略す）
増幅回路は、図６に示す等価回路図のように、それぞれ
電界効果トランジスタＪ１，Ｊ２のゲートに直流バイア
ス電圧ＶＧ１，ＶＧ２を与える直流バイアス分圧抵抗と
して接地側抵抗Ｒ２，Ｒ６ゲート電源側抵抗Ｒ４，Ｒ８
が接続されていた。
マイクロ波用モノリシックＩＣ（以下ＭＭＩＣと略す）
増幅回路は、図６に示す等価回路図のように、それぞれ
電界効果トランジスタＪ１，Ｊ２のゲートに直流バイア
ス電圧ＶＧ１，ＶＧ２を与える直流バイアス分圧抵抗と
して接地側抵抗Ｒ２，Ｒ６ゲート電源側抵抗Ｒ４，Ｒ８
が接続されていた。
【０００３】これらの抵抗は半絶縁性のＧａＡｓ基板内
にイオン注入抵抗により形成され分圧比は常に固定され
ている。例えば接地側抵抗Ｒ４＝３ＫΩ，Ｒ２＝２Ｋ
Ω，ゲート電圧ＶＧ＝−５ＶであればトランジスタＪ１
のゲートバイアス電圧ＶＧ１は−２Ｖに固定される。
にイオン注入抵抗により形成され分圧比は常に固定され
ている。例えば接地側抵抗Ｒ４＝３ＫΩ，Ｒ２＝２Ｋ
Ω，ゲート電圧ＶＧ＝−５ＶであればトランジスタＪ１
のゲートバイアス電圧ＶＧ１は−２Ｖに固定される。
【０００４】ところでゲートバイアスを与える方法とし
て、他に自己バイアス抵抗を挿入することにより電流帰
還をかける方法があるがこの抵抗での電力消費が無視で
きないので高効率動作を行なう際のゲートバイアス回路
としては不適当である。
て、他に自己バイアス抵抗を挿入することにより電流帰
還をかける方法があるがこの抵抗での電力消費が無視で
きないので高効率動作を行なう際のゲートバイアス回路
としては不適当である。
【０００５】
【発明が解決しようとする課題】この従来の化合物半導
体ＭＭＩＣ増幅回路では、電界効果トランジスタのピン
チオフ電圧のＶＲの製造上のバラツキ変動に伴ない、高
周波（ＲＦ）の入力電圧がオフの時に増幅回路電流いわ
ゆるアイドル電流Ｉｉｄが増減し、その結果ＲＦ小信号
時の電流も変動する。
体ＭＭＩＣ増幅回路では、電界効果トランジスタのピン
チオフ電圧のＶＲの製造上のバラツキ変動に伴ない、高
周波（ＲＦ）の入力電圧がオフの時に増幅回路電流いわ
ゆるアイドル電流Ｉｉｄが増減し、その結果ＲＦ小信号
時の電流も変動する。
【０００６】回路電流が減少すれば出力電力が不足し、
一方回路電流が増えれば効率が低下するという問題があ
った。
一方回路電流が増えれば効率が低下するという問題があ
った。
【０００７】本発明の目的は、回路電流に製造のバラツ
キ変動のない化合物半導体マイクロ波用モノリシックＩ
Ｃ増幅回路を提供することにある。
キ変動のない化合物半導体マイクロ波用モノリシックＩ
Ｃ増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の化合物半導体マ
イクロ波用モノリシックＩＣ増幅回路は、ゲートに直流
バイアス分圧抵抗からのバイアス電圧と入力端から高周
波信号を入力しソースが接地しドレインが負荷抵抗を介
してドレイン電源に接続する電界効果トランジスタを含
む化合物半導体マイクロ波用モノクシックＩＣ増幅回路
において、前記直流バイアス分圧抵抗の接地側抵抗が前
記電界効果トランジスタと同一化合物半導体基板内に形
成されたイオン注入抵抗体であり、かつゲート電源側の
抵抗が前記化合物半導体基板上のｎ層をリセス加工して
形成される活性層リセス抵抗体を有して構成されてい
る。
イクロ波用モノリシックＩＣ増幅回路は、ゲートに直流
バイアス分圧抵抗からのバイアス電圧と入力端から高周
波信号を入力しソースが接地しドレインが負荷抵抗を介
してドレイン電源に接続する電界効果トランジスタを含
む化合物半導体マイクロ波用モノクシックＩＣ増幅回路
において、前記直流バイアス分圧抵抗の接地側抵抗が前
記電界効果トランジスタと同一化合物半導体基板内に形
成されたイオン注入抵抗体であり、かつゲート電源側の
抵抗が前記化合物半導体基板上のｎ層をリセス加工して
形成される活性層リセス抵抗体を有して構成されてい
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の等価回路図である。
本実施例のＧａＡｓＭＭＩＣ増幅回路は、図６に示した
従来の増幅回路の直流バイアス分圧抵抗のゲート電源側
抵抗Ｒ４，Ｒ８を変動抵抗Ｒ１，Ｒ５に置換した点以外
は同様である。
る。図１は本発明の第１の実施例の等価回路図である。
本実施例のＧａＡｓＭＭＩＣ増幅回路は、図６に示した
従来の増幅回路の直流バイアス分圧抵抗のゲート電源側
抵抗Ｒ４，Ｒ８を変動抵抗Ｒ１，Ｒ５に置換した点以外
は同様である。
【００１０】ＲＦ信号増幅用の電界効果トランジスタＪ
１，Ｊ２のそれぞれのゲートＧ１，Ｇ２にはゲート電源
側抵抗Ｒ１，Ｒ５および接地側抵抗Ｒ２，Ｒ６との分圧
点が接続されている。
１，Ｊ２のそれぞれのゲートＧ１，Ｇ２にはゲート電源
側抵抗Ｒ１，Ｒ５および接地側抵抗Ｒ２，Ｒ６との分圧
点が接続されている。
【００１１】ここで接地側抵抗Ｒ２及びＲ６は、従来通
りＧａＡｓ基板にイオン注入法によって形成され、ウェ
ーハ面内で均一な固定抵抗値を有し、またゲート電源側
抵抗Ｒ１及びＲ５はトランジスタＪ１，Ｊ２の活性層と
同時にリセス工程で形成され、電界効果トランジスタの
主要特性であるピンチオフ電圧ＶＰの製造上のバラツキ
変動に対応した変動抵抗値を有する。
りＧａＡｓ基板にイオン注入法によって形成され、ウェ
ーハ面内で均一な固定抵抗値を有し、またゲート電源側
抵抗Ｒ１及びＲ５はトランジスタＪ１，Ｊ２の活性層と
同時にリセス工程で形成され、電界効果トランジスタの
主要特性であるピンチオフ電圧ＶＰの製造上のバラツキ
変動に対応した変動抵抗値を有する。
【００１２】つまりＶＰ値が負方向に大きくなる場合に
はゲート電源側の抵抗Ｒ１，Ｒ５の値は小さい方向に変
化しアイドル電流Ｉｉｄが変動しないようにゲート電圧
ＶＧ１，ＶＧ２を自動的に調整する。
はゲート電源側の抵抗Ｒ１，Ｒ５の値は小さい方向に変
化しアイドル電流Ｉｉｄが変動しないようにゲート電圧
ＶＧ１，ＶＧ２を自動的に調整する。
【００１３】次に図２（ａ）〜（ｅ）を用いてゲートバ
イアス抵抗を形成する製造工程を説明する。
イアス抵抗を形成する製造工程を説明する。
【００１４】図２（ａ）に示すように半絶縁性ＧａＡｓ
半導体基板１の全面にｎ層２及び高濃度ｎ層３をエピタ
キシャルによって形成する。次に図２（ｂ）に示すよう
に接地側の固定抵抗Ｒ２，Ｒ６を形成する領域ＡＦＲの
ｎ層２，高濃度ｎ層３を選択的に除去し、基板１表面の
レジストマスク７にイオン注入によって接地側抵抗とな
るイオン注入抵抗層６を形成する。
半導体基板１の全面にｎ層２及び高濃度ｎ層３をエピタ
キシャルによって形成する。次に図２（ｂ）に示すよう
に接地側の固定抵抗Ｒ２，Ｒ６を形成する領域ＡＦＲの
ｎ層２，高濃度ｎ層３を選択的に除去し、基板１表面の
レジストマスク７にイオン注入によって接地側抵抗とな
るイオン注入抵抗層６を形成する。
【００１５】次に図２（ｃ）に示すように電界効果トラ
ンジスタＪ１，Ｊ２およびゲート電源側変動抵抗Ｒ１，
Ｒ５を形成するために、レジストマスク７によってトラ
ンジスタ形成領域ＡＴおよび変動抵抗形成領域ＡＶＲに
対応する高濃度ｎ層３，ｎ層２のリセスエッチングを行
ない、所定の層厚ｄのｎ層２を残し活性層リセス抵抗８
を形成する。次に図２（ｄ）に示すようにゲートアルミ
電極４をトランジスタ領域ＡＴ上に形成する。
ンジスタＪ１，Ｊ２およびゲート電源側変動抵抗Ｒ１，
Ｒ５を形成するために、レジストマスク７によってトラ
ンジスタ形成領域ＡＴおよび変動抵抗形成領域ＡＶＲに
対応する高濃度ｎ層３，ｎ層２のリセスエッチングを行
ない、所定の層厚ｄのｎ層２を残し活性層リセス抵抗８
を形成する。次に図２（ｄ）に示すようにゲートアルミ
電極４をトランジスタ領域ＡＴ上に形成する。
【００１６】最後に図（ｅ）に示すように、ＡｕＧｅま
たはＡｕＮｉのオーミック電極をトランジスタＪ１，Ｊ
２および夫々の抵抗Ｒ１，Ｒ５，Ｒ２，Ｒ６の上面に形
成する。
たはＡｕＮｉのオーミック電極をトランジスタＪ１，Ｊ
２および夫々の抵抗Ｒ１，Ｒ５，Ｒ２，Ｒ６の上面に形
成する。
【００１７】今、初段トランジスタＪ１がピンチオフ電
圧ＶＰ＝−２．２Ｖ，ＩＤＳ＝３００ｍＡであり、ゲー
トバイアス抵抗Ｒ１＝３ＫΩ，Ｒ２＝２ＫΩでゲート電
流電圧ＶＧ＝−５．０Ｖとする。このときトランジスタ
Ｊ１のゲート電圧ＶＧ１は−２．０であり、アイドル電
流Ｉｉｄは３０ｍＡ程度にセットされる。
圧ＶＰ＝−２．２Ｖ，ＩＤＳ＝３００ｍＡであり、ゲー
トバイアス抵抗Ｒ１＝３ＫΩ，Ｒ２＝２ＫΩでゲート電
流電圧ＶＧ＝−５．０Ｖとする。このときトランジスタ
Ｊ１のゲート電圧ＶＧ１は−２．０であり、アイドル電
流Ｉｉｄは３０ｍＡ程度にセットされる。
【００１８】ところでウェハー面内の製造上の特性バラ
ツキ等により初段トランジスタＪ１がＶＰ＝２４Ｖ，Ｉ
ＤＳ＝３３０ｍＡ程度になったとする。このとき接地側
抵抗Ｒ２は２ＫΩで固定されたままだが、電源側抵抗Ｒ
１は３ＫΩが２．７ＫΩ程度に１０％減少し、トランジ
スタＪ１のゲート電圧ＶＧ１は−２．１３Ｖとなってア
イドル電流Ｉｉｄは初期値の３０ｍＡに自動的に補償さ
れて保たれる。
ツキ等により初段トランジスタＪ１がＶＰ＝２４Ｖ，Ｉ
ＤＳ＝３３０ｍＡ程度になったとする。このとき接地側
抵抗Ｒ２は２ＫΩで固定されたままだが、電源側抵抗Ｒ
１は３ＫΩが２．７ＫΩ程度に１０％減少し、トランジ
スタＪ１のゲート電圧ＶＧ１は−２．１３Ｖとなってア
イドル電流Ｉｉｄは初期値の３０ｍＡに自動的に補償さ
れて保たれる。
【００１９】図３はトランジスタの特性と電源側抵抗値
の関係を示す図である。トランジスタ製造上の活性層の
層厚ｄによりＶＰの絶対値が大きくなると抵抗値も低く
なり回路電流が補償される。
の関係を示す図である。トランジスタ製造上の活性層の
層厚ｄによりＶＰの絶対値が大きくなると抵抗値も低く
なり回路電流が補償される。
【００２０】図４は本実施例の効果を説明するための入
出力電力と回路電流特性図である。実線が本発明の回路
電流ＩＤＤであり、破線は比較のために示す図の従来の
回路電流ＩＤＳである。図でわかるように小信号時（い
わゆる線形領域）での回路電流抑制効果が著しい。
出力電力と回路電流特性図である。実線が本発明の回路
電流ＩＤＤであり、破線は比較のために示す図の従来の
回路電流ＩＤＳである。図でわかるように小信号時（い
わゆる線形領域）での回路電流抑制効果が著しい。
【００２１】図５は本発明の第２の実施例の回路図であ
る。Ｒ１，Ｒ３，Ｒ５，Ｒ７がＶＰ変動に伴なって抵抗
値が増減する抵抗、一方Ｒ２，Ｒ４，Ｒ６，Ｒ８はイオ
ン注入により形成された固定抵抗である。
る。Ｒ１，Ｒ３，Ｒ５，Ｒ７がＶＰ変動に伴なって抵抗
値が増減する抵抗、一方Ｒ２，Ｒ４，Ｒ６，Ｒ８はイオ
ン注入により形成された固定抵抗である。
【００２２】Ｒ１：Ｒ２：Ｒ３：Ｒ４あるいはＲ５：Ｒ
６：Ｒ７：Ｒ８の抵抗比を所定の値に設定することよっ
て、第１の実施例よりも高精度にゲート電圧ＶＧ１，Ｖ
Ｇ２をコントロールできる利点がある。
６：Ｒ７：Ｒ８の抵抗比を所定の値に設定することよっ
て、第１の実施例よりも高精度にゲート電圧ＶＧ１，Ｖ
Ｇ２をコントロールできる利点がある。
【００２３】
【発明の効果】以上説明した様に本発明は、化合物半導
体の製造工程においてトランジスタ特性のＶＰ変動に伴
ない抵抗値が対応して変動する活性層リセス抵抗を有す
るゲートバイアス回路を備えているので、ＶＰの製造変
動に対して増幅回路のアイドル電流を補償して一定に保
つ効果がある。
体の製造工程においてトランジスタ特性のＶＰ変動に伴
ない抵抗値が対応して変動する活性層リセス抵抗を有す
るゲートバイアス回路を備えているので、ＶＰの製造変
動に対して増幅回路のアイドル電流を補償して一定に保
つ効果がある。
【図１】本発明の第１の実施例の等価回路図である。
【図２】（ａ）〜（ｅ）は第１の実施例のゲートバイア
ス抵抗の製造方法を説明するために工程順に示す半導体
チップの断面図である。
ス抵抗の製造方法を説明するために工程順に示す半導体
チップの断面図である。
【図３】第１の実施例の効果を説明するために示すトラ
ンジィスタのＶＰと抵抗値の関係の特性図である。
ンジィスタのＶＰと抵抗値の関係の特性図である。
【図４】本実施例の効果を説明するための特性図であ
る。
る。
【図５】本発明の第２の実施例の等価回路図である。
【図６】従来の化合物半導体ＭＭＩＣ増幅器の一例の等
価回路図である。
価回路図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ層 ３ 高濃度ｎ層 ４ ゲート電極 ５ オーミック電極 ６ イオン注入抵抗層 ７ レジストマスク ８ 活性層リセス抵抗 Ｊ１，Ｊ２ 信号増幅用電界効果トランジスタ ＡＦＲ 固定抵抗形成領域 ＡＴ トランジスタ形成領域 ＡＶＲ 可変抵抗形成領域 Ｒ２，Ｒ４，Ｒ６，Ｒ８ 固定抵抗 Ｒ１，Ｒ３，Ｒ５，Ｒ７ 変動抵抗 Ｐｉ 入力信号電力 ＰＯ 出力信号電力 ＶＤ トルイン電圧 ＶＧ ゲート電圧
Claims (2)
- 【請求項１】 ゲートに直流バイアス分圧抵抗からのバ
イアス電圧と入力端から高周波信号を入力しソースが接
地しドレインが負荷抵抗を介してドレイン電源に接続す
る電界効果トランジスタを含む化合物半導体マイクロ波
用モノクシックＩＣ増幅回路において、前記直流バイア
ス分圧抵抗の接地側抵抗が前記電界効果トランジスタと
同一化合物半導体基板内に形成されたイオン注入抵抗体
であり、かつゲート電源側の抵抗が前記化合物半導体基
板上のｎ層をリセス加工して形成される活性層リセス抵
抗体であることを特徴とする化合物半導体マイクロ波用
モノリシックＩＣ増幅回路。 - 【請求項２】 前記直流バイアス分圧抵抗の接地側およ
びゲート電源側抵抗がそれぞれ前記電界効果トランジス
タのイオン注入工程時に形成される半導体基板内のイオ
ン注入抵抗と、前記半導体基板上のｎ層をリセス加工し
て形成される活性層リセス抵抗体であることを特徴とす
る化合物半導体マイクロ波用モノリシックＩＣ増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28971092A JP2853483B2 (ja) | 1992-10-28 | 1992-10-28 | 化合物半導体マイクロ波用モノリシックｉｃ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28971092A JP2853483B2 (ja) | 1992-10-28 | 1992-10-28 | 化合物半導体マイクロ波用モノリシックｉｃ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140852A JPH06140852A (ja) | 1994-05-20 |
| JP2853483B2 true JP2853483B2 (ja) | 1999-02-03 |
Family
ID=17746751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28971092A Expired - Lifetime JP2853483B2 (ja) | 1992-10-28 | 1992-10-28 | 化合物半導体マイクロ波用モノリシックｉｃ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853483B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10322144A (ja) * | 1997-05-16 | 1998-12-04 | Matsushita Electric Ind Co Ltd | 電力増幅器及びその調整方法 |
-
1992
- 1992-10-28 JP JP28971092A patent/JP2853483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140852A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |