JPH04209501A - 半導体装置用基板 - Google Patents
半導体装置用基板Info
- Publication number
- JPH04209501A JPH04209501A JP2400350A JP40035090A JPH04209501A JP H04209501 A JPH04209501 A JP H04209501A JP 2400350 A JP2400350 A JP 2400350A JP 40035090 A JP40035090 A JP 40035090A JP H04209501 A JPH04209501 A JP H04209501A
- Authority
- JP
- Japan
- Prior art keywords
- films
- resistive
- resistance
- film
- strip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 238000009966 trimming Methods 0.000 abstract description 20
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】本発明は、トリミングによる抵抗
値調整が可能な抵抗膜を有する半導体装置用基板に係り
、特に、前記抵抗膜を改良した技術に関する。 ［０００２］
値調整が可能な抵抗膜を有する半導体装置用基板に係り
、特に、前記抵抗膜を改良した技術に関する。 ［０００２］
【従来の技術】従来の半導体装置用基板を図５及び図６
に基づいて説明する。図には、混成ＩＣ回路基板に形成
する印刷抵抗部分を例示している。図中、１はアルミナ
基板、２Ａ、２Ｂは一対の帯状導体膜、３は抵抗膜、４
は保護膜、５はトリミング跡を指している。なお、これ
らの図には、既にトリミングが施された状態を示してい
る。 ［０００３］一対の帯状導体膜２Ａ、２Ｂは、基板１の
表面において所定間隔離れて平行に設けられている。抵
抗膜３は、印刷形成される厚膜抵抗であって、平面視は
ぼ正方形状に形成されており、かつその−辺が一方の帯
状導体膜２Ａに、前記辺と対向する一辺が他方の帯状導
体膜２Ｂにそれぞれ接合されている。保護膜４は、オー
バーコートガラスであって、一対の帯状導体膜２Ａ、２
Ｂ及び抵抗膜３上に被覆形成されている。 ［０００４］そして、回倒では、抵抗膜３に２字形のト
リミング跡５が形成されている。つまり、レーザトリミ
ング法によって抵抗膜３の抵抗値が調整されている。 ［０００５］このような従来構成において、抵抗膜３の
厚みをｔ、幅をＷ、長さを１、抵抗率をρとすると、抵
抗値Ｒは、ρ・ （１／ （ｗ−ｔ））で求められる。 ［０００６］
に基づいて説明する。図には、混成ＩＣ回路基板に形成
する印刷抵抗部分を例示している。図中、１はアルミナ
基板、２Ａ、２Ｂは一対の帯状導体膜、３は抵抗膜、４
は保護膜、５はトリミング跡を指している。なお、これ
らの図には、既にトリミングが施された状態を示してい
る。 ［０００３］一対の帯状導体膜２Ａ、２Ｂは、基板１の
表面において所定間隔離れて平行に設けられている。抵
抗膜３は、印刷形成される厚膜抵抗であって、平面視は
ぼ正方形状に形成されており、かつその−辺が一方の帯
状導体膜２Ａに、前記辺と対向する一辺が他方の帯状導
体膜２Ｂにそれぞれ接合されている。保護膜４は、オー
バーコートガラスであって、一対の帯状導体膜２Ａ、２
Ｂ及び抵抗膜３上に被覆形成されている。 ［０００４］そして、回倒では、抵抗膜３に２字形のト
リミング跡５が形成されている。つまり、レーザトリミ
ング法によって抵抗膜３の抵抗値が調整されている。 ［０００５］このような従来構成において、抵抗膜３の
厚みをｔ、幅をＷ、長さを１、抵抗率をρとすると、抵
抗値Ｒは、ρ・ （１／ （ｗ−ｔ））で求められる。 ［０００６］
【発明が解決しようとする課題】周知のように、レーザ
トリミング法では、抵抗膜３だけでなくそれを保護する
ための保護膜４をも除去するため、トリミングを施すと
、抵抗膜３が外部雰囲気にさらされることになる。通常
、トリミングを施した後は、トリミング跡５から露出す
る抵抗膜３に再度、保護膜を被覆するといったことを全
く行っていない。 ［０００７］このため、トリミング跡５から露出する抵
抗膜３が外部雰囲気に含まれる湿気を経時的に吸収して
、抵抗値が狂う結果となる。 ［０００８］
トリミング法では、抵抗膜３だけでなくそれを保護する
ための保護膜４をも除去するため、トリミングを施すと
、抵抗膜３が外部雰囲気にさらされることになる。通常
、トリミングを施した後は、トリミング跡５から露出す
る抵抗膜３に再度、保護膜を被覆するといったことを全
く行っていない。 ［０００７］このため、トリミング跡５から露出する抵
抗膜３が外部雰囲気に含まれる湿気を経時的に吸収して
、抵抗値が狂う結果となる。 ［０００８］
【課題を解決するための手段】本発明は、以上のような
事情に鑑みて創案されたもので、トリミングによる抵抗
値の調整後において、外的要因による経時的な抵抗値の
狂いを防止することを目的としている。 ［０００９］このような目的を達成するために、本発明
は、次のような構成をとる。 （００１０１本発明の半導体装置用基板は、所定間隔離
れて平行に設けられた一対の帯状導体膜と、前記帯状導
体膜の長手方向に向けて互いに所定間隔離れて並列に設
けられ、かつ、一端が一方の帯状導体膜に他端が他方の
帯状導体膜にそれぞれ接合された複数の抵抗膜と、この
抵抗膜と前記帯状導体膜とを被覆する保護膜と、を具備
していることに特徴を有する。 ［００１１］
事情に鑑みて創案されたもので、トリミングによる抵抗
値の調整後において、外的要因による経時的な抵抗値の
狂いを防止することを目的としている。 ［０００９］このような目的を達成するために、本発明
は、次のような構成をとる。 （００１０１本発明の半導体装置用基板は、所定間隔離
れて平行に設けられた一対の帯状導体膜と、前記帯状導
体膜の長手方向に向けて互いに所定間隔離れて並列に設
けられ、かつ、一端が一方の帯状導体膜に他端が他方の
帯状導体膜にそれぞれ接合された複数の抵抗膜と、この
抵抗膜と前記帯状導体膜とを被覆する保護膜と、を具備
していることに特徴を有する。 ［００１１］
【作用】複数の抵抗膜を複数個に分割して、一対の帯状
導体膜に並列に接続しているから、抵抗膜を一つずつト
Ｊミングして切断することにより抵抗値を調整できるよ
うになる。このように抵抗膜を一つずつトリミングして
切断すれば、切断した抵抗膜を覆う保護膜についても除
去されるけれども、池の切断していない抵抗膜について
はそれを覆う保護膜が除去されずに残るので、抵抗とな
りえる抵抗膜が外部雰囲気の湿気を吸収することがない
。 ［００１２］また、抵抗膜の切断数によって抵抗値が変
わるため、抵抗値の調整が簡単に行えるようになる。 ［００１３］
導体膜に並列に接続しているから、抵抗膜を一つずつト
Ｊミングして切断することにより抵抗値を調整できるよ
うになる。このように抵抗膜を一つずつトリミングして
切断すれば、切断した抵抗膜を覆う保護膜についても除
去されるけれども、池の切断していない抵抗膜について
はそれを覆う保護膜が除去されずに残るので、抵抗とな
りえる抵抗膜が外部雰囲気の湿気を吸収することがない
。 ［００１２］また、抵抗膜の切断数によって抵抗値が変
わるため、抵抗値の調整が簡単に行えるようになる。 ［００１３］
【実施例】図１及び図２に本発明の一実施例を示してい
る。図には、混成ＩＣ回路基板に形成する印刷抵抗部分
を例示している。図中、１はアルミナなどの基板、２Ａ
、２Ｂは一対の帯状導体膜、３Ａ〜３Ｎは帯状の抵抗膜
、４は保護膜、５はトリミング跡を指している。なお、
これらの図には、既にトリミングが施された状態を示し
ている。 ［００１４］本実施例において従来例と異なる構成は、
従来−つであった抵抗膜を複数の帯状の抵抗膜３Ａ〜３
Ｎに分割し、これら複数の抵抗膜３Ａ〜３Ｎを一対の帯
状導体膜２Ａ、２Ｂに並列に接続したことである。 ［００１５１つまり、複数の抵抗膜３Ａ〜３Ｎは、一対
の帯状導体膜２Ａ、２Ｂの間でかつその長平方向に沿っ
て互いに平行に所定間隔離されて配列されており、それ
らの各一端は一方の帯状導体膜２Ａに、また、各他端は
他方の帯状導体膜２Ｂにそれぞれ重ねられて接合されて
いる。そして、隣り合う抵抗膜３Ａ〜３Ｎの間には保護
膜４が介入しており、各抵抗膜３Ａ〜３Ｎの表面及び側
面が個別に保護膜４でもって覆われている。 ［００１６］本実施例において抵抗値を調整する場合、
抵抗膜３Ａ〜３Ｎのうち所望の数についてトリミングに
よって切断すればよい。但し、切断に際しては、必ず、
対象となる抵抗膜のみを切断するようにして、それの隣
りの抵抗膜については保護膜４で覆ったままの状態とし
ておく。そして、複数の抵抗膜を切断する場合には、例
えば図の右側からとか左側からとか端に位置するものか
ら順に切断すれば、トリミング操作が簡単になる。 ［００１７１本実施例構成において、抵抗膜３Ａ〜３Ｎ
個々の厚みをｔ、幅をＷ、長さを１、抵抗率をρ、抵抗
膜３Ａ〜３Ｎの数をｎとすると、抵抗膜３Ａ〜３Ｎ個々
の抵抗値Ｒ１〜Ｒ０は、ρ・ （ｌ／（〜・／ｎ）
・ｔ）により求められる。そして、全体の抵抗Ｒは、切
断しない残りの抵抗膜の数によって求まる。 ［００１８］ 二こで、仮に、抵抗膜３Ａ〜３Ｎを１０
本とした場合、１本の抵抗膜を切断したとき１０％の抵
抗値のアップとなり、２０本とした場合、１本の抵抗膜
を切断したとき５％の抵抗値のアップとなり、本数設定
によって、適宜、小刻みな抵抗値調整が可能となる。 ［００１９］ところで、上記実施例では、抵抗膜３Ａ〜
３Ｎの幅（〜・を均等にしているが、本発明はそれのみ
に限定されず、例えば抵抗膜の幅Ｗを大小別々に設定し
ておくことも可能である。例えば、図３及び図４に示す
ように、幅広な抵抗膜３Ｅと、複数の幅狭な抵抗膜３Ａ
〜３Ｄとを組み合わせたり、あるいは図示しないが、幅
が所定の比率で段階的に幅狭となる複数の抵抗膜を組み
合わせたりと、抵抗膜３Ａ〜３Ｎ個々の幅や厚みについ
ては均等とする必要はない。このうち、幅が所定の比率
で幅狭となる複数の抵抗膜を組み合わせたものの場合、
まず、幅広な抵抗膜をトリミングして荒い調整を行って
おき、最後に幅狭な抵抗膜をトリミングして微調整を行
うといったことができ、高精度な抵抗値調整が可能とな
る。 ［００２０１なお、上記実施例では混成ＩＣ回路基板の
印刷抵抗とした例を挙げているが、本発明はそれのみに
限定されず、例えば、抵抗チップとしても実施できる。 ［００２１１ 【発明の効果］本発明では、複数の抵抗膜の組み合わせ
としていて、各抵抗膜を他の抵抗膜とは分離して保護膜
て覆った構成なので、トリミングによって対象となる抵
抗膜を切断しても他の抵抗膜が露出せずに済む。したが
って、残りの抵抗膜が外部雰囲気の湿気を吸収すること
がなくて当該抵抗膜の品質が長期にわたって安定化し、
抵抗値が不変となる。このため、トリミングした後に絶
縁コーティングを施すといった無駄をなくせる。
る。図には、混成ＩＣ回路基板に形成する印刷抵抗部分
を例示している。図中、１はアルミナなどの基板、２Ａ
、２Ｂは一対の帯状導体膜、３Ａ〜３Ｎは帯状の抵抗膜
、４は保護膜、５はトリミング跡を指している。なお、
これらの図には、既にトリミングが施された状態を示し
ている。 ［００１４］本実施例において従来例と異なる構成は、
従来−つであった抵抗膜を複数の帯状の抵抗膜３Ａ〜３
Ｎに分割し、これら複数の抵抗膜３Ａ〜３Ｎを一対の帯
状導体膜２Ａ、２Ｂに並列に接続したことである。 ［００１５１つまり、複数の抵抗膜３Ａ〜３Ｎは、一対
の帯状導体膜２Ａ、２Ｂの間でかつその長平方向に沿っ
て互いに平行に所定間隔離されて配列されており、それ
らの各一端は一方の帯状導体膜２Ａに、また、各他端は
他方の帯状導体膜２Ｂにそれぞれ重ねられて接合されて
いる。そして、隣り合う抵抗膜３Ａ〜３Ｎの間には保護
膜４が介入しており、各抵抗膜３Ａ〜３Ｎの表面及び側
面が個別に保護膜４でもって覆われている。 ［００１６］本実施例において抵抗値を調整する場合、
抵抗膜３Ａ〜３Ｎのうち所望の数についてトリミングに
よって切断すればよい。但し、切断に際しては、必ず、
対象となる抵抗膜のみを切断するようにして、それの隣
りの抵抗膜については保護膜４で覆ったままの状態とし
ておく。そして、複数の抵抗膜を切断する場合には、例
えば図の右側からとか左側からとか端に位置するものか
ら順に切断すれば、トリミング操作が簡単になる。 ［００１７１本実施例構成において、抵抗膜３Ａ〜３Ｎ
個々の厚みをｔ、幅をＷ、長さを１、抵抗率をρ、抵抗
膜３Ａ〜３Ｎの数をｎとすると、抵抗膜３Ａ〜３Ｎ個々
の抵抗値Ｒ１〜Ｒ０は、ρ・ （ｌ／（〜・／ｎ）
・ｔ）により求められる。そして、全体の抵抗Ｒは、切
断しない残りの抵抗膜の数によって求まる。 ［００１８］ 二こで、仮に、抵抗膜３Ａ〜３Ｎを１０
本とした場合、１本の抵抗膜を切断したとき１０％の抵
抗値のアップとなり、２０本とした場合、１本の抵抗膜
を切断したとき５％の抵抗値のアップとなり、本数設定
によって、適宜、小刻みな抵抗値調整が可能となる。 ［００１９］ところで、上記実施例では、抵抗膜３Ａ〜
３Ｎの幅（〜・を均等にしているが、本発明はそれのみ
に限定されず、例えば抵抗膜の幅Ｗを大小別々に設定し
ておくことも可能である。例えば、図３及び図４に示す
ように、幅広な抵抗膜３Ｅと、複数の幅狭な抵抗膜３Ａ
〜３Ｄとを組み合わせたり、あるいは図示しないが、幅
が所定の比率で段階的に幅狭となる複数の抵抗膜を組み
合わせたりと、抵抗膜３Ａ〜３Ｎ個々の幅や厚みについ
ては均等とする必要はない。このうち、幅が所定の比率
で幅狭となる複数の抵抗膜を組み合わせたものの場合、
まず、幅広な抵抗膜をトリミングして荒い調整を行って
おき、最後に幅狭な抵抗膜をトリミングして微調整を行
うといったことができ、高精度な抵抗値調整が可能とな
る。 ［００２０１なお、上記実施例では混成ＩＣ回路基板の
印刷抵抗とした例を挙げているが、本発明はそれのみに
限定されず、例えば、抵抗チップとしても実施できる。 ［００２１１ 【発明の効果］本発明では、複数の抵抗膜の組み合わせ
としていて、各抵抗膜を他の抵抗膜とは分離して保護膜
て覆った構成なので、トリミングによって対象となる抵
抗膜を切断しても他の抵抗膜が露出せずに済む。したが
って、残りの抵抗膜が外部雰囲気の湿気を吸収すること
がなくて当該抵抗膜の品質が長期にわたって安定化し、
抵抗値が不変となる。このため、トリミングした後に絶
縁コーティングを施すといった無駄をなくせる。
【図１】本発明の一実施例に係る抵抗チップの平面図で
ある。
ある。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明の他の実施例に係る抵抗チップの平面図
である。
である。
【図４】図３のＹ−Ｙ線断面図である。
【図５】従来例に係る抵抗チップの平面図である。
【図６】図５のＺ−Ｘ線断面図である。
１ 基板
２Ａ、２Ｂ 帯状導体膜
３Ａ〜３Ｎ 抵抗膜
４ 保護膜
５ トリミング跡
【図５】
Claims (1)
- 【請求項１】所定間隔離れて平行に設けられた一対の帯
状導体膜と、前記帯状導体膜の長手方向に向けて互いに
所定間隔離れて並列に設けられ、かつ、一端が一方の帯
状導体膜に他端が他方の帯状導体膜にそれぞれ接合され
た複数の抵抗膜と、この抵抗膜と前記帯状導体膜とを被
覆する保護膜と、を具備していることを特徴とする半導
体装置用基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400350A JPH04209501A (ja) | 1990-12-04 | 1990-12-04 | 半導体装置用基板 |
| US07/799,247 US5530270A (en) | 1990-12-04 | 1991-11-27 | Substrate for semiconductr device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400350A JPH04209501A (ja) | 1990-12-04 | 1990-12-04 | 半導体装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209501A true JPH04209501A (ja) | 1992-07-30 |
Family
ID=18510269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400350A Pending JPH04209501A (ja) | 1990-12-04 | 1990-12-04 | 半導体装置用基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530270A (ja) |
| JP (1) | JPH04209501A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289285A (ja) * | 1996-04-19 | 1997-11-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH10322144A (ja) * | 1997-05-16 | 1998-12-04 | Matsushita Electric Ind Co Ltd | 電力増幅器及びその調整方法 |
| TW429382B (en) * | 1998-11-06 | 2001-04-11 | Matsushita Electric Ind Co Ltd | Regulating resistor, semiconductor equipment and its production method |
| US7291646B2 (en) * | 1999-11-24 | 2007-11-06 | Wyeth | Ethers of O-desmethyl venlafaxine |
| DE10005565A1 (de) * | 2000-02-09 | 2001-08-16 | Bosch Gmbh Robert | Abgleichbare Widerstandsanordnung sowie deren Herstellverfahren und Abgleichverfahren |
| WO2003032547A2 (en) * | 2001-10-09 | 2003-04-17 | Infinera Corporation | Transmitter photonic integrated circuit |
| US6956277B1 (en) * | 2004-03-23 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode junction poly fuse |
| JP4428329B2 (ja) * | 2005-05-30 | 2010-03-10 | エプソンイメージングデバイス株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
-
1990
- 1990-12-04 JP JP2400350A patent/JPH04209501A/ja active Pending
-
1991
- 1991-11-27 US US07/799,247 patent/US5530270A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5530270A (en) | 1996-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4041440A (en) | Method of adjusting resistance of a thick-film thermistor | |
| US5015989A (en) | Film resistor with enhanced trimming characteristics | |
| JPH04209501A (ja) | 半導体装置用基板 | |
| US4841275A (en) | Thick-film integrated circuit device capable of being manufactured by means of easy-to-perform trimming operation | |
| CA1218125A (en) | Electrical film resistor | |
| US4312024A (en) | Fixed adjusted flat capacitor | |
| KR970009770B1 (ko) | 온도 측정용 서미스터 및 서미스터의 제조 방법 | |
| JPH10163013A (ja) | 抵抗体のトリミング方法 | |
| JP4504075B2 (ja) | 電子部品用集合基板及び電子部品の製造方法 | |
| JPS62174902A (ja) | 厚膜抵抗体のトリミング方法 | |
| JP2000030902A (ja) | チップ型抵抗器とその製造方法 | |
| US7105911B2 (en) | Multilayer electronic substrate, and the method of manufacturing multilayer electronic substrate | |
| JP2904853B2 (ja) | レーザトリミング保護部材 | |
| JPH01152701A (ja) | チップ型電子部品 | |
| KR0120334Y1 (ko) | 인쇄저항구조체 | |
| JPH0126521B2 (ja) | ||
| JPH04133302A (ja) | 抵抗体及びそのトリミング方法 | |
| JPH0256962A (ja) | 混成集積回路 | |
| JPS5680152A (en) | Thin-film type integrated circuit device | |
| JPS6074463A (ja) | 抵抗膜のトリミング方法 | |
| JPH0274007A (ja) | 厚膜抵抗体のトリミング方法 | |
| JPS644655B2 (ja) | ||
| JPH02110902A (ja) | 抵抗値修正方法 | |
| JPH0794309A (ja) | トリミング用抵抗器の抵抗値制御方法 | |
| JPH04246801A (ja) | 厚膜混成集積回路装置 |