KR19980080896A - 반도체 장치 형성 방법 - Google Patents

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Abstract

내화성 질화 금속 및 내화성 질화 금속 실리콘층(64)은 유기 금속 화학 증착을 이용해서 형성될 수 있다. 특히, 질화 탄탈(64; tantalum(TaN))은 에틸트리키스(Ethyltrikis; Diethylamido), 탄탈(Tantalum; ETDET) 및 암모니아(NH3)를 이용해서 화학 증착법(CVD)으로 형성될 수 있다. 시레인(SiH4)의 함유로, 질화 탄탈 실리콘(64; TaSiN) 층도 형성될 수 있다. 이들 각각의 층은 약 400℃ 이하의 웨이퍼 온도에서 막 내에 상대적으로 적은 량의 카본(C)으로 형성될 수 있다. 따라서, 본 발명의 실시예는 상대적으로 등각(conformal)이면서 양호한 확산 장벽 특성을 적당히 가진 질화 탄탈(TaN) 또는 질화 탄탈 실리콘(64; TaSiN)을 형성함에 이용될 수 있다.

Description

반도체 장치 형성 방법
최근, 반도체 장치는 200MHz 이상의 속도를 요구하고 있다. 반도체 장치의 차세대 반도체 장치를 형성하기 위하여 상호 접속에 대해서는 본질적으로 구리(Cu)가 요구된다. 구리의 사용상 하나의 문제점은 구리가 실리콘 산화층을 통해서 너무 쉽게 확산하기 때문에 구리가 실리콘 산화와 직접 접촉할 수 없다는 것이다. 따라서, 종래 기술에 있어서는 전형적으로 구리가 모든 측면에 확산 장벽으로 둘러싸여 있다.
구리에 대한 확산 장벽은 질화 실리콘 및 다양한 내화성 질화 금속(TiN, TaN, WN, MoN)과, 내화성 질화 실리콘(TiSiN, TaSiN, WSiN), 또는 내화성 금속-반도체-질화층과 같은 다수의 금속을 포함한다. 우선 이들 장벽들은 장벽이 2가지, 즉 질화 탄탈(TaN) 및 질화 탄탈 실리콘(TaSiN)을 포함하는 것으로 생각한다. 이들 금속은 일반적으로 스퍼터링(sputtering)으로 증착된다. 그러나, 스퍼터링은 일반적으로 풀 사이드 웰 단계 적용 범위를 가지는데, 여기서 단계 적용 범위는 반도체 장치의 최상위에 증착되는 층의 두께로 분할된 특정 표면상에서 증착되는 층의 백분율로 정의된다. 스퍼터링된 질화 탄탈(TaN) 및 질화 탄탈 실리콘(TaSiN)의 경우에 있어서는 0.35㎛의 단계 적용 범위가 3:1인 종횡비(aspect ratio)에 대해 5% 내지 20%의 범위에 있을 수 있다. 이러한 저 단계 적용 범위는 장벽 금속이 깊은 개구의 저부 및 측면을 따라 효과적인 확산 장벽으로 됨에 충분한 두께로 되지 않을 위험이 증가한다. 개구의 웰을 따라 충분한 재료를 얻으려는 시도에 있어서는 최상위 표면에서 매우 두꺼운 층이 증착되지만, 이것은 상호 접속 저항이 증가하기 때문에 바람직하지 않은 것이다.
화학 증착법(CVD)은 질화 탄탈을 형성함에 이용되어 왔다. TaN에 대한 프리커서(precursor)는 탄탈 펜타콜로라이드(TaCl5)와 같은 탄탈 할로겐화물을 포함한다. 탄탈 할로겐화물이 가진 문제점은 할로겐화물이 구리와 반응하여 상호 접속 침식(부식)을 야기시킨다는 것이다. 다른 프리커서는 펜타 [디메틸아미드] 탄탈(Ta(NMe2)5)을 포함한다. 이 프리커서가 질화 탄탈(TaN)을 증착함에 이용되면, 그 화합물은 Ta3N5의 절연층을 자동적으로 형성한다. 절연체는 상부 상호 접속층 및 하부 상호 접속 측간의 전기적 접촉을 방지하기 때문에, 개구 또는 개구를 경유하는 접촉에 이용될 수 없다.
다른 공지된 프리커서는 테르뷰티리미드-투라이스-다이틸아미노 탄탈(terbutylim ido-tris-diethylamino tantalum) [(TBTDET), Ta=NBu(NEt2)3]을 포함한다. 이 혼합물은 TaN을 형성함에 이용될 수 있다. 그러나, 여기에는 이 프리커서와 연관된 문제가 있다. 특히, 저 저항막을 알맞게 증착하기 위해서는 600℃ 이상의 증착 온도가 요구된다. 백-엔드(back-end) 금속화를 위한 이러한 고온은 로우-k 정전에 비 호환적이며, 백-엔드 재료간의 열적 불일치에 기인하는 높은 스트레스도 포함한다. TBYDET 프리커서가 가진 다른 문제점은 층 내에 너무 많은 카본(C)이 결합된다는 것이다. 이 혼합물은 일반적으로 대략 25 원자 퍼센트의 카본을 포함한다. 상대적으로 높은 카본 함유량은 높은 저항을 가진 층을 만들기 때문에, 결과적으로 밀집성이 보다 작아지고, 유사한 두께의 다른 재료에 대한 확산 장벽 효과가 낮아지게 된다. 600℃ 이하의 온도에서 TBTDET를 이용해서 증착되면, TaN의 고유 저항은 대략 12,000μΩ-㎝이다. 이러한 높은 고유 저항(요구된 것은 1000μΩ-㎝보다 작은)을 가진 막은 효과적인 상호 접속 구조의 제작에 이용될 수 없다.
질화 티타늄 실리콘(TiSiN)의 CVD는 티타늄 테트라콜로라이드(TiCl4)를 이용해서 논증되어 왔다. 이 혼합물은 TiSiN을 형성함에 있어서 염소가 다시 한 번 존재하면 상호 접속에 이용되는 구리 및 다른 재료의 부식을 다시 야기시키기 때문에 바람직하지 않은 것이다.
따라서, 낮은 웨이퍼 온도에서 적당한 고유 저항 및 양호한 장벽 특성으로 상대적으로 적합하게 형성될 수 있는 유기 금속 프리커서를 이용해서 TaN TaSiN을 증착할 필요성이 있다.
도1은 기판 내의 영역을 도프하기 위해 인터레벨 유전층에서 개구를 형성한 후 반도체 장치 기판 일부를 도시한 단면도.
도2는 도1에 있어서, 본 발명의 일 실시예에 따른 상호 접속을 형성함에 필요한 재료를 형성한 후의 단면도.
도3은 도2에 있어서, 기판 내의 영역을 도프하기 위해 상감 상호 접속을 형성한 후의 기판을 도시한 도면.
도4는 도3에 있어서, 상호 접속 유전층과 그 층 내의 개구를 형성한 후의 기판을 도시한 상면도.
도5는 도4에 있어서, 하측 상호 접속으로의 개구를 도시한 단면도.
도6은 도5에 있어서, 상호 접속을 하측 상호 접속 레벨로 형성한 후의 기판을 도시한 단면도.
도7은 도6에 있어서, 실질적으로 완성된 장치를 형성한 후의 기판을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 장치 기판 12: 필드 절연 영역
14: 도프된 영역 22: 게이트 정전층
24: 게이트 전극 26: 인터레벨 정전층
28: 개구 36: 도전층
내화성 질화 금속 및 내화성 질화 금속 실리콘층은 유기 금속 화학 증착을 이용해서 형성되어 있다. 특히, 질화 탄탈(TaN)은 에틸트리키스(Ethyltrikis; Diethylamido), 탄탈[(ETDET), (Et2N)3Ta=NEt] 및 암모니아(NH3)를 이용해서 화학 증착법(CVD)으로 형성될 수 있다. 시레인(SiH4)과 같은 반도체 소스의 함유로, 질화 탄탈 실리콘(TaSiN) 층도 형성될 수 있다. 이들 각각의 층은 약 400℃ 이하의 웨이퍼 온도에서 막 내에 상대적으로 적은 량의 카본(C)으로 형성될 수 있다. 따라서, 본 발명의 실시예는 상대적으로 등각(conformal)이면서 양호한 확산 장벽 특성을 적당히 가진 질화 탄탈(TaN) 또는 질화 탄탈 실리콘(TaSiN)을 형성함에 이용될 수 있다.
이 실시예에서 이용된 바와 같이, 화학 증착법은 스퍼터링 증착과 구별되는 한 형태의 증착 방법이다. 스퍼터 증착은 본질적으로 물리적 형태의 증착 방법으로서, 층은 목표 쪽으로 향하는 플라즈마의 동작에 의해 웨이퍼 상에서 증착된다. 재료는 목표로부터 발달하며, 실질적으로 웨이퍼에 수직 방향으로 증착된다. 다른 한편으로 화학 증착법은 화학 반응이며, 웨이퍼의 노출 표면을 따라 층을 형성하기 위해 기판의 표면 또는 그 부근에서 발생하는 화학 반응이다.
질화 탄탈(TaN) 및 질화 탄탈 실리콘(TaSiN)은 각각 ETDET/NH3및 ETDET/NH3/SiH4를 이용해서 형성된다. TaN에 대한 증착은 CVD 리액터에서 일반적으로 5~15Torr의 범위의 압력으로 발생한다. 모니터된 증착 온도는 온도가 모니터 되는 곳에 따라 변화한다. 히터 블록 온도가 모니터 되면, 그 온도는 일반적으로 대략 400-480℃의 범위에 있다. 웨이퍼 온도가 측정되면, 그 온도는 전형적으로 대략 350~400℃의 범위에 있다.
ETDET는 캐리어 가스로서 헬륨(He)을 이용해서 주입되며, 앰풀(ampoule)을 통해서 버블된다. 헬륨(He)의 흐름 비율은 200~800sccm의 범위에 있다. 앰풀에 대한 히터 박스 온도는 대략 80℃에서 유지된다. 일반적으로, 히터 박스 온도는 대략 50~90℃의 범위 내에서 유지될 수 있다. 앰풀 내의 ETDET의 온도는 히터 박스 온도 보다 낮은 대략 10℃이다. 암모니아(NH3)는 200~500sccm의 비율 범위로 주입되며, 증착 비율이 일반적으로 대략 150~200Å/minute이다. 이 증착 비율도 리액터의 구성에 의존한다. 이들 파라메터 TaN 막은 15%보다 낮은 카본(C)을 가지고 증착될 수 있으며, 일반적으로는 겨우 1% 정도이다. 장벽층으로서 이용될 때, 층(TaN)은 기판의 노출 표면에 따라 대략 200~300Å의 두께 범위로 보통 증착되며, 일반적으로 3:1인 어스펙트 비율(aspect ratio)을 갖춘 개구의 저부 표면에서 50% 이상의 단계 적용 범위를 갖추고 있다.
암모니아의 흐름은 모든 온도 범위에 걸쳐서 증착을 개선하는 것으로 관찰되어 왔다. 암모니아는 한정되지 않으며, 또는 높은 웨이퍼 온도에서도 관찰되는 증착이 없다. 이와는 다르게, 암모니아(NH3) 없는 증착으로 보고된 문헌에서는 TaN을 증착하기 위해 프리커서(TBTDET)가 이용된다.
CVD 시스템에 있어서는 전형적으로 개구의 저부에 층을 증착하는 것이 더 어려우며, 따라서 저부에서의 단계 적용 범위는 막 중 가장 얇은 부분의 양호한 인디케이터(indicator)이다. TaN도 각각 금속 및 산화물의 표면에 양호한 합착을 적당히 갖춘 것으로 발견되어 왔다. 이것은 층을 상호 접속 처리로 절연함에 중요한 것이다. 반도체 기판 내에 도프된 영역 또는 게이트 전극과 같은 층을 포함하는 실리콘과의 접속을 만드는데 상기 층이 이용되면, 양호한 옴 접촉을 형성하기 위해 TaN 및 실리콘(Si)간에 티타늄이 증착될 수 있다. 티타늄 없으면, p+ 실리콘과 질화 탄탈간의 일함수(work function)에서의 큰 차이 때문에 TaN 및 p+ 실리콘간의 상대적으로 높은 접촉 저항이 형성될 수 있다.
TaSiN에 대한 증착 파라메터는 다음에 기록한 바와 같은 개념이다. 압력은 전형적으로 대략 0.1 내지 1Torr의 범위에 있다. 흐름 비율은 약간 변경되는데, 헬륨(He)은 앞서 TaN에 대해 기술한 바와 같이 앰풀에 대한 동일한 조건에서 대략 50~150sccm의 비율로 흐르고; 암모니아(NH3)는 대략 150~300sccm의 비율로 주입되며; 실란(SiH4)은 대략 1~10sccm으로 주입된다. 이들 파라메터는 TaN과 동일한 카본 혼합 및 점착 특성으로 150~250Å/minute의 증착 비율로 주어지게 된다.
다른 소스 게이트는 실리콘 소스 및 TaN 프리커서가 이용될 수 있다. 특히, 다이실란(Si2H6) 또는 동일한 다른 실리콘 가스가 이용될 수 도 있는 것이다. 부가적으로, 게르마늄과 같은 다른 반도체 소스를 포함하는 소스 가스도 작용하게 되는 것으로 생각한다. 그러나, 가스 위상 반응이 존재하지 않는 것이 확실하면 주의를 기울여야 한다. 물론, 상술한 문제점 때문에 증착의 웨이퍼 온도는 500℃를 초과하지 않으며, 전형적으로는 400℃보다 적다. TaN 프리커서는 유사한 관계를 가지고 있다. 일반적으로, 2배로 본드된 질소에 부착된 에틸 군은 에틸 [(Et2N)3Ta=NEt] 또는 메틸 [(Et2N)3Ta=NMe]군을 포함할 수 있다. 앰풀에 대한 캐리어 가스는 헬륨(He), 아르곤(Ar), 질소(N2) 또는 수소(H2)를 포함한다.
CVD에 의한 TaN의 다음 증착에 있어서, 막은 원위치의 플라즈마 처리에 노출될 수 있으며, 증착된 막의 고유 저항의 감소를 허용한다. 아르곤, 수소, 니트론, 실란 및 암모니아를 포함하는 다른 가스 각각 또는 그 조합이 플라즈마 처리에 이용될 수 있다. 예컨대, 아르곤의 사용은 일반적으로 2 이상의 요소로 막의 고유 저항의 감소를 허용한다. 다른 가스는 꼭 필요한 것은 아니지만 일반적으로 아르곤과의 최상 조합으로 작용한다. 실란의 사용은 막 내에 Si의 혼합을 허용하여 매트릭스 내에 TaSiN의 형성한다. 이 방법은 막 내에 Si와 N 비율에 대한 제어를 허용한다. 가스에 대한 흐름 비율은 100~1000sccm로 범위를 정할 수 있는데, 압력은 100mTorr~15Torr의 범위, 플라즈마 전력은 100~2000W의 범위로 한다. 플라즈마 처리는 즉, 증착/플라즈마/증착 단계로 간헐적으로 수행될 수 도 있다. 더욱이, 플라즈마 대신 막 내에 Si를 혼합하기 위해 SiH4에 의한 막의 열 어닐이 수행될 수 도 있다. 이 처리는 증착 단계 후의 가열된 웨이퍼에 위에 SiH4 흐름이 흐르는 것을 수반반다. 거기에 플라즈마가 없다는 것을 제외하고는 플라즈마와 유사한 어닐 조건이 이용될 수 있다.
본 발명의 실시예는 2가지 레벨의 상호 접속이 화학 증착 재료를 이용해서 형성되는 다음 예로서 보다 용이하게 이해할 수 있게 된다. 도1은 상호 접속이 형성되기 전에 반도체 장치 기판(10) 일부의 단면도를 도시한 것이다. 반도체 장치 기판(10)은 단결정 반도체 웨이퍼, 웨이퍼 절연 반도체, 또는 반도체 장치를 형성함에 이용한 어떤 다른 기판이다. 필드 절연 영역(12)은 반도체 장치 기판(10) 위에 형성되어 있다. 도프된 영역(14)은 트랜지스터에 대한 소스/드레인 영역이며, 필드 절연 영역(12)에 인접해서 기판(10) 내에 위치한다. 게이트 정전층(22) 및 게이트 전극(24)은 기판과 도프된 영역(14)의 일부에 가로 놓여 있다. 인터레벨 정전층(26)은 반도체 장치 기판(10) 위에 증착된다. 인터레벨 정전층(26)은 비도프 및 도프, 또는 도프 및 비도프된 실리콘 산화막을 포함할 수 있다. 하나의 특정 실시예에 있어서, 비도프된 실리콘 산화막은 보로-포스포-실리케이트 글라스(borophosphosilicate glass; BPSG)층으로 덮여져 있다. 층(26)의 평탄화 후에, 개구(28)는 인터레벨 정전층(26)을 통해서 형성되게 되며, 도프된 영역(14)이 연장된다. 도1에 도시한 바와 같이, 개구(28)는 접촉부를 포함하며, 도프된 영역(14)과 접촉하는 상대적으로 좁은 도랑(trench)과, 상호 접속이 형성되는 상대적으로 넓은 상호 접속 도랑을 포함한다. 도1의 일례에 있어서, 접촉 부는 도랑과 비교해서 3:1의 어스펙트 비율을 갖추고 있다. 이것은 종래 기술로 공지되어 있는 일반적으로 상감(inlaid) 상호 접속을 형성하기 위한 이중 물결 무늬 처리(dual damascene process)의 일례이다.
접촉 및 상호 접속을 형성함에 이용되는 재료는 인터레벨 정전층(26)을 거쳐 개구(28) 내에 증착된다. 부분적으로 완성된 장치를 도시한 도3에 도시된 바와 같이, 티타늄 또는 다른 내화성 재료의 층(32)이 형성되고, 도프된 영역(14)과 접촉된다. 이 층은 일반적으로 대략 100~400Å 범위의 두께를 갖추고 있다. 다음, TaN 또는 TaSiN층(34)이 층(32) 위에 형성된다. 질화 티타늄층(34) 또는 TaSiN층(34)은 앞서 기술한 증착 파라메터를 이용해서 형성된다. 층의 두께는 대략 200 내지 300Å의 범위에 있다. 도전층(36)은 개구 및 오버라잉(34; overlying)에 남아 있는 부분 내에 형성된다. 도전층(36)은 전형적으로 구리(Cu), 알루미늄(Al), 텅스텐(W) 등을 포함한다. 이 특정 실시예에 있어서, 도전층(36)은 구리이다. 그 후, 인터레벨 유전층(26)에 가로 놓여 있는 층(32, 34, 36)의 일부를 제거하기 위해 부분적으로 완성된 장치가 연마된다. 이것은 도3에 도시된 바와 같은 상호 접속(44, 42)에 대한 접촉부 및 상호 접속부를 형성한다.
제 2 상호 접속 유전층(56)은 증착되고, 상호 접속(42, 44) 및 제 1 상호 접속 유전층(26) 위에 패터닝된다. 도 4 및 도 5는 패터닝 후의 제 2 상호 접속 유전층의 상면도 및 단면도를 각각 도시한 것이다. 제 2 상호 접속 유전층(56)은 도프 또는 비도프된 산화물을 포함한다. 패터닝은 경유 개구(52; via opening) 및 상호 접속 도랑(54)을 형성한다. 다른 경유 개구 및 상호 접속 도랑은 형성되어 있지만, 도4 및 도5에서는 도시되지 않는다.
도6에 도시된 바와 같이, TaN 또는 TaSiN층(64)은 그 후 앞서 기술한 증착 기술 중 하나를 이용해서 증착된다. 층(64)은 저부 상호 접속(42)과 접촉한다. 층(64)은 대략 200 내지 300Å 범위의 두께를 갖추며, 층(36)과 유사한 재료를 이용해서 제 2 도전층으로 덮여지게 된다. 상호 접속 도랑의 제 2 상호 접속 유전층 측에 가로 놓여 있는 층(64, 66)의 일부는 그 후, 도6에 도시한 바와 같은 구조를 주기 위해 연마함으로써 제거된다. 층(64, 66)의 조합은 반도체 장치에 대한 비트 선(62)을 형성한다. 실질적으로 완성된 장치(70)는 도7에 도시한 바와 같은 제 2 레벨 상호 접속에 가로놓인 패시베이션(passivation)층을 증착한 후에 형성된다. 다른 실시예에 있어서, 다른 절연층 및 상호 접속 레벨은 형성될 수 있지만, 도면에는 도시하지 않았다.
본 발명의 실시예에 대해서는 많은 이득이 존재한다. TaN 또는 TaSiN을 형성하는 CVD 반응이 대략 500℃ 이하, 전형적으로 400℃ 이하의 웨이퍼 온도에서 수행된다. 따라서, 이 처리는 low-k 유전체와 호환적이며, 막 내의 높은 스트레스를 유발하지 않는다. 카본 혼합량은 15% 이하, 전형적으로 1 원자% 이하이다. 따라서, 막은 다공성(porous)을 가지지 않으며, 프리커서와 같은 TBTDET를 이용하는 것에 비해 확산 장벽이 보다 낮다. CVD TaN 막의 고유 저항의 결과로서 출어든 카본은 기존에 이용하던 TBTDET에 비해 감소된 크기의 적어도 하나의 오더(order)이다. 또한, 본 실시예의 다른 장점은 현존 처리 흐름으로 집적이 상대적으로 용이하다는 것이다.
따라서, 본 발명에 따라 상기 장점을 확실히 부합하는 반도체 장치를 제조하기 위해 확산 장벽을 증착하는 처리가 제공된다. 본 발명은 그 특정 실례로서의 실시예를 참조해서 기술 및 설명하였지만, 본 발명은 그 실례로서의 실시예에 한정시키기 위한 것은 아니다. 본 발명의 요지를 벗어나지 않고 종래 공지 기술의 변경 및 수정이 가능한 것으로 인정되게 된다. 따라서, 본 발명은 부가한 청구범위 및 그 동등물의 요지 내에서 벗어나지 않는 모든 상기 변경 및 수정을 포함하는 것이다.

Claims (5)

  1. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판을 화학 증착(CVD) 리액터 내에 위치시키는 단계;
    유기 금속 프리커서를 화학 증착(CVD) 리액터 내에 도입하는 단계;
    반도체 소스를 화학 증착(CVD) 리액터 내에 도입하는 단계; 및
    내화성 질화-금속-반도체층(34)을 형성하기 위해 유기 금속 프리커서 및 반도체 소스를 반응시키는 단계를 포함하는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서, 상기 질화-금속-반도체층(34)은 대략 15 원자 퍼센트 이하의 카본 함유량을 가진 반도체 장치 형성 방법.
  3. 제 1 항에 있어서, 상기 내화성 질화-금속-반도체층(34)은 대략 50 퍼센트의 단계 적용 범위를 가진 반도체 장치 형성 방법.
  4. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판을 CVD 리액터 내에 위치시키는 단계;
    CVD 리액터 내에 프리커서를 도입시키는 단계;
    암모니아를 CVD 리액터 내에 도입시키는 단계; 및
    탄탈 및 질소를 포함하는 층(34)을 형성하기 위해 프리커서 및 암모니아를 반응시키는 단계를 포함하며,
    상기 프리커서는 [(R1)2N)]3-Ta=NR2이고, 여기서 R1은 에틸을 포함하며, R2는 에틸 및 메탈 중 어느 하나를 포함하는 반도체 장치 형성 방법.
  5. 반도체 장치를 형성하는 방법에 있어서,
    반도체 장치 위에 제 1 절연층(26)을 형성하는 단계;
    화학 증착법을 이용해서 제 1 내화성 질화-금속 반도체층(34)을 증착시키는 단계; 및
    제 1 내화성 질화-금속 반도체층(34) 이후에 제 1 도전층(36)을 형성하는 단계를 포함하며,
    상기 제 1 절연층은 개구(28)를 포함하고,
    상기 제 1 도전층(36)은 알루미늄 또는 구리를 포함하는 반도체 장치 형성 방법.
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