KR19980080367A - 반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자 소자 - Google Patents

반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자 소자 Download PDF

Info

Publication number
KR19980080367A
KR19980080367A KR1019980009025A KR19980009025A KR19980080367A KR 19980080367 A KR19980080367 A KR 19980080367A KR 1019980009025 A KR1019980009025 A KR 1019980009025A KR 19980009025 A KR19980009025 A KR 19980009025A KR 19980080367 A KR19980080367 A KR 19980080367A
Authority
KR
South Korea
Prior art keywords
silicon
layer
substrate
porous
porous region
Prior art date
Application number
KR1019980009025A
Other languages
English (en)
Other versions
KR100369219B1 (ko
Inventor
노부히코 사토
타카오 요네하라
Original Assignee
미타라이 후지오
캐논 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미타라이 후지오, 캐논 가부시기가이샤 filed Critical 미타라이 후지오
Publication of KR19980080367A publication Critical patent/KR19980080367A/ko
Application granted granted Critical
Publication of KR100369219B1 publication Critical patent/KR100369219B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/34—Materials of the light emitting region containing only elements of Group IV of the Periodic Table
    • H01L33/346—Materials of the light emitting region containing only elements of Group IV of the Periodic Table containing porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02557—Sulfides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/0256—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H01L31/0693—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells the devices including, apart from doping material or other impurities, only AIIIBV compounds, e.g. GaAs or InP solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • H01L31/1852—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP comprising a growth substrate not being an AIIIBV compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Sustainable Energy (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

다공질영역을 지닌 실리콘기판 및 상기 다공질영역상에 형성된 반도체층을 구비한 반도체기판에 있어서, 상기 반도체층은 단결정화합물반도체로 이루어져, 상기 다공질영역의 표면의 구멍이 밀봉되어 있는 해당 표면상에 형성되어 있는 것을 특징으로 한다. 또, 상기 기판은, 다공질영역을 지닌 실리콘기판을 열처리해서 해당 다공질영역의 표면의 구멍을 밀봉하는 열처리공정, 및 상기 열처리에 의해 구멍이 밀봉된 상기 다공질영역상에 헤테로에피택셜성장에 의해 단결정화합물반도체층을 형성하는 공정을 구비한 방법에 의해 제작할 수 있다.
이와 같이 해서, 결정결함이 적은 단결정화합물반도체막을, 대형면적의 실리콘기판상에 고생산성, 고균일성, 고제어성 및 경제적으로 형성할 수 있다.

Description

반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자소자
본 발명은 반도체기판 및 그 제작방법에 관한 것으로서, 더욱 상세하게는, 전자소자의 제작 및 집적회로의 형성에 적합한 실리콘기판상에 단결정화합물반도체가 형성된 반도체기판 및 그 제작방법, 그리고 이 반도체기판상에 제작한 전자소자에 관한 것이다.
Si나 Ge와 같은 주기율표의 IV족에 속하는 IV족원소는, 예전부터 반도체소자의 기판(웨이퍼)용의 재료로서 사용되어, 고도로 발달되어 있다. 현재도, 잘 알려진 바와 같이, 이들 원소는, DRAM, MPU, 로직IC 및 아날로그 IC등의 많은 전자소자로서 실리콘(Si)기판상에 제작되어, 다이오드, MOS트랜지스터 및 바이폴라트랜지스터의 활성영역용의 재료로서 이용되고 있다. 그러나, 이들 IV족원소는 발광다이오드를 작성하는 데는 적합하지 않다.
한편, GaAs, GaP, InP, GaN 및 ZnSe로 대표되는 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 등의 화합물반도체는, LED나 레이저 등의 발광소자에 매우 적합하여 많은 연구가 행해져서, LED나 반도체레이저가 이미 실용화되고 있다. 또, 이들 화합물반도체를 이용해서 HEMT(High Electron Mobility Transistor)를 작성하여, GHz대역에서 사용될 수 있는 고주파회로도 실용화되어 왔다.
그러나, 화합물반도체기판은, 기계적강도가 낮으므로, 이 화합물반도체의 대형면적의 웨이퍼는 제작이 곤란하다는 문제점이 있다. 따라서, 이러한 웨이퍼의 크기는 실리콘웨이퍼에 비해서 상당히 작으므로, 생산효율도 실리콘웨이퍼프로세스에 비하면 낮다. 또한, 웨이퍼자체의 생산비도 마찬가지 크기의 실리콘웨이퍼보다도 10배내외이다.
이러한 문제점을 극복하기 위하여, Si상의 GaAs(GaAs on Si)로 대표되는 바와 같이 기계적강도가 높고 대형면적의 웨이퍼를 제작할 수 있는 실리콘기판상에 화합물반도체를 헤테로에피택셜성장시키는 시도가 행해져 왔다. 이 기술은 기계적강도가 높고 값싸고, 또한 열전도율이 높은 실리콘기판상에, 화합물반도체를 이용한 LED나 레이저 등의 발광소자나 고속전자소자를 형성함으로써, 생산성의 향상, 비용의 삭감 등을 달성하여, 이들 소자의 보급을 모적으로 하는 것이다. 또한, 이러한 발광소자 및 고속전자소자를 고도로 발달한 Si-LSI와 동일한 기판상에 집적시킬 수 있으므로, 광전자집적회로(OEIC)의 실현도 가능해진다.
그러나, 이러한 Si상에의 화합물반도체의 성장에는 몇가지 문제점이 지적되고 있어, Si상에 성장된 화합물반도체를 이용해서 소자를 제작하는 데는 많은 곤란이 있었다.
그중 하나는, 극성/무극성에 기인한 역위상영역(antiphase domain)의 발생에 의해, 에피택셜층에 큰 응력이나 격자결함을 발생하는 일이다. 다른 하나는, 실리콘기판과 화합물반도체막사이에 열팽창계수의 차와 격자부정합에 의해서 응력이나 격자결함이 발생하는 일이다.
전자는 오프각(off-angle)을 지닌 실리콘기판을 사용함으로써 억제될 수 있으나, 후자는 용이하게 해결될 수 없어, 많은 연구기관에서 각종 결정성장기술에 대한 연구가 행해지고 있으나, 결정성의 지표로 되는 전위밀도는, 현재, 106/㎠의 벽을 용이하게 돌파할 수 없는 실정이다. 이것은 실리콘기판과 화합물반도체층간의 격자상수의 불일치에 의해서 결자왜곡이 생기는 것이라고 말할 수 있다. 고밀도로 도입된 격자결함은 발광특성이나 무명 등의 소자특성을 열화시키므로 실용적이지 않다. 따라서, 화합물웨이퍼에 비해서 낮은 결합밀도의 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ화합물반도체박막을 실리콘기판상에 형성하는 일이 추구되고 있다.
또, SiC나 SiGe 등의 Ⅳ-Ⅳ화합물의 단결정반도체막도 또 발광재료로서 많은 연구보고가 되어 있으나, 이들 단결정화합물반도체막도 실리콘기판상에 형성하는 일이 요망되고 있다. 이와 같이 SiGe나 SiC Ⅳ-Ⅳ화합물계의 단결정막을 실리콘기판상에 형성할 경우에도 이와 같은 결정결함의 저감은 마찬가지 이유로 강하게 요청되어 왔다.
상기에서 상세하게 설명한 바와 같이, 실리콘기판상에 양질의 결정성을 지닌 단결정을 헤테로에피택시하는 요청은 높으나, 이것을 달성할 가능성은 아직까지 낮다.
이와 같은 실리콘기판상에의 헤테로에피택셜성장에 대해서는 많은 보고가 되어 있다.
그중에는, 미리 실리콘기판의 표면에 다공질실리콘층을 형성하고, 그층위에 헤테로에피택셜성장함으로써 결정결함을 저감시키고자 하는 시도도 있었다.
오마찌 등은, 응용물리학회 1987년 20aX5다공질Si상의 GaAs성장 NTT ECL Y. Ohmachi, W. Watanabe, Y. Kadota and H. Okamoto에 있어서, 10㎛두께의 다공질실리콘기판에서 MOCVD(Metal Organic Chemical-Vapor Deposition) 및 MBE(Molecular-Beam Epitaxy)법으로 결정성장할 때 오프셋(offset)기판과 저스트(just)기판간에 표면성 및 절반치폭에 차가 있는 것을 보고하였다.
또, 10㎛두께의 다골징실리콘기판에 MBE법으로 GaAs결정을 성장할 때, 이들의 단면TEM관찰결과, 동일조건하에서 실리콘기판상에 성장한 GaAs결정보다도 결함이 더 많이 있는 것도 알려져 있다.
이와 같이, 다공질실리콘을 이용함으로써 결정성을 개선하는 시도도 몇가지 보고되어 있다. 즉 헤테로에피택셜성장에 의해 형성된 화합물반도체층의 결정왜곡은 몇몇 경우에 완화될 수 있으나, 화합물반도체는 결정성이 나빠, 소자에 응용하는 것은 매우 곤란했다.
또, 평면방향에 있어서 (100)면의 주면을 지닌 실리콘기판상에의 헤테로에피택셜성장에서는, 성장된 막은 일반적으로 거친 표면을 지니고 있었다. 이 문제를 해결하기 위해서는, 면방향이 (110)면으로부터 수도정도 경사진 소위 오프셋기판을 사용할 필요가 있었다. 도 3의 PA는 표면거칠기, 즉 표면조도(평균제곱조도)의 오프각의존성을 나타낸다. 양호한 표면모르폴로지(morphology)를 얻기 위해서는, 오프각을 정밀하게 제어할 필요가 있고, 이러한 정밀제어는 수율과 더불어 기판비용의 상승을 초래하는 경향이 있었다.
한편, 다공질실리콘기판상의 호모에피택시에서는, 본 발명자들이 수소로 희석된 소스가스를 이용한 열CVD법에 의한 실리콘호모에피택셜성장에 있어서, 소스가스를 공급하기 직전의 수소프리베이킹에 의해 표면구멍이 폐쇄되면, 결정성이 향상될 수 있다는 것을 보고한 바 있다(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama and T. Yonehara, J. Electrochem. Soc. 142(1995), p.3116).
도 2(a) 및 도 2(b)는 종래기술의 공정을 설명하기 위한 모식적 단면도이다. 도 2(a) 및 도 2(b)에 있어서, (20)은 다공질층(다공질실리콘기판), (21)은 다공질층의 벽, (22)는 다공질층의 구멍, (24)는 단결정화합물반도체막, (25)는 결정결함이다.
우선, 다공질실리콘기판(20)을 준비한다(도 2(a)). 다음에, CVD장치의 반응실내에 다공질실리콘기판(20)을 설치하고, 이 다공질실리콘기판상에, 소스가스로서 트리메틸갈륨(TMGa) 또는 아르신(AsH3)을 이용해서 헤테로에피택셜성장에 의해 GaAs 등의 화합물반도체의 단결정막(24)을 형성한다(도 2(b)).
이와 같이 해서 형성된 단결정화합물반도체막(24)에 있어서는, 다공질실리콘기판(20)의 표면(26)측상에 응력, 격자부정합 및 입자경계에 의한 결정결함(25)이 발생되어 있었다.
본 발명의 목적은, 결정결함이 적은 단결정화합물반도체막을 고생산성, 고균일성, 고제어성하에 저렴한 비용으로 형성하는 것이 가능한 대형면적의 실리콘기판으로서의 반도체기판을 제공하는 데 있다.
본 발명의 다른 목적은, 표면이 평활하고 결정결함이 적은 단결정화합물반도체막을 오프셋(면방위의 오프각)을 특히 규정하지 않은 대형면적의 실리콘기판상에 형성가능한 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 다공질영역을 지닌 실리콘기판 및 상기 다공질영역상에 형성된 반도체층을 구비한 반도체기판에 있어서, 상기 반도체층은 단결정화합물반도체로 이루어져, 상기 다공질영역의 표면의 구멍이 밀봉되어 있는 해당 표면상에 형성되어 있는 것을 특징으로 하는 반도체기판을 제공한다.
또, 본 발명은, 다공질영역을 지닌 실리콘기판을 열처리해서 해당 다공질영역의 표면의 구멍을 밀봉하는 공정; 및 상기 열처리에 의해 구멍이 밀봉된 상기 다공질영역상에 헤테로에피택셜성장에 의해 단결정화합물반도체층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체기판의 제작방법을 제공한다.
본 발명에 의하면, 기판의 면방위의 오프각을 특히 규정하지 않은 실리콘기판상에, 양호한 결정성을 지니고 표면이 평활한 화합물반도체층을 대형면적에 걸쳐 형성할 수 있다.
특히, 저오프각의 기판, 예를 들면, (100)면에 대해서 오프각이 1°이내인, 시장에 풍부하게 유통되는 실리콘기판에 있어서도 양호한 결정성과 평활한 표면을 아울러 지닌 화합물반도체를 대형면적에 걸쳐서 일괄해서 형성할 수 있다.
또한, 본 발명에 의하면, 종래기술이 지녔던 각종 문제점에 답할 수 있는 반도체소자, 반도체기판 및 그의 제조방법을 제공할 수 있다. 즉, 값싼 실리콘기판을 이용해서 고품질의 화합물반도체기판을 제작할 수 있고, 또, 이러한 기판을 이용해서, 저렴한 비용으로 특성이 양호한 화합물반도체소자를 제작할 수 있다.
도 1(a), 도 1(b) 및 도 1(c)는 본 발명의 공정을 설명하기 위한 모식적 단면도
도 2(a) 및 도 2(b)는 종래기술의 공정을 설명하기 위한 모식적 단면도
도 3은 기판의 오프각과 표면조도와의 관계를 표시한 그래프
도 4는 본 발명에 의한 광전변환기(광기전성소자)로서의 태양전지의 단면도
도 5는 본 발명에 의한 발광소자로서의 LED의 단면도
도 6은 본 발명에 의한 발광소자로서의 반도체레이저의 단면도
도 7은 본 발명에 의한 트랜지스터로서의 HEMT의 단면도
도면의 주요부분에 대한 부호의 설명
10, 41, 51, 61, 71: 실리콘기판 11: 벽
12: 구멍 13: 표면부분(비다공질실리콘층)
14: 단결정화합물반도체막 15: 결정결함
42, 52, 62, 72: 다공질층
43, 53, 63, 73: 다공질층의 구멍밀봉부(실리콘층)
44: p-형GaAs층 45: p+형InGaP층
46: p형GaAs층 47: n+형GaAs층
48: n+형InGaP층 49: n+형AlInP층
54: n-형GaAlAs층 55: p-형GaAlAs층
56: p-형GaAlAs층 57, 411, 412, 613: 전극
64: n-형GaAs층 65: p-형GaAs층
66: n-형ZnSe층 67: n-형ZnMgSSe층
68: ZnSSe/ZnCdSe층 69: p-형ZnMgSSe층
74: 단결정GaAs층 75: 비도핑GaAs층
76: n형AlGaAs층 77: n형GaAs층
78: (AuGe)소스전극 79: (Al)게이트전극
410: 반사방지막 610: p-형ZnSe층
611: p-형ZnSe/ZnTe층 612: p-형ZnTe층
710: (AuGe)드레인전극
본 발명의 일실시예에 있어서는, 다공질실리콘기판상에 단결정화합물반도체층을 형성하기 전에, 수소분위기중에서 기판을 열처리함으로써, 실리콘기판상에 결정성이 개선된 단결정화합물반도체층을 형성할 수 있고, 또, 실리콘기판상에 결정성이 양호한 화합물반도체층을, 생산성, 균일성, 제어성 및 경제성의 면에 있어서 탁월하게 형성할 수 있으며, 또한 종래의 화합물반도체소자의 이점을 보장하면서 응용가능한 반도체기판의 제작방법을 제안하는 것이 가능하다.
본 발명의 다른 실시예에 의하면, 원래 결정성이 양호한 실리콘기판을 가공해서 형성된 다공질실리콘의 표면의 구멍을 미량의 실리콘을 공급하면서 열처리해서 밀봉함으로써, 양질의 단결정화합물반도체층을 형성하는 것이므로, 다수매의 기판을 일괄해서 처리하는 것이 가능하고, 또 그의 생산성 및 경제성을 열화시키는 일없이 결정성을 단결정화합물반도체기판과 견줄만하거나 그 이상으로 향상할 수 있다.
또, 본 발명에 의하면, 원래 결정성이 양호한 실리콘기판을 가공해서 형성된 다공질실리콘의 표면을 미량의 실리콘을 공급하면서 열처리해서 밀봉함으로써, 변형이나 격자부정합에 의한 어떠한 결정결함도 단결정화합물반도체층에 도입시키는 일없이 단결정화합물반도체층을 대형면적에 걸쳐 형성하는 것이므로, 이러한 단결정화합물반도체층상에 단결정화합물반도체기판자체상에 형성한 경우와 마찬가지의 특성을 보장하면서 태양전지, 레이저나 발광다이오드 등의 발광소자, 또는 HEMT 등의 트랜지스터 등의 광전변환기를 형성할 수 있으며, 또한 생산성, 균일성, 제어성 및 경제성에 있어서도 탁월하게 형성할 수 있다.
이하, 본 발명을, 첨부도면을 참조해서 상세히 설명한다.
도 1(a) 내지 도 1(c)는 본 발명의 바람직한 일실시예로서의 반도체기판의 제작방법을 도시한 모식적단면도이다.
도 1(a) 내지 도 1(c)에 있어서, (10)은 다공질영역을 지니고, 또 이 다공질영역의 구멍(12) 및 이 구멍을 형성하는 벽(11)을 지니는 실리콘기판이다. 동 도면에 있어서, 구멍(12)은 이해를 용이하게 하기 위하여 간단한 모양으로 표시되어 있으나, 실제로는 분기된 개구구멍과 같은 복잡한 형태를 지니는 경우가 많다.
먼저, 도 1(a)에 도시한 바와 같이, 다공질영역을 지닌 실리콘기판(10)을 준비한다(도 1(a)). 이러한 실리콘기판(10)은 시판중인 실리콘웨이퍼(비다공질실리콘기판)를 양극화성(anodizing)함으로써 얻을 수 있으므로, 웨이퍼전체 또는 웨이퍼의 표면부분만 다공질로 할 수 있다.
다음에, 다공질영역을 지닌 실리콘기판(10)을, 수소분위기중에서 열처리한다. 이 수소분위기중에서의 열처리결과, 상기 기판의 표면상에 바람직하지 않게 형성된 자연산화막을 제거한다. 자연산화막은 수소의 고온분위기중에서 다음의 반응에 의해 제거된다.
SiO2+Si→2SiO↑
또, 수소분위기중에서의 열처리를 더욱 계속하면, 다공질실리콘의 표면에서는 미소한 요철을 평활화하여 표면에너지를 낮추도록 표면원자의 마이그레이션(migration)이 생긴 결과, 표면의 구멍이 폐쇄되어, 구멍밀도가 현저하게 감소된 표면부분(13)이 형성된다.
이 표면부분(13)은 도 1(b)에 도시한 바와 같이 매우 얇은 비다공질실리콘층으로서도 간주할 수 있으며, 이 실리콘층은 후에 형성되는 화합물반도체층보다도 충분히 얇다.
다음에, 도 1(c)에 도시한 바와 같이, 표면의 구멍을 밀봉한 다공질영역을 지닌 실리콘기판상에 단결정화합물반도체막(14)을 헤테로에피택셜성장에 의해 형성한다.
이상 설명한 바와 같이, 단결정화합물반도체막(14)의 형성결과, 실리콘과의 격자부정합, 막형성온도로부터 상온으로의 온도하강 및 열팽창계수의 차이 등에 의해 도입되는 결정결함(15)은, 다공질실리콘의 구멍을 밀봉하는 매우 얇은 실리콘층(13)내에만 도입되고, 단결정화합물반도체막(14)에는 도입되지 않는다. 이것은 벌크실리콘보다도 훨씬 취약한 다공질영역상에 형성된 매우 얇은 실리콘층(13)의 쪽이 단결정화합물반도체막(14)보다도 훨씬 더 취약하기 때문이다. 따라서, 결정결함(15)은 이 실리콘층(13)에 쉽게 도입된다.
이와 같이 해서, 결정결함은 실리콘층(13)에 우선적으로 도입되므로, 결정결함이 적은 단결정화합물반도체막(14)을 헤테로에피택셜성장에 의해서도 얻을 수 있다.
구멍(12)을 밀봉하는 상기 처리에 있어서, 기판은 실리콘원자를 함유하지 않는 기체가 존재하는 수소분위기중에서 열처리하거나, 대안적으로는 실리콘원자를 함유하는 미량의 기체가 첨가된 수소분위기중에서 열처리해도 된다. 구체적으로는, 예를 들면 수소만, 수소와 불활성가스와의 혼합가스, 수소와 실리콘화합물과의 혼합가스, 또는 수소와 불활성가스와 실리콘화합물과의 혼합가스의 분위기중에서 열처리해도 된다.
열처리용 분위기중에 잔류산소나 수분이 바람직하지 않게 존재하면, 이들은 실리콘과 반응하여 산화규소를 형성하고, 또한 상기 반응식에 따른 반응이 더욱 진행하므로, 구멍의 크기나 열처리온도에 따라서 실리콘이 에칭되어버려, 다공질표면의 구멍은 밀봉되지 않을 수도 있다.
따라서, 본 발명에서는, 에칭에 의해 손실된 실리콘을 보충하면서 혹은 그것보다 약간 과잉으로 실리콘을 공급하면서 기판의 열처리를 행해도 된다. 이 열처리에서는, 다공질표면상의 실리콘원자뿐만 아니라 다공질실리콘표면상에 흡착된 실리콘원자도 표면에너지를 낮추기 위한 마그네이션을 하여, 표면의 구멍이 폐쇄되어, 구멍밀도가 현저하게 감소한 표면부분이 형성된다.
이하, 본 발명의 반도체기판을 제작하는 방법에 이용되는 각 공정에 대해 더욱 상세히 설명한다.
-다공질 실리콘-
다공질실리콘은, 1964년 울리르(Uhlir)등이 발견한 이래, 1970년대에는 FIPOS법에의 응용을 염두에 둔 연구가 행해졌고, 또, 1990년대에는 다공질실리콘의 광루미네슨스가 L.T.Canham 등의 그룹 및 U. Gosele 등의 그룹에 의해 발견된 이래, 이 발광소자에의 응용을 목표로 한 연구가 행해지고 있다. 발광소자계의 연구에서는, n-형 및 p-형 실리콘기판이 바람직하다. 한편, 다공질실리콘상에 비다공질단결정을 헤테로에피택셜성장에 의해 형성시킬 경우에는 그 결정의 구조안정성과 에피택셜실리콘층의 양호한 결정성으로부터 n-형 및 p-형 실리콘기판이 바람직하다. 본 발명에서 대상으로 하는 다공질실리콘은 이들의 종래로부터 연구되어온 다공질실리콘과 본질적으로 동일하여, 양극화성 등의 방법에 의해 제작될 수 있으나, 다공질실리콘인 한, 기판의 불순물, 면방위, 제작방법 등에 한정되지 않는다.
다공질표면의 구멍밀도는, 그 제작방법과 기판의 불순물농도에 따라 다르나, 예를 들면, 1010∼1012/㎠정도이다.
양극화성에 의해 다공질실리콘을 형성할 경우, 양극화성액은 HF(불화수소산)를 주된 성분으로 하는 수용액이다. 일반적으로는 에탄올 등의 알콜을 첨가함으로써 실리콘표면에서의 접촉각을 크게 하여, 거기에 흡착된 기포를 고속으로 제거해서 양극화성이 균일하게 일어나도록 하고 있다. 물론, 알콜을 이용하지 않아도 다공질구조를 형성할 수 있다. 본 발명에 있어서의 다공질실리콘의 다공도는, FIPOS법에 이용되는 것보다도 낮은 것(다공도는 약 50%이하, 보다 바람직하게는 30%이하)이 바람직하나, 이것으로 한정되는 것은 아니다.
다공질실리콘은 양극화성시의 전해에칭작용에 의해 형성되므로, 그 표면은 구멍이외의 부분보다도 미소한 요철을 지니는 것이 전계발광형 주사전자현미경(FESEM)에 의해 관찰된다.
-예비산화-
다공질실리콘의 인접하는 구멍사이의 벽의 두께는 수㎚∼수십㎚로 매우 얇으므로, 에피택셜성장할 때 및 에피택셜성장층의 표면을 열산화할 때, 혹은 후속공정에서의 열처리시에 다공질층의 내부에서의 구멍의 재배열이 일어나서, 다공질실리콘의 증속에칭특성이 손상되는 일이 있다. 따라서, 다공질실리콘을 형성한 후에, 열산화 등의 방법에 의해, 미리 구멍벽의 벽표면에 얇은 보호막을 형성해도 된다. 이것에 의해, 구멍의 요철, 즉 거칠어짐이 억제된다. 보호막을 형성할 때에는, 구멍벽내부의 단결정실리콘의 영역을 남기는 것이 필수이므로, 보호막의 층두께는 수 ㎚정도면 충분하다.
열처리온도의 저온화가 충분하게 되어, 다공질실리콘의 구조변화가 억제되면, 이 공정은 생략해도 된다.
-HF침지-
상기 예비산화 때문에, 혹은 다공질실리콘의 형성후에 발생하는 자연산화 때문에, 다공질실리콘의 표면 및 다공질실리콘의 구멍의 내벽면에는 산화실리콘막 등의 보호막이 형성되어 있으므로, 이 다공질실리콘을 HF수용액에 침지함으로써, 보호막을 다공질영역의 표면근방만 제거한다. 본 발명에 의하면, 다공질실리콘의 내부의 구멍벽상의 산화막은 제거되지 않으므로, 후속의 열처리가 고온에서 행해져도, 다공질내부의 구멍의 거칠어짐의 억제는 충분히 행해진다.
-열처리-
본 발명에 있어서는, 다공질실리콘영역의 표면의 구멍을 밀봉하기 위하여, 다공질실리콘영역을 열처리한다.
다공질실리콘영역의 표면의 구멍을 밀봉하기 위한 열처리는, 실리콘원자를 함유하는 기체가 존재하지 않는 분위기 혹은 실리콘원자를 함유하는 기체를 포함하는 수소분위기중에서 행하면 된다.
실리콘원자를 함유하지 않는 기체가 존재하는 수소분위기중에서의 열처리의 온도는 600∼1400℃, 바람직하게는 900∼1200℃이다. 또, 압력은 특히 한정되는 것은 아니지만, 바람직하게는 대기압이하에서 행한다. 사용하는 수소가스는, 이슬점이 -92℃이하인 것을 이용한다. 또, 이슬점이 높은 수소에는 잔류산소 및 수분이 다량 있지만, 이들 가스는 실리콘을 산화하고, 이와 같이 해서 형성된 산화실리콘은 반응에 의해 제거된다.
따라서, 과잉으로 실리콘이 에칭되게 된다. 이렇게 되면, 구멍을 밀봉하는 데 필요한 실리콘원자의 양이 부족하므로, 구멍밀도가 감소된다. 이슬점을 상승시키지 않도록 챔버의 누설에도 충분히 주의할 필요가 있다.
본 발명에서 사용하는 열처리분위기는 수소분위기뿐만 아니라, 수소와 아르곤 혹은 헬륨 등의 불활성가스와의 혼합가스분위기이어도 된다. 가스중의 잔류수분, 산소 등에 의해 분위기가 영향받으므로, 이 경우에도 이슬점이 -92℃이하인 혼합가스를 이용한다. 이 혼합가스를 이용하면, 수소농도가 낮으므로, 만일 누설한 경우의 안전성을 높일 수 있다.
이와 같이 해서 표면실리콘원자의 마이그레이션이 일어남으로써, 다공질영역의 표면의 구멍이 밀봉된다. 이 구멍을 밀봉하는 데 요하는 실리콘층의 두께는 매우 얇아 대략 각 구멍의 직경과 동일한 정도 혹은 각 구멍의 직경이하, 구체적으로는 100㎚이하, 바람직하게는 30㎚이하이다. 구멍이 밀봉된 표면이란, 0.5∼50㎛주기, 바람직하게는 1∼9㎛, 전형적으로는 수 ㎛주기에서 1∼10㎚정도의 진폭을 지닌 완만한 요철(파동)을 지닌 표면을 말한다. 이 표면을 원자력현미경으로 관찰하면, 요철을 따라서 원자스텝이 형성되어 있는 것이 확인된다. 이들 요철(파동)은 압력의존성이 있어, 열처리분위기를 바람직하게는 대기압이하, 바람직하게는 200Torr∼0.001Torr의 압력으로 제어할 경우 파동의 진폭을 크게할 수 있다. 그 결과, 그위에 형성된 화합물반도체막의 표면은, 도 3에 표시한 바와 같이, 오프각이 없는 벌크실리콘상의 경우보다도 표면이 평활하여 오프각에 의존하지 않는 모르폴로지를 지닐 수 있다. 이것은, 오프각이 작아도, 완만한 요철(파동)이 생김으로써 오프각기판과 마찬가지로 스텝밀도가 높아지기 때문인 것으로 추정된다.
또, 실리콘표면의 바람직하지 않은 질화나 산화를 피하기 위하여, 승온, 강온시 및 정상상태에서의 열처리공정후에는 적어도 800℃이상, 바람직하게는 600℃이상인 경우 열처리분위기를 수소로 치환하는 것이 바람직하다.
본 발명에 사용된 열처리공정에 있어서는, 실리콘원자를 함유하는 가스를 미량 공급하므로, 실리콘원자를 함유하는 가스가 미량 첨가된 분위기중에서 다공질실리콘을 열처리한다. 이 열처리공정에 대해서는 이하에 설명한다.
열처리할때의 분위기에 대해서는, 열처리는 비산화성분위기, 보다 바람직하게는 수소 내지는 수소와 불활성가스로 이루어진 분위기에서 행하는 것이 바람직하다. 혹은, 진공중에서 행해도 된다. 이들 분위기에서 열처리하면, 다공질실리콘의 표면의 구멍이 밀봉된다. 그러나, 이 열처리용 분위기중에 잔류산소나 수분이 존재하면, 이들과 실리콘이 반응해서 산화실리콘을 형성하고, 또, 이 반응이 더욱 진행하면, 실리콘은 에칭되므로 다공질표면의 구멍이 밀봉되지 않을 수도 있다.
따라서, 본 발명에서는, 에칭에 의해 손실된 실리콘을 보충하면서, 혹은 그것보다 약간 과잉으로 실리콘을 공급하면서 기판의 열처리를 행함으로써 다공질표면의 구멍을 밀봉한다. 이 열처리에서는, 다공질실리콘의 표면에서는 미소한 요철을 평활화하여 표면에너지를 낮추기 위하여 다공질표면의 실리콘원자가 마이그레이션하고, 또 가스상으로부터 공급된 실리콘원자중, 다공질실리콘표면에 흡착된 실리콘원자가 표면에너지를 낮추기 위하여 마이그레이션하므로, 표면의 구멍이 폐쇄되어, 구멍밀도가 현저하게 감소한 표면부분이 형성된다. 표면에서의 실리콘원자의 마이그레이션은 공급되는 열에너지에 의해 기인한 것이다.
본 발명에서는, 특히 표면실리콘원자의 마이그레이션을 효율좋게 행하기 위하여, 열처리의 온도는 실리콘의 융점이하의 비교적 고온에서 행하는 것이 바람직하다. 구체적으로는, 600℃∼1400℃, 보다 바람직하게는 800℃∼1200℃, 더욱 바람직하게는 1000℃∼1200℃에서 행하는 것이 바람직하다. 또, 압력은 특히 한정되는 것은 아니지만, 바람직하게는 대기압이하에서 열처리를 행한다. 특히 수소가 함유되는 분위기중에서는 평활한 표면이 형성되기 쉽다.
이 열처리후, 단면구조를 관찰해본 결과, 다공질구조는 잔존하고 있고, 표면의 구멍만이 밀봉되어, 표면에 매우 얇은 1㎚∼100㎚의 두께를 지닌 실리콘박막이 형성되어 있는 것을 알 수 있다.
이와 같이 해서 구멍이 밀봉된 표면이란, 0.5∼50㎛주기, 바람직하게는 1∼9㎛, 전형적으로는 수㎛주기에서 1∼10㎚정도의 진폭을 지닌 파동(완만한 요철)을 지닌 표면을 말한다. 이 표면을 원자력현미경으로 관찰하면, 요철을 따라서 원자스텝이 형성되어 있는 것이 확인된다. 이들 파동(요철)은 압력의존성이 있어, 열처리분위기를 바람직하게는 대기압이하, 더욱 바람직하게는 200Torr이하의 압력으로 제어할 경우 파동의 진폭을 크게할 수 있다.
그 결과, 그위에 형성된 화합물반도체막의 표면은, 도 3에 표시한 바와 같이, 오프각이 없는 벌크실리콘상의 경우보다도 표면이 평활하여 오프각에 의존하지 않는 모르폴로지를 지닐 수 있다. 이것은, 오프각이 작아도, 파동이 생김으로써 오프기판과 마찬가지로 스텝밀도가 높아지기 때문인 것으로 추정된다.
에칭의 결과로서 다공질영역으로부터 손실되는 실리콘보다도 과잉으로 가스상으로부터 실리콘을 공급할 경우에는, 구멍의 밀봉과 동시에 매우 얇은 실리콘막이 형성되나, 이러한 매우 얇은 막의 층두께가 두껍게 되면, 단결정화합물반도체층을 형성할때에 결정결함이 화합물반도체층에도 도입될 수 있으므로, 이것은 본 발명의 목적에 위배된다. 따라서, 이러한 매우 얇은 막의 층두께는 바라직하게는 화합물반도체층의 두께이하, 예를 들면 화합물반도체층두께의 1/5이하, 더욱 바람직하게는 1/10이하로 한다. 구체적으로는, 이 두께는 화합물반도체층의 두께를 고려해서 1㎚∼100㎚의 범위내에서 선택하면 된다.
실리콘원자의 공급원으로서 SiH2Cl2, SiH4, SiHCl3또는 SiCl4등의 실리콘가스를 이용할 경우에는, 매우 얇은 실리콘층을 20㎚/min이하, 바람직하게는 10㎚/min이하, 더욱 바람직하게는 2㎚/min이하의 성장속도에서 형성하도록 소스가스의 유량을 설정하면 된다. MBE법의 경우와 같이, 실리콘을 고체소스로부터 공급하고, 기판온도가 800℃이하로 낮을 경우에는, 성장속도는 0.1㎚/min이하인 것이 바람직하다.
-화합물반도체단결정의 헤테로에피택셜성장-
표면의 구멍을 밀봉한 다공질실리콘층을 지니는 실리콘기판상에 MOCVD법 또는 MBE법에 의해 단결정화합물반도체를 형성한다. 통상의 단결정실리콘웨이퍼상에의 헤테로에피택셜성장에 있어서는, 성장전에 실리콘표면으로부터 자연산화막을 제거하기 위하여 초고진공중에서 1200℃정도로 웨이퍼를 가열하나, 본 발명에 있어서는, 열적으로 변질하기 쉬운 다공질실리콘을 이용하므로, 1200℃보다도 충분히 낮은 온도에서 기판을 열처리하는 것이 바람직하다.
자연산화막은, 미리 HF등에 기판을 침지시켜 자연산화막을 제거하고, 즉시 열처리용기에 기판을 설치함으로써, 또한, 이슬점이 낮은 H2가스를 사용해서 기판을 열처리함으로써 이러한 저온에서 제거할 수 있다.
또한, 미리 기판을 HF에 침지한 후, 청정도가 높은 수소분위기에 설치함으로써, 800℃정도의 저온에서도 자연산화막을 제거한 후 헤테로에피택셜성장을 행하는 것도 가능하다.
혹은, 상기 열처리후에 실리콘기판을 대기에 노출시키지 않고, 화합물반도체의 단결정성장용의 챔버에 설치함으로써, 자연산화막의 형성을 현저하게 억제할 수 있으므로, 상기와 같은 자연산화막제거를 위한 열처리를 불필요하게 하는 것도 가능하다. 바람직하게는, 수소분위기중의 열처리와 화합물반도체단결정의 성장을 동일 챔버에서 행해도 되며, 이것을 좋은 방법이다. 더욱 바람직하게는 수소분위기중의 열처리와 화합물반도체단결정의 성장사이에, 기판온도는 양 프로세스에서의 낮은 쪽온도보다도 낮지 않도록 할 필요가 있다.
이상 설명한 바와 같이 해서 단결정화합물반도체막을 형성하면, 실리콘과의 격자부정합, 막형성온도로부터 상온으로의 강온 및 열팽창계수의 차이 등 때문에 도입되는 결정결함은, 다공질실리콘의 구멍을 밀봉하는 매우 얇은 실리콘층에만 도입되고, 단결정화합물반도체막에는 도입되지 않는다. 이것은, 벌크실리콘보다도 취약한 다공질 영역상에 형성된 매우 얇은 실리콘층이 단결정화합물 반도체막보다도 훨씬 취약하기 때문이며, 따라서, 상기 매우 얇은 층에 결정결함이 쉽게 도입될 수 있다.
상기 특성을 얻기 위하여, 헤테로에피택셜성장에 의해 형성된 단결정화합물반도체막의 두께는, 두꺼운 것이 바람직하며, 바람직하게는 50㎚이상, 더욱 바람직하게는 200㎚이상이다.
여기서 말하는 화합물반도체란, GaAs, GaP, InP 및 GaInAs 등의 Ⅲ-Ⅴ족 화합물, ZnTe, ZnSe, ZnS, CdTe, HgTe 및 CdHgTe 등의 Ⅱ-Ⅵ족 화합물 및 SiGe 및 SiC등의 Ⅳ-Ⅳ족 화합물을 대표적으로 들 수 있으나, 반드시 이들로 한정되는 것은 아니다.
-소자의 제작-
상기한 바와 같은 방법에 의해 형성된 단결정화합물반도체막은, 발광다이오드나 반도체레이저 등의 발광소자, 혹은 HEMT 등의 고속전자소자의 제작에 사용하면, 그 막은, 단결정화합물반도체자체를 이용한 경우, 단결정화합물반도체기판상에 헤테로에피택셜성장을 한 경우 혹은 격자변형이 매우 작은 헤테로에피택셜성설장을 한 경우와 동등, 혹은 그 이상으로 양호한 특성에 기여할 수 있다.
이하, 본 발명의 실시예에 대해서 설명한다.
실시예 1
615㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 6인치 직경의 (100)단결정실리콘기판 4매를, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 2매의 기판을 이슬점이 -95℃인 수소(H2)분위기중에서 1,050℃, 760Torr에서 10분간 열처리하여 표면구멍을 밀봉하였다. 나머지 2매의 기판은 이슬점이 -90℃이하인 수소(H2)분위기중에서 1,050℃, 760Torr에서 10분간 열처리하여 표면구멍을 밀봉하였다. 온도의 상승 또는 하강시에도 수소분위기를 사용하였다.
이 상태에서, 상기 2조의 기판중 각각 1매의 기판을 꺼내어 표면조도를 원자력현미경으로 측정한 바, 약 2㎛주기에서 진폭 3㎚의 파동이 관찰되었다. 이 관찰에 부여되지 않은 나머지 기판을 다음 공정에 투입하였다.
다음에, 이 다공질실리콘상에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도(surface roughness)를 구했다. 이슬점 -95℃인 수소분위기에서 열처리한 기판에 화합물반도체층을 형성한 표면의 조도는 평균제곱조도(Rrms)로 0.3㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚보다도 양호했다.
또한, 결함현실화(defect-actualizing)에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
한편, 이슬점 -90℃이하인 수소분위기중에서 기판을 열처리한 경우에는, 표면조도는 0.9㎚, 결함밀도는 약 1×105/㎠였다.
실시예 2
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,050℃, 80Torr에서 10분간 열처리하여 표면구멍을 밀봉했다.
이 상태에서, 상기 기판을 꺼내어 표면조도를 원자력현미경으로 측정한 바, 약 4㎛주기에서 진폭 4㎚의 파동이 관찰되었다. 이 관찰에 부여되지 않은 나머지 기판을 다음 공정에 투입하였다.
다음에, 이 다공질실리콘상에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
실시예 3
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,050℃, 80Torr에서 10분간 열처라하여 표면구멍을 밀봉하고, 그대로 온도를 700℃로 내리고, 이 다공질실리콘상에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께를 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화(defect-actualizing)에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 5×103/㎠임이 확인되었다.
실시예 4
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구로 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,050℃, 80Torr에서 10분간 열처리하여 표면구멍을 밀봉하고, 그대로 온도를 700℃로 내리고, 이 다공질실리콘상에, MBE(Molecular Beam Epitaxy)법에 의해 단결정AlGaAs를 1㎛두께로 에피택셜성장하였다.
투과전자현미경에 의한 단면관찰결과, AlGaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 AlGaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 AlGaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 AlGaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.41㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 AlGaAs층을 형성한 경우의 표면조도인 3.7㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화(defect-actualizing)에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
실시예 5
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,050℃, 760Torr에서 10분간 열처리하여 표면구멍을 밀봉한 후, 이 다공질실리콘상에, 액상성장법에 의해 단결정GaP를 1㎛두께로 에피택셜성장하였다.
투과전자현미경에 의한 단면관찰결과, GaP층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaP층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaP층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaP층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화(defect-actualizing)에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
실시예 6
도 4는 본 발명에 의한 광기전성소자로서의 태양전지의 단면도이다. 도 4에 있어서, (41)은 실리콘기판, (42)는 다공질층, (43)은 다공질층의 구멍밀봉부로서의 실리콘층, (44)는 p-형 GaAs층, (45)는 p+형 InGaP층, (46)은 p형 GaAS층, (47)은 n+형 GaAs층, (48)은 n+형 InGaP층, (49)는 n+형 AlInP층, (410)은 반사방지막, (411),(412)는 제 1 및 제 2전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,100℃, 760Torr에서 10분간 열처리하여 표면구멍을 밀봉한 후, 이 다공질실리콘상에, 액상성장법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다.
이 층상에, p+형 InGaP층, p형 GaAs층, n+형 GaAs층, n+형 InGaP층 및 n+형 AlInP층을 더욱 적층하고, AlInP층(49)의 표면에는 제 1전극과 반사방지층을 형성하여, 태양전지를 제작하였다.
이 태양전지의 필팩터(fill factor)를 측정한 바, 마찬가지 구조를, 다공질실리콘층을 형성하지 않은 것을 제외하고 상기와 동일한 단결정실리콘기판상에 형성한 경우에는 0.831; 다공질실리콘층을 형성했으나 다공질표면의 구멍을 밀봉하지 않은 경우에는 0.807; 본 발명에 의한 본 실시예의 경우에는 0.870으로 특성의 개선이 확인되었다.
실시예 7
도 5는 본 발명에 의한 발광소자로서의 LED의 단면도이다. 도 5에 있어서, (51)은 실리콘기판, (52)는 다공질층, (53)은 다공질층의 구멍밀봉부로서의 실리콘층, (54)는 n-형 GaAlAs층, (55)는 p-형 GaAlAs층, (56)은 p-형 GaAlAS층, (57)은 전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,100℃, 760Torr에서 10분간 열처리하여 표면구멍을 밀봉했다. 그후, 이와 같이 구멍이 밀봉된 다공질실리콘상에, 액상성장법에 의해 단결정 n-형 GaAs를 5㎛두께로 에피택셜성장하였다.
또, 이 위에 n-형 GaAlAs층 및 p-형 GaAlAs층을 적층하고, GaAlAs층(56)의 표면 및 실리콘기판(51)의 이면상에 각각 제 1 및 제 2전극을 형성하여, 발광다이오드를 형성하였다. 그 결과, GaAs기판상에 이러한 소자구조를 형성한 경우와 동등한 강도에서의 적색발광이 형성되었다.
실시예 8
도 6은 본 발명에 의한 발광소자로서의 반도체레이저의 단면도이다. 도 6에 있어서, (61)은 실리콘기판, (62)는 다공질층, (63)은 다공질층의 구멍밀봉부로서의 실리콘층, (64)는 n-형 GaAs층, (65)는 p-형 GaAs층, (66)은 n-형 ZnSe층, (67)은 n-형 ZnMgSSe층, (68)은 ZnSSe/ZnCdSe층, (69)는 p-형 ZnMgSSe층, (610)은 p-형 ZnSe층, (611)은 p-형 ZnSe/ZnTe층, (612)는 p-형 ZnTe층, (613)은 전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,000℃, 10Torr에서 10분간 열처리하여 표면구멍을 밀봉했다. 그 후, 이 다공질실리콘상에, 액상성장법에 의해 단결정 n-형 GaAs를 5㎛두께로 에피택셜성장하였다.
또, 이 위에 p-형 GaAs층 및 n-형 ZnSe층을 적층한 후, n-형 ZnSe층을 스트라이프로 패턴화하고 제거하였다. 그후, 이 위에 n형 ZnMgSSe층, ZnSSe/ZnCdSe층, p-형 ZnMgSSe층, p-형 ZnSe층, p-형 ZnSe/ZnTe층 및 p-형 ZnTe층을 형성하였다. 최상층의 표면에는 제 1의 An/Pt/Pd전극을 형성하고, 이면에는 제 2의 In전극을 형성하여, 펄스전압을 인가한 바, GaAs기판상에 이러한 소자구조를 형성한 경우와 마찬가지로 실온에서 발광하였다. 역치전류밀도는 어느 경우에나 210A/㎠였다.
실시예 9
도 7은 본 발명에 의한 트랜지스터로서의 HEMT(High Electron Mobility Transistor)의 단면도이다. 도 7에 있어서, (71)은 실리콘기판, (72)는 다공질층, (73)은 다공질층의 구멍밀봉부로서의 실리콘층, (74)는 단결정 GaAs층, (75)는 비도핑GaAs층, (76)은 n형 AlGaAS층, (77)은 n형 GaAs층, (78)은 AuGe소스전극, (79)는 Al게이트전극, (710)은 AuGe드레인이다. 이하, 본 실시예의 디바이스의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 이슬점이 -92℃이하인 수소(H2)분위기중에서 1,000℃, 1Torr에서 10분간 열처리하여 표면구멍을 밀봉했다. 그후, 이 다공질실리콘상에, MBE법에 의해 단결정GaAs를 5㎛두께로 에피택셜성장하였다.
또, 이 위에, 비도핑GaAs층, n형 AlGaAs층 및 n형 GaAs층을 형성하였다. 또한, 이 위에, 게이트, 소스 및 드레인을 제작하여 HEMT를 제작한 바, GaAs기판상에 이러한 소자를 형성한 경우와 마찬가지로 고속으로 동작하였다.
실시예 10
615㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 6인치 직경의 (100)단결정실리콘기판 3매를, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이들 기판중 1매의 기판을, H2를 230ℓ/min흘리면서 1,050℃, 760Torr에서 1분간 열처리하고, 또한 SiH4를 50sccm첨가해서 5분간 열처리하여 표면구멍을 밀봉하였다.
다음에, 이들 3매의 전처리한 또는 처리하지 않은 (100) 실리콘기판에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, SiH4를 첨가해서 열처리한 다공질실리콘상에 형성된 GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 다공질표면을 형성했으나, SiH4를 첨가한 열처리를 행하지 않고 GaAs층을 형성한 기판에서는, 전자현미경에서 단면관찰하면, 다공질실리콘과 GaAs층과의 계면이 100㎚정도의 높이차로 무질서하게 되어 있는 것이 확인되었다. 한편, 다공질층을 형성하지 않고 GaAs층을 실리콘기판상에 직접 형성한 경우에는, Si/GaAs계면으로부터 GaAs층에 쌍결정결함이나, 적층결함 및 전위가 무수하게 도입되어 있는 것이 확인되었다.
또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 이슬점 -95℃인 수소분위기에서 열처리한 기판에 화합물반도체층을 형성한 표면의 조도는 평균제곱조도(Rrms)로 0.3㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚보다도 양호했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
한편, 다공질층을 형성하지 않은 경우에는, 결함밀도는 약 1×106/㎠로 높았고, 다공질층을 형성했어도 SiH4를 첨가하여 열처리를 행하지 않은 경우에는 1×105/㎠정도였다.
실시예 11
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중에서 1,050℃, 80Torr에서 SiH4를 20sccm첨가하면서 10분간 열처리하여 표면구멍을 밀봉하였다.
이 상태에서, 상기 기판을 꺼내어 표면조도를 원자력현미경으로 측정한 바, 약 4㎛주기에서 진폭 4㎚의 파동이 관찰되었다. 이 관찰에 부여되지 않은 기판을 다음 공정에 투입하였다.
다음에, 이 다공질실리콘상에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바 약 5×103/㎠임이 확인되었다.
실시예 12
625㎛두께를 지닌 비저항, 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중에서 1,050℃, 80Torr에서 5분간 열처리하고, 계속해서 SiH2Cl2를 20sccm첨가해서 5분간 열처리하여 표면구멍을 밀봉하였다. 그대로 이 온도를 700℃로 내리고, 이 다공질실리콘상에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 단결정GaAs를 1㎛두께로 에피택셜성장하였다. 성장조건은 이하와 같았다.
소스가스: TMGa/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaAs층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 5×103/㎠임이 확인되었다.
실시예 13
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중, 950℃, 20Torr에서 SiH4를 30sccm첨가하면서 10분간 열처리하여 표면구멍을 밀봉하였다. 그대로 이 온도를 700℃로 내리고, 공급가스를 바꾼 후, 이 다공질실리콘상에 MBE(Molecular Beam Epitaxy)법에 의해 단결정AlGaAs를 1㎛두께로 에피택셜성장하였다.
투과전자현미경에 의한 단면관찰결과, AlGaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 AlGaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 AlGaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 AlGaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.41㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 AlGaAs층을 형성한 경우의 표면조도인 3.7㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 7×103/㎠임이 확인되었다.
실시예 14
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 1.25%HF용액에 20초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구로 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 4%H2:96% Ar분위기중, 1100℃, 760Torr에서 SiH4를 30sccm첨가하면서 10분간 열처리하여 표면구멍을 밀봉하고, 그대로 이 온도를 700℃로 내리고, 공급가스를 바꾼후, 이 다공질실리콘상에, MBE(Molecular Beam Epitaxy)법에 의해 단결정AlGaAs를 1㎛두께로 에피택셜성장하였다.
투과전자현미경에 의한 단면관찰결과, AlGaAs층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 AlGaAs층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 AlGaAs층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 AlGaAs층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.41㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 AlGaAs층을 형성한 경우의 표면조도인 3.7㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 7×103/㎠임이 확인되었다.
실시예 15
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형 (n형과 대치가능)의 5인치 직경의 오프각 0°인 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 300℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에 이 다공질실리콘을 도달진공도가 1×10-10Torr인 초고진공중에서, 1,150℃에서 실리콘을 극미량 공급하면서 10분간 열처리하여 표면구멍을 밀봉하고, 그후, 이 다공질실리콘상에, 액상성장법에 의해 단결정GaP를 1㎛두께로 에피택셜성장하였다.
투과전자현미경에 의한 단면관찰결과, GaP층에 결정결함이 도입되지 않고, 양호한 결정성을 지니는 GaP층이 형성되는 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질실리콘층과 GaP층과의 사이에는, 매우 뚜렷하고 평활한 계면이 형성되어 있는 것도 확인되었다. 또, 원자력현미경에 의해 GaP층의 50㎛평방의 영역을 측정함으로써 표면조도를 구했다. 표면조도는 평균제곱조도(Rrms)로 0.4㎚인 바, 다공질실리콘을 형성하지 않고 실리콘기판상에 직접 GaP층을 형성한 경우의 표면조도인 3.5㎚(오프각이 0°인 경우)에 비해서, 훨씬 평활했고, 오프각이 4°인 경우의 표면조도 0.42㎚와 거의 동등했다.
또한, 결함현실화에칭에 의해 현실화된 결정결함을 광학현미경에 의해 카운트하여 결함밀도를 구한 바, 약 1×104/㎠임이 확인되었다.
실시예 16
도 4는 본 발명에 의한 광기전성소자로서의 태양전지의 단면도이다. 도 4에 있어서, (41)은 실리콘기판, (42)는 다공질층, (43)은 다공질층의 구멍밀봉부로서의 실리콘층, (44)는 p-형 GaAs층, (45)는 p+형 InGaP층, (46)은 p형 GaAS층, (47)은 n+형 GaAs층, (48)은 n+형 InGaP층, (49)는 n+형 AlInP층, (410)은 반사방지막, (411),(412)는 제 1 및 제 2전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 p형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중에서 1,100℃, 760Torr에서 1분간 열처리하고, 이어서 SiH2Cl2를 20sccm첨가하여 5분간 열처리하여 표면구멍을 밀봉한 후, 이 다공질실리콘상에, 액상성장법에 의해 단결정GaAs를 5㎛두께로 에피택셜성장하였다.
이 층상에, p+형 InGaP층, p형 GaAs층, n+형 GaAs층, n+형 InGaP층 및 n+형 AlInP층을 더욱 적층하고, AlInP층(49)의 표면에는 제 1전극과 반사방지층을 형성하여, 태양전지를 제작하였다.
이 태양전지의 필팩터(fill factor)를 측정한 바, 마찬가지 구조를, 다공질실리콘층을 형성하지 않은 것을 제외하고 상기와 동일한 단결정실리콘기판상에 형성한 경우에는 0.831; 다공질실리콘층을 형성했으나 다공질표면의 구멍을 밀봉하지 않은 경우에는 0.807; 본 발명에 의한 본 실시예의 경우에는 0.870으로 특성의 개선이 확인되었다.
실시예 17
도 5는 본 발명에 의한 발광소자로서의 LED의 단면도이다. 도 5에 있어서, (51)은 실리콘기판, (52)는 다공질층, (53)은 다공질층의 구멍밀봉부로서의 실리콘층, (54)는 n-형 GaAlAs층, (55)는 p-형 GaAlAs층, (56)은 p-형 GaAlAS층, (57)은 전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중, 1,100℃, 760Torr에서 1분간 열처리하고, 이어서 SiH4를 20sccm첨가해서 계속해서 6분간 열처리하여 표면구멍을 밀봉했다.
그후, 이와 같이 구멍이 밀봉된 다공질실리콘상에, 액상성장법에 의해 단결정 n-형 GaAs를 5㎛두께를 에피택셜성장하였다.
또, 이 위에 n-형 GaAlAs층 및 p-형 GaAlAs층을 적층하고, GaAlAs층(56)의 표면 및 실리콘기판(51)의 이면상에 각각 제 1 및 제 2전극을 형성하여, 발광다이오드를 형성하였다. 그 결과, GaAs기판상에 이러한 소자구조를 형성한 경우와 동등한 강도에서의 적색발광이 형성되었다.
실시예 18
도 6은 본 발명에 의한 발광소자로서의 반도체레이저의 단면도이다. 도 6에 있어서, (61)은 실리콘기판, (62)는 다공질층, (63)은 다공질층의 구멍밀봉부로서의 실리콘층, (64)는 n-형 GaAs층, (65)는 p-형 GaAs층, (66)은 n-형 ZnSe버퍼층, (67)은 n-형 ZnMgSSe층, (68)은 ZnSSe/ZnCdSe층, (69)는 p-형 ZnMgSSe층, (610)은 p-형 ZnSe층, (611)은 p-형 ZnSe/ZnTe층, (612)는 p-형 ZnTe층, (613)은 전극이다. 이하 본 실시예의 소자의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중에서 1,100℃, 760Torr에서 1분간 열처리하고, 이어서 SiH4를 20sccm첨가해서 6분간 계속 열처리하여 표면구멍을 밀봉했다.
그 후, 이 다공질실리콘상에, 액상성장법에 의해 단결정 n-형 GaAs를 5㎛두께로 에피택셜성장하였다.
또, 이 위에 p-형 GaAs층 및 n-형 ZnSe층을 적층한 후, n-형 ZnSe층을 스트라이프로 패턴화하고 제거하였다. 그후, 이 위에 n형 ZnMgSSe층, ZnSSe/ZnCdSe층, p-형 ZnMgSSe층, p-형 ZnSe층, p-형 ZnSe/ZnTe층 및 p-형 ZnTe층을 형성하였다. 최상층의 표면에는 제 1의 An/Pt/Pd전극을 형성하고, 이면에는 제 2의 In전극을 형성하여, 펄스전압을 인가한 바, GaAs기판상에 이러한 소자구조를 형성한 경우와 마찬가지로 실온에서 발광하였다. 역치전류밀도는 어느 경우에나 210A/㎠였다.
실시예 19
도 7은 본 발명에 의한 트랜지스터로서의 HEMT(High Electron Mobility Transistor)의 단면도이다. 도 7에 있어서, (71)은 실리콘기판, (72)는 다공질층, (73)은 다공질층의 구멍밀봉부로서의 실리콘층, (74)는 단결정 GaAs층, (75)는 비도핑GaAs층, (76)은 n형 AlGaAS층, (77)은 n형 GaAs층, (78)은 소스전극, (79)는 게이트전극, (710)은 드레인이다. 이하, 본 실시예의 디바이스의 제작공정에 대해서 설명한다.
625㎛두께를 지닌 비저항 0.01Ω·㎝의 n형의 5인치 직경의 (100)단결정실리콘기판을, HF를 알콜로 희석한 용액중에서 양극화성함으로써, 그의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
기판은 이하의 조건하에서 양극화성하였다.
전류밀도: 7㎃/㎠
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질실리콘층의 두께: 10㎛
다공도: 20%
다음에, 이 기판을 산소분위기중, 400℃에서 1시간 산화했다. 이 산화의 결과, 다공질실리콘의 내벽면은 매우 얇은 열산화막으로 덮였다.
다음에, 이 기판을 1.25%HF용액에 30초간 침지해서 다공질표면 및 그 근방의 구멍내벽면에 형성된 매우 얇은 열산화막을 벗겨낸 후, 순수로 헹구고 나서 스핀건조하였다.
다음에, 이 다공질실리콘을 수소(H2)분위기중, 1,000℃, 1Torr에서 SiH4를 10sccm첨가하면서 5분간 열처리하여 표면구멍을 밀봉했다. 그후, 이 다공질실리콘상에, MBE법에 의해 단결정GaAs를 5㎛두께로 에피택셜성장하였다.
또, 이 위에, 비도핑GaAs층, n형 AlGeAs층 및 n형 GaAs층을 형성하였다. 또한, 이 위에, 게이트, 소스 및 드레인을 제작하여 HEMT를 제작한 바, GaAs기판상에 이러한 소자를 형성한 경우와 마찬가지로 고속으로 동작하였다.
이상 설명한 바와 같이, 본 발명에 의하면, 종래기술이 지녔던 각종 문제점에 답할 수 있는 반도체소자, 반도체기판 및 그의 제조방법을 제공할 수 있다. 즉, 값싼 실리콘기판을 이용해서 고품질의 화합물반도체기판을 제작할 수 있고, 또, 이러한 기판을 이용해서, 저렴한 비용으로 특성이 양호한 화합물반도체를 제작할 수 있다.
본 발명에 있어서는, 다공질실리콘기판상에 단결정화합물반도체층을 형성할때에, 미리 수소를 함유하는 분위기중에서 기판의 열처리를 실시함으로써, 종래기술에서 문제로 되었던 결정성 및 표면평활성을 개선한 단결정화합물반도체층을 실리콘기판상에 형성할 수 있다.
또, 본 발명에 의하면, 평활한 표면을 얻는데 필요한 오프각을 지닌 단결정실리콘기판을 이용하지 않고도 평활한 표면을 갖고, 또 결정성이 양호하며, 또 기판과의 사이에 뚜렷하고 평활한 계면을 지니는 화합물반도체층을 형성할 수 있으며, 특히, 예를 들면, 오프각이 낮은 기판의 시장에 널리 유통되는 (100)±1°정도의 오프각을 지닌 실리콘기판을 이용할 수 있으므로, 기판의 제약을 완화할 수 있다.
또, 본 발명에 의하면, 실리콘기판상에 결정성이 양호한 화합물반도체층을 생산성, 균일성, 제어성 및 경제성의 면에서 탁월하게 얻을 수 있다.
또한, 본 발명에 의하면, 종래의 화합물반도체소자의 이점을 보장하면서 응용가능한 반도체기판제작방법을 제안할 수 있다.
또, 본 발명에 의하면, 원래 결정성이 양호한 실리콘기판을 가공해서 형성된 다공질실리콘의 표면의 구멍을, 수소분위기중에서 해당 기판을 열처리하는 것에 의해 밀봉함으로써, 양질의 단결정화합물반도체층을 형성하는 것이므로, 다수매의 기판을 일괄해서 처리하는 것이 가능하고, 또 그의 생산성 및 경제성을 열화시키는 일없이 결정성을 단결정화합물반도체기판과 견줄만하거나 그 이상으로 향상할 수 있다.
또한, 본 발명에 의하면, 원래 결정성이 양호한 실리콘기판을 가공해서 형성된 다공질실리콘의 표면의 구멍을, 수소분위기중에서 해당 기판을 열처리하는 것에 의해 밀봉함으로써, 단결정화합물반도체층을 대형면적에 걸쳐서 일괄해서 형성하는 것이므로, 이러한 단결정화합물반도체층상에, 단결정화합물반도체기판자체에 형성할 경우와 견줄만한 특성을 보장하면서 태양전지나 광센서 등의 광전변환기, 레이저나 발광다이오드 등의 발광소자, HEMT 등의 트랜지스터를 형성할 수 있고, 게다가, 이들을 생산성, 균일성, 제어성 및 경제성의 면에서 탁월하게 형성할 수 있다.

Claims (23)

  1. 다공질영역을 지닌 실리콘기판 및 상기 다공질영역상에 형성된 반도체층을 구비한 반도체기판에 있어서,
    상기 반도체층은 단결정화합물반도체로 이루어져, 상기 다공질영역의 표면의 구멍이 밀봉되어 있는 해당 표면상에 형성되어 있는 것을 특징으로 하는 반도체기판.
  2. 제 1항에 있어서, 상기 표면은 상기 반도체층보다도 얇은 두께의 매우 얇은 실리콘막으로 이루어져 있는 것을 특징으로 하는 반도체기판.
  3. 제 1항에 있어서, 상기 실리콘기판과 상기 다공질영역은 양쪽 모두 단결정실리콘으로 이루어져 있는 것을 특징으로 하는 반도체기판.
  4. 제 1항에 있어서, 상기 다공질영역과 상기 화합물반도체층과의 계면의 조도는 1㎚이하인 것을 특징으로 하는 반도체기판.
  5. 다공질영역을 지닌 실리콘기판을 열처리해서 해당 다공질영역의 표면의 구멍을 밀봉하는 열처리공정; 및
    상기 열처리에 의해 구멍이 밀봉된 상기 다공질영역상에 헤테로에피택셜성장에 의해 단결정화합물반도체층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체기판의 제작방법.
  6. 제 5항에 있어서, 상기 실리콘기판의 열처리는, 실리콘을 함유하는 기체가 거의 없는 분위기중에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  7. 제 5항에 있어서, 상기 열처리공정전에,
    상기 다공질영역의 표면으로부터 자연산화막을 제거하는 공정을 또 구비한 것을 특징으로 하는 반도체기판의 제작방법.
  8. 제 5항에 있어서, 상기 열처리 공정전에,
    상기 다공질영역의 구멍의 내벽을, 내부에 단결정실리콘이 잔류할 정도로 산화하는 공정을 또 구비한 것을 특징으로 하는 반도체기판의 제작방법.
  9. 제 8항에 있어서, 상기 열처리공정전에,
    다공질영역의 표면으로부터 산화막을 제거하는 공정을 또 구비한 것을 특징으로 하는 반도체기판의 제작방법.
  10. 제 5항에 있어서, 상기 열처리공정은, 해당 다공질영역의 표면에 0.5㎛∼50㎛주기의 파동을 도입하는 것을 특징으로 하는 반도체기판의 제작방법.
  11. 제 5항에 있어서, 상기 열처리공정은, 이슬점 -92℃이하인 수소분위기중에서 상기 실리콘기판을 열처리하는 공정인 것을 특징으로 하는 반도체기판의 제작방법.
  12. 제 7항 또는 제 9항에 있어서, 상기 다공질영역의 표면으로부터 산화막 또는 자연산화막을 제거하는 공정은, 해당 다공질영역을 지닌 상기 실리콘기판을 불화수소산용액에 침지함으로써 행해지는 것을 특징으로 하는 반도체기판의 제작방법.
  13. 제 5항에 있어서, 상기 실리콘기판의 주면의 면방위는 (100)인 것을 특징으로 하는 반도체기판의 제작방법.
  14. 제 5항에 있어서, 상기 열처리공정은 실리콘을 미량 함유하는 분위기중에서 행해지는 것을 특징으로 하는 반도체기판의 제작방법.
  15. 제 14항에 있어서, 상기 열처리공정은, 수소분위기 또는 수소와 불활성가스로 이루어진 분위기중에서 행해지는 것을 특징으로 하는 반도체기판의 제작방법.
  16. 제 14항에 있어서, 상기 다공질영역을 지닌 실리콘기판을, 이슬점 -92℃이하인 수소분위기중에서 열처리하는 것을 특징으로 하는 반도체기판의 제작방법.
  17. 제 14항에 있어서, 상기 다공질영역을 지닌 실리콘기판을 불화수소산용액에 침지하여 해당 다공질영역의 표면으로부터 산화막 또는 자연산화막을 제거하고, 이 다공질영역을 지닌 실리콘기판을 이슬점 -92℃이하인 수소분위기중에서 열처리하는 것을 특징으로 하는 반도체기판의 제작방법.
  18. 제 1항 기재의 반도체기판상에 액티브영역을 형성하여 이루어진 것을 특징으로 하는 전자소자.
  19. 제 18항에 있어서, 상기 전자소자는 광전변환기인 것을 특징으로 하는 반도체기판의 제작방법.
  20. 제 18항에 있어서, 상기 전자소자는 발광소자인 것을 특징으로 하는 반도체기판의 제작방법.
  21. 제 18항에 있어서, 상기 전자소자는 트랜지스터인 것을 특징으로 하는 반도체기판의 제작방법.
  22. 제 1항 기재의 반도체기판의 이면상에 형성된 제 1전극 및 상기 반도체층의 표면측상에 형성된 제 2전극을 구비한 것을 특징으로 하는 전자소자.
  23. 제 1항 기재의 반도체기판에 있어서,
    단결정화합물로 이루어진 상기 반도체기판 및 상기 반도체층의 도전형은 동일한 것을 특징으로 하는 반도체기판.
KR10-1998-0009025A 1997-03-17 1998-03-17 반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자소자 KR100369219B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1997-62856 1997-03-17
JP97-62856 1997-03-17
JP6285697 1997-03-17

Publications (2)

Publication Number Publication Date
KR19980080367A true KR19980080367A (ko) 1998-11-25
KR100369219B1 KR100369219B1 (ko) 2003-03-15

Family

ID=13212372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0009025A KR100369219B1 (ko) 1997-03-17 1998-03-17 반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자소자

Country Status (8)

Country Link
US (1) US6106613A (ko)
EP (1) EP0866493A3 (ko)
KR (1) KR100369219B1 (ko)
CN (1) CN1104038C (ko)
AU (1) AU740030B2 (ko)
CA (1) CA2231625C (ko)
SG (1) SG77166A1 (ko)
TW (1) TW385486B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101023146B1 (ko) * 2004-04-01 2011-03-18 삼성에스디아이 주식회사 태양전지 및 그 제조방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4010095B2 (ja) * 1999-10-01 2007-11-21 富士ゼロックス株式会社 面発光型半導体レーザ及びレーザアレイ
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
JP2003023011A (ja) * 2001-07-05 2003-01-24 Matsushita Electric Ind Co Ltd バイポーラトランジスタ装置及びその製造方法
EP1349204A3 (en) * 2002-02-28 2007-05-02 Interuniversitair Microelektronica Centrum ( Imec) A method for producing a device having a semiconductor layer on a lattice mismatched substrate
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US7622363B2 (en) * 2003-05-06 2009-11-24 Canon Kabushiki Kaisha Semiconductor substrate, semiconductor device, light emitting diode and producing method therefor
US20050124137A1 (en) * 2003-05-07 2005-06-09 Canon Kabushiki Kaisha Semiconductor substrate and manufacturing method therefor
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP2005005509A (ja) * 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
US20050148162A1 (en) * 2004-01-02 2005-07-07 Huajie Chen Method of preventing surface roughening during hydrogen pre-bake of SiGe substrates using chlorine containing gases
US6958286B2 (en) * 2004-01-02 2005-10-25 International Business Machines Corporation Method of preventing surface roughening during hydrogen prebake of SiGe substrates
KR100627888B1 (ko) * 2004-05-25 2006-09-25 도시바세라믹스가부시키가이샤 화합물 반도체 성장용 기판, 그것을 이용한 화합물 반도체및 그들의 제조방법
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
JP4950047B2 (ja) * 2004-07-22 2012-06-13 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ ゲルマニウムの成長方法及び半導体基板の製造方法
TWI240426B (en) * 2005-01-13 2005-09-21 Chung-Hua Li Manufacturing method for laminated structure of solar cell, electrode of solar cell, and the solar cell
DE102006003464A1 (de) * 2006-01-25 2007-07-26 Degussa Gmbh Verfahren zur Erzeugung einer Siliciumschicht auf einer Substratoberfläche durch Gasphasenabscheidung
JP5171016B2 (ja) * 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
KR100941305B1 (ko) * 2006-12-18 2010-02-11 주식회사 실트론 질화물 반도체 기판 및 그 제조 방법
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
CN101964367A (zh) * 2010-08-23 2011-02-02 中国科学院微电子研究所 一种多孔结构的衬底及其制备方法
US9349591B2 (en) 2014-10-28 2016-05-24 International Business Machines Corporation Crystal formation on non-lattice matched substrates
US10032870B2 (en) * 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
US20190181218A1 (en) * 2017-12-08 2019-06-13 Qualcomm Incorporated Semiconductor device with high charge carrier mobility materials on porous silicon
CN111276869A (zh) * 2020-02-13 2020-06-12 深圳信息职业技术学院 量子点激光器及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4588451A (en) * 1984-04-27 1986-05-13 Advanced Energy Fund Limited Partnership Metal organic chemical vapor deposition of 111-v compounds on silicon
EP0688048A3 (en) * 1990-08-03 1996-02-28 Canon Kk Semiconductor substrate with SOI structure
JP2693032B2 (ja) * 1990-10-16 1997-12-17 キヤノン株式会社 半導体層の形成方法及びこれを用いる太陽電池の製造方法
JP3176072B2 (ja) * 1991-01-16 2001-06-11 キヤノン株式会社 半導体基板の形成方法
DE69333619T2 (de) * 1992-01-30 2005-09-29 Canon K.K. Herstellungsverfahren für Halbleitersubstrate
EP1179842A3 (en) * 1992-01-31 2002-09-04 Canon Kabushiki Kaisha Semiconductor substrate and method for preparing same
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
US5356509A (en) * 1992-10-16 1994-10-18 Astropower, Inc. Hetero-epitaxial growth of non-lattice matched semiconductors
JPH08316192A (ja) * 1995-05-18 1996-11-29 Canon Inc 半導体基板の製造方法および半導体製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101023146B1 (ko) * 2004-04-01 2011-03-18 삼성에스디아이 주식회사 태양전지 및 그 제조방법

Also Published As

Publication number Publication date
CA2231625C (en) 2002-04-02
CN1193808A (zh) 1998-09-23
TW385486B (en) 2000-03-21
US6106613A (en) 2000-08-22
EP0866493A2 (en) 1998-09-23
KR100369219B1 (ko) 2003-03-15
AU740030B2 (en) 2001-10-25
SG77166A1 (en) 2000-12-19
EP0866493A3 (en) 1999-05-26
CN1104038C (zh) 2003-03-26
CA2231625A1 (en) 1998-09-17
AU5844698A (en) 1998-09-17

Similar Documents

Publication Publication Date Title
KR100369219B1 (ko) 반도체기판과 그의 제작방법 및 해당 반도체기판에 제작된 전자소자
KR920006262B1 (ko) 반도체 박막형성법
KR100352368B1 (ko) 반도체기판 및 이것의 제조방법
US6768175B1 (en) Semiconductor substrate and its production method, semiconductor device comprising the same and its production method
US4699688A (en) Method of epitaxially growing gallium arsenide on silicon
US5923950A (en) Method of manufacturing a semiconductor light-emitting device
KR20000022995A (ko) 반도체기판 및 그 형성방법
JP3542491B2 (ja) 化合物半導体層を有する半導体基板とその作製方法及び該半導体基板に作製された電子デバイス
US11232950B2 (en) Structure of epitaxy on heterogeneous substrate and method for fabricating the same
WO2023087543A1 (zh) N极性GaN/AlGaN异质结外延结构及其制备方法
US5492860A (en) Method for growing compound semiconductor layers
JP4569026B2 (ja) 半導体基板及びその製造方法
CN115565876A (zh) 基于硅衬底的氮化物外延结构及其制作方法和半导体器件
Shastry et al. Epitaxial GaAs grown directly on (100) Si by low pressure MOVPE using low temperature processing
CN111435694A (zh) GaN外延片及其制备方法
JP2003086508A (ja) 化合物半導体層基板およびその作製方法、並びにこの基板上に作製したデバイス
JP2000150839A (ja) 半導体基板の作製方法
KR960004904B1 (ko) 다공성 실리콘기판위에 갈륨비소를 성장하는 방법
KR101068018B1 (ko) 화합물 반도체층 형성방법
KR100407955B1 (ko) 퓨전 기판 위에 ＧａＡｓ을 형성하는 방법
KR20060076675A (ko) 질화물 반도체 및 이의 제조 방법
TWI387999B (zh) Compound semiconductor epitaxial wafer and method of manufacturing the same
CN114242814A (zh) N极性面AlGaN基紫外光电探测器外延结构及其制备方法
JPH04318922A (ja) 化合物半導体結晶の成長方法
JP2002134840A (ja) 半導体発光素子および半導体発光素子の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee