KR19980079843A - 평면표시장치 - Google Patents

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Abstract

본 발명은 평면표시장치에 관한 것으로서, 액정표시장치는 표시패널 기판과 이 표시패널 기판상에 있어서 매트릭스형상으로 어레이된 복수의 표시화소와 복수의 표시화소의 열을 따라 표시패널 기판상에 형성된 복수의 신호선과 복수의 표시화소의 행을 주기적으로 순서대로 선택하고, 선택행의 표시화소를 복수의 신호선에 접속하기 위해 표시패널 기판상에 형성된 주사선 드라이버회로와 복수의 신호선을 통해 선택행의 표시화소를 구동하기 위해 표시패널상에 형성된 신호선 드라이버회로를 구비하며, 특히 신호선 드라이버회로는 복수의 신호선을 각각 소정수의 인접신호선으로 구성된 복수의 신호선 그룹으로 구분하도록 배열되고, 이러한 신호선 그룹에 표시패널 기판의 외부에서 공급된 개별 영상신호를 수취하며, 이러한 개별 영상신호에 기초하여 이러한 신호선 그룹을 병렬적으로 구동하는 복수의 신호선 드라이버 블록을 포함하는 것을 특징으로 한다.

Description

평면표시장치
본 발명은 복수의 표시화소가 화상을 표시하기 위해서 매트릭스 형상으로 배치된 평면표시장치에 관한 것으로, 특히 드라이버회로가 이들 표시화소의 스위칭소자와 함께 기판 위에 집적된 평면표시장치에 관한 것이다.
액정표시장치는 박형, 경량, 저소비 전력이라는 특징을 갖는 평면표시장치로, 이 특징으로 텔레비젼 수신기, 사무 자동화 기기, 그 외의 다양한 분야에서 활발히 이용되고 있다. 예를 들면, 액티브 매트릭스형 액정표시장치에서는 복수의 화소전극, 복수의 스위칭소자, 복수의 주사선 및 복수의 신호선이 투명한 유리기판 위에 형성된다. 이들 화소전극은 매트릭스 형상으로 배치되고 복수의 스위칭소자는 이들 화소전극에 각각 인접하여 배치된다. 복수의 주사선은 이들 화소전극의 행을 따라서 배치되고, 복수의 신호선은 이들 화소전극의 렬을 따라서 배치된다. 각 스위칭소자는 대응하는 주사선의 드라이버에 따라서 도통하고 대응신호선의 전위를 대응화소전극에서 설정한다.
최근에는 이러한 액정표시장치를 염가로 제조하는 방책으로서 이들 주사선을 구동하는 주사선 드라이버 및 이들 신호선을 구동하는 신호선 드라이버와 같은 드라이버회로를 스위칭소자와 함께 유리기판 위에 집적하는 것이 고려되고 있다. 구체적으로는 복수의 박막 트랜지스터가 이들 스위칭소자, 주사선 드라이버 및 신호선 드라이버로서 공통의 제조공정으로 형성된다. 신호선 드라이버는 예를 들면, 시프트 레지스터 및 복수의 아날로그 스위치로 구성된다. 시프트 레지스터는 외부에서 공급되는 영상신호(video signal)의 샘플링 타이밍을 결정하고, 이들 아날로그 스위치는 이 시프트 레지스터의 제어에 의해 영상산호를 차례대로 샘플링하여 각각의 신호선에 공급한다.
그런데, 박막 트랜지스터는 비단위 결정 반도체층을 이용하여 형성되는 것이기 때문에 양호한 동작 특성을 얻기 어렵고, 신호선 드라이버의 샘플링 속도 및 전류 드라이버능력을 제약한다. 이것은 충분한 시간 마진으로 영상신호를 순차 샘플링하는 것을 곤란하게 한다. 이러한 문제는 복수의 전송선을 포함하는 영상신호버스를 이용함으로서 해소할 수 있다고 생각된다. 이 영상신호 버스가 예를 들면 영상신호를 분해하여 미리 얻어지는 홀수열 영상신호 및 짝수열 영상신호를 신호선 드라이버에 병렬적으로 전송하는 2개의 전송선을 포함하는 경우, 제 1 전송선이 복수의 아날로그 스의치의 반을 통해서 홀수번째의 신호선에 접속되고, 제 2 전송선이 복수의 아날로그 스위치의 나머지 반을 통해서 짝수번째의 신호선에 접속된다. 시프트 레지스터는 각각 대응하는 2개의 인접 신호선에 할당된 복수조의 아날로그 스위치를 순차 구동하도록 접속된다. 각조의 아날로그 스위치는 시프트 레지스터의 제어에 의해 홀수열 영상신호 및 짝수열 영상신호를 동시에 샘플링하여 2개의 인접 신호선에 공급하기 때문에 샘플링 동작 시간 마진이 개선 가능하다.
그러나, 제 1 전송선과 아날로그 스위치의 반을 연결하는 배선은 제 2 전송선과 아날로그 스위치의 나머지 반을 연결하는 배선과 많은 부분에서 교차하여 이들 배선간의 용량 결합에 대응한 기생 용량을 생성한다. 이 기생용량은 전송되는 영상신호의 대역을 좁게하기 때문에 양호한 화상을 표시할 수 없다고 하는 문제가 발생한다. 또한, 이 기생 용량의 영향은 액정표시장치의 대화면화 또는 고정밀화를 위해서 화소수를 증대하는 경우에 더욱 심각화할 우려가 있다.
본 발명의 목적은 화소수의 증대에 따른 배선의 기생용량의 증대를 완화할 수 있는 평면표시장치를 제공하는 데에 있다.
도 1은 본 발명의 제 1 실시예에 관한 액정표시장치를 개략적으로 나타내는 회로도,
도 2는 도 1에 나타나는 신호선 드라이버회로를 상세하게 나타내는 회로도,
도 3은 도 1에 나타나는 신호선 드라이버회로의 동작을 나타내는 타임 챠트,
도 4는 본 발명의 제 2 실시예에 관한 액정표시장치의 신호선 드라이버회로를 상세하게 나타내는 회로도,
도 5는 도 4에 나타나는 신호선 드라이버회로의 동작을 나타내는 타임 챠트,
도 6은 본 발명의 제 3 실시예에 관한 액정표시장치의 신호선 드라이버회로를 상세하게 나타내는 도면,
도 7은 도 6에 나타나는 신호선 드라이버회로의 동작을 나타내는 타임 챠트,
도 8은 본 발명의 제 4 실시예에 관한 액정표시장치의 신호선 드라이버회로를 상세하게 나타내는 도면, 및
도 9는 도 8에 나타나는 신호선 드라이버회로의 동작을 나타내는 타임 챠트이다.
도면의 주요부분에 대한 부호의 설명
11∼14: 신호선 드라이버 블록 701: 표시패널 기판
702: 표시패널 컨트롤러 710: 표시화소
이 목적은 표시패널 기판과, 이 표시패널 기판 위에서 매트릭스 형상으로 어레이되는 복수의 표시화소와, 복수의 표시화소의 열을 따라서 표시패널 기판 위에 형성되는 복수의 신호선과, 복수의 표시화소의 행을 주기적으로 순차 선택하여 선택행의 표시화소를 복수의 신호선으로 접속하기 위해서 표시패널 기판 위에 형성되는 주사부와, 복수의 신호선을 통해서 선택행의 표시화소를 구동하기 위해서 표시패널 위에 형성되는 드라이버부를 구비하고, 이 드라이버부는 복수의 신호선을 각각 소정수의 인접 신호선으로 구성되는 복수의 신호선 그룹으로 구분하도록 배열되며, 표시패널 기판의 외부에서 이들 신호선 그룹용에 공급되는 개별의 영상신호를 수취하여, 이들 개별의 영산신호에 기초하여 상기 신호선 그룹을 구동하는 동작을 병렬적으로 실시하는 복수의 신호선 드라이버 블록을 포함하는 평면표시장치에 의해 달성된다.
이 평면표시장치에서는 개별의 영상신호가 각각 소정수의 인접 신호선으로 구성되는 복수의 신호선 그룹을 병렬적으로 구동하는 복수의 신호선 드라이버 블록으로 표시패널 기판의 외부에서 복수의 신호선 그룹용에 공급된다. 즉, 각 영상신호의 배선이 표시패널 기판 위에 있어서 어떤 신호선 드라이버 블록에서 다른 신호선 드라이버 블록으로 연장하여 형성될 필요가 없다. 따라서, 표시화소의 증대에 따른 배선의 기생용량의 증대를 대폭으로 완화할 수 있다. 또, 각 신호선 드라이버 블록에 공급되는 영상신호수를 증대시킴으로서 충분한 샘플링 마진을 얻는 한편 배선의 기생용량을 저감할 수 있다.
본 발명의 제 1 실시예에 관한 액정표시장치를 도면을 참조하여 설명한다.
도 1은 액정표시장치의 회로배선을 개략적으로 나타낸다. 이 액정표시장치는 예를 들면 텔레비젼 방송화상을 칼라표시하는 액티브 매트릭스 액정표시패널이다. 이 액정표시장치는 유리기판을 이용한 표시패널 기판(701)과 표시패널 기판(701) 위에 있어서 매트릭스형상으로 어레이되는 복수의 표시화소(710)와, 복수의 표시화소(710)의 열을 따라서 표시패널 기판(701) 위에 형성되는 복수의 신호선(707)과, 복수의 표시화소(707)의 행을 따라서 표시패널 기판(701) 위에 형성되는 복수의 주사선(708)과, 이들 주사선(707) 및 신호선(708)의 교차위치에 형성되고 예를 들면, 다결정 실리콘막으로 이루어지는 채널을 갖는 동일 평면(coplanar)구조의 박막 트랜지스터로 구성되는 복수의 스위칭소자(709)를 구비한다. 각 스위칭소자(709)는 각각 대응하는 주사선(708)의 드라이버에 따라서 도통하고, 대응 각 신호선(708)의 전압을 대응표시화소(710)에 공급한다. 각 표시화소(710)는 액정층(711)을 통해서 용량결합된 화소전극(E1) 및 대향전극(E2)으로 구성된다. 액정표시장치는 표시패널 기판(701) 위에서 복수의 표시화소(710)의 외측에 형성되는 주사선 드라이버회로(YD) 및 신호선 드라이버회로(XD)를 또한 구비한다. 이들 신호선 드라이버회로(XD) 및 주사선 드라이버회로(YD)는 스위칭소자(709)의 박막 트랜지스터와 동일 공정으로 형성되는 박막 트랜지스터를 이용하여 형성된다. 주사선 드라이버회로(YD)는 복수의 주사선(708)에 접속되고 1수직 주사선 기간마다 이들 복수의 주사선(708)에 차례로 구동한다. 신호선 드라이버회로(XD)는 복수의 신호선(707)에 접속되고 1행의 표시화소가 이들 표시화소를 따라서 형성된 주사선의 드라이버에 의해 선택되는 1수평 주사 기간마다 복수의 신호선(707)을 구동한다. 이들 주사선 드라이버회로(YD) 및 신호선 드라이버회로(XD)는 표시패널 기판(701)의 외부에 배치되는 표시패널 컨트롤러(702)에 의해 제어된다.
표시패널 컨트롤러(702) 및 표시패널 기판(701) 사이의 접속은 설치를 용이하게 하기 위해서 신호선 드라이버회로(XD)측의 한변에만 실시된다.
표시패널 컨트롤(702)는 프린트 배선기판에 설치되고 프린트 배치기판과 표시패널 기판(701)의 접속은 플렉시블 배선기판을 통해서 실시된다.
이 주사선 드라이버회로(YD)는 예를 들면, 시프트 레지스터로 구성되고 표시패널 컨트롤러(702)에서 전원 전위 및 접지 전위와 함께 공급되는 제어신호의 제어에 의해 동작한다.
신호선 드라이버회로(XD)는 도 2에 나타난 바와 같이 복수의 신호선(707)을 각각 소정수의 인접 신호선(707)으로 구성되는 복수의 신호선 그룹으로 구분하도록 배열되고,표시패널 컨트롤러(702)에서 이들 신호선 그룹용으로 공급되는 개별의 영상신호(SV1-SV8)을 수취하고 이들 개별 영상신호(SV1-SV8)에 기초하여, 복수의 신호선 그룹을 구동하는 동작을 병렬적으로 실시하는 복수의 신호선 드라이버 블록(11, 12, 13, 14…)를 포함한다. 홀수열 영상신호(SV1) 및 짝수열 영상신호(SV2)는 신호선 드라이버 블록(11)에 공급되고, 홀수열 영상신호(SV3) 및 짝수열 영상신호(SV4)는 신호선 드라이버 블록(12)에 공급되고, 홀수열 영상신호(SV5) 및 짝수열 영상신호(SV6)는 신호선 드라이버 블록(13)에 공급되며, 홀수열 영상신호(SV7) 및 짝수열 영상신호(SV8)는 신호선 드라이버 블록(14)에 공급된다. 이들 영상신호(SV1-SV8)는 블럭(CK) 및 수평스타트 펄스(ST)와 같은 제어신호와 함께 공급된다. 도 2는 각 신호선 그룹이 복잡화를 피하기 위해서 실제보다도 작은 6개의 인접 신호선(707)으로 나타내어진다. 또, 이하의 설명도 이것에 맞추어 기술한다.
신호선 드라이버 블록(11, 12, 13, 14)은 홀수열 영상신호(SV1, SV3, SV5, SV7)를 전송하는 제 1 전송선(105, 107, 109, 111)과, 짝수열 영상신호(SV2, SV4, SV6, SV8)를 전송하는 제 2 전송선(106, 108, 110, 112)과, 6개의 인접신호선(707)에 각각 할당됨과 동시에 제 1 전송선(105, 107, 109, 111) 및 제 2 전송선(106, 108, 110, 112)에 교대로 할당되어 각각 대응 전송선 위의 영상신호를 샘플링하여 대응신호선(707)에 공급하는 일군의 아날로그 스위치(113, 114, 115, 116)와, 전송선수와 동일한 2개의 인접 아날로그 스위치(113, 114, 115, 116)로 각각 구성되는 복수의 아날로그 스위치 그룹에 아날로그 스위치(113, 114, 115, 116)를 각각 구분하여 이들 복수의 아날로그 스위치 그룹을 순차 샘플링 동작시키는 타이밍 제어회로로서 구성되는 모노 클록형의 시프트 레지스터(101, 102, 103, 104)를 구비한다. 이들 컴포넌트는 신호선 드라이버 블록 상호에 있어서 동일하게 구성된다. 복잡화를 피하기 위해서 6개의 인접 신호선으로 각 신호선 그룹을 구성한 경우에는, 아날로그 스위치 그룹수가 3이 된다. 제 1 및 제 2 전송선은 (105 및 106, 107 및 108, 109 및 110, 111 및 112) 각각 독립하여 표시패널 컨트롤러(702)에 접속되는 영상신호버스를 구성한다. 이들 영상신호버스는 표시패널 기판(701) 위에서 각 드라이버블럭의 경계부분(본 실시형태에서는 시프트 트랜지스터(101, 102, 103, 104)의 일단부측)에 영상신호 입력단을 갖고, 시프트 레지스터(101, 102, 103, 104)와 아날로그 스위치(113, 114, 115, 116)을 연결하는 접속배선과 교차하여 연장하도록 형성된다. 각각의 드라이버블럭에 속하는 영상신호버스는 서로 전기적으로 절연되도록 배치되어 있다. 그 결과, 영상신호버스는 다른 드라이버블럭 내의 배선과 교차하는 일 없이, 부하용량을 경감할 수 있으며 대역 특성을 대폭으로 개선할 수 있다. 제 1 및 제 2 전송선은 신호선 드라이버 블록 상호에 있어서 동일한 배선길이 및 기생용량 즉 배선부하를 갖는다. 제 1 전송선(105, 107, 109, 111)은 홀수번째의 아날로그 스위치(113, 114, 115, 116)를 통해서 홀수번째의 신호선(707)에 접속되고 제 2 전송선(106, 108, 110, 112)은 짝수번째의 아날로그 스위치(113, 114, 115, 116)을 통해서 짝수번째의 신호선(707)에 접속된다. 이들 전송선(105-112)은 스위칭소자(709)인 박막 트랜지스터의 소스·드레인 전극형성 공정과 동일 공정에서 형성된다. 시프트 트렌지스터(101, 102, 103, 104)는 직렬로 접속되는 아날로그 스위치 그룹수와 동일한 수의 플립플롭으로 구성되고, 선두 플립플롭에 입력되는 스타트펄스(ST)를 클록(CK)에 응답하여 최종 플립플롭까지 순방향에서 시프트시킴으로서 출력단(SR11, SR12, SR13;SR21, SR22, SR23;SR31, SR32, SR33;SR41, SR42, SR43)에서 순차 가능신호를 발생한다. 각 플립플롭은 공지의 CMOS클록된 인버터회로이며, 스위칭소자(709)의 박막 트랜지스터와 동일 공정에서 형성되는 박막 트랜지스터를 조합하여 형성된다. 또한, 시프트 트랜지스터(101-104)는 모노클록형이지만, 클록(CK) 및 리버스클록에 응답하도록 구성되어도 좋다. 또한, 이들 시프트 트랜지스터(101-104)는 외부에서 직접 공급되는 전력이 아닌 예를 들면, 신호선 드라이버 블록(11-14)를 횡단하는 공통버스로서 형성되는 전원라인 및 접지라인(도시하지 않음)을 통해서 공급되는 전력으로 동작하도록 구성되어도 좋다.
도 3은 신호선 드라이버회로(XD)의 동작을 나타낸다. 시프트 레지스터(101, 102, 103, 104)는 도 3에 나타난 바와 같이 클록(CK)에 응답하여 출력단(SR11, SR12, SR13;SR21, SR22, SR23;SR31, SR32, SR33;SR41, SR42, SR43)에서 순차 가능신호를 발생하는 동작을 병렬적으로 실시한다. 즉, 가능신호는 제 1 클록 사이클로 출력단(SR11, SR21, SR31, SR41)에서 출력되고, 제 2 클록 사이클로 출력단(SR12, SR22, SR32, SR42)에서 출력되고, 제 3 클록사이클로 출력단(SR13, SR23, SR33, SR43)에서 출력되며 이후의 클록 사이클이 있다면, 상술과 동일한 형식으로 출력된다. 이에 의해 홀수열 영상신호(SV1, SV3, SV5, SV7) 및 짝수열 영상신호(SV2, SV4, SV6, SV8)의 양쪽이 제 1 에서 제 3 클록 사이클로 가능신호를 수취한 아날로그 스위치 그룹에 의해 순차 샘플링되고 대응하는 신호선(707)에 공급된다.
상기한 제 1 실시예에서는 도 2에 나타낸 영상신호 버스가 점유하는 영역(117)의 폭을 저감할 수 있다. 또한, 영상신호 버스가 시프트 레지스터와 아날로그 스위치를 연결하는 배선과 교차하는 중복 부분(118, 119)의 수를 줄이는 것이 가능하게 된다. 따라서, 신호선 드라이버회로(XD)의 회로 폭을 축소할 수 있고, 또 부하용량의 감소에 의해 영상신호선의 전송 대역을 향상할 수 있다.
또한, 표시패널 컨트롤러(702)가 신호선 드라이버회로(XD)에 대응하는 표시패널 기판(701)의 한변측에 배치된다. 이것은 예를 들면 주사선 드라이버 블럭(YD)에 대응하는 표시패널 기판(701)의 한변측에서 영상신호를 영상신호 버스에 공급하고, 이 영상신호 버스를 신호선 드라이버회로(XD)의 스팬에 대응하여 뻗어나는 경우와 비교하여 표시패널 기판상에서의 배선 길이가 짧아져 영상신호 버스의 전송 대역을 향상할 수 있다.
또한, 전체 신호선 드라이버 블럭은 각각의 신호선 그룹의 인접 신호선(707)을 동일 방향으로 차례로 구동하기 때문에 홀수열 및 짝수열 영상신호에 대해 드라이버 순서에 대응하여 다시 교환하여 나열할 필요가 없다. 따라서, 표시패널 컨트롤러의 회로 규모를 작게 하는 것이 가능하다.
다음으로, 본 발명의 제 2 실시예에 따른 액정표시장치를 도 4 및 도 5를 참조하여 설명한다. 이 액정표시장치는 이하에 설명하는 사항을 제외하고 제 1 실시예와 마찬가지로 구성된다. 도 4는 이 액정표시장치의 신호선 드라이버회로(XD)의 구성을 나타내고, 도 5는 신호선 드라이버회로(XD)의 동작을 나타낸다.
신호선 드라이버 블럭(11-14)은 도 4에 나타내는 바와 같이 구성된다. 신호선 드라이버 블럭(11, 12, 13, 14)은 홀수열 영상신호(SV11, SV13, SV15, SV17)를 전송하는 제 1 전송선(351, 353, 355, 357)과, 짝수열 영상신호(SV12, SV14, SV16, SV18)를 전송하는 제 2 전송선(352, 354, 356, 358)과, 6개의 인접 신호선(707)에 각각 할당됨과 동시에 제 1 전송선(351, 353, 355, 357) 및 제 2 전송선(352, 354, 356, 358)에 교대로 할당되어 각각 대응 전송선상의 영상신호를 샘플링하여 대응 신호선(707)에 공급하는 일군의 아날로그 스위치(311-316, 321-326, 331-336, 341-346)와, 전송선수와 같은 2개의 인접 아날로그 스위치로 각각 구성되는 복수의 아날로그 스위치 그룹에 아날로그 스위치(311-316, 321-326, 331-336, 341-346)를 각각 구분하여 이 복수의 아날로그 스위치 그룹을 차례로 샘플링 동작시키는 타이밍 제어회로로서 구성되는 모노클록형 시프트 레지스터(305, 306, 307, 308)를 구비한다. 이 컴포넌트는 제 1 및 제 2 신호선(351-358)의 배치 및 시프트 레지스터(305, 306, 307, 308)의 시프트 방향을 제외하고 신호선 드라이버 블럭 상호에 있어서 마찬가지로 구성된다. 복잡화를 피하기 위해 6개의 인접 신호선으로 각 신호선 그룹을 구성하는 경우에는 아날로그 스위치 그룹수가 3이 된다. 제 1 및 제 2 전송선은 (351 및 352, 353 및 354, 355 및 356, 357 및 358) 각각 독립적으로 표시패널 컨트롤러(702)에 접속되는 영상신호 버스를 구성한다. 이 영상신호 버스는 표시패널 기판(701)상에서 시프트 레지스터(305, 306, 307, 308)의 한단부 또는 타단부측에 영상신호 입력단을 갖고, 시프트 레지스터(305, 306, 307, 308)와 아날로그 스위치(311-316, 321-326, 331-336, 341-346)을 연결하는 접속 배선과 교차하여 뻗어나도록 형성된다. 즉, 전송선(351, 352)의 영상신호 입력단은 시프트 레지스터(305)의 한단부측에 배치되고, 전송선(353, 354)의 영상신호 입력단은 시프트 레지스터(306)의 타단부측에 배치되며, 전송선(355, 356)의 영상신호 입력단은 시프트 레지스터(307)의 한단부측에 배치되고, 전송선(357, 358)의 영상신호 입력단은 시프트 레지스터(308)의 타단부측에 배치된다. 제 1 및 제 2 전송선은 신호선 드라이버 블럭 상호에 있어서 같은 배선길이 및 기생용량, 즉 배선부하를 갖는다.
제 1 전송선(351, 353, 355, 357)은 홀수번째의 아날로그 스위치(311, 313, 315; 321, 323, 325; 331, 333, 335; 341, 343, 345)를 통하여 홀수번째의 신호선(707)에 접속되고, 제 2 전송선(352, 354, 356, 358)은 짝수번째의 아날로그 스위치(312, 314, 316; 322, 324, 326; 332, 334, 336; 342, 344, 346)를 통하여 짝수번째의 신호선(707)에 접속된다. 이 전송선(351-358)은 스위칭소자(709)인 박막트랜지스터의 소스·드레인 전극 형성공정과 동일공정으로 형성된다. 시프트 레지스터(305, 306, 307, 308)는 직렬로 접속되는 아날로그 스위치 그룹수와 같은 수의 플립플롭으로 구성된다. 시프트 레지스터(305, 307)는 선두 플립플롭에 입력되는 스타트 펄스(ST)를 클록(CK)에 응답하여 최종 플립플롭까지 순방향으로 시프트시키는 것에 출력단(SR51, SR52, SR53; SR71, SR72, SR73)에서 차례로 가능 신호를 발생한다. 시프트 레지스터(306, 308)는 최종 플립플롭에 입력되는 스타트 펄스(ST)를 클록(CK)에 응답하여 선두 플립플롭까지 역방향으로 시프트시키는 것에 의해 출력단(SR63, SR62, SR61; SR83, SR82, SR81)에서 차례로 가능 신호를 발생한다. 각 플립플롭은 공지된 CMOS 클록된 인버터회로로서 스위칭소자(709)의 박막트랜지스터와 동일 공정으로 형성되는 박막 트랜지스터를 조합하여 형성된다.
도 5는 신호선 드라이버회로(XD)의 동작을 나타낸다. 시프트 레지스터(305, 306, 307, 308)는 도 5에 나타내는 바와 같이 클록(CK)에 응답하여 출력단(SR51, SR52, SR53; SR63, SR62, SR61; SR71, SR72, SR73; SR83, SR82, SR81)에서 차례로 가능신호를 발생하는 동작을 병렬적으로 실시한다. 즉, 가능 신호는 제 1 클록 사이클로 출력단(SR51, SR63, SR71, SR83)으로 출력되고, 제 2 클록 사이클로 출력단(SR52, SR62, SR72, SR81)으로 출력되며, 제 3 클록 사이클로 출력단(SR53, SR61, SR73, SR81)으로 출력되고, 이후의 클록 사이클이 있으면 상기와 같은 형식으로 출력된다. 이것에 의해 홀수열 영상신호(SV11, SV13, SV15, SV17) 및 짝수열 영상신호(SV12, SV14, SV16, SV18)의 양쪽이 제 1 에서 제 3 클록 사이클로 가능신호를 수취한 아날로그 스위치 그룹에 의해 차례로 샘플링되어 대응하는 신호선(707)에 공급된다.
상기한 제 2 실시예에서는 도 4에 나타내는 영상신호 버스가 점유하는 영역(360)의 폭을 저감할 수 있다. 또한, 영상신호 버스가 시프트 레지스터와 아날로그 스위치를 연결하는 배선과 교차하는 중복부분(361, 362)의 수를 줄이는 것이 가능하게 된다. 따라서, 신호선 드라이버회로(XD)의 회로 폭을 축소할 수 있고, 또 부하용량의 감소에 의해 영상신호선의 전송대역을 향상할 수 있다.
또한, 표시패널 컨트롤러(702)가 신호선 드라이버회로(XD)에 대응하는 표시패널 기판(701)의 한변측에 배치된다. 이것은 예를 들면 주사선 드라이버 블럭(YD)에 대응하는 표시패널 기판(701)의 한변측에서 영상신호를 영상신호 버스에 공급하고, 이 영상신호 버스를 신호선 드라이버회로(XD)의 스팬에 대응하여 뻗어나는 경우와 비교하여 표시패널 기판상에서의 배선 길이가 짧아져 영상신호 버스의 전송 대역을 향상할 수 있다.
단, 신호선 드라이버 블럭(11, 13)은 각각의 신호선 그룹의 인접 신호선(707)을 순방향으로 차례로 구동하고, 신호선 드라이버 블럭(12, 14)은 각각의 신호선 그룹의 인접 신호선(707)을 역방향으로 차례로 구동하기 때문에 홀수열 및 짝수열 영상신호에 대해서 드라이버 순서에 대응하여 다시 전환하여 나열할 필요가 있다.
이 경우, 표시패널 컨트롤러의 회로 규모가 커지지만 인접신호선 드라이버 블럭사이에서 서로 같은 배선 부하의 아날로그 스위치가 동시에 구동되기 때문에 이 배선 부하가 같지 않은 경우에 비해 줄무늬 형상의 표시 불균형을 억제하는 것이 가능하게 된다.
다음으로, 본 발명의 제 3 실시예에 따른 액정표시장치를 도 6 및 도 7를 참조하여 설명한다. 이 액정표시장치는 이하에 설명하는 사항을 제외하고 제 1 실시예와 마찬가지로 구성된다. 도 6은 이 액정표시장치의 신호선 드라이버회로(XD)의 구성을 나타내고, 도 6은 신호선 드라이버회로(XD)의 동작을 나타낸다.
신호선 드라이버 블럭(11-14)은 도 6에 나타내는 바와 같이 구성된다. 신호선 드라이버 블럭(11, 12, 13, 14)은 홀수열 영상신호(SV31, SV33, SV35, SV37)를 전송하는 제 1 전송선(209, 211, 213, 215)과, 짝수열 영상신호(SV2, SV4, SV6, SV8)를 전송하는 제 2 전송선(210, 212, 214, 216)과, 6개의 인접신호선(707)에 각각 할당됨과 동시에 제 1 전송선(209, 211, 213, 215) 및 제 2 전송선(210, 212, 214, 216)에 교대로 할당되어 각각 대응 전송선상의 영상신호를 샘플링하여 대응 신호선(707)에 공급하는 일군의 아날로그 스위치(220-225, 226-231, 232-237, 238-243)와, 전송선수와 같은 2개의 인접 아날로그 스위치로 각각 구성되는 복수의 아날로그 스위치 그룹에 아날로그 스위치(220-225, 226-231, 232-237, 238-243)을 각각 구분하여 이 복수의 아날로그 스위치 그룹을 차례로 샘플링 동작시키는 타이밍 제어 회로로서 구성되는 모노클록형 시프트 레지스터(205, 206, 207, 208)를 구비한다. 이 콤퍼넌트는 제 1 및 제 2 전송선의 배선을 제외하고 신호선 드라이버 블럭 상호에 있어서 마찬가지로 구성된다. 복잡화를 피하기 위해 6개의 인접 신호선으로 각 신호선 그룹을 구성한 경우에는 아날로그 스위치 그룹수가 3이 된다. 제 1 및 제 2 전송선은 (209 및 210, 211 및 212, 213 및 214, 215 및 216) 각각 독립적으로 표시패널 컨틀롤러(702)에 접속되는 영상신호 버스를 구성한다. 이 영상신호 버스는 표시패널 기판(701)상에서 시프트 레지스터(205, 206, 207, 208)의 양단부측에 영상신호 입력단을 갖고, 시프트 레지스터(205, 206, 207, 208)와 아날로그 스위치(220-225, 226-231, 232-237, 238-243)를 연결하는 접속 배선과 교차하여 뻗어나도록 형성된다. 제 1 및 제 2 전송선은 신호선 드라이버 블럭 상호에 있어서 같은 배선 길이 및 기생용량, 즉 배선 부하를 갖는다. 제 1 전송선(209, 211, 213, 215)은 홀수번째의 아날로그 스위치(220, 222, 224; 226, 228, 230; 232, 234, 236; 238, 240, 242)를 통하여 홀수번째의 신호선(707)에 접속되고, 제 2 전송선(210, 212, 214, 216)은 짝수번째의 아날로그 스위치(221, 223, 225; 227, 229, 231; 233, 235, 237; 239, 241, 243)을 통하여 짝수번째의 신호선(707)에 접속된다. 이 전송선(209-216)은 스위칭소자(709)인 박막트랜지스터의 소스·드레인 전극 형성공정과 동일 공정으로 형성된다. 시프트 레지스터(205, 206, 207, 208)는 직렬로 접속되는 아날로그 스위치 그룹수와 같은 수의 플립플롭으로 구성되며, 선두 플립플롭에 입력되는 스타트펄스(ST)를 클록(CK)에 응답하여 최종 플립플롭까지 순방향으로 시프트시키는 것에 의해 출력단(SR101, SR102, SR103; SR201, SR202, SR203; SR301, SR302, SR303; SR401, SR402, SR403)에서 차례로 가능신호를 발생한다. 각 플립플롭은 공지된 CMOS 클록된 인버터회로로서 스위칭소자(709)의 박막트랜지스터와 동일 공정으로 형성되는 박막 트랜지스터를 조합하여 형성된다. 또한, 시프트 레지스터(205-208)는 모노클록형이지만 클록(CK) 및 리버스클록에 응답하도록 구성해도 좋다. 또한, 이 시프트 레지스터(205-208)는 외부에서 직접 공급되는 전력이 아니라, 예를 들면 신호선 드라이버 블럭(11-14)을 횡단하는 공통 버스로서 형성되는 전원 라인 및 접지 라인(도시하지 않음)을 통하여 공급되는 전력으로 동작하도록 구성되어도 좋다.
도 7은 신호선 드라이버회로(XD)의 동작을 나타낸다. 시프트 레지스터(205, 206, 207, 208)는 도 7에 나타내는 바와 같이 클록(CK)에 응답하여 출력단(SR101, SR102, SR103; SR201, SR202, SR203; SR301, SR302, SR303; SR401, SR402, SR403)에서 차례로 가능신호를 발생하는 동작을 병렬적으로 실시한다. 즉, 가능 신호는 제 1 클록 사이클로 출력단(SR101, SR201, SR301, SR401)에서 출력되고, 제 2 클록 사이클로 출력단(SR102, SR202, SR302, SR402)에서 출력되며, 제 3 클록 사이클로 출력단(SR103, SR203, SR303, SR403)에서 출력되고, 이후의 클록 사이클이 있으면 상기와 같은 형식으로 출력된다. 이것에 의해 홀수열 영상신호(SV31, SV33, SV35, SV37) 및 짝수열 영상신호(SV32, SV34, SV36, SV38) 양쪽이 제 1에서 제 3 클록 사이클로 가능 신호를 수취한 아날로그 스위치 그룹에 의해 차례로 샘플링되어 대응하는 신호선(707)에 공급된다.
이 제 3 실시예에서는 도 6에 나타내는 영상신호 버스가 점유하는 영역(260)의 폭을 저감할 수 있다. 또한, 영상신호 버스가 시프트 레지스터와 아날로그 스위치를 연결하는 배선과 교차하는 중복부분(261, 262)의 수를 줄이는 것이 가능하게 된다. 따라서, 신호선 드라이버회로(XD)의 회로폭을 축소할 수 있고, 또 부하용량의 감소에 의해 영상신호선의 전송 대역을 향상할 수 있다. 또한, 홀수열 및 짝수열 영상신호의 각각이 표시패널 컨트롤러(702)로부터 대응 신호선 드라이버 블럭의 2군데의 영상신호 입력단에 공급된다. 이 구성에 의해 영상신호선의 전송 대역을 더욱 향상할 수 있다.
다음으로, 본 발명의 제 4 실시예에 따른 액정표시장치를 도 8 및 도 9를 참조하여 설명한다. 이 액정표시장치는 이하에 설명하는 사항을 제외하고 제 1 실시예와 마찬가지로 구성된다. 도 8은 이 액정표시장치의 신호선 드라이버회로(XD)의 구성을 나타내고, 도 9는 신호선 드라이버회로(XD)의 동작을 나타낸다.
신호선 드라이버 블록(11-14)은 도 8에 나타낸 바와 같이 구성된다. 신호선 드라이버 블록(11, 12, 13, 14)은 홀수열 영상신호(SV41, SV43, SV45, SV47)를 전송하는 제 1 전송선(409, 411, 413, 415)과 짝수열 영상신호(SV42, SV44, SV46, SV48)를 전송하는 제 2 전송선(410, 412, 414, 416)과 6개의 인접신호선(707)에 각각 할당되는 동시에 제 1 전송선(409, 411, 413, 415) 및 제 2 전송선(410, 412, 414, 416)에 교대로 할당되어 각각 대응전송선상의 영상신호를 샘플링하고 대응신호선(707)에 공급하는 일군의 아날로그 스위치(420-425, 426-431, 432-437, 438-443)와 전송선수와 같은 두가지 인접 아날로그 스위치로 각각 구성되는 복수의 아날로그 스위치 그룹에 아날로그 스위치(420-425, 426-431, 432-437, 438-443)를 각각 구분하고 이러한 복수의 아날로그 스위치 그룹을 순서대로 샘플링 동작시키는 타이밍 제어회로로 구성된 모노클록형의 시프트 레지스터(405, 406, 407, 408)를 구비한다. 이러한 컴포넌트는 제 1 및 제 2 전송선의 배치를 빼고 신호선 드라이버 블록 상호에 있어서 같이 구성된다. 복잡화를 피하기 위해 6개의 인접신호선으로 각 신호선그룹을 구성한 경우에는 아날로그 스위치 그룹수가 3이 된다. 제 1 및 제 2 전송선은 (409 및 410, 411 및 412, 413 및 414, 415 및 416) 각각 독립적으로 표시패널 컨트롤러(702)에 접속되는 영상신호 버스를 구성한다. 전송선(409-412)은 표시패널 기판(701)상에서 시프트 레지스터(405 및 406)의 직렬 유닛의 일단부측 영상신호 입력단을 갖는다. 전송선(409 및 410)은 시프트 레지스터(405)와 아날로그 스위치(420-425)를 연결하는 접속배선과 교차하여 늘어나도록 형성되고, 전송선(411 및 412)은 시프트 레지스터(405 및 406)와 아날로그 스위치(420-425 및 426-431)을 연결하는 접속배선과 교차하여 늘어나도록 형성된다. 전송선(413-416)은 표시패널 기판(701)상에서 시프트 레지스터(407 및 408)의 직렬 유닛의 타단부측에 영상신호 입력단을 갖는다. 전송선(413 및 414)은 시프트 레지스터(407 및 408)와 아날로그 스위치(432-437 및 438-443)를 연결하는 접속배선과 교차하여 늘어나도록 형성되며 전송선(415 및 416)은 시프트 레지스터(406)와 아날로그 스위치(438-443)를 연결하는 접속배선과 교차하여 늘어나도록 형성된다.
신호선 드라이버 블록(11)의 제 1 및 제 2 전송선은 신호선 드라이버 블록(14)의 제 1 및 제 2 전송선과 같은 배선길이 및 기생용량, 즉 배선부하를 갖는다. 또, 신호선 드라이버 블록(12)의 제 1 및 제 2 전송선은 신호선 드라이버 블록(13)의 제 1 및 제 2 전송선과 같은 배선길이 및 기생용량, 즉 배선부하를 갖는다. 제 1 전송선(409, 411, 413, 415)은 홀수번째의 아날로그 스위치(420, 422, 424; 426, 428, 430; 432, 434, 436; 438, 440, 442)를 통해서 홀수번째의 신호선(707)에 접속되고 제 2 전송선(410, 412, 414, 416)은 짝수번째의 아날로그 스위치(421, 423, 425; 427, 429, 431; 433, 435, 437; 439, 441, 443)를 통해서 짝수번째의 신호선(707)에 접속된다. 이러한 전송선(409-416)은 스위칭소자(709)인 박막 트랜지스터의 소스·드레인전극 형성공정과 동일 공정으로 형성된다. 시프트 레지스터(405, 406, 407, 408)는 직렬로 접속된 아날로그 스위칭 루프수와 같은 수의 플립플롭으로 구성되고, 선두 플립플롭에 입력된 스타트 펄스(ST)를 클록(CK)에 응답하여 최종 플립플롭까지 순방향으로 시프트시키는 것에 의해 출력단(SR501, SR502, SR503; SR601, SR602, SR603; SR701, SR702, SR703; SR801, SR802, SR803)부터 순차 가능신호를 발생한다. 각 플립플롭은 공지된 CMOS클록된 인버터 회로이고, 스위칭소자(709)의 박막 트랜지스터와 동일공정으로 형성된 박막 트랜지스터를 조합시켜 형성된다. 또, 시프트 레지스터(405-408)는 모노클록형이지만, 클록(CK) 및 리버스 클록에 응답하도록 구성되어도 좋다. 또, 이러한 시프트 레지스터(405-408)는 외부에서 직접 공급되는 전력이 아니고, 예를 들면 신호선 드라이버 블록(11-14)을 횡단하는 공통버스로서 형성되는 전원라인 및 접지라인(도시하지 않음)을 통해 공급되는 전력으로 동작하도록 구성되어도 좋다.
도 9는 신호선 드라이버회로(XD)의 동작을 나타낸다. 시프트 레지스터(405, 406, 407, 408)는 도 9에 나타낸 바와 같이 클록(CK)에 응답하여 출력단(SR501, SR502, SR503; SR601, SR602, SR603; SR701, SR702, SR703; SR801, SR802, SR803)부터 순서대로 가능신호를 발생하는 동작을 병렬적으로 실행한다. 즉, 가능신호는 제 1 클록 사이클에서 출력단(SR501, SR601, SR701 및 SR801)부터 출력되고, 제 2 클록 사이클에서 출력단(SR502, SR602, SR702 및 SR802)부터 출력되며, 제 3 클록 사이클에서 출력단(SR503, SR603, SR703 및 SR803)부터 출력되며, 이후의 클록 사이클이 있다면 상기한 바와 같은 형식으로 출력된다. 이것에 의해 홀수열 영상신호(SV41, SV43, SV45, SV47) 및 짝수열 영상신호(SV42, SV44, SV46, SV48)의 양쪽이 제 1 부터 제 3 클록 사이클에서 가능신호를 수취한 아날로그 스위치 그룹에 의해 순서대로 샘플링되고, 대응하는 신호선(707)에 공급된다.
이 제 4 실시예에서는 도 8에 나타낸 영상신호 버스가 점유하는 영역(460)의 폭을 저감할 수 있다. 또, 영상신호 버스가 시프트 레지스터와 아날로그 스위치를 연결하는 배선과 교차하는 중복부분(461, 462)의 수를 줄이는 것이 가능하게 된다. 따라서, 신호선 드라이버회로(XD)의 회로폭을 축소할 수 있고, 또 부하용량의 감소에 의해 영상신호선의 전송대역을 향상할 수 있다.
또, 상기한 각 실시예에서는 신호선 드라이버회로(XD)가 4개의 신호선 드라이버 블록으로 구성된 경우를 예로 들어 나타냈는데, 본 발명은 이것에 한정되는 것은 아니다.
또, 상기한 각 실시예에서 영상신호의 전송선 각 신호선 드라이버 블록 마다의 영상신호 전송선수를 한 개로 줄여도 좋다. 이 경우, 가능 신호가 예를 들면 시프트 레지스터의 플립플롭수를 2배로 하는 것에 의해 짝수번째의 아날로그 스위치에 홀수번째의 아날로그 스위치와 다른 타이밍으로 공급된다.
본 발명으로 인해 영상 신호 버스가 점유하는 영역의 폭을 저감할 수 있다. 또한 영상 신호 버스가 시프트 레지스터와 아날로그 스위치를 연결하는 배선과 교차하는 중복부분의 수를 줄이는 것이 가능하게 된다. 따라서, 신호선 드라이버회로의 회로폭을 축소할 수 있고, 또 부하용량의 감소에 의해 영상신호선의 전송 대역을 향상할 수 있다.

Claims (7)

  1. 표시패널 기판, 상기 표시패널 기판상에 있어서 매트릭스형상으로 어레이된 복수의 표시화소, 상기 복수의 표시화소의 열을 따라 상기 표시패널 기판상에 형성된 복수의 신호선, 상기 복수의 표시화소의 행을 주기적으로 순서대로 선택하고 선택행의 표시화소를 상기 복수의 신호선에 접속하기 위해 상기 표시패널 기판상에 형성되는 주사부, 상기 복수의 신호선을 통해 선택행의 표시화소를 구동하는 드라이버부를 구비하고, 상기 드라이버부는 상기 복수의 신호선을 각각 소정수의 인접신호선으로 구성되는 복수의 신호선 그룹으로 구분하도록 배열되며, 상기 표시패널 기판의 외부에서 이러한 신호선 그룹용으로 공급되는 개별 영상신호를 수취하고, 이러한 개별 영상신호에 기초하여 상기 신호선 그룹을 구동하는 동작을 병렬적으로 실행하는 복수의 신호선 드라이버 블록을 포함하는 것을 특징으로 하는 평면표시장치.
  2. 제 1 항에 있어서, 각 신호선 드라이버 블록은 대응영상신호를 샘플링하여 상기 소정수의 신호선에 공급하는 샘플링부와, 상기 표시패널 기판의 외부에서 공급되는 공통의 제어신호에 기초하여 상기 샘플링부의 동작타이밍을 제어하는 타이밍 제어회로를 구비하는 것을 특징으로 하는 평면표시장치.
  3. 제 2 항에 있어서, 상기 샘플링부는 상기 영상신호를 분해하여 얻은 복수의 부분 영상신호를 각각 전송하는 복수의 전송선과, 상기 소정수의 인접신호선에 각각 할당되는 동시에 상기 복수의 전송선에 순서대로 할당되어 각각 대응전송선상의 부분 영상신호를 샘플링하여 대응신호선에 공급하는 복수의 아날로그 스위치를 포함하고, 상기 타이밍제어부는 상기 복수의 아날로그 스위치를 각각 상기 전송선수와 같은 수의 인접 아날로그 스위치로 구성되는 복수의 아날로그 스위치 그룹으로 구분되고, 이러한 복수의 아날로그 스위치 그룹을 순서대로 샘플링 동작시키도록 구성되는 것을 특징으로 하는 평면표시장치.
  4. 제 3 항에 있어서, 상기 타이밍제어부는 상기 복수의 아날로그 스위치그룹을 따라 연결하고 각각 대응아날로그 스위치그룹의 아날로그 스위치에 공통으로 접속되는 복수의 출력단을 갖고, 이러한 복수의 출력단으로부터 순서대로 가능신호를 출력하는 시프트 레지스터를 포함하는 것을 특징으로 하는 평면표시장치.
  5. 제 4 항에 있어서, 상기 복수의 신호선 드라이버 블록 상호에 있어서 각 전송선은 상기 시프트 레지스터의 적어도 일단부측에 영상신호 입력단을 갖고, 상기 시프트 레지스터와 상기 복수의 아날로그 스위치를 연결하는 접속배선과 교차하여 공통의 길이만큼 늘어나도록 형성된 평면표시장치.
  6. 제 5 항에 있어서, 인접신호선 드라이버 블록 상호에 있어서 상기 시프트 레지스터의 시프트방향은 영상신호 입력단이 상기 시프트 레지스터의 동일단부측에 각각 설정되는 경우에 서로 공통방향으로 설정되는 것을 특징으로 하는 평면표시장치.
  7. 제 5 항에 있어서, 인접신호선 드라이버 블록 상호에 있어서 상기 시프트 레지스터의 시프트방향은 상기 영상신호 입력단이 상기 시프트 레지스터의 일단부측 및 타단부측에 각각 설정되는 경우에 서로 역방향으로 설정되는 것을 특징으로 하는 평면표시장치.
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