KR19980063734A - 무바닥형 라이너 구조체의 형성방법 및 반도체 제품 - Google Patents

무바닥형 라이너 구조체의 형성방법 및 반도체 제품 Download PDF

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Abstract

본 발명은 무바닥형 라이너 구조체(bottomless liner structure)를 형성하는 방법에 관한 것이다. 본 방법은 먼저 비아를 갖는 재료를 얻는 단계를 구비한다. 다음에, 제 1 층이 상기 재료상에 침착되어 비아의 측벽과 바닥부를 덮는다. 최종적으로, 제 2 층이 상기 제 1 층상에 스퍼터링 침착되는데, 상기 재료는 상기 제 2 층이 스퍼터링 침착되는 시간중 적어도 일부 동안에 Rf 바이어싱되며, 그에따라 상기 비아의 바닥부상에 침착된 제 1 층은 실질적으로 제거되고 그리고 상기 비아의 측벽상에 침착된 상기 제 1 층의 실질적으로 전부는 어떤 영향도 받지 않게 된다.

Description

무바닥형 라이너 구조체의 형성방법 및 반도체 제품
본 발명은 반도체 장치내에 배리어(barrier) 또는 라이너층(liner layers)을 형성하는 구조체의 형성에 관한 것으로, 특히 절연 및 확산 배리어를 비아(via)의 측벽에는 형성하지만 비아의 바닥부에는 형성하지 않은 라이너 구조체의 형성에 관한 것이다.
반도체 칩은 디바이스의 접점이 전도성 와이어의 패턴에 의해서 상호접속되는 디바이스의 어레이를 포함한다. 소정의 칩상에서 디바이스 및 회로의 밀도를 충분히 이용하기 위해서는, 통상 칩내의 각종 디바이스와 회로소자 사이에 상호접속부를 형성하는 것이 필요하다. 그러나, 칩상의 디바이스와 회로의 집적의 레벨때문에, 상호접속부는 전도성 라인의 단일 레벨 네트워크(a single level network)에 의해서 더 이상 형성될 수 없다. 보통, 중간의 절연층에 의해서 수직방향으로 이격되고 분리되는 2개 또는 그 이상 레벨의 전도성 라인을 형성하는 것이 필요하다.
접속부는 레벨들을 분리하는 절연층을 통과하여 에칭되는 비아에 의해서 상이한 레벨의 전도성 라인 사이에 형성될 수 있다. 비아는 금속으로 충전되어 비아 스터드(studs)를 형성한다. 개개의 레벨이 비아 스터드에 의해 접속되는 이들 다중 레벨의 도체 배선 상호접속 패턴은 칩상의 회로 사이에서 신호를 분배하도록 작동한다.
가장 간단한 형태에 있어서, 비아는 절연층을 포토레지스트(photoresist)로 마스킹한 다음에, 그 절연층의 일부를 선택적으로 에칭하는 것에 의하여 형성될 수도 있다. 이 비아는 공지의 포토리소그래픽 기술(photolithographic techniques)을 사용하여, 포토레지스트내에 형성된 개구를 통과하여 에칭되어 아래의 전도성층까지 개구를 형성한다. 종횡비와 상호접속 기본 규칙에 의존하여, 등방성 또는 이방성 에칭 공정이 구멍을 유전체내에 형성하는데 사용될 수도 있다.
비아 에칭 및 포토레지스트 제거후에, 전도성층을 비아내에 침착할 수 있다. 전도성 재료가 비아내에 침착되어 전도성층 사이에 전기적 상호접속부를 형성한다. 그러나, 절연층과 전도성층 사이에 라이너층이 통상 요망된다.
라이너층이 비아의 측벽상에 존재하는 것이 요망되는데, 그 이유는 전도성층과 에칭된 절연층 사이에 보호층, 즉 라이너층이 존재하지 않는다면 구조적 박리 및 전도성 금속 확산이 발생할 수 있기 때문이다. 그러나, 가장 좋은 라이너 재료는 전도성 재료와 비교하여 저항성이 더 큰 경향이 있으므로, 라이너가 비아의 바닥부에 존재하면 구조체의 접촉 저항(contact resistance)을 증가시킨다. 접촉 저항의 증가는 배선 구조체를 통한 전기신호의 전파를 보다 지연시킬 것이므로 바람직하지 않다. 구조적 완전성(structural integrity)을 위해, 라이너층은 측벽 전체를 라이닝해야 하고 보통 비아의 바닥부도 또한 덮게 될 것이다.
라이너층과 전도성층은 스퍼터링, CVD, 무전해 침착 및 전착에 의해서 침착될 수도 있다. 일반적으로, Rf 바이어스 스퍼터링(Rf bias sputtering)은 당해 기술분야에서 알려져 있으며, 이것은 그의 스퍼터링 침착동안에, 침착되는 층의 부수적인 이온 충격 효과에 의한 재료의 재방출과 관련한다. 실제로, Rf 바이어스 스퍼터링은 그의 침착동안에 기판이나 필름에 양이온 충격을 가한다. 따라서, Rf 바이어스 스퍼터링중에는 재료의 에칭과 침착이 항상 동시에 일어난다. 사전 침착된 층은 표준 Rf 바이어스 스퍼터링 침착의 일부로서 에칭되지 않는다.
Rf 바이어스 스퍼터링 동안, 입자들이 표적 재료상에 충격을 가하여 상기 표적 재료를 반도체 웨이퍼 기판상에 스퍼터링한다. 이 공정 동안에, 침착될 이온들은 또한 반도체 기판에 충격을 가하여 기판이 평활한 표면을 가질 수 있도록 한다.
라이너층을 형성할 수 있는 재료는 일반적으로 전도성 재료보다 높은 저항을 갖는다. 라이너 재료는 일반적으로 접촉 저항을 최소화함과 동시에, 절연성 금속과 전도성 금속 사이에 적절한 접착을 제공하고, 또 양호한 확산 배리어를 제공하도록 선택되었다. 접촉 저항 문제는 구리가 전도성 금속으로 사용되는 경우 해결된다. 구리가 사용되는 경우에, 비아의 바닥부에 비교적 고 저항율을 갖는 연속적인 비유사한 라이너 재료의 존재는 비아 전도성 재료와 하부 배선 레벨 사이에 단결정 또는 연속적인 인터페이스(interface)의 제조를 방해한다. 단결정 인터페이스를 형성하는 것이 유리하다. 단결정 구조체는 비아와 하부 배선 레벨 사이의 인터페이스에 대해 보다 양호한 구조적 완전성을 제공한다. 예를들면, 구리의 전기도금 전에 구리의 시드층(seed layer)을 침착하면 전기도금을 보다 촉진하는 환경을 형성한다. 구리 시드층은 비아 금속 인터페이스에서 단결정 구리 구조체의 형성을 용이하게 하는데, 그 이유는 이 시드층은 전기도금된 금속과 구조적으로 유사하기 때문이다.
종래기술은 스퍼터링 침착동안, 침착된 라이너층이 비아의 바닥부로부터 실질적으로 제거되는 반면에, 비아의 측벽상에 침착된 재료는 실질적으로 어떤 영향을 받지 않도록 하는 선택적인 Rf 바이어스 방법을 개시하고 있지 않다. 이러한 구조체를 제공하는 방법은 연속적인 구리 비아 및 전도성 금속 라인의 형성을 용이하게 하는데 필요하다.
따라서, 무전해 침착 및 전착, 특히 구리 전기도금을 보다 촉진하는 비아 구조체를 형성하는 방법과 비아의 바닥부에는 존재하지 않지만 비아의 측벽상에 존재하는 라이너 재료를 갖는 구조체에 대한 필요성이 여전히 남아 있다.
따라서, 본 발명의 목적은 라이너 재료가 비아의 바닥부에는 존재하지 않지만 비아의 측벽상에는 존재하는 비아, 즉 무바닥형 비아(bottomless via)를 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 제 2 재료가 비아의 바닥부상에는 침착되지 않고 비아의 측벽상에 침착된 무바닥형 비아를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 구리 전기도금을 보다 촉진하는 환경을 제공하는 것이다.
본 발명의 이들 및 기타 특징, 측면 및 장점들은 본 발명의 다음의 상세한 설명으로부터 더 명확해 질 것이고 더 잘 이해될 것이다. 본 발명의 무바닥형 라이너 구조체의 형성방법은, ① 비아를 갖는 재료를 얻는 단계와, ② 상기 비아를 갖는 상기 재료상에 제 1 층을 침착하되, 상기 제 1 층이 상기 비아의 측벽과 바닥부를 덮도록 침착하는 단계와, ③ 제 2 층을 스퍼터링 침착하는 것으로, 상기 재료는 상기 제 2 층이 스퍼터링 침착되는 시간중 적어도 일부동안에 Rf 바이어싱되며, 그에따라 상기 비아의 바닥부상에 침착된 제 1 층은 실질적으로 제거되고 그리고 상기 비아의 측벽상에 침착된 제 1 층의 실질적으로 전부는 어떤 영향도 받지않게 되는 제 2 층의 스퍼터링 침착단계를 포함한다.
도 1a는 스퍼터링 침착장치용 바람직한 구조체의 개략도,
도 1b는 재료와 바람직한 스퍼터링 침착장치 사이의 관계의 개략도,
도 2a는 본 발명의 방법을 수행하는 동안 제조되는 중간 구조체의 도면,
도 2b는 도 2a와 유사한 도면으로, 중간 구조체의 상이한 세그먼트의 세부를 나타낸 도면,
도 3은 본 발명의 방법에 의해 달성된 것으로, 비아의 바닥부가 침착된 제 1 층 또는 제 2 층을 갖지 않는 최종 구조체를 도시하는 도면,
도 4는 본 발명의 방법에 의해 달성된 것으로, 비아의 바닥부가 침착된 제 1 층을 갖지 않는 최종 구조체를 도시하는 도면.
도면의 주요부분에 대한 부호의 설명
1 : 금속 침착 챔버 2 :시준기
3 : 웨이퍼 4 : 클램프 링 웨이퍼 척
10 : 제 1 층 10a : 측벽 라이너
10b : 바닥 라이너 10c : 표면 라이너
11 : 제 2 층 12 : 절연층
14 : 금속층 20 : Rf 바이어스
100 : 비아
본 발명은 라이닝(lining)이 최종 구조체내의 측벽상에만 존재하는 비아 구조체용 라이너층을 침착하는 방법을 포함한다. 이러한 방법에 있어서, 비아 바닥부는 하부 배선 레벨에 대해 저 저항 접촉을 위해 개방된다.
도면, 특히 도 1a 와 도 1b를 참조하면, 본 발명의 방법을 수행하기 위한 바람직한 장치(30)가 도 1a 및 도 1b에 도시되어 있다. 이 장치(30)는 금속 침착 챔버(metal deposition chamber)(1)를 구비한다. 금속 침착 챔버(1)는 웨이퍼(3)가 침착동안에 Rf 바이어스(20)를 받게 할 수 있는 시준기(collimator)(2) 및 클램프 링 웨이퍼 척(4)을 구비하는 것으로 구성된다. 클램프 링 웨이퍼 척(4)은 도 1b에 도시된 바와 같이 웨이퍼(3)와 접촉되어 있다.
이 장치 구조는 본 발명의 방법을 수행할 수 있는 구조체의 실시예를 의미한다. 다른 장치의 구조도 사용될 수 있으며, 본 발명의 공정은 도 1a 와 도 1b에 도시된 장치의 구조에 의존하지는 않는다.
본 발명의 양 실시예는 어떤 공통 공정 조건을 갖는다. 도 1a 및 도 1b에 도시된 장치에 영향을 미치는 약간의 파라미터는 양 실시예에 대해 실질적으로 동일하다. 바람직한 실시예에 있어서, Rf 바이어스 전압, Rf 바이어스 방전, 사용 가스 및 가스 압력은 제어된다. 더 바람직한 실시예에 있어서, 사용 가스는 불활성 가스이어야 하며, 보다 더 바람직한 실시예에 있어서, 가스는 아르곤이면 좋다.
총 침착 시간과 Rf 듀티 계수(duty factor)는 본 발명의 공정의 양 실시예에 있어서 변수이다. 총 침착 시간은 Rf 바이어스 스퍼터링 침착되는 재료, 스퍼터링 침착된 재료의 소망의 두께 및 비아의 크기와 종횡비의 함수관계이다.
Rf 바이어스가 작동하는 시간의 일부는 3개 변수의 인자이다. 이들 변수는 Ttot, Trfon및 Trfoff이다. Ttot는 스퍼터링 침착 공정의 총 시간, 즉 총 침착 시간이다. Trfon은 Rf 바이어스가 턴온되거나 또는 작동상태로 되는 스퍼터링 침착 단계동안의 시간이다. Trfoff는 스퍼터링 침착 단계동안 Rf 바이어스가 턴온된 이후에, Rf 바이어스가 턴오프되는 시간이다. 본 발명의 공정을 가장 효과적으로 하는 파라미터들은 다음과 같이 주어진다:
1) 0.50 ≤ Trfon/Ttot≤ 0.75
2) 0.75 ≤ Trfoff/Ttot
3) (Trfoff- Trfon)/Ttot≥ 0.18
상기에 주어진 처음 두 방정식은 Rf 바이어스 온/오프 시간과 총 침착 시간 사이의 관계를 나타낸다. (Trfoff- Trfon)는 스퍼터링 침착의 Rf 바이어스 부분의 튜티 계수를 제공한다. 튜티 계수는 Rf 바이어스가 온상태이거나 작동하는 시간의 길이이다. 상기에 주어진 제 3 방정식은 Rf 바이어스의 튜티 계수가 본 발명에 따른 공정의 결과인 구조체를 달성하기 위해 총 침착 시간의 적어도 대략 18%이어야한다는 것을 보여준다.
본 발명의 공정은 비아의 바닥부에는 존재하지 않고 비아의 측벽상에 존재하는 라이너층을 갖는 최종 구조체를 형성한다. 본 발명의 공정에 있어서, 도 2a에 도시한 바와 같이, 우선 제 1 층(10)이 당해 기술분야에서 알려진 임의의 수단에 의해 비아(100)내에 침착된다. 제 1 층(10)은 비아(100)를 덮는다. 제 1 층(10)은 차후에 침착되는 재료가 절연층(12)내로 확산되는 것을 방지하기 위해서 비아를 라이닝할 수 있는 재료를 함유해야 한다. 이 실시예에 있어서, 절연층(12)은 금속층(14)으로서 역할을 할 수 있는 재료상에 배치된다. 일반적으로, 비아(100)는 절연층(12)을 통과하여 아래의 금속층(14) 까지 연장될 것이다.
도 2a의 제 1 층(10)은 이 경우에는 라이너층으로서 도 2b에 상세히 도시되어 있다. 라이너층은 도면부호(10)로 표시되어 있고, 측벽 라이너(10a), 바닥 라이너(10b) 및 표면 라이너(10c)로 구성된다. 표면 라이너(10c)는 경우에 따라 당해 기술분야에서 공지된 임의의 수단에 의해 제거될 수 있다. 측벽(10a)을 덮는 라이너 재료는 비아의 바닥까지 연장되어야 하는데, 그 이유는 완전한 배리어가 절연 재료(12)와 비아(100)내에 차후 침착되는 임의의 재료 사이에 존재해야 하기 때문이다. 비아를 라이닝할 수 있는 재료는 티탄, 질화 티탄, 텅스텐, 탄탈, TaN, TaN/Ta, Ta/TaN 및 Ta/TaN/Ta를 포함하며, 그러나 이들 재료에만 제한되는 것은 아니다.
본 발명의 방법은 라이너 재료의 전도특성이 라이너 재료의 선택에 있어서 더 이상 인자가 되지 않는 환경을 형성한다. 사실상, 가능한 라이너 재료의 절연특성은 접촉 저항의 증가로 인하여 개개의 재료에 있어서 라이너 재료의 선택을 제한할 수 있다. 라이너 재료가 비아의 바닥부상에 존재하지 않기 때문에, 이 라이너 재료는 전기신호 전파의 장애물로서 작용하지 않는다. 따라서, 라이너 재료의 절연특성은 더 이상 라이너 재료의 선택에 있어서 중요한 인자가 아니다. 그에 따라 다른 설계 인자는 라이너 재료의 선택을 지정할 수 있다. 경우에 따라서는, 전술한 재료이외에도, 절연 및 반전도성 재료가 라이너 재료로서 사용될 수 있는데, 그 이유는 이들의 비전도 특성이 전기신호의 전파에 영향을 주지 않기 때문이다.
도 2a와 도 2b는 후술하는 바와 같이 더 가공처리될 중간 구조체를 나타낸 것이다.
도 3과 도 4는 본 발명의 방법의 다른 실시예에 의해서 형성되는 변형된 최종 구조체를 도시한 것이다. 도 3에서, 제 2 층(11)이 Rf 바이어스 스퍼터링 침착을 사용하여 제 1 층(10)상에 침착되어 있다. 제 2 침착은 스퍼터링 침착으로 수행된다. 스퍼터링 침착공정의 조건은, 비아의 바닥부를 피복하고 있는 사전 침착된 층, 즉 라이너층(10)은 실질적으로 제거(substantially removed)되지만, 측벽을 라이닝한 사전 침착된 라이너층의 실질적으로 전부(substantially all)는 스퍼터링 침착후에도 잔류하도록 선택되어야 한다. 실질적으로 제거라는 것은 비아(100)의 바닥부상에 잔류하는 사전 침착된 재료의 양이 스퍼터링 침착후에 최종 구조체의 전기 및 용량성 전위에 상당한 영향을 미치기에는 불충분하다는 것을 의미한다. 실질적으로 전부라는 것은 차후의 스퍼터링 침착후에도 비아(100)의 측벽상에 잔류하는 사전 침착된 재료의 양이 전도성 재료가 절연층내로 확산되는 것을 방지하기에 충분하다는 것을 의미한다.
또한, 도 3에 있어서, 스퍼터링 침착된 제 2 층(11)은 비아의 바닥부로부터 실질적으로 제거되지만, 스퍼터링 침착된 제 2 층(11)의 실질적으로 전부는 측벽상에 잔류한다. 스퍼터링 침착된 제 2 층(11)은 다중 레벨 통신(multi-level communication)용에 필요한 금속막의 침착을 더욱 촉진하는 비아 구조체를 형성하는재료이거나 또는 금속막 자체일 수 있다.
도 4에 있어서, 제 2 침착은 제 2 층(11)을 스퍼터링 침착하도록 수행된다. 제 2 침착은 Rf 바이어스를 사용하여 스퍼터링 침착된다. Rf 바이어스 스퍼터링 침착공정의 조건은, 비아(100)의 바닥부를 피복한 사전 침착된 라이너층(10)은 실질적으로 제거되지만, 측벽을 라이닝한 라이너 재료의 실질적으로 전부는 잔류하도록 선택되어야 한다. 도 4에 있어서, Rf 바이어스 스퍼터링 침착된 제 2 층은 비아의 바닥부뿐만 아니라 비아의 측벽에 남아 있다. 제 2 층은 임의의 재료일 수 있지만, 바람직한 실시예에 있어서 구리, 알루미늄 또는 금과 같은 고 전도성 재료로 이루어진다.
실시예 1
본 실시예에 있어서, 공정의 파라미터들이 도 4에 도시한 최종 구조체를 형성하게 되는데, 여기서 스퍼터링 침착된 제 2 층(11)은 비아의 바닥부 및 측벽상에 존재한다. 제 1 층, 즉 라이너층(10)은 TaN/Ta로 이루어지고 그리고 당해 기술분야에서 알려진 임의의 수단에 의해서 침착되었다. Rf 바이어스 스퍼터링 침착된 제 2 층(11)은 구리이다. 구리의 스퍼터링 침착은 시드층을 형성한다. 다음에, 연속적인 구리 구조체가 당해 기술분야에서 알려진 임의의 수단에 의해서 제 2 층(12)의 상부에 형성될 수 있다. 스퍼터링 침착을 위한 Rf 바이어스 전압은 약 160V이다. Rf 바이어스 방전은 약 1㎾이다. 스퍼터링 침착공정에 사용되는 가스는 아르곤이며, 아르곤의 압력은 약 5mTorr이다. 총 침착 시간(Ttot)은 약 153초 이다. Trfoff는 총 침착 시간인 153초 미만이다. 비아의 바닥부상에 제 2 층이 침착되게 하기 위해서는, Trfoff는 Ttot보다 작아야 한다. Trfoff가 Ttot보다 작을 때, 스퍼터링 침착이 Rf 바이어스의 영향없이 계속되며, 또 비아의 바닥부는 스퍼터링 침착된 제 2 층으로 피복된다. Trfon은 상기에 주어진 방정식의 제한조건내에서 측벽상에 사전결정된 두께의 스퍼터링 침착을 제공하도록 선택된다.
실시예 2
본 실시예에 있어서, 공정의 파라미터들이 도 3에 도시한 최종 구조체를 형성하게 되는데, 여기서 Rf 바이어스 스퍼터링 침착된 제 2 층(11)이 비아의 측벽상에는 존재하지만, 비아의 바닥부상에는 존재하지 않는다. 제 1 층, 즉 라이너층(10)은 TaN/Ta로 이루어지고 그리고 당해 기술분야에서 알려진 임의의 수단에 의해서 침착되었다. Rf 바이어스 스퍼터링 침착된 제 2 층(11)은 구리이다. 스퍼터링 침착을 위한 Rf 바이어스 전압은 약 160V로 설정된다. Rf 바이어스 방전은 약 1㎾이다. 스퍼터링 침착공정에 사용되는 가스는 아르곤이며, 아르곤의 압력은 약 5mTorr이다. 총 침착 시간(Ttot)은 약 153초 이다. Trfoff는 약 153초 이다. Trfon은 상기에 주어진 방정식의 제한조건내에서 측벽상에 사전결정된 두께의 스퍼터링 침착을 제공하도록 선택된다.
본 발명이 특정 실시예에 의하여 설명되었지만, 상기의 설명에 비추어 여러 가지 변형예, 수정 및 변경이 이루어질 수 있다는 것은 당업자에게 명백하다. 따라서, 본 발명은 본 발명의 정신과 범위 및 첨부된 특허청구범위내에 속하는 이러한 변형, 수정 및 변경을 모두 포함하는 것으로 의도되어 있다.
본 발명은 선택적인 Rf 바이어스를 사용하여 그 스퍼터링 침착공정 동안에, 비아의 라이너층이 비아의 바닥부로부터 제거되지만 비아의 측벽상에는 잔류하는 무바닥형 라이너 구조체를 형성하는 것에 의하여, 라이너 재료에 의한 고 저항성의 문제를 해결할 수 있으며, 배선 구조체를 통한 전기신호의 전파를 효율적으로 할 수 있고, 또 구리 비아 및 전도성 금속 라인을 용이하게 형성할 수 있다.

Claims (17)

  1. 무바닥형 라이너 구조체(a bottomless liner structure)를 형성하는 방법에 있어서,
    ① 비아를 갖는 재료를 얻는 단계와,
    ② 상기 비아를 갖는 상기 재료상에 제 1 층을 침착하되, 상기 제 1 층이 상기 비아의 측벽과 바닥부를 덮도록 침착하는 단계와,
    ③ 상기 제 1 층상에 제 2 층을 스퍼터링 침착하는 것으로, 상기 재료는 상기 제 2 층이 스퍼터링 침착되는 시간중 일부동안에 Rf 바이어싱되며, 그에따라 상기 비아의 바닥부상에 침착된 상기 제 1 층은 실질적으로 제거되고 그리고 상기 비아의 측벽상에 침착된 상기 제 1 층의 실질적으로 전부는 어떤 영향도 받지않게 되는 제 2 층의 스퍼터링 침착 단계를 포함하는 무바닥형 라이너 구조체의 형성방법.
  2. 제 1 항에 있어서,
    상기 재료는 기판인 무바닥형 라이너 구조체의 형성방법.
  3. 제 1 항에 있어서,
    상기 비아를 덮는 상기 제 1 층은 절연 재료를 포함하는 무바닥형 라이너 구조체의 형성방법.
  4. 제 1 항에 있어서,
    상기 비아를 덮는 상기 제 1 층은 반전도성 재료를 포함하는 무바닥형 라이너 구조체의 형성방법.
  5. 제 1 항에 있어서,
    상기 비아를 덮는 상기 제 1 층은 전도성 재료를 포함하는 무바닥형 라이너 구조체의 형성방법.
  6. 제 5 항에 있어서,
    상기 비아를 덮는 상기 제 1 층은 티탄, 질화 티탄, 텅스텐, 티탄 텅스텐, 질화 텅스텐, 탄탈, TaN, TaN/Ta, Ta/TaN 및 Ta/TaN/Ta로 이루어진 그룹으로부터 선택되는 무바닥형 라이너 구조체의 형성방법.
  7. 제 6 항에 있어서,
    상기 제 1 층은 TaN/Ta인 무바닥형 라이너 구조체의 형성방법.
  8. 제 1 항에 있어서,
    상기 제 2 층은 금속인 무바닥형 라이너 구조체의 형성방법.
  9. 제 8 항에 있어서,
    상기 제 2 층은 구리인 무바닥형 라이너 구조체의 형성방법.
  10. 제 1 항에 있어서,
    상기 스퍼터링 침착 Rf 바이어스는 총 스퍼터링 침착시간의 최소 대략 25% 및 최대 대략 50% 동안 작동하는 무바닥형 라이너 구조체의 형성방법.
  11. 반도체 제품에 있어서,
    ① 비아를 갖는 재료와,
    ② 상기 비아내에 침착되고 상기 비아를 라이닝한 제 1 층과,
    ③ 상기 제 1 층상에 Rf 바이어스 스퍼터링 침착을 사용하여 침착된 제 2 층을 포함하되,
    상기 비아의 바닥부상에 침착된 상기 제 1 층은 상기 제 2 층의 Rf 바이어스 스퍼터링 침착동안에 실질적으로 제거되지만, 상기 비아의 측벽상에 침착된 상기 제 1 층의 실질적으로 전부는 상기 제 2 층의 Rf 바이어스 스퍼터링 침착동안에 어떤 영향도 받지 않는 반도체 제품.
  12. 제 11 항에 있어서,
    상기 제 1 층은 반전도성 재료를 포함하는 반도체 제품.
  13. 제 11 항에 있어서,
    상기 제 1 층은 절연 재료를 포함하는 반도체 제품.
  14. 제 11 항에 있어서,
    상기 제 1 층은 전도성 재료를 포함하는 반도체 제품.
  15. 제 14 항에 있어서,
    상기 제 1 층은 TaN/Ta을 포함하는 반도체 제품.
  16. 제 11 항에 있어서,
    상기 제 2 층은 전도성 금속을 포함하는 반도체 제품.
  17. 제 16 항에 있어서,
    상기 제 2 층은 구리인 반도체 제품.
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