KR19980047710A - 적층형 반도체 패키지 및 그의 어셈블리 방법 - Google Patents

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Abstract

적층형 반도체 패키지 및 그의 어셈블리(assembly) 방법에 관한 것으로, 적층형 반도체 패키지는 각기 다른 반도체 칩상의 본딩패드에 전도성 에폭시(epoxy)로 연결되는 내부리드와, 각 내부리드에 연장되어 형성되는 외부리드와, 반도체 칩상의 본딩패드에 전도성 에폭시로 연결되어 반도체 칩의 열을 외부로 방출하는 제 1 방열판과, 반도체 칩과 내부리드 하부에 에폭시로 부착되어 반도체 칩과 내부리드를 지지하는 베커(becker)와, 반도체 칩 하부에 에폭시로 부착되고 베커내에 형성되어 반도체 칩의 열을 외부로 방출하는 제 2 방열판과, 반도체 칩의 상측에 위치하여 내부리드를 지지하고 반도체 칩을 보호하는 캡을 구성함으로써, 총 외형사이즈를 대폭 줄일 수 있고, 공정가가 매우 싸며, 리페어(repair)가 용이하고, 반도체 칩별로 다이버징(diverging)이 가능하다.

Description

적층형 반도체 패키지 및 그의 어셈블리 방법
본 발명은 반도체 패키지(package)에 관한 것으로, 특히 적층형 반도체 패키지 및 그의 어셈블리(assembly) 방법에 관한 것이다.
일반적으로, 반도체 패키지는 홀 삽입용 패키지와 표면 실장용 패키지로 구분된다.
홀 삽입용 패키지는 프린트 배선판에 삽입용 홀(Hole)이 준비되어 있으며 이 홀에 패키지의 리드없이 핀을 삽입하여 납땜하는 방법으로 대표적으로 DIP(Duallnline Package), SIP(Single Inline Package), PGA(Pin Grid Arrary) 등이 있다.
이때, DIP, SIP는 리드 프레임 타입이고, PGA는 핀 타입이다.
한편, 표면 실장용 패키지는 삽입용 홀이 필요치 않으며 IC를 배선판 표면에 실장시키는 방법이다. 이 방법은 배선판 양면으로 실장이 가능하며, 패키지 자체가 경박 단소화되어 있고, 배선판의 실장밀도가 대폭 개선된 방법이다.
현재, 패키지는 표면 실장용 패키지의 SOP(Small Outline Package), TSOP(Thin Small Outline Package), SOJ(Small Outline J-bend), TQFP(Thin Quad Flat Package) 타입 등과 같은 개별 패키지의 중심을 이루고 있다.
그리고, 시스템 패키지로써, TAB(Tape Automated Bonding), C-4, Bear Chip 등이 있다.
도 1 은 메모리 소자에서 많이 사용되는 패키지들의 형태, 크기, 높이 등을 비교한 도표이고 도 2 는 다수의 칩을 구현하는 패키지(Multi Chip Module)의 예를 보여주는 도면이다.
도 1 및 도 2 에 도시된 바와 같이, 각 패키지는 전체적인 외형 사이즈(size)가 매우 크며, 각각의 칩을 따로 어셈블리(assembly)해야 한다.
즉, MCM(Multi Chip Module)방법으로 여러가지 기능을 갖는 칩을 한 패키지에 집적하여 사용하였지만, 제작이 어려운 세라믹 기판상에 칩을 부착하는데 많은 공정이 필요하고 결함(fail)이 발생할 확율이 높다. 또한, 결함이 발생되었을 때, 어떤 칩에 불량이 있는지 알아내기 어려웠다. 그러므로, 이를 방지하기 위해 패키지된 칩을 세라믹 기판상에 부착하였지만, 불필요한 공정과 비용의 낭비를 가져왔다.
종래 기술에 따른 반도체 패키지에 있어서는 다음과 같은 문제점이 있었다.
첫째, 각각의 칩을 어셈블리하므로, 전체적인 외형 사이즈가 매우 크다.
둘째, 세라믹 기판상에 칩을 부착하므로, 공정이 복잡하고 결함 발생 확률이 높으며 공정가가 높다.
셋째, 결함 발생시, 다이버징(diverging) 및 리페어(repair)가 어렵다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 다수개의 칩을 적층하여 반도체 패키지의 면적을 줄이고 어셈블리를 단순화한 적층형 반도체 패키지 및 그의 어셈블리 방법을 제공하는데 그 목적이 있다.
도 1 은 메모리 소자에서 많이 사용되는 패키지들의 형태, 크기, 높이 등을 비교한 도표
도 2 는 다수의 칩을 구현하는 패키지(Multi Chip Module)의 예를 보여주는 도면
도 3a 내지 3b 는 본 발명에 따른 적층형 반도체 패키지의 일예를 보여주는 단면도 및 사시도
도 4 는 본 발명에 따른 적층형 반도체 패키지의 리드들이 배열되는 모양을 보여주는 도면
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 칩2 : 본딩패드
3 : 전도성 에폭시4a : 내부리드
4b : 외부리드5 : 제 1 방열판
6 : 에폭시7 : 베커
8 : 제 2 방열판9 : 캡
본 발명에 따른 적층형 반도체 패키지 및 그의 어셈블리 방법은 반도체 칩 상의 본딩패드에 직접 리드를 전도성 에폭시로 연결하는데 그 특징이 있다.
본 발명의 다른 특징은 리드를 일방향으로 배열하는데 있다.
본 발명의 또 다른 특징은 제 1 방열판을 반도체 칩상의 본딩패드에 연결하여 리드와 반대 방향으로 배열하는데 있다.
본 발명의 또 다른 특징은 제 2 방열판을 반도체 칩을 지지하는 베커 양측으로 돌출되도록 베커내에 형성하는데 있다.
본 발명의 또 다른 특징은 반도체 칩 상측에 다른 종류의 반도체 칩이 부착된 베커들을 다층으로 적층하여 멀티칩(multichip) IC를 제작하는데 있다.
상기와 같은 특징을 갖는 본 발명에 따른 적층형 반도체 패키지 및 그의 어셈블리 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3h 는 본 발명에 따른 적층형 반도체 패키지의 일예를 보여주는 단면도 및 사시도이고 도 4 는 본 발명에 따른 적층형 반도체 패키지의 리드들이 배열되는 모양을 보여주는 도면이다.
도 3a 내지 3b 에 도시된 바와 같이, 적층형 반도체 패키지는 각기 다른 반도체 칩(1) 상의 본딩패드(2)에 전도성 에폭시(epoxy)(3)로 연결되는 내부리드(4a)와, 각 내부리드(4a)에 연장되어 형서오디는 외부리드(4b)와, 반도체 칩(1)상의 본딩패드(2)에 전도성 에폭시(3)로 연결되어 반도체 칩(1)의 열을 외부로 방출하는 제 1 방열판(5)과, 반도체 칩(1)과 내부리드(4a) 하부에 에폭시(6)로 부착되어 반도체 칩(1)과 내부리드(4a)를 지지하는 베커(becker)(7)와, 반도체 칩(1) 하부에 에폭시(6)로 부착되고 베커(7)내에 형성되어 반도체 칩(1)의 열을 외부로 방출하는 제 2 방열판(8)과, 반도체 칩(1)의 상측에 위치하여 내부리드(4a)를 지지하고 반도체 칩(1)을 보호하는 캡(9)으로 구성된다.
이때, 캡(9) 대신에 다른 종류의 반도체 칩이 부착된 또 다른 베커(7)들을 다층으로 적층할 수 있다.
또한, 도 4 에 도시된 바와 같이, 내부리드(4a) 및 외부리드(4b)는 일방향으로 배열되고, 리드프레임(lead frame)인 제 1 방열판(5)은 내부리드(4a) 및 외부리드(4b)가 형성되는 방향과 반대 방향으로 외부로 돌출되도록 형성된다. 그리고, 제 2 방열판(8)은 베커(7) 양측의 외부로 돌출되어 형성된다.
이와 같이, 형성되는 제 1, 제 2 방열판(5, 8)은 반도체 칩(1)의 적층시 문제화 되었던 열방출을 원활히 할 수 있다.
그리고, 도 3b 에 도시된 바와 같이, 적층된 반도체 패키지를 90°회전하여 일방향으로 돌출된 외부리드(4a)들을 사용하고자 하는 PCB(Printed Circuit Board)기판에 꽂아서 사용할 수 있다. 또한, 적층된 반도체 패키지를 90° 회전하여 사용하므로 패키지내의 칩 자체가 수직으로 세워져서 칩이 차지하는 공간을 대폭 줄일 수 있다.
이와 같은, 구조를 갖는 본 발명의 어셈블리(assembly) 방법을 설명하면 다음과 같다.
먼저, 반도체 칩(1)의 열을 외부로 방출하는 제 2 방열판(8)이 부착된 베커(7)들과 내부리드(4a)를 지지하고 반도체 칩(1)을 보호하는 캡(9)을 제조한다. 베커(7)를 미리 제조하는 이유는 베커(7)에 장착될 여러 종류의 반도체 칩(1)의 크기를 고려하여야 하기 때문이다.
이어, 베커(7)의 표면 중에서 반도체 칩(1)이 장착될 영역에 에폭시(6)를 발라 칩 다이 본딩(chip die bonding)용으로 사용하고, 베커(7) 및 캡(9)의 표면 중에서 내부리드(4a)와 접촉되는 영역에도 에폭시(6)를 발라 놓는다.
그리고, 반도체 칩(1)상에 본딩패드(2)에 연결된 리드(4a, 4b)들이 한쪽 방향으로만 나오도록 제조하고, 반도체 칩(1)상의 본딩패드(2)에 연결되어 반도체 칩(1)의 열을 외부로 방출할 제 1 방열판(5)을 제조한다. 이때, 제 1 방열판(5)은 리드프레임을 사용한 것이다.
이어, 반도체 칩(1)상의 본딩패드(2)에 연결될 내부리드(4a) 및 제 1 방열판(5)의 끝에 전도성 에폭시(3)를 바른다.
그리고, 반도체 칩(1) 상측에 복수개의 내부리드(4a)들과 이 내부리드(4a)들로부터 연장되는 복수개의 외부리드(4b)들 및 제 1 방열판(5)를 배열하고, 내부리드(4a)들 상측에는 캡(9)을 배열하며, 반도체 칩(1) 하측에는 베커(7)를 배열한다. 이때, 다층으로 패키지를 제작하기를 원하는 경우에는 캡(9) 대신에 여러 종류의 반도체 칩(1)이 부착될 베커(7)들을 계속 배열한 후, 마지막으로 캡(9)을 배열하면 된다.
이와 같이, 배열시킨 후, 제일 하단의 베커(7)와 제일 상단의 캡(9)에 일정한 힘을 가하고, 약 160~170℃로 열을 가하면서 반도체 칩(1)의 본딩패드(2)에 내부리드(4a)와 제 1 방열판(5)을, 내부리드(4a)상에 캡(9)을, 반도체 칩(1) 하부와 내부리드(4a) 하부에 베커(7)를 동시에 부착한다.
즉, 각각의 구성요소 사이에 발라놓은 에폭시가 동시에 녹으면서 한 번에 본딩(bonding)이 이루어짐으로써, 여러 종류, 여러 개수의 반도체 칩을 동시에 어셈블리하여 다기능, 고성능을 갖는 멀티칩(multichip) IC를 제작할 수 있다.
본 발명에 따른 적층형 반도체 패키지 및 그의 어셈블리 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 복잡한 세라믹 기판을 제작할 필요 없이 PCB 기판에 여러 종류의 반도체 칩을 수직으로 장착하여 사용할 수 있으므로 총 외형 사이즈를 대폭 줄일 수 있다.
둘째, 한 대의 장비로 한 번에 공정이 이루어지므로, 공정가가 매우 싸다.
셋째, 각각의 칩이 격리되어 있으므로 결함이 있는 소자를 쉽게 알 수 있어 리페어(repair)가 용이하고, 반도체 칩별로 다이버징(diverging)이 가능하다.

Claims (27)

  1. 상부표면상에 복수개의 본딩패드들을 갖는 반도체 칩;
    상기 반도체 칩상의 본딩패드에 전기적으로 연결되어 일방향으로 형성되는 복수개의 내부리드들;
    상기 각 내부리드들로부터 연장되어 형성되는 복수개의 외부리드들; 그리고
    상기 반도체 칩상의 본딩패드에 연결되어 반도체 칩의 열을 외부로 방출하는 방열판으로 구성됨을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 방열판은 리드가 형성되는 방향과 반대 방향으로 형성됨을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 방열판은 리드프레임임을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 본딩패드와 내부리드, 본딩패드와 방열판은 전도성 에폭시로 연결됨을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩과 내부리드를 지지하는 베커(becker);
    상기 베커내에 형성되어 반도체 칩을 열을 외부로 방출하는 방열판;
    상기 반도체 칩의 상측에 위치하여 내부리드를 지지하고 반도체 칩을 보호하는 캡이 추가로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  6. 제 5 항에 있어서, 상기 반도체 칩과 베커는 에폭시로 부착됨을 특징으로 하는 적층형 반도체 패키지.
  7. 제 5 항에 있어서, 상기 방열판은 반도체 칩의 하부와 부착됨을 특징으로 하는 적층형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 방열판과 반도체 칩의 하부는 에폭시로 부착됨을 특징으로 하는 적층형 반도체 패키지.
  9. 제 5 항에 있어서, 상기 베커와 캡은 내부리드를 지지하기 위해 내부리드와 접촉되는 표면에 에폭시가 형성됨을 특징으로 하는 적층형 반도체 패키지.
  10. 제 5 항에 있어서, 상기 방열판은 베커 양측의 외부로 돌출됨을 특징으로 하는 적층형 반도체 패키지.
  11. 상부표면상에 복수개의 본딩패드들을 갖는 반도체 칩;
    상기 반도체 칩상의 본딩패드에 전기적으로 연결되어 일방향으로 형성되는 복수개의 내부리드들;
    상기 각 내부리드들로부터 연장되어 형성되는 복수개의 외부리드들;
    상기 반도체 칩상의 본딩패드에 연결되어 반도체 칩의 열을 외부로 방출하는 제 1 방열판;
    상기 반도체 칩과 내부리드를 지지하는 베커;
    상기 베커내에 형성되어 반도체 칩의 열을 외부로 방출하는 제 2 방열판; 그리고
    상기 반도체 칩의 상측에 위치하여 내부리드를 지지하고 반도체 칩을 보호하는 캡으로 구성됨을 특징으로 하는 적층형 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제 1 방열판은 내부리드가 형성되는 방향과 반대방향으로 외부로 돌출되어 형성됨을 특징으로 하는 적층형 반도체 패키지.
  13. 제 11 항에 있어서, 상기 제 2 방열판은 베커 양측의 외부로 돌출됨을 특징으로 하는 적층형 반도체 패키지.
  14. 제 11 항에 있어서, 상기 본딩패드와 내부리드, 본딩패드와 제 1 방열판은 전도성 에폭시로 연결됨을 특징으로 하는 적층형 반도체 패키지.
  15. 제 11 항에 있어서, 상기 제 2 방열판은 반도체 칩의 하부와 에폭시로 부착되어 형성됨을 특징으로 하는 적층형 반도체 패키지.
  16. 제 11 항에 있어서, 상기 내부리드 및 반도체 칩을 지지하는 베커와 캡은 내부리드 및 반도체 칩과 접촉되는 표면에 에폭시가 형성됨을 특징으로 하는 적층형 반도체 패키지.
  17. 상부표면상에 복수개의 본딩패드들을 갖는 제 1, 제 2 반도체 칩;
    상기 제 1, 제 2 반도체 칩상의 본딩패드에 전기적으로 연결되어 일방향으로 형서오디는 복수개의 제 1, 제 2 내부리드들;
    상기 각 제 1, 제 2 내부리드들로부터 연장되어 형성되는 복수개의 제 1, 제 2 외부리드들;
    상기 제 1, 제 2 반도체 칩상의 본딩패드에 연결되어 제 1, 제 2 반도체 칩의 열을 외부로 방출하는 제 1, 제 2 방열판;
    상기 제 1 반도체 칩과 제 1 내부리드를 지지하는 제 1 베커;
    상기 제 1 베커의 상측에 위치하고 상기 제 2 반도체 칩과 제 1, 제 2 내부리드를 지지하는 제 2 베커;
    상기 제 1, 제 2 베커내에 형성되어 제 1, 제 2 반도체 칩의 열을 외부로 방출하는 제 3, 제 4 방열판; 그리고
    상기 제 2 반도체 칩의 상측에 위치하여 제 2 내부리드를 지지하고 제 2 반도체 칩을 보호하는 캡으로 구성됨을 특징으로 하는 적층형 반도체 패키지.
  18. 제 17 항에 있어서, 상기 캡 대신 다른 종류의 반도체 칩이 부착된 베커들로 대체되어 다층으로 적층됨을 특징으로 하는 적층형 반도체 패키지.
  19. 제 17 항에 있어서, 상기 제 1, 제 2 방열판은 내부리드가 형성되는 방향과 반대 방향으로 외부로 돌출되어 형성됨을 특징으로 하는 적층형 반도체 패키지.
  20. 제 17 항에 있어서, 상기 제 3, 제 4 방열판은 제 1, 제 2 베커 양측의 외부로 돌출됨을 특징으로 하는 적층형 반도체 패키지.
  21. 상부표면상에 복수개의 본딩패드를 갖는 반도체 칩과 제 2 방열판을 갖는 베커 및 캡을 마련하는 스텝;
    상기 반도체 칩 상측에는 복수개의 내부리드들과 이 내부리드들로 부터 연장되는 복수개의 외부리드들 및 제 1 방열판을 배열하고, 상기 내부리드들 상측에는 상기 캡을 배열하며, 상기 반도체 칩 하측에는 상기 베커를 배열하는 스텝; 그리고
    상기 반도체 칩의 본딩패드에 내부리드와 제 1 방열판을, 상기 내부리드상에 캡을, 상기 반도체 칩 하부와 내부리드 하부에 베커를 동시에 부착하는 스텝으로 이루어짐을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  22. 제 21 항에 있어서, 상기 반도체 칩, 리드, 캡, 베커를 동시에 부착할 때, 일정한 힘과 열을 가함을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  23. 제 22 항에 있어서, 상기 열은 160~170℃임을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  24. 제 21 항에 있어서, 상기 내부리드 및 외부리드는 일방향으로 배열함을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  25. 제 21 항에 있어서, 상기 제 1 방열판은 내부리드 및 외부리드가 배열되는 방향과 반대 방향으로 배열함을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  26. 제 21 항에 있어서, 상기 반도체 칩의 본딩패드에 내부리드와 제 1 방열판 부착은 전도성 에폭시를 사용하고, 상기 내부리드상에 캡을, 상기 반도체 칩 하부와 내부리드 하부에 베커 부착은 에폭시를 사용함을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
  27. 제 21 항에 있어서, 상기 캡 대신 다른 종류의 반도체 칩이 부착된 베커들로 대체되어 다층으로 적층함을 특징으로 하는 적층형 반도체 패키지의 어셈블리 방법.
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