KR19980024358A - 질화 갈륨계 화합물 반도체 발광장치 - Google Patents

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Abstract

본 발명은, 낮은 임계치 전류, 낮은 동작 전압에서 열화를 일으키지 않고서 우수한 신뢰성을 갖춘 질화 갈륨계 반도체 발광장치를 개시하고 있다. 장치는 높은 캐리어 농도를 갖춘 p형 반도체구조로 이루어지고, 이는 용이하게 저저항 p측 전극을 형성할 수 있으며, 활성층에 대해 고효율로 균일하게 캐리어를 주입할 수 있다. 부가된 Mg를 갖춘 p전극 콘택트층이 p형 반도체층으로서 이용된다. 적어도 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1) 평활화층이 p형 콘택트층 보다 활성층상에 형성된다. p형 콘택트층의 표면상에서 Pt층과, TiN을 포함하는 Ti층 및 Ti층을 차례로 갖춘 적층 구조가 형성된다. Pt반도체를 형성하는 합금이 p형 콘택트층과 Pt층 사이에 형성된다.

Description

질화 갈륨계 화합물 반도체 발광장치
본 발명은 질화 갈륨계 청홍색 반도체 레이저(이하, LD로 칭함)나 고휘도를 갖춘 질화 갈륨계 청색/녹색 발광다이오드(이하, LED로 칭함)와 같은 질화 갈륨계 화합물 반도체 발광장치에 관한 것이다.
종래의 단파장 반도체 레이저는 디스크의 독출/기록이 InGaAlP를 이용하는 600nm의 광원에 의해 수행될 수 있는 정도까지 개발되었고, 이미 실제로 사용하고 있다.
기록 밀도를 더욱 개선하기 위해 단파장 청색 반도체 레이저가 개발되어 왔다. 발진파장이 짧은 레이저빔이 집중 크기를 줄이고, 기록 밀도를 개선하기에 유용하다.
이러한 이유에 대해 GaN, InGaN, GaAlN, InGaAlN등과 같은 질화 갈륨계 화합물 반도체가 고밀도 광디스크 시스템에 적용을 개선하도록 단파장 반도체 레이저의 재료로서 최근 고려되고 있다.
예컨대, GaN계 재료를 이용하는 반도체 레이저에 있어서 380 내지 417의 파장을 갖춘 상온 펄스 발진이 확인되었다.
그러나, GaN계 재료를 이용하는 반도체 레이저에 있어서 충분한 특성이 얻어지지 않고, 10 내지 40V의 상온 펄스발진 영역을 위한 임계전압과 값의 변화가 커진다.
이러한 변화는 질화 갈륨계 화합물 반도체의 결정 성장의 어려움과 큰 소자저항에 기인한다. 특히, 매끄러운 표면과 높은 캐리어 밀도를 갖춘 p형 질화 갈륨계 화합물층을 형성할 수 없다. 더욱이, p측 전극의 접촉저항이 높음으로써 큰 전압강하가 발생되어 펄스발진이 동작할 때에도 열발생과 금속반응에 의해 반도체층이 열화되게 된다. 치팅(cheating) 값을 고려하여 상온 연속발진은 임계전압이 10V 이하로 감소될때까지 달성할 수 없다.
더욱이, 레이저 발생에 필요한 전류가 인가될 때, 높은 전류가 국부적으로 흐름과 더불어 캐리어가 활성층에 균일하게 주입될 수 없어, 장치의 순간적인 브레이크다운이 발생된다. 결과적으로, 레이저의 연속적인 발생이 달성될 수 없게 된다.
따라서, 광디스크와 낮은 임계전압에서 이용되어지도록 낮은 임계전압에 의해 동작하는 고신뢰성을 갖춘 질화 갈륨계 청홍색 반도체 레이저를 실현하는데에는 다음과 같은 점이 중요하다.
특히, 활성층에 캐리어를 효율적이면서 균일하게 주입함과 더불어 전극 콘택트에 의한 전압 강하의 감소가 중요하다.
그러나, 현재의 상태에서 이러한 점을 극단적으로 수행하는 것은 어렵다.
상기한 바와 같이, 질화 갈륨계 화합물 반도체에 있어서, 미세 구멍 결점이 없는 양호한 p형 질화 갈륨계를 갖춘 화합물 반도체 레이저를 얻기 어렵다. 더욱이, p측 전극 접촉저항이 높기 때문에 전극 접촉에 의한 큰 전압 강하가 발생된다. 더욱이, 캐리어가 활성층에 균일하게 주입될 수 없기 때문에, 낮은 임계 전압과 낮은 동작 전압을 갖춘 장치를 실현하기 어렵다.
GaN계의 발광장치에 있어서, p측 전극 접촉저항이 높아 동작전압이 증가된다. 더욱이, p측 전극금속으로서 기능하는 닉켈과, p형 반도체층을 형성하는 갈륨이 서로 반응하여 용융되어 전기적 도전성이 저하된다. 결과적으로, 레이저를 연속적으로 발생시키는 것이 어렵게 된다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 저저항 p측 전극을 용이하게 형성할 수 있음과 더불어 균일하면서 효과적으로 활성층에 캐리어를 주입할 수 있는 높은 캐리어 농도를 갖춘 p형 질화 갈륨계의 화합물 반도체 구조를 이용함으로써 열화 없이 낮은 임계 전류와 낮은 동작 전압에 의해 동작할 수 있는 고신뢰성을 갖춘 질화 갈륨계의 화합물 반도체 발광장치를 제공함에 그 목적이 있다.
도 1은 본 발명의 제1실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 2는 본 발명의 제2실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 3은 본 발명의 제3실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 4는 본 발명의 제4실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 5는 본 발명의 제5실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 6은 변형예의 도식적 구조를 나타낸 단면도,
도 7은 본 발명의 제6실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 8은 변형예의 도식적 구조를 나타낸 단면도,
도 9는 본 발명의 제7실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 10은 변형예의 도식적 구조를 나타낸 단면도,
도 11은 본 발명의 제8실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 12는 변형예의 도식적 구조를 나타낸 단면도,
도 13은 본 발명의 제9실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 14는 변형예의 도식적 구조를 나타낸 단면도,
도 15는 본 발명의 제10실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도,
도 16은 변형예의 도식적 구조를 나타낸 단면도.
상기 목적을 달성하기 위한 본 발명은,
질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
상기 화합물 반도체 발광장치가,
기판과;
이 기판상에 형성된 반도체층;
이 반도체층상에 형성되면서 적어도 n형 크래드층을 갖춘 n형 반도체층;
이 n형 반도체층상에 형성된 활성층;
이 활성층상에 형성되면서 적어도 p형 크래드층을 갖춘 p형 반도체층;
이 p형 반도체층 또는 상기 활성층상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
상기 p형 반도체층상에 형성되면서 p형 불순물이 부가된 p형 콘택트층;
p형 콘택트층상에 형성된 p측 전극 및;
상기 n측 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성된 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치를 제공한다.
따라서, Mg가 부가된 질화 갈륨계 p형 반도체층이 적어도 In 엘리먼트를 포함하는 GaInAlN 평활화층상에 형성되고, 미세 구멍 검출과 같은 결정 결함의 수가 작아 p형 반도체층의 억셉터 농도가 증가될 수 있게 된다.
활성층이 적어도 Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조로 된다.
이 때, Gax2Iny2Alz2N 평활화층은 In 조성(y2)이 상기 웰층의 In 조성(y3) 보다 더 낮을 때 상기 웰층의 두께 보다 더 두껍게 형성된다. 따라서, 활성층(6)의 유효 굴절률이 증가되어 광유도특성이 개선될 수 있게 된다.
Gax2Iny2Alz2N 평활화층에 있어서, p형 캐리어 농도가 1×1018cm-3이상으로 된다. 따라서, 전자의 오버플로우가 방지될 수 있고, 레이저가 낮은 임계값에 의해 발생될 수 있게 된다.
한편, Gax2Iny2Alz2N 평활화층은 In 조성(y2)이 상기 웰층의 In 조성(y3) 보다 더 높을 때 상기 웰층의 두께 보다 더 얇게 형성된다. 따라서, 평활화층이 포화된 흡수층으로서 기능하여 레이저의 잡음을 감소시킬 수 있게 된다.
또한, p형 콘택트층이 그 표면상에 선택적으로 형성되면서 Pt반도체로 이루어진 합금층을 갖춘다. p측 전극이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 갖는다. Au층이 제2Pt층을 통해 Ti층상에 형성된다.
따라서, 전극금속으로서 기능하는 얇은 Pt층이 p형 반도체층에 근소하게 확산되어 유효 전극 콘택트가 증가하게 된다. 또한, Pt엘리먼트가 수소 엘리먼트의 감소 촉매로서 기능하고, 이는 Mg의 부가와 결정 성장 후 공기 노출에 기인하는 표면 산화막과 함께 동시에 도입된다. 결과적으로, Mg의 활성화율이 개선될 수 있고, 유효 억셉터 농도가 개선될 수 있게 된다. 더욱이, 상부의 Ti층이 질화 갈륨계 반도체층의 질화 엘리먼트와 함께 반응하여 극도로 안정된 TiN이 형성된다. 결과적으로, 상부의 전극 금속으로서 기능하는 제2Pt층과, Au층이 하측으로 확산되어지는 것이 억제되어 결정 품질이 개선될 수 있게 된다.
더욱이, p형 콘택트층이 카본을 포함할 경우, Ti를 포함하는 Ti층과 Pt층 사이의 경계의 카본 농도는 p형 콘택트 층의 카본 농도 보다 더 높다.
p형 콘택트층이 산소를 포함할 경우, Ti를 포함하는 Ti층과 Pt층 사이의 경계의 산소 농도는 p형 콘택트 층의 카본 농도 보다 더 높다. Pt로 이루어진 합금층과 p형 콘택트층은 p형 콘택트층에 부가된 Mg에 강하게 결합된 MgO를 갖는다.
즉, 반도체층의 카본과 산소는 촉매로서의 Pt에 의해 p형 콘택트층의 외부로 움직이는 공정 동안 TiN을 포함하는 Ti층에 의해 정지된다. 결과적으로, 상기한 바와 같은 동일한 기능이 달성될 수 있게 된다. 또한, 효과적인 전극 콘택트 저항이 p형 콘택트층을 위한 낮은 콘택트 저항을 갖춘 MgO에 의해 더욱 감소될 수 있게 된다.
p형 콘택트층이 수소를 포함할 경우, 제2Pt층과 Au층 사이의 경계의 수소농도는 p형 콘택트층의 수소 농도 보다 더 높다.
즉, 반도체층의 수소는 촉매로서의 Pt에 의해 p형 콘택트층의 외부로 이동된다. 결과적으로, 상기와 동일한 기능이 달성될 수 있게 된다.
n측 전극은 Ti층과 Au층이 차례로 형성된 적층구조를 갖춘다. 기판이 절연재료일 경우, n측 전극이 기판의 표면에 노출된 n형 반도체층상에 형성된다. 기판이 SiC와 같은 도전성 기판인 경우, n측 전극이 기판의 후면상에 형성된다.
더욱이, 내부 스트립 구조의 경우, 본 발명에 따르면, 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
상기 화합물 반도체 발광장치가,
기판과;
이 기판상에 형성된 반도체층;
이 반도체층상에 형성된 n형 크래드층;
n형 크래드층상에 형성된 n형 도파관층;
이 n형 도파관층상에 형성된 활성층;
스트립 릿지를 갖추고, 상기 활성층상에 형성된 p형 도파관층;
이 p형 도파관층의 릿지의 측면 부분을 따라 선택적으로 형성된 블럭층;
이 블럭층과 상기 p형 도파관층의 릿지상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
이 Gax2Iny2Alz2N 평활화층상에 형성된 p형 크래드층;
부가된 p형 불순물을 갖추고, 상기 p형 크래드층상에 형성된 p형 콘택트층;
이 p형 콘택트층상에 형성된 p측 전극 및;
상기 n형 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성된다.
이 경우, 블럭층이 Gax5Iny5Alz5N(x5+y5+z5 = 1, 0≤x5,y5≤1, 0＜z5≤1)로 형성된다. 이는 크랙의 저항에 대해 적당하다. 또한, 블럭층은 Gax5Iny5Alz5N (x5+y5+z5 = 1, 0≤x5,z≤1, 0＜y5≤1)로 형성된다. 이는 횡단모드의 제어에 대해 적당하다.
이상 활성층의 조건, 전극구조, 평활화층에 대해 설명했다.
부가적으로, 상기 설명한 본 발명의 바람직한 특정 형태가 가능한한 많이 하기의 조건을 만족함으로써 얻어질 수 있게 된다.
(1) p형 전극 콘택트층에 부가된 Mg의 양은 표면 근처에서 고농도 분포를 갖는다.
(2) p형 전극 콘택트층은 조성이 서로 다른 질화 갈륨계의 2종류 이상의 화합물 반도체로 형성된다.
(3) GaInAlN 평활화층이 형성되어 활성층이 다양자 웰구조이다.
(4) n형 도전층이 p형 전극 콘택트층의 하부 부분에 존재할 경우, 적어도 하나의 GaInAlN 평활화층이 p형 도전층과 n형 도전층 사이에 삽입된다. 즉, GaInAlN 평활화층 보다는 상부층상에 전극 콘택트층을 형성하는 것이 중요하다. 크래드층과 도파관층이 GaInAlN 평활화층과 p형 전극 콘택트층 사이에 형성되는가의 여부는 문제가 아니다.
(5) p형 전극 콘택트층과 접촉하는 전극구조가 형성되어 Ti/Pt/Au가 막두께가 10nm 이하인 얇은 Pt층의 상부 부분상에 적층된다.
(제1실시예)
도 1은 본 발명의 제1실시예에 따른 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다.
청색 반도체 레이저는 MOCVD에 의해 사파이어 기판(1) 상에 연속적으로 형성된 GaN 버퍼층(2)과, n형 GaN 콘택트층(3; Si도우프, 5×1018cm-3, 4㎛), n형 Al0.2Ga0.8N 크래드층(4; 5×1017cm-3, 0.3㎛), GaN 도파관층(5; 비도우프, 0.1㎛), 활성층(6), p형 GaN 도파관층(7; Mg 도우프, 0.3㎛), p형 Al0.2Ga0.8N 크래드층(8; Mg도우프, 5×1017cm-3, 0.3㎛) 및, p형 GaN 콘택트층(9; Mg도우프, 1×1018cm-3, 1㎛)을 갖춘다.
p형 GaN 콘택트층(9) 상에 10nm의 두께를 갖춘 Pt층(10)과, 열에 의해 처리된 TiN을 함유하는 Ti층(11a; 후에 설명함), 30nm의 두께를 갖춘 Ti층(11), 10nm의 두께를 갖춘 Pt층(12) 및, 1㎛의 두께를 갖춘 Au전극 패드(13)가 연속적으로 적층됨으로써 p형 전극이 형성된다.
Au전극 패드(13)의 최상부 표면과 p형 GaN 콘택트층(9)이 드라이 에칭에 의해 n형 GaN콘택트층(3)에 도달하는 부분까지 제거된다. 그에 의해 노출된 n형 GaN 콘택트층(3)상에 n측 전극(14)이 형성된다.
활성층(6)이 In0.2Ga0.8N 다양자 웰(비도우프, 2.5nm) 및 In0.05Ga0.95N 장벽층(비도우프, 5nm)으로 형성되고, 이는 전체적으로 10개의 층을 만들도록 서로 교대로 적층된다.
또한, p형 GaN 도파관층에서의 불순물과, p형 AlGaN 크래드층 및, p형 GaN층은 Mg에 한정되는 것은 아니고, Zn과 같은 p형 불순물이어도 된다.
다음에, 청색 반도체 레이저의 제조방법과 그 기능에 대해 설명한다.
도 1에 있어서, 사파이어 기판(1)상에서 p형 GaN 콘택트층(9)에 대해 GaN 버퍼층(2)의 각각이 MOCVD에 의해 형성된다.
청색 반도체 레이저에 있어서, In을 포함하는 GaInAlN 평활화층이 InGaN 양자 웰 활성층(6)으로서 이용되고, Mg가 부가된 질화 갈륨계 반도체(18,19)가 그 위에 형성된다. 이로 인해, GaInAlN 평활화층은 기판(1)으로부터 전파된 미세 구멍결함과, 크랙과 같은 결정 결함 및, 천이를 억제한다. 결과적으로, 평활한 p형 반도체층을 p측 전극측 상에서 얻을 수 있게 된다.
본 발명의 발명자 등에 의한 경험에 따르면, GaInAlN 평활화층이 형성되지 않음에도 불구하고, p형 GaN 콘택트층(9)의 두께가 0.6㎛ 이상일 경우, 다수의 구멍 검출이 p형 GaN 콘택트층(9)의 표면에 매립될 수 있다. 즉, GaInAlN 평활화층의 형성에 부가하여 p형 GaN 콘택트층(9)의 두께가 0.6㎛ 이상으로 설정된다. 따라서, p형 반도체층의 품질이 확실히 개선될 수 있게 된다.
다음에, Pt(5nm)/Ti(30nm)/Pt(10nm)/Au(1㎛)층이 p형 GaN 콘택트층(9)의 표면의 10-폭 ㎛ 영역상에 연속적으로 적층된다.
이 때, 열처리가 350℃의 질소 분위기하에서 전체 표면에 제공되고, Pt가 깊이 방향으로 아래로 확산되며, 이는 최대의 적층막의 두께 보다 3배 더 깊다. 이 때, Pt가 p형 GaN 콘택트층(9)의 Ga와 고상 반응되어 Pt반도체의 합금층(15)이 형성된다. 동시에, Ti가 p형 GaN 콘택트층(9)으로부터 위쪽으로 확산하는 N과 고상반응한다. 결과적으로, Ti와 N이 서로 안정되게 결합되고, TiN을 포함하는 Ti층(11a)이 Ti층과 Pt층 사이의 경계 표면에 형성된다. 이러한 열처리에 의해, Pt가 촉매로서 작용하여 억셉터로서의 Mg(p형 도펀트)의 활성화를 방지하는 수소와 카본 엘리먼트, 또는 전극 형성 전에 공기 노출에 의해 콘택트층(9)의 표면과 결합하는 산소 엘리먼트가 막으로부터 제거된다. 결과적으로, 억셉터 농도가 증가되고, Mg의 활성화율이 실질적으로 100%로 된다(수소, 카본, 산소 엘리먼트가 성장 시간에서의 다양한 이유에 의해 상기한 열처리 전에 실질적으로 고정된 농도에서 각 반도체층을 갖춘 다층 구조로 분배된다).
더욱이, TiN을 함유하는 Ti층(11a)과 Pt층(10) 사이의 경계 표면상에서 카본과 산소 엘리먼트의 각각의 농도가 p형 GaN 콘택트층(9) 보다 더 높다. 즉, 반도체층의 카본과 산소가 Pt의 촉매에 의해 외부로 제거되는 공정이 TiN을 함유하는 Ti층(11a)에 의해 정지된다.
더욱이, Pt층(12)과 Au층(13) 사이의 경계 표면 상에서 수소 농도가 p형 GaN 콘택트층(9) 보다 더 높다. 즉, 반도체층의 카본과 산소가 Pt의 촉매에 의해 외부로 제거되는 공정이 Au층(13)에 의해 정지된다.
다음에, p측 전극을 포함하는 메사 형상이 n측 전극(14)을 형성하기 위해 형성된다. Ti/Au로 이루어진 n측 전극(14)이 메사 형태의 하부 부분에 나타나는 n형 GaN 콘택트층(3)상에 형성된다. 이 경우, p측 전극이 n측 전극(14)을 형성한 후에 형성되어도 된다. 더욱이, 사파이어 기판(1)이 50㎛까지 경면 연마되고, p측 전극의 길이 방향에 대해 수직 방향으로 쪼개진다. 따라서, 1㎛의 길이를 갖춘 레이저 칩이 형성된다.
상기 설명한 청색 반도체 레이저는 80mA의 임계 전류의 상온에서 연속적으로 발생된다. 이 경우, 파장은 420nm이고, 동작 전압은 7V이며, 장치 수명은 50℃와 30mW의 조건하에서 5000시간이었다. 이러한 레이저의 경우, Pt층(10)과 p형 GaN 콘택트층(9) 사이의 실질적인 콘택트 영역이 증가된다. 이로 인해, 저항이 1×10-5Ω㎠로 감소된다. 또한, p형 GaN 콘택트층(9)의 Mg 활성화율이 실질적으로 100% 로 개선된다. 결과적으로, 높은 캐리어 농도가 얻어지고, 캐리어가 p형 크래드층(8)을 통해 활성층(6)에 균일하게 주입된다.
더욱이, 2단계 도우프가 제공된 청색 반도체 레이저에 있어서, 특성이 더욱 개선된다. 이 경우, 2단계 도우프는 상기한 제1실시예의 p형 GaN 콘택트층에 대한 Mg의 부가의 양이 표면에서 0.2㎛까지의 영역에서 2배이고, 0.8㎛의 나머지 영역에서 1/2로 설정되는 것을 의미한다. 특히, 이러한 구조의 반도체 레이저에 있어서, 동작 전압은 제1실시예와 비교하여 6.5V로 더욱 감소된다. 2단계 도우프 방법으로 p형 콘택트층을 형성함으로써 표면상의 전극 콘택트 저항이 감소되는 이점과, 콘택트층의 하부 부분의 저항이 수평 방향에 대해 누설 전류를 제어하도록 증가되는 이점을 얻게 된다.
상기한 제1실시예에 따르면, Mg가 부가된 질화 갈륨계의 반도체층이 적어도 In을 포함하는 GaInAlN 평활화층상에 형성되어 구멍 마이크로 검출과 같은 결정 결함을 감소시킨다.
또한, Pt층(10)이 p형 GaN 콘택트층(9)상에 형성되고, Pt층이 근소하게 p형 GaN 콘택트층(9)에 확산된다. 그에 따라, 유효 전극 콘택트영역이 증가된다. Pt 엘리먼트는 다양한 이유에 의해 p형 반도체층에 존재하는 수소 엘리먼트, 카본 엘리먼트, 산소 엘리먼트의 촉매를 감소시키도록 작용한다. 이 때, 이러한 불순물 엘리먼트가 p형 반도체층으로부터 제거된다. 결과적으로, Mg의 활성화율이 개선될 수 있고, 유효 억셉터 농도가 증가될 수 있게 된다.
더욱이, Ti층(11)이 Pt층(10)상에 형성되고, Ti층이 질화 갈륨계 반도체층의 N엘리먼트와 반응하여, 극도로 안정된 TiN이 형성된다. 결과적으로, 상부 전극 금속으로 기능하는 제2Pt층과, Au층(13)이 아래 방향으로 확산되는 것으로부터 방지될 수 있게 된다.
이러한 GaInAlN 평활화층과 Pt층(10) 및, Ti층(11)의 각각의 이점에 의해 결정의 품질이 개선될 수 있게 된다.
따라서, 높은 캐리어 농도를 갖춘 p형 질화 갈륨계 화합물 반도체 구조를 실현할 수 있고, 이는 저저항 p층 전극을 용이하게 형성할 수 있으며, 활성화층에 대해 캐리어가 균일하면서 효과적으로 주입될 수 있게 된다. 이 때, 전극 콘택트에 의해 발생된 전압 강하가 억제될 수 있어, 낮은 임계 전류와 낮은 동작전압의 조건하에서 열화를 일으키지 않고서 우수한 신뢰성을 달성할 수 있게 된다.
(제2실시예)
다음에, 제2실시예의 청색 반도체 레이저를 설명한다. 도 2는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다. 도 2에 있어서, 도 1과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 다른 부분에 대해서만 설명한다.
본 실시예의 반도체 레이저는 제1실시예와 비교하여 접촉 저항을 더욱 개선시킨 것이다. 특히, 도 2는 p형 In0.1Ga0.9N 콘택트층(21)이 p형 GaN층(9)과 Pt전극(10) 사이에 삽입된 구조를 나타낸다.
p형 In0.1Ga0.9N 콘택트층(21)은 반도체층이다(Mg 도우프, 1×1019cm-3, 0.2㎛).
p형 In0.1Ga0.9N 콘택트층(21)의 형성을 제외하고 이러한 청색 반도체 레이저는 제1실시예와 동일한 방법으로 제조된다.
상기한 청색 반도체 레이저는 75mA의 임계 전류의 상온에서 연속적으로 발생된다. 이 경우, 파장이 420nm이고, 동작 전압이 6V이며, 50℃ 및 30mW의 조건하에서 장치 수명이 5000시간 이었다. 이러한 레이저에 따르면, Pt층(10)과 접촉하는 콘택트층(2)에 있어서, 밴드갭이 p형 GaN층(9) 보다 좁기 때문에, 쇼트키 장벽이 감소된다. 따라서, 전극 접촉 저항은 실질적 접촉 영역 증가 효과와 함께 7×10-6Ω㎠로 감소된다. 더욱이, 콘택트층(21)의 Mg 활성율이 실질적으로 100%로 개선된다. 결과적으로, 높은 캐리어 농도가 얻어지고, 캐리어가 p형 AlGaN 크래드층(8)을 통해 활성층(6)에 균일하게 주입된다.
따라서, 제2실시예에 따르면, p형 GaN층(9) 보다 밴드갭이 좁은 콘택트층(21)이 p형 GaN층(9)과 Pt전극(10) 사이에 삽입된다. 결과적으로, 제1실시예에서 설명한 이점에 더하여 p측 전극을 갖는 접촉저항이 더욱 감소될 수 있게 되어 동작 전압의 감소가 개선될 수 있게 된다.
(제3실시예)
다음에, 제3실시예의 청색 반도체 레이저를 설명한다. 도 3은 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다. 도 3에 있어서, 도 1과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 1과 다른 부분에 대해서만 설명한다.
제1실시예와 달리 본 실시예의 반도체 레이저는 내부 스트립 구조를 갖는다. 특히, 도 3에 나타낸 바와 같이 내부 스트립 구조에 있어서 p형 Al0.2Ga0.8N 크래드층(8)상에 선택적으로 형성된 다수의 n형 GaN 전류 블럭층(31; 1×1018cm-3, 0.5㎛)과, 크래드층(8)과 각 전류 블럭층(31)상에 형성된 0.1㎛ 두께를 갖춘 In0.1Ga0.9N 평활화층(32)이 형성된다.
마찬가지로, In0.1Ga0.9N 평활화층(32)상에 p형 GaN 콘택트층(9)이 형성된다.
이러한 청색 반도체 레이저는 내부 스트립 구조에 기인하여 MOCVD에 의한 성장의 시간이 3배인 것을 제외하고 제1실시예와 동일한 방법으로 제조된다.
상기한 청색 반도체 레이저는 70mA의 임계 전류의 상온에서 연속적으로 발생된다. 이 경우, 파장은 420nm이고, 동작전압은 6.5V이며, 50℃와 30mW 구동의 조건하에서 장치 수명시간이 5000시간이었다. 이러한 레이저에 따르면, 제1실시예에서 설명한 이점 외에도 내부 스트립 구조가 형성되므로 p측 전극의 영역이 증가되고, p측 전극 접촉저항이 5×10-6Ω㎠로 감소된다. 즉, 저전압 동작이 내부 스트립 구조에 의해 더욱 개선되게 된다.
따라서, 제3실시예에 따르면, 접촉저항이 제1실시예에서 설명한 이점에 부가하여 더욱 감소될 수 있게 된다.
p형 GaN 콘택트층(9)이 In0.1Ga0.9N 평활화층(32)상에만 형성됨에도 불구하고, 평활화층(32)은 구멍 마이크로 검출의 전파를 방지한다. 따라서, 결정의 품질이 개선될 수 있게 된다.
(제4실시예)
다음에, 제4실시예의 청색 반도체 레이저에 대해 설명한다. 도 4는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다. 도 4에 있어서, 도 1과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 1과 다른 부분에 대해서만 설명한다.
제1실시예와 달리 본 실시예의 반도체 레이저는 매립된 내부 스트립 구조를 갖는다. 특히, 도 4에 나타낸 바와 같이 p형 Al0.2Ga0.8N 크래드층(8)에 대한 GaN 도파관층(5)이 10㎛의 폭을 갖춘 메사구조를 갖도록 형성된다. 이 때, 비도우프 Al0.1Ga0.9N 블럭층(41)이 메사 구조의 양단상에 형성된다. 더욱이, InGaAlN 평활화층(42)이 Al0.1Ga0.9N 블록층(41)과, p형 Al0.2Ga0.8N 크래드층(8) 및, p형 GaN 콘택트층(9) 사이에 형성된다.
이러한 청색 반도체 레이저는 매립된 내부 스트립 구조에 기인하여 MOCVD에 의한 성장의 시간이 3배인 것을 제외하고 제1실시예와 동일한 방법으로 제조된다.
상기한 청색 반도체 레이저는 60mA의 임계 전류의 상온에서 연속적으로 발생된다. 이 경우, 파장은 420nm이고, 동작전압은 5V이며, 50℃와 30mW 구동의 조건하에서 장치 수명시간이 5000시간이었다. 이러한 레이저에 따르면, 제1실시예에서 설명한 이점 외에도 매립된 내부 스트립 구조가 형성되므로 p측 전극의 영역이 증가되고, p측 전극 접촉저항이 5×10-6Ω㎠로 감소된다. 즉, 임계 막두께 보다 더 얇은 박막 양자 웰 활성층과 매립된 내부 스트립 구조에 기인하여 발진 임계의 이득 레벨의 감소에 의해 저전압 동작이 더욱 개선된다.
따라서, 제4실시예에 따르면, 제1실시예에서 설명한 이점에 부가하여 내부 스트립 구조가 형성될 수 있게 된다.
(제5실시예)
다음에, 제5실시예의 청색 반도체 레이저에 대해 설명한다. 도 5는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다. 도 5에 있어서, 도 1과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 1과 다른 부분에 대해서만 설명한다.
제1실시예와 달리 본 실시예의 반도체 레이저는 내부 스트립 구조를 갖는다. 특히, 도 5에 나타낸 바와 같이 GaN 도파관층(7)과 p형 Al0.8Ga0.2N 크래드층(8) 사이의 접합이 InGaAlN 평활화층(42)을 통해 형성된다. 이 때, 내부 스트립 구조가 비도우프 Al0.1Ga0.9N 블럭층(51)으로 형성된다.
활성층(6) 상에 형성된 GaN 도파관층(7)은 10㎛의 폭을 갖춘 메사 형상과 0.2㎛의 두께를 갖춘 비도우프 반도체층이다. GaN 도파관층(7)의 메사 하부 부분은 0.1㎛의 두께를 갖추고, 비도우프 Al0.1Ga0.9N 블럭층(51)이 그 위에 형성된다.
p형 Al0.8Ga0.2N 크래드층(8)은 10㎛의 폭을 갖춘 창을 갖는다. p형 Al0.8Ga0.2N 크래드층(8)은 InGaAlN 평활화층(42)을 통해 GaN 도파관층(7)의 메사 상부 부분과 비도우프 Al0.1Ga0.9N 블럭층(51)상에 형성되어 창이 GaN 도파관층(7)의 메사 상부 부분의 반대편에 위치한다. p형 Al0.8Ga0.2N 크래드층(8)은 Mg도우프, 5×1017cm-3, 0.3㎛의 (창)두께의 층이다.
상기한 청색 반도체 레이저는 60mA의 임계 전류의 상온에서 연속적으로 발생된다. 이 경우, 파장은 420nm이고, 동작전압은 5V이며, 50℃와 30mW 구동의 조건하에서 장치 수명시간이 5000시간이었다. 이 경우, 제4실시예와 동일한 이점이 얻어졌다.
(변형예)
도 6에 나타낸 바와 같이 InGaN 블럭층(52)이 AlGaN 블럭층(51) 대신 사용되어도 된다. InGaN층(52)을 이용하는 변형예는 횡단 모드를 잘 제어할 수 있다.
(제6실시예)
다음에, 제6실시예의 청색 반도체 레이저에 대해 설명한다. 도 7는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이다. 도 7에 있어서, 도 1과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 1과 다른 부분에 대해서만 설명한다.
제1실시예와 달리 In을 포함하는 GaInAlN 평활화층으로서 또한 기능하는 활성층(6; MQW)과, In을 포함하는 GaInAlN계의 InGaN 평활화층이 p형 AlGaN 크래드층(8)과 p형 GaN 도파관층(7) 사이에 형성된다.
InGaN 평활화층(6)은 In 조성이 오버되는, 예컨대 0 및 0.3 이하의 범위에서 형성될 수 있다. In 조성이 활성층(6)의 양자 웰층의 In조성 보다 더 높으면, InGaN 평활화층(61)의 두께가 양자 웰 층의 두께 보다 더 얇게 형성된다. 예컨대, 제1실시예에 있어서, 2.5nm의 두께를 갖춘 In0.2Ga0.8N 웰층이 이용된다. 이러한 조건에 따르면, 제6실시예의 InGaN 평활화층(61)은 1.5nm의 두께를 갖춘 In0.3Ga0.7N층을 이용한다. 따라서, 높은 In조성과 얇은 막 두께를 갖춘 경우에, 평활화층은 과포화 흡수층으로서 기능한다. 이로 인해 본 실시예의 구조는 저잡음 레이저로서 기능하고, 예컨대 광디스크 시스템에 필요로 된다.
In 조성이 활성층(6)의 양자 웰층의 In조성 보다 더 낮으면, InGaN 평활화층(61)의 두께는 양자 웰층의 두께 보다 더 두껍게 형성된다. 예컨대, 제1실시예에 있어서, 2.5nm의 두께를 갖춘 In0.2Ga0.8N 웰층이 이용되었다. 이러한 조건에 따르면, 본 실시예의 평활화층(61)은 0.1㎛의 두께를 갖춘 In0.1Ga0.9N의 층을 이용한다. In0.1Ga0.9N 평활화층(61)은 도 8에 나타낸 바와 같이 p형 GaN 도파관층(7)으로 대체되어도 된다.
따라서, 낮은 In 조성과 높은 막두께를 갖춘 경우에, 활성층(6)의 유효 굴절률이 증가하여 광 안내(또는 감금) 특성이 개선될 수 있다. 광 안내 특성의 증가에 따라 p형 AlGaN 크래드층(8)은 막두께가 감소함에도 불구하고 기능할 수 있다.
In 조성이 낮은 경우, 막두께가 증가하고, p형 캐리어농도가 1×1018cm-3이상으로 설정된다. 따라서, 전자의 오버플로우가 방지되어 레이저가 낮은 임계값에 의해 발생될 수 있게 된다.
(제7실시예)
다음에, 제7실시예의 청색 반도체 레이저에 대해 설명한다. 도 9는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이고, 도 10은 변형예를 나타낸 단면도이다. 도에 있어서, 도 2와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 2와 다른 부분에 대해서만 설명한다.
도 9에 나타낸 바와 같이 p형 In0.1Ga0.9N 콘택트층(21)을 갖춘 제2실시예와 비교하면, 제6실시예와 유사하게 In을 포함하는 GaInAlN계 재료의 InGaN 평활화층(61)이 p형 AlGaN 크래드층(8)과 p형 GaN 도파관층(7) 사이에 형성된다. 또는 도 10에 나타낸 바와 같이 InGaN 평활화층(61)이 p형 GaN 도파관층(7) 대신 형성된다.
InGaN 평활화층(61)의 조성과 막두께는 제6실시예에서 설명한 것과 동일하다. 상기한 구조에 의해 제2 및 제6실시예와 동일한 이점이 얻어질 수 있게 된다.
(제8실시예)
다음에, 제8실시예의 청색 반도체 레이저에 대해 설명한다. 도 11은 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이고, 도 12는 변형예를 나타낸 단면도이다. 도에 있어서, 도 3과 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 3과 다른 부분에 대해서만 설명한다.
도 11에 나타낸 바와 같이 내부 스트립 구조를 갖춘 제3실시예와 비교하면, In0.1Ga0.9N 평활화층(32)이 생략되었다. 이 때, 제6실시예와 유사하게 In을 포함하는 GaInAlN계 재료의 InGaN 평활화층(61)이 p형 AlGaN 크래드층(8)과 p형 GaN 도파관층(7) 사이에 형성된다. 또는 도 12에 나타낸 바와 같이 InGaN 평활화층(61)이 p형 GaN 도파관층(7) 대신 형성된다.
InGaN 평활화층(61)의 조성과 막두께는 제6실시예에서 설명한 것과 동일하다. 상기한 구조에 의해 제2 및 제6실시예와 동일한 이점이 얻어질 수 있게 된다. 특히, 블럭층(31)을 갖춘 제8실시예에 있어서 활성층(6)의 유효 굴절률이 증가됨으로써 활성층(6)의 등가 굴절률이 증가하고, 굴절률에 있어서 활성층(6)과 블럭층(31) 사이의 차이가 커지게 된다. 결과적으로, 기본적인 횡단 모드가 안정화되고, 난시 차이가 감소하여 광시스템에 적절한 레이저가 실현될 수 있게 된다.
(제9실시예)
다음에, 제9실시예의 청색 반도체 레이저에 대해 설명한다. 도 13은 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이고, 도 14는 변형예를 나타낸 단면도이다. 도에 있어서, 도 4와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 4와 다른 부분에 대해서만 설명한다.
도 13에 나타낸 바와 같이 매립 내부 스트립 구조를 갖춘 제4실시예와 비교하면, In0.1Ga0.9N 평활화층(42)이 생략된다. 이 때, 제6실시예와 유사하게 In을 포함하는 GaInAlN계 재료의 InGaN 평활화층(61)이 p형 AlGaN 크래드층(8)과 p형 GaN 도파관층(7) 사이에 형성된다. 또는 도 14에 나타낸 바와 같이 InGaN 평활화층(61)이 p형 GaN 도파관층(7) 대신 형성된다.
InGaN 평활화층(61)의 조성과 막두께는 제6실시예에서 설명한 것과 동일하다. 상기한 구조에 의해 제4 및 제6실시예와 동일한 이점이 얻어질 수 있게 된다.
(제10실시예)
다음에, 제10실시예의 청색 반도체 레이저에 대해 설명한다. 도 15는 청색 반도체 레이저의 도식적 구조를 나타낸 단면도이고, 도 16은 변형예를 나타낸 단면도이다. 도에 있어서, 도 5와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 설명은 생략하며, 도 5와 다른 부분에 대해서만 설명한다.
도 15에 나타낸 바와 같이 내부 스트립 구조를 갖춘 제5실시예와 비교하면, In0.1Ga0.9N 평활화층(42)이 생략되었다. 이 때, 제6실시예와 유사하게 In을 포함하는 GaInAlN계 재료의 InGaN 평활화층(61)이 p형 GaN 도파관층(7) 대신 형성된다.
InGaN 평활화층(61)의 조성과 막두께는 제6실시예에서 설명한 것과 동일하다. 상기한 구조에 의해 제5 및 제6실시예와 동일한 이점이 얻어질 수 있게 된다. 특히, 블럭층(31)을 갖춘 제10실시예에 있어서 제3실시예와 마찬가지로 기본적인 횡단 모드가 안정화되고, 난시 차이가 감소하여 광시스템에 적절한 레이저가 실현될 수 있게 된다. 도 16에 나타낸 바와 같이 본 실시예에 따르면, InGaN 블럭층(52)이 AlGaN 블럭층(51) 대신 이용되는 것은 말할 필요도 없다.
(다른 실시예)
(p측 전극 구조)
상기한 제1 내지 제10실시예에 있어서, Pt/Ti/Pt/Au가 p측 전극을 형성함에 있어서 Pt/Ti(N)/Ti/Pt/Au의 적층구조를 형성하도록 기화된다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. Ti와 Au 사이의 Pt 대신 다수의 도전층이나 단일 Ni 또는 Mo가 형성되어도 된다. 그 이유는 Ni와 Mo가 Pt 만큼 높은 드라이 에칭 저항을 갖고 있어 드라이 에칭공정에 적절하기 때문이다. 이는 다수의 도전층을 갖춘 구조가 전극 배선에 필요로 되는 경우이다. 각 도전층의 재료는 Ti에 의해 아래 방향으로 확산되어지는 것으로부터 방지된다. Au 또는 Al은 p측 전극의 상부로서 이용되는 것이 바람직하다. Au는 An배선을 이용하는 배선 어셈블리에 대해 적절하고, 이는 산화로부터 p측 전극의 표면이 방지될 수 있다. Al은 또한 배선 어셈블리에 이용될 수 있다. 또한, p형 GaN 콘택트층과 접촉하는 금속층은 Pt에 한정되는 것은 아니고, 예컨대 Pd 또는 Ni 등의 다른 금속층이어도 된다. 이 경우, 금속층의 두께는 50nm 이하가 바람직하다.
(N측 전극 구조)
제1 내지 제10실시예에 있어서, n측 전극이 Ti/Au로 형성된다. 그러나, 본 발명은 상기한 실시예에 한정되는 것은 아니다. n측 전극은 Al/Ti/Au로 형성된다. n전극 형성 후 400℃의 열이력을 갖춘 공정이 없다면, Al/Ti/Au의 구조는 더 낮은 접촉저항을 갖는다.
(관련 발명)
이하, 상기한 본 발명의 관련 발명에 대해 설명한다. GaN계의 p형 반도체에 전류를 공급하기 위해 팔라듐(Pd)이나 Pt 및 Ti의 각각을 1% 이상 포함하는 p형 반도체층이 형성된다. 따라서, 동작 전압의 감소와 가열값의 제어가 개선된다. 더욱이, 구성요소의 전기적 도전에 기인한 확산이 방지되어 신뢰성이 개선된다.
예컨대, 헥사고날 결정구조를 갖춘 Ⅲ-Ⅴ족 화합물 반도체장치의 p형 반도체층에 전류를 공급하기 위해 Pd나 Pt 및 Ti의 각각을 1% 이상 포함하는 p형 반도체층이 형성된다. 따라서, 실질적인 전극 콘택트 영역이 증가하여 전극 저항이 약 10-5Ω㎠로 감소될 수 있다. 더욱이, GaN계 반도체의 표면으로부터 얕은 영역에 형성된 층이 Ti와 N의 조합을 포함한다. 결과적으로, 안정된 확산 방지층이 형성되고, 턴온시에 발생하는 소자 확산이 억제되며, 장치의 누설이 방지될 수 있게 된다.
또한, p형 반도체층이 GaxInyAlzN(0≤x,y,z≤1 및 x+y+z=1)의 반도체로 구성된다. 따라서, Pd나 Pt 및 Ti의 각각의 1% 이상을 포함하는 p형 반도체층에 대한 전극 저항이 10-6Ω㎠로 감소될 수 있게 된다. 더욱이, 헥사고날 결정구조를 갖춘 Ⅲ-Ⅴ족 화합물 반도체장치의 p형 반도체층의 표면에 형성된 Pd나 Pt(10nm 이하의 범위)를 갖춘 반도체장치에 있어서, Ti(50nm 이하의 범위)가 그 위에 형성되고, p형 반도체층에 전류를 공급하기 위한 전극 금속이 그 위에 형성되며, 20nm 이하의 두께를 갖추면서 Pd나 Pt의 각각을 1% 이상 포함하는 p형 반도체층을 형성할 수 있고, 이는 300℃ 이상의 열처리와 Ti에서 화학적으로 강한 결합을 갖는다.
(기타)
본 발명과 관련 발명은 제1 내지 제10실시예에 한정되는 것은 아니다. 반도체층의 조성과 두께는 다양하게 변화시킬 수 있고, 도전성은 반대 구조이어도 된다. 또한, 본 발명은 광수신장치와, 발광장치와는 다른 트랜지스터와 같은 전자장치에 적용여도 된다.
한편, 본 발명은 그 요지를 벗어나지 않는 한도내에서 다양하게 변형 실시할 수 있음은 물론이다.
이상 설명한 바와 같이 본 발명에 의하면, 낮은 임계치 전류, 낮은 동작 전압에서 열화를 일으키지 않고서 우수한 신뢰성을 갖춘 질화 갈륨계 반도체 발광소자를 제공할 수 있게 된다.

Claims (19)

  1. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    이 반도체층상에 형성되면서 적어도 n형 크래드층을 갖춘 n형 반도체층;
    이 n형 반도체층상에 형성된 활성층;
    이 활성층상에 형성되면서 적어도 p형 크래드층을 갖춘 p형 반도체층;
    이 p형 반도체층 또는 상기 활성층상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 p형 반도체층상에 형성되면서 p형 불순물이 부가된 p형 콘택트층;
    p형 콘택트층상에 형성된 p측 전극 및;
    상기 n측 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성된 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  2. 제1항에 있어서, 상기 활성층이 적어도 Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조인 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  3. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    이 반도체층상에 형성되면서 적어도 n형 크래드층을 갖춘 n형 반도체층;
    이 n형 반도체층상에 형성된 활성층;
    이 활성층상에 형성되면서 적어도 p형 크래드층을 갖춘 p형 반도체층;
    이 p형 반도체층 또는 상기 활성층상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 p형 반도체층상에 형성되면서 p형 불순물이 부가된 p형 콘택트층;
    이 p형 콘택트층의 표면상에 선택적으로 형성되고, Pt반도체로 이루어진 합금층;
    이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 포함하는 p측 전극 및;
    상기 n측 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성된 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  4. 제3항에 있어서, Au층이 제2Pt층을 통해 상기 Ti층상에 형성되는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  5. 제3항에 있어서, 상기 p형 콘택트층이 카본을 포함하고, TiN을 포함하는 상기 Ti층과 상기 Pt층 사이의 경계의 카본 농도가 상기 p형 콘택트층의 카본 농도 보다 더 높은 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  6. 제3항에 있어서, 상기 p형 콘택트층이 카본과 산소를 포함하고, TiN을 포함하는 상기 Ti층과 상기 Pt층 사이의 경계의 카본 농도가 상기 p형 콘택트층의 카본 농도 보다 더 높으며, 상기 경계의 산소 농도가 상기 p형 콘택트층의 산소 농도 보다 더 높은 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  7. 제3항에 있어서, 수소를 포함하는 상기 p형 콘택트층이 수소를 포함하고, 상기 제2Pt층과 상기 Au층 사이의 경계의 수소 농도가 상기 p형 콘택트층의 수소 농도 보다 더 높은 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  8. 제3항에 있어서, 상기 n측 전극이 Ti층과 Au층 순서로 형성된 적층구조를 갖추고 있는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  9. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    이 반도체층상에 형성되면서 적어도 n형 크래드층을 갖춘 n형 반도체층;
    이 n형 반도체층상에 형성되고, Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조를 갖춘 활성층;
    이 활성층상에 형성되면서 적어도 p형 크래드층을 갖춘 p형 반도체층;
    상기 p형 반도체층상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 p형 반도체층상에 형성되면서 p형 불순물이 부가된 p형 콘택트층;
    p형 콘택트층상에 형성된 p측 전극 및;
    상기 n측 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성되고,
    상기 Gax2Iny2Alz2N 평활화층은 In 조성(y2)이 상기 웰층의 In 조성(y3) 보다 더 낮을 때 상기 웰층의 두께 보다 더 두껍게 형성되는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  10. 제9항에 있어서, 상기 p형 콘택트층이 그 표면상에 선택적으로 형성되면서 Pt반도체로 이루어진 합금층을 갖추고, 상기 p측 전극이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 갖추는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  11. 제9항에 있어서, 상기 Gax2Iny2Alz2N 평활화층은 상기 웰층의 두께 보다 더 두껍게 형성되고, In 조성(y2)이 상기 웰층의 In 조성(y3) 보다 더 낮을 때 p형 캐리어 농도가 1×1018cm-3이상인 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  12. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    상기 반도체층상에 형성되면서 적어도 n형 크래드층을 갖춘 n형 반도체층;
    상기 n형 반도체층상에 형성되고, Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조를 갖춘 활성층;
    이 활성층상에 형성되면서 적어도 p형 크래드층을 갖춘 p형 반도체층;
    상기 p형 반도체층상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 p형 반도체층상에 형성되면서 p형 불순물이 부가된 p형 콘택트층;
    p형 콘택트층상에 형성된 p측 전극 및;
    상기 n측 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성되고,
    상기 Gax2Iny2Alz2N 평활화층은 In 조성(y2)이 상기 웰층의 In 조성(y3) 보다 더 높을 때 상기 웰층의 두께 보다 더 얇게 형성되는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  13. 제12항에 있어서, 상기 p형 콘택트층이 그 표면상에 선택적으로 형성되면서 Pt반도체로 이루어진 합금층을 갖추고, 상기 p측 전극이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 갖추는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  14. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    이 반도체층상에 형성된 n형 크래드층;
    n형 크래드층상에 형성된 n형 도파관층;
    이 n형 도파관층상에 형성된 활성층;
    스트립 릿지를 갖추고, 상기 활성층상에 형성된 p형 도파관층;
    이 p형 도파관층의 릿지의 측면 부분을 따라 선택적으로 형성된 블럭층;
    이 블럭층과 상기 p형 도파관층의 릿지상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 Gax2Iny2Alz2N 평활화층상에 형성된 p형 크래드층;
    부가된 p형 불순물을 갖추고, 상기 p형 크래드층상에 형성된 p형 콘택트층;
    이 p형 콘택트층상에 형성된 p측 전극 및;
    상기 n형 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성되고,
    상기 블럭층이 Gax5Iny5Alz5N(x5+y5+z5 = 1, 0≤x5,y5≤1, 0＜z5≤1)로 형성된 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  15. 제14항에 있어서, 상기 활성층이 적어도 Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조인 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  16. 제14항에 있어서, 상기 p형 콘택트층이 그 표면상에 선택적으로 형성되면서 Pt반도체로 이루어진 합금층을 갖추고, 상기 p측 전극이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 갖추는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  17. 질화 갈륨계(Gax1Iny1Alz1N: x1+y1+z1 = 0, 0≤x1,y1,z1≤1) 화합물 반도체를 갖춘 질화 갈륨계 화합물 반도체 발광장치에 있어서,
    상기 화합물 반도체 발광장치가,
    기판과;
    이 기판상에 형성된 반도체층;
    이 반도체층상에 형성된 n형 크래드층;
    n형 크래드층상에 형성된 n형 도파관층;
    이 n형 도파관층상에 형성된 활성층;
    스트립 릿지를 갖추고, 상기 활성층상에 형성된 p형 도파관층;
    이 p형 도파관층의 릿지의 측면 부분을 따라 선택적으로 형성된 블럭층;
    이 블럭층과 상기 p형 도파관층의 릿지상에 형성된 Gax2Iny2Alz2N(x2+y2+z2 = 1, 0≤x2,z2≤1, 0＜y2≤1)의 평활화층;
    상기 Gax2Iny2Alz2N 평활화층상에 형성된 p형 크래드층;
    부가된 p형 불순물을 갖추고, 상기 p형 크래드층상에 형성된 p형 콘택트층;
    이 p형 콘택트층상에 형성된 p측 전극 및;
    상기 n형 반도체층 또는 기판의 어느 쪽에 형성된 n측 전극을 구비하여 구성되고,
    상기 블럭층이 Gax5Iny5Alz5N(x5+y5+z5 = 1, 0≤x5,z5≤1, 0＜y5≤1)로 형성된 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  18. 제17항에 있어서, 상기 활성층이 적어도 Gax3Iny3Alz3N으로 형성된 웰층(x3+y3+z3 = 1, 0≤x3,y3,z3≤1)과, Gax4Iny4Alz4N(x4+y4+z4 = 1, 0≤x4,y4,z4≤1)으로 형성된 장벽층이 교대로 이루어진 층을 갖춘 다양자 웰구조인 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
  19. 제17항에 있어서, 상기 p형 콘택트층이 그 표면상에 선택적으로 형성되면서 Pt반도체로 이루어진 합금층을 갖추고, 상기 p측 전극이 합금층상에 형성된 Pt층과, 그 위에 TiN을 포함하는 Ti층 및, 그 위에 Ti층으로 이루어진 적층구조를 갖추는 것을 특징으로 하는 질화 갈륨계 화합물 반도체 발광장치.
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