KR19980018844A - 자동-정렬 접점들을 구비한 트랜지스터의 제조방법 (Process for making a transistor with self-aligned contact points) - Google Patents

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삐에르 쇼뮈죠
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Abstract

본 발명은 자동-정렬 접점들(self-aligned contact points)을 구비한 트랜지스터(transistor)의 제조방법에 관한 것으로, 하기의 단계들을 포함하는 것을 특징으로 한다 :
- 기판(100) 위에, 다층(multiple layers)을 형성한 후, 1차 마스크를 사용하여 다층의 컬럼은 유지하면서 다층을 에칭하는 단계;
- 컬럼의 측면들에 측면 스페이서들(lateral spacers)을 형성하고 불순물들을 주입하는(implantation) 단계;
- 주입 영역내에서 실리콘 기판을 국부적으로 산화시키고, 측면 스페이서들을 제거하는 단계;
- 컬럼을 에워싸고 절연성 물질층(130)을 증착하는(deposit) 단계;
- 2차 마스크에 따라서 컬럼을 에칭하여 제 2 측면들을 갖는 그리드 구조체(grid structure; 140)를 형성하고, 활성 영역을 한정하는 제 3 측면들을 노출시키는 단계;
- 제 2 및 제 3 측면 상에, 자동-정렬 절연성 스페이서들(142, 143)을 형성하고, 소스 및 드레인(150, 152)을 주입하는 단계; 및
- 접점들(contact points)(160, 162)을 형성하는 단계.

Description

자동-정렬 접점들을 구비한 트랜지스터의 제조방법
본 발명은 실리콘 기판 위에 자동-정렬 접점들(self-aligned contact points)을 구비한 트랜지스터의 제조방법에 관한 것이다.
특히, 본 발명의 제조방법은 절연된 그리드형(isolated grid type)의 전계 효과 트랜지스터, 예를 들면 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 제조와 관련되어 있다.
본 발명은 마이크로전자공학(microelectronics) 분야, 특히 고집적도(high integration density)의 집적회로를 제조하는데에 적용된다.
첨부된 도면들 중에서 도 1은 종래의 전계 효과 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
실리콘 기판 10에서, 활성 영역(active region) 12는 측면에서 참조번호 14로 표시된 1개 또는 수개의 전계 절연 패드(field isolation pad)에 의해 한정된다. 산화규소로 구성된 전계 절연 패드 14는 기판 10에서 활성 영역을 에워싸는 영역을 선택적으로 산화시킴으로써 제조된다. 활성 영역들은 산화공정 동안에 보통 질화규소(silicon nitride)로 된 마스크에 의해 보호된다.
활성 영역 12 위에 형성된 트랜지스터 그리드(grid) 16은 그리드 산화물층(grid oxide layer) 18에 의해 기판 10으로부터 분리된다. 그리드 16의 측면들은 측면 스페이서들(lateral spacers) 20에 의해 절연된다.
기판 10의 활성 영역 12에 도핑 불순물(doping impurities)을 이중으로 주입함으로써 드레인 영역(drain region) 24와 소스 영역(source region) 22가 형성된다. 저 선량의 1차 주입은 간단히 주입 마스크(implantation mask)로서 그리드 16을 사용하여 수행된다. 그런 다음, 고 선량의 2차 주입은 측면 스페이서들을 형성한 후에 수행된다. 2차 주입시에, 그리드와 측면 스페이서들로 구성되는 어셈블리(assembly)는 에칭 마스크로서 사용된다. 이런 이중 주입공정에 의해 점진적인 농도를 갖는 소스 영역과 드레인 영역을 만들 수 있다.
그리드 16과, 소스 및 드레인 영역 22, 24를 형성한 후에, 구조체 전체를 주로 이산화규소로 된 절연성 물질층 26을 두껍게 피복한다.
절연성 물질층 26에, 소스 및 드레인 영역 22, 24와 대략 동일 선상에, 개구 30, 32를 형성한다. 마지막으로, 개구들을 소스 및 드레인 영역들과 전기적으로 접촉하도록 도전성 물질 34로 채운다. 이런 도전성 물질이 접점들(contact point)을 형성하는 것이다.
절연성 물질층 26 위에 형성된, 참조번호 38로 표시된 상호 접속선들(interconnection lines)은 도전성 물질 34에 접속된다. 이들은 동일 기판상에 형성된 다양한 부품들을 서로 접속시킨다.
이상에서 간단하게 설명한 구조체 및 제조방법은 부품들과 집적회로들을 소형화시키고자 하는데에는 많은 제약점들을 갖고 있다.
개구 30, 32와 이들중에 형성된 접점들이 커기 때문에, 소형화에 주된 장애가 되고 있다.
접점들의 포괄적인 크기(global size)는 개구 30, 32 자체의 크기 뿐만아니라, 1차적으로 접점들과 그리드 16 사이의 최단 거리, 및 2차적으로 접점들과 전계 절연체 14 사이의 최단 거리를 유지하는데 필요한 치수도 포함한다.
이런 최단 거리들은 개구 30, 32를 만들 때의 에칭 마스크를 형성하는데 사용되는 사진평판기기(photo-lithoengraving tools)의 해상도(resolution)와 특히 관련되어 있다. 실제, 기기의 해상도에 의한 제약점을 보상하기 위하여, 접점들이 형성된 확산 영역(diffused area)은 커진다. 일례로서, 참조문헌(Status, Trends, Comparison and Evolution of EPROM and FLASH EPROM Technologies by A. Bergemont, pages 575-582, Proc. 23rdESSDERC, Grenoble September 1993, Status, Trends, Comparison and Evolution of EPROM and FLASH EPROM Technologies) 중의 도면에 제시되어 있다.
트랜지스터들과 이들 트랜지스터들로 형성되는 회로들을 소형화하기 위해서는, 정밀도가 높은 기기를 사용하여야 하며, 따라서 제조비용이 높다.
도면들 중에서 도 2는 트랜지스터의 드레인 영역 또는 소스 영역 상의 접점들의 정렬이 잘못된 경우의 결과를 보여준다. 도 2에 나타낸 예에서는, 접촉 개구가 옆에 있는 절연층 쪽으로 뒤집혀 있다.
도 2에서는 설명을 간단하게 하기 위하여, 도 1에서의 부분과 동일하거나 유사한 부분은 동일한 참조번호로 나타내었으며, 따라서 전술한 설명들이 이들에도 해당된다.
도 2에서는 단지 소스 영역 22에 형성된 단일 접점만을 나타내었으나, 다음의 설명은 드레인 접점에도 동등하게 적용될 수 있다.
도 2에서 보는 바와 같이, 소스 22측의 전계 산화물층 14의 상부 가장자리는, 절연층 26에 접촉 개구 32를 에칭할 때에 손상된다. 층 26과 전계 산화물층 14는 둘다 주로 산화규소로 구성되어 있고, 접점의 개구들을 형성하기 위한 에칭은, 이들 부분들중의 다른쪽에 대하여 한쪽만을 선택적으로 에칭하는 선택성(selectivity)이 양호하지 못하다.
따라서, 접촉 개구들의 저부에서는, 접점들을 만들기 위하여 이들 개구들에 형성되는 도전성 물질과 기판 10이 직접 접촉하게 될 위험이 있다. 이 경우, 소스 및 드레인 영역에서 기판과의 시스템 단락(systematic short circuit)이 발생할 수 있다.
또한, 전계 산화물층이 도 2에서 보는 바와 같이 부분적으로 손상되는 경우에도, 제공되는 절연성이 저하된다.
접촉 개구들의 잘못된 정렬(misalignment)과 전계 산화물 영역 상의 접촉 개구들의 중첩에 의한 악영향을 감소시키기 위하여, 접촉 개구 아래의 기판 부분을 도프시킬 수 있다. 이런 종류의 도핑(doping)에 대하여 도 2에서는 참조번호 40으로 나타내었다. 이것은 접촉 개구 32 아래의 소스 영역 22를 길게 연장시키는 효과를 제공한다. 따라서, 개구를 도전성 물질로 충전하여도, 이 물질이 기판 10과 직접 접촉하지는 않는다.
그러나, 이런 방법들은 복잡하고, 발생되는 문제들에 대하여 단지 부분적인 해결책을 제공할 뿐이다.
따라서, 본 발명의 목적은 상기한 문제점들이 야기되지 않는 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 주된 목적들 중의 하나는, 접점들과 전계 산화물층의 가장자리와의 물리적인 분리가, 전계 산화물층의 두께에 관계없이 자동적으로 이루어지는, 트랜지스터의 제조방법을 제공하는 것이다.
다른 목적은 고도로 소형화된 트랜지스터를 제조할 수 있으며, 그 결과로서 집적도가 높은 회로를 제조할 수 있는 제조방법을 제공하는 것이다.
또다른 목적은 사용된 사진평판기기의 해상도와 관련된 제약점을 해소할 수 있는 제조방법을 제공하는 것이다.
도 1은 공지된 기술로서, 종래의 트랜지스터의 개략 단면도이다.
도 2는 공지된 기술로서, 종래의 트랜지스터의 개략적인 세부 단면도로서, 이 트랜지스터의 소스(또는 드레인) 영역 상의 접촉 개구(contact opening)의 정렬이 잘못된 경우의 결과를 보여준다.
도 3은 본 발명에 따른 제조방법에서, 다층을 형성하는 단계에 해당되는 제 1 단계 이후에 얻어지는 구조체의 개략 단면도이다.
도 4는 본 발명에 따른 제조방법에서, 다층을 1차 에칭하는 단계에 해당되는 제 2 단계 말기에 얻어지는 구조체의 개략 단면도이다.
도 5는 본 발명에 따른 제조방법에서, 제 3 단계에서 얻어지는 구조체의 개략 단면도이다.
도 6 및 도 7은 본 발명에 따른 제조방법에서, 제 4 단계를 보여주는 구조체의 개략 단면도이다.
도 8은 본 발명에 따른 제조방법에서, 제작되는 트랜지스터의 활성 영역을 에워싸고 절연성 물질층을 형성하는 단계에 해당되는 제 5 단계 이후에 얻어지는 구조체의 개략 단면도이다.
도 9는 도 6에 나타낸 구조체의 개략 단면도로서, 그 위에 분로(分路, shunt) 물질이 형성되어 있다.
도 10은 전술한 도면들에 나타낸 단면에 대해 수직인 단면을 따라 도 9에 나타낸 구조체를 개략적으로 보여주는 단면도로서, 그리드 구조체의 에칭공정을 보여준다.
도 11은 본 발명에 따른 제조방법의 말기에 얻어지는 트랜지스터의 개략 단면도로서, 이 트랜지스터의 소스 및 드레인 영역들 위에 접점들을 형성하는 공정을 보여준다.
도 12는 도 3에 상응하는 도면으로, 본 발명에 따른 제조방법에서 제 1 단계 이후에 얻어지는 구조체의 개략 단면도이며, 이때 다층은 SOI형 기판위에 형성된다.
도 13과 도 14는 도 8과 도 9에 상응하는 도면으로, 본 발명에 따른 제조방법에서의 단계들을 보여주는 개략 단면도들이다.
도 15는 도 12와 도 14에서의 단면에 대하여 수직인 단면을 따라, 본 발명에 따른 제조방법에 따라 SOI형 기판 위에 얻어지는 트랜지스터를 개략적으로 보여주는 단면도이다.
도면의 주요 부분에 대한 부호의 설명
100 ... 실리콘 기판 101 ... 다층(multiple layers)
102 ... 그리드 산화물층 104 ... 그리드층
106 ... 제 1 보호층 108 ... 제 2 보호층
110 ... 1차 에칭 마스크 111 ... 컬럼
114 ... 측면 산화물층 116 ... 측면 스페이서
120 ... 활성 영역 122 ... 전계 산화물층(전계 절연체)
124 ... 공간(space) 130 ... 절연성 물질층
134 ... 분로층(shunt layer) 136 ... 절연성 산화물층
138 ... 2차 에칭 마스크 140 ... 그리드 구조체
142, 143 ... 질화규소 스페이서 144 ... 완충(buffer) 산화물층
150, 152 ... 소스 및 드레인 영역
159 ... 금속층
160, 162 ... 접점들
상기한 목적들을 달성하기 위하여, 본 발명에 따른 기판 상에, 자동-정렬 접점들을 구비한 트랜지스터를 제조하는 방법은 하기의 연속적인 단계들을 포함하는 것을 특징으로 한다 :
(a) 기판 위에, 그리드 산화물층(grid oxide layer), 그리드층(grid layer) 및 보호층(protection layer)을 순차적으로 포함하는 다층을 형성하는 단계;
(b) 트랜지스터의 활성 영역에 상응하는 적어도 하나의 패턴을 갖는 1차 에칭 마스크를 다층 위에 형성한 후, 1차 마스크에 따라서, 상기한 활성 영역의 패턴에 상응하는 적어도 하나의 다층 컬럼은 유지하면서, 그리드 산화물층 위에까지 다층을 에칭하는 단계;
(c) 컬럼의 측면들에 측면 스페이서들(lateral spacers)을 형성하고, 컬럼과 측면 스페이서들에 의해 가려지지 않는 실리콘 기판 영역에 산화를 촉진할 수 있는 도핑 불순물들을 주입하는 단계;
(d) 주입 영역내에서 실리콘 기판을 국부적으로 산화시키고, 측면 스페이서들과 보호층을 제거하여 전계 절연층(산화물층)를 형성하는 단계;
(e) 컬럼을 에워싸고 절연성 물질층을 증착하고, 절연성 물질층을 다층 컬럼 위에까지 폴리싱하는(polishing) 단계;
(f) 그리드 패턴을 갖는 2차 마스크를 형성하고, 2차 마스크에 따라서 컬럼을 그리드 산화물층 위에까지 에칭하여, 제 2 측면들을 갖는 그리드 구조체를 형성하고, 활성 영역을 한정하는 제 3 측면들을 노출시키는 단계;
(g) 제 2 및 제 3 측면들 상에, 자동-정렬 절연성 측면 스페이서들을 형성한 후, 그리드 구조체의 각 측면에서 및 컬럼 에칭에 의해 그리드 산화물층이 노출된 영역에서 실리콘 기판에 소스 및 드레인을 주입하는 단계; 및
(h) 노출된 그리드 산화물을 제거하고, 소스 및 드레인 위에, 그리드 구조체상에서 자동 정렬되는 접점들을 형성하는 단계.
주입된 영역에서 기판을 국부적으로 산화시킴으로써, 그리고 컬럼의 측면들에 형성된 측면 스페이서들에 의해, 활성 영역의 각 측면상에 전계 절연체를 형성하는 산화된 영역은 드레인 및 소스 영역들로부터 분리된다.
또한, 접점들이 그리드 구조체와 활성 영역을 한정하는 제 3 측면들 상에서 자동 정렬되기 때문에, 접점들과 전계 절연체 사이에 최단 거리(clearance distance)가 형성된다. 결과적으로 접점들은 또한 전계 절연체에 대하여 자동 정렬된다. 또한, 접점들과 그리드 사이에도 최단 거리가 유지된다.
최단 거리들은 측면의 스페이서들의 두께를 변화시킴으로써 쉽게 조정될 수 있으며, 도핑 불순물들의 주입(단계(c)에서 n 또는 p)에 의해서도 가능하다. 또한, 최단 거리의 조정은 사진평판 기기의 조정에 있어서의 어떤 결함이나 치수 불안정에 의해 결정되지 않는다.
본 발명에 의한 다른 특징에 따르면, 제조방법은 또한 단계(e) 이후에 컬럼 그리드층과 접촉하며, 절연성 물질층을 피복하는 분로(分路, shunt)층을 형성하는 단계를 더 포함할 수 있다. 2차 마스크는 분로층 위에 형성되며, 단계(f)에서 분로층도 함께 에칭되어 그리드 구조체의 일부를 형성한다.
성형시에, 분로층은, 예를 들면 전술한 바 있는 A. Bergemont의 보고 문헌에서 설명된 읽기 전용 메모리(read only memory)에서의 문자선(line of words)과 같은 트랜지스터 그리드 어드레싱 라인(transistor grid addressing line)을 형성할 수 있다.
본 발명의 다른 측면에 따르면, 단계(a)에서 다층 위에, 산화규소로 된 제 1 보호층과 산화규소층을 피복하는 질화규소로 된 제 2 보호층을 형성할 수 있으며;
질화규소로 된 제 2 보호층은 단계(d)에서 제거될 수 있으며; 및
제 1 보호층은 단계(e)에서 제거될 수 있다.
바람직하게는, 분로층 위에 전기 절연층이 형성될 수 있으며, 전기 절연층은 단계(f)에서 분로층과 같이 에칭된다. 단계(g)에서 형성되는 스페이서들은 또한 분로층의 측면들도 피복한다. 따라서, 분로층은 상단에서는 절연층에 의해, 측면들에서는 단계(g)에서 형성된 절연성 측면 스페이서들에 의해 절연된다.
이런 방법에 의해, 접점들은 소스 및 드레인과 접촉하도록 금속층을 증착하고(conform deposit), 이 금속층을 분로층을 피복하는 전기 절연층 위에까지 폴리싱하여 금속층으로 성형함으로써 쉽게 형성될 수 있다.
본 발명의 다른 측면에 따르면, 단계(c)에서 이들 측면들 위에 측면 스페이서들을 형성하기 전에, 컬럼의 측면들 위에 산화물층을 형성할 수 있으며, 컬럼측 측면 산화물층을 단계(f)에서 노출시켜 활성 영역을 한정하는 제 3 측면들을 형성할 수 있다.
특히, 이런 특성은 그리드의 재료로서 실리콘이나 폴리실리콘을 사용하는 경우에 이롭다. 이 경우에, 측면 산화물층은 예를 들어 질화규소로 된 측면 스페이서들과 그리드 사이에 발생할 수 있는 스트레스(stress)를 감소시킬 수 있다. 이런 스트레스들은 공정에서, 특히 구조체를 열처리하는 동안, 예를 들면 단계(e)에서 증착된 절연성 물질 중에서의 크리프(creep), 또는 소스 및 드레인 이온 주입을 활성화하기 위한 어닐링 공정(annealing)에서 나타난다. 산화규소층의 역할은 기계적인 완충 역할과 유사하다.
예를 들면, 본 발명에 따른 제조방법을 활용할 때, 고체 실리콘 기판이나 SOI(Silicon On Insulator; 절연체 상의 실리콘)형 기판을 사용함으로써 소위 매립층(buried layer)이라 하는 산화규소층 위에 표면 규소층(surface silicon layer)을 갖는 다층을 형성할 수 있다.
SOI형 기판의 경우, 공정에서 단계(a)에서 형성되는 다층은 표면 규소층 위에 형성된다.
이하, 첨부한 도면들을 참조하여 설명하며, 이로부터 본 발명의 다른 특징들 및 장점들을 명백해질 것이다. 도면 및 이를 참조한 설명은 단지 예시의 목적으로 제공되는 것이며, 본 발명을 한정하는 것은 아니다.
도 3은 본 발명의 제조방법에서 제 1 단계를 보여준다.
도면에서 보는 바와 같이, 다층 101은 실리콘 기판 100 위에 형성되며, 그리드 산화물층 102, 그리드(grid material)를 구성하는 다결정성 실리콘(폴리실리콘) 그리드층 104, 그리드층 104를 위한 제 1 보호층을 형성하는 얇은 산화규소층 106과 제 2 보호층을 형성하는 질화규소층 108을 포함한다.
그리드 산화물층 102는 실리콘 기판 100을 열산화(thermal oxidation)시킴으로써 직접 형성할 수 있다.
그런다음, 계속해서 층 104, 106 및 108을 증착한다.
SiO2층 106은 매우 얇으며, 예를 들면 그 두께가 10~50㎚의 범위이며, 특히 측면들을 산화시키는 동안 활성 영역 위의 스트레스를 억제하며, 제 2 보호층 108을 제거하는 공정에서 저지층(stop layer)으로서 작용한다.
도 3에서 참조번호 110은 점선으로 나타낸 1차 에칭 마스크이다. 예를 들면, 공지의 사진평판기술을 이용하여 형성된 감광성 수지 마스크(photosensitive resin mask)일 수 있다.
이 마스크는 제조될 트랜지스터의 활성 영역(드레인, 채널(channel), 소스)의 위치 및 크기을 한정하는 패턴을 형성한다.
도시된 구현예에서는 단지 하나의 에칭 마스크를 나타내었다. 이것은 단일 트랜지스터를 제조하는데에 적용된다. 그러나, 동일 기판상에, 동일 다층내에서 동시에 수많은 트랜지스터들을 형성할 수도 있다.
특히, 수많은 트랜지스터들을 포함하는 집적회로를 제작할 필요가 있을 때에도 응용할 수 있다. 이 경우에, 수많은 패턴들을 갖고 있는 마스크를 다층 101 위에 형성한다.
마스크를 배치한 후에, 다층 101을 마스크의 패턴에 따라서, 그리드 산화물층 102 위에까지 에칭한다. 이러한 에칭이 수행되는 동안에, 컬럼 111은 도 4에 나타낸 바와 같이 다층 101로 유지된다. 컬럼의 측면들 112는 측면 산화물층 114로 피복될 수 있도록 산화시킨다.
측면 산화물층의 잇점은 도 5에서 분명하게 나타난다.
도 5는 컬럼 111의 측면들에 측면 스페이서들 116을 형성한 후, 컬럼 111 둘레에 도핑 불순물들을 주입하여 주입 영역(implanted regions) 118을 형성하는 것을 보여준다.
측면 스페이서들 116은 고상 플레이트 증착(solid plate deposit)에 의해 질화규소층을 형성한 후, 이 층을 이방성 에칭하여 컬럼 111의 측면들을 피복하는 부분을 제외한 전체를 제거함으로써 형성된다. 이 단계에서, 층 108은 증착후의 두께 분산(thickness dispersion)에 상당하는 두께 이상에 대해서는 다소 손상된다.
전술한 단계에서 형성된 측면 산화물층 114는 그리드 물질, 이 경우에는 폴리실리콘과 측면 스페이서들 중의 질화규소 사이에, 완충층(buffer layer)을 형성한다. 측면들 위의 산화물은 이들 두 물질들 사이의 스트레스, 특히 공정중에 나중에 수행될 열처리에 의해 발생되는 스트레스를 감소시킨다.
인(phosphorus)이나 비소(arsenic) 등의 n+형 도핑 불순물들이나, 붕소(boron)이나 인듐(indium) 등의 p+형 불순물들을 주입함으로써, 컬럼 주위에 1개 또는 수개의 도프된 실리콘 영역 118을 형성할 수 있으며, 도프되지 않은 실리콘 보다 산화를 더 빠르게 하는 성질을 갖는다. 예를 들면, 1020㎝-3의 선량으로 인 원자로 n+도핑하는 경우, 도프되지 않은 실리콘의 산화속도에 대한 도프된 실리콘의 산화속도의 비율은 3이다. 동일한 농도로 p+도핑하는 경우, 도프된 실리콘에서와 도프되지 않은 실리콘에서의 산화속도의 비율은 2이다.
주입 공정은 도 5에서 화살표 119로 도식적으로 나타내었다. 이 주입공정에서, 보호층 106과 손상된 층 108은 그리드 물질을 보호한다. 전체 컬럼 111은 주입된 불순물들이 실리콘층 100의 컬럼 아래 영역에 이르는 것을 방지하는 마스크를 구성한다. 실리콘층의 이 영역은 트랜지스터의 활성부에 상응하며, 참조번호 120으로 나타내었다.
주입공정에 이어서, 기판에서 도프된 실리콘 부분을 국부적으로 산화시킨다.
이 산화는 약 950℃의 온도에서 스팀(steam) 중에서 수행할 수 있으며, 컬럼 111을 에워싸고 전계 산화물층 122을 형성할 수 있다. 이 층은 도 6에서 볼 수 있다.
전계 산화물층 122은 그리드층 104나 산화물층 114 중의 물질에는 닿지 않으며, 특히 측면 스페이서 116에 의해 이들 물질들로부터 분리된다.
또한, 도프된 부분의 산화속도와 도프되지 않은 부분의 산화속도 차에 의해 층 112 경계부에서의 새부리형 변형(bird's beak type deformation)을 방지한다.
질화규소로 된 측면 스페이서 116과, 역시 질화규소로 된 제 2 보호층 108을 제거하면, 도 7에 나타낸 구조체가 얻어진다.
도 7에서의 공간(space) 124는 컬럼 111의 측면들 114로부터 전계 산화물층 122을 분리한다. 공간 124의 크기는 트랜지스터 제작용 패턴(마스크)의 치수에 의해 정해지는 것이 아니고, 이전에 형성된 측면 스페이서(도 6 참조)의 크기, 이온 주입(도 5 참조) 및 산화물층 122을 얻는데에 필요한 산화시간 등에 의해 주로 결정된다.
도 8은 컬럼 111 주위에 절연성 물질층 130을 형성하는 것을 보여준다. 층 103의 평평한 상부면 132는 컬럼 111의 상단과 동일 평면이다. 컬럼 111의 측면들과 전계 산화물층 122은 층 130에 의해 피복된다.
층 130은 고상 플레이트 증착(solid plante deposit)에 의해, 예를 들어 PSG(포스포실리케이트 유리, Phosphosilicate Glass) 또는 BPSG(보로포스포실리케이트 유리, Borophosphosilicate Glass) 등의 도프된 산화물층을 형성한 후, 이 층을 컬럼 111의 다층 위에까지 플래터닝(flattening)함으로써 형성될 수 있다.
층 130은 다양한 기능을 수행한다. 먼저, 이것은 제작될 트랜지스터를 전기적으로 절연시킨다. 또한, 평평한 상부면 132를 형성하여 이후의 단계에서 형성되는 분로층을 트랜지스터의 활성 영역으로부터 분리시킨다.
분로층 134의 형성공정은 도 9에 나타내었다. 예를 들면, 이것은 평평한 상부면 132 위에 형성되는, 다결정성 실리콘층 및/또는 규화텅스텐(tungsten silicide) 등의 금속규화물층일 수도 있다. 분로층은 제 1 보호층 106을 제거함으로써 노출되는 그리드 물질층 104와 접촉한다.
바람직하게는 분로층 134는 절연성 산화물층 136으로 피복될 수 있다. 이 층은 분로층 134의 상단을, 후술하는 연이은 단계에서 만들어지게 되는 트랜지스터 소스 및 드레인 상의 접점들로부터 전기적으로 절연시킨다.
상술한 바와 같이, 분로층은 성형된 후에 문자선 등과 같은 그리드 어드레싱 라인을 형성할 수 있다.
분로층은 그리드 구조체가 성형될 때 형상화될 수 있다. 그리드 구조체는 도 10에서 참조번호 140으로 나타내었다. 도 10 및 도 11은 도 3 내지 도 9에서의 단면에 대하여 수직인 단면을 따라 나타낸 단면도들이다. 도 9에서 이 단면을 Ⅸ-Ⅸ로 나타내었다.
그리드 구조체를 2차 에칭 마스크 138을 사용하여 그리드 산화물층 102 위에까지 에칭한다. 층 136 위에 형성된 마스크 138은 도 10에서 점선으로 나타내었다. 예를 들면, 이것은 감광성 수지로 된 마스크이다. 컬럼 111 위에 형성된 이 마스크는 그리드 구조체의 위치와 치수를 결정한다.
그리드 구조체는 예를 들면, R.I.E.(Reactive Ion Etching, 활성이온에칭법)을 이용하여 에칭할 수 있다. 에칭은 먼저 그리드 산화물층 102에 의해, 컬럼의 측면들을 피복하고 있는 측면 산화물층 114(도 4~도 9)에 의해, 그리고 역시 산화물층인 절연층 130에 의해 종결된다. 따라서, 그리드 구조체는 층 130의 측면들, 및 에칭처리된 컬럼으로부터 유래하여 그리드 구조체측의 층 130 측면들을 한정하는 측면 산화물층 114에 대하여 자동적으로 정렬된다. 본 명세서에서, 측면 114를 제 3 측면이라 한다. 그러나, 그리드 구조체의 자동 정렬은 공간 124만큼 떨어져 있는 전계 산화물층 122의 가장자리와는 독립적이다.
그리드 구조체의 측면들, 즉 제 2 및 제 3 측면들은, 측면 산화물층 114에 의해 한정되어 질화규소 스페이서 142, 143으로 피복되어 있다. 스페이서 116과 유사하게, 이들 스페이서들은 질화규소층을 증착한 후, 이 층을 등방성 에칭함으로써 형성된다.
바람직하게는, 제 2 측면들은 스페이서들을 형성하기 전에 완충 산화물층 144로 피복될 수 있다. 산화물층 144는, 연이은 열처리 공정에서 그리드 구조체를 구성하는 물질과 질화규소 스페이서 142 사이에 발생할 수도 있는 스트레스를 감소시킨다.
n 채널 트랜지스터의 경우, 그리드 구조체를 에칭하는 동안 노출된 그리드 산화물층을 통하여 예를 들어 비소이온 등의 이온을 주입함으로써 활성 영역 120에 소스 및 드레인 영역 150, 152를 형성할 수 있다. 그리드 구조체 및 절연층 130은 주입 공정시에 주입 마스크를 구성한다.
소스 및 드레인 영역 150, 152는 측면 스페이서들 142, 143에, 그리고 공정의 초기에 형성된 산화물층 114에 정렬된다. 이들은 뒷전으로 떨어져 있는 전계 절연층 122의 가장자리에는 정렬되지 않는다. 이 점이 트랜지스터들 사이의 전기적 절연성을 향상시킬 수 있다.
본 발명에 따른 제조방법에서의 마지막 단계 및 최종적으로 얻어지는 트랜지스터는 도 11에 나타내었다.
마지막 단계는 소스 및 드레인 위에 접점 160, 162를 형성하는 것이다. 이 단계에서는, 그리드 구조체를 에칭하는 동안에 노출된 그리드 산화물층 102의 부분을 제거하고, 금속층 159를 증착(conform deposit)시킨 후에, 이 층을 플래터닝 및 성형한다. 금속층 159와 분로층 134 사이에 발생할 수 있는 단락(short circuit)은 그리드 구조체의 측면들에 형성된 절연성 측면 스페이서들에 의해, 그리고 분로층을 피복하고 있는 절연성 산화물층 136에 의해 억제될 수 있다.
층 159중의 금속은 예를 들면 텅스텐이며, 화학증착법(chemical vapor depostion, CVD)을 이용하여 증착될 수 있다. 층 159는 성형공정을 수행하기 전에 트랜지스터 소스와 드레인 영역을 서로 분리시키기 위하여, 예를 들면 기계적-화학적 폴리싱 공정을 이용하여 층 136 위에까지 플래터닝한다. 성형은 종래의 사진평판법과 에칭 기술을 동시에 이용하며, 동일한 기판상에서 다양한 트랜지스터들 및 집적회로의 부품들 사이의 상호 접속을 제공한다.
또한, 도 11에서 보는 바와 같이, 본 발명의 제조공정에 따르면, 접점들 160, 162가 전계 절연체층 122 위에 중첩될 위험이 없다. 이는 특히 공간 124에 의한 것으로서, 공간 124의 크기는, 에칭 패턴 및 제작된 트랜지스터의 형상 또는 치수와는 독립적으로 조절될 수 있으며, 일정하다.
이하에서는, 도 12~도 15를 참조하여 나타낸 SOI(절연체 상의 실리콘)형 기판 위에서 실시되는 구현예에서의 변화를 설명한다. 제조공정에서의 단계들은 실질적으로 동일하며, 도 12~도 15에서, 도 3~도 11에서의 부품들과 동일하거나 유사한 부품들은 동일한 참조번호로 나타내었다. 따라서, 전술한 설명들이 이들 부품들에도 해당된다.
도 12에서 보는 바와 같이, 먼저 SOI형 기판 100은 두꺼운 규소 지지체층 97, 매립된 산화규소층 98 및 표면 규소층 99를 포함한다. 매립층 98은 규소층들 97과 99 사이에서 전기적으로 절연되어 배치된다.
그리드 산화물층 102, 그리드 물질층 104 및 보호층 106, 108을 포함하는 다층 101은 SOI 기판 100 위에 형성된다. 이점에 대해서는 도 3에서의 설명이 해당된다.
도 13은 도 8에 상응한다. 도 13는 전계 산화물층 122을 형성하기 위한 산화공정 후에, 그리고 절연성 물질층 130을 형성한 후에 얻어지는 구조체을 보여준다.
전계 산화물층 122을 형성하기 위한 주입 및 산화 단계는, 층 122이 SOI 기판 표면층 99의 전체 두께를 차지하도록, 충분한 깊이에서, 충분한 두께 이상으로 실시된다. 그 결과, 전계 산화물층 122은, 역시 절연성인 매립층 98에까지 연장된다. 컬럼 111 아래에 위치한 표면층 99의 일부만이 유지되어 트랜지스터의 활성 영역 120을 형성한다.
도 14는 도 9에 상응하며, 분로층(shunt layer)의 형성을 보여준다.
이 층과 컬럼 111을 에칭함으로써 그리드가 형성되며, 에칭은 상술한 바와 동일한 조건에서 실시된다. 그리드 산화물층 102는 에칭 저지층을 형성한다.
도 15는 전술한 도 11에 상응하며, 도 10과 도 11에서와 동일한 단면을 따라 보여주는 단면도이다.
이 도면은 소스 영역 150과 드레인 영역 152의 주입공정을 보여주며, 주입은 활성 영역 120에 해당되는, 컬럼 111 아래에 유지된 층 99의 부분(도 14 참조)에서 이루어진다.
소스 및 드레인 150, 152는 제 2 및 제 3 측면들에 형성된 측면 스페이서 142, 143 위에 자동 정렬된다.
따라서, 이들 스페이서들과 전술한 공간 124 의해, 소스 및 드레인 영역들 150, 152는 전계 산화물층 122과 직접적으로 접촉하지 않는다. 소스 및 드레인 영역들 사이에 남아있는 층 99의 부분은 참조번호 170으로 나타내었다. 이 부분 170은 누설 전류(leakage current), 특히 층 99를 경유하여 층 98쪽으로의 누설 위험을 감소시킨다.
따라서, 본 발명에 의하면, 측면 스페이서들과 공간에 의해 소스 및 드레인 영역들이 전계 산화물층과 직접적으로 접촉하지 않으며, 접점들과 전계 산화물층의 가장자리 사이의 물리적인 분리가 전계 산화물층의 두께에 관계없이 자동적으로 이루어진다.

Claims (10)

  1. 하기의 연속적인 단계들을 포함하는 것을 특징으로 하는, 기판 상에 자동-정렬 접점들을 구비한 트랜지스터를 제조하는 방법 :
    (a) 기판 위에, 그리드 산화물층(grid oxide layer)(102), 그리드층(grid layer)(104) 및 적어도 하나의 보호층(protection layer)(106, 108)을 순차적으로 포함하는 다층(multiple layers)(101)을 형성하는 단계;
    (b) 트랜지스터의 활성 영역에 상응하는 적어도 하나의 패턴을 갖는 1차 에칭 마스크(110)를 다층 위에 형성한 후, 1차 마스크에 따라서, 상기한 활성 영역에 상응하는 적어도 하나의 다층 컬럼(111)은 유지하면서, 그리드 산화물층 위에까지 다층을 에칭하는 단계;
    (c) 컬럼(111)의 측면들(112)에 측면 스페이서들(lateral spacers)(116)을 형성하고, 컬럼(111)과 측면 스페이서들(116)에 의해 가려지지 않는 실리콘 기판 영역에 산화를 촉진할 수 있는 도핑 불순물들을 주입하는 단계;
    (d) 주입 영역내에서 실리콘 기판을 국부적으로 산화시키고, 측면 스페이서들과 보호층을 제거하여 전계 산화물층(122)을 형성하는 단계;
    (e) 컬럼을 에워싸고 절연성 물질층(130)을 증착하고, 절연성 물질층을 다층 컬럼 위에까지 폴리싱하는(polishing) 단계;
    (f) 컬럼(111) 위에 그리드 패턴을 갖는 2차 마스크(138)를 형성하고, 2차 마스크에 따라서 컬럼(111)을 그리드 산화물층(102) 위에까지 에칭하여, 제 2 측면들을 갖는 그리드 구조체(140)를 형성하고, 활성 영역을 한정하는 제 3 측면들을 노출시키는 단계;
    (g) 제 2 및 제 3 측면들 상에, 자동-정렬 절연성 측면 스페이서들(142, 143)을 형성한 후, 그리드 구조체(140)의 각 측면에서 및 컬럼 에칭에 의해 그리드 산화물층(102)이 노출된 영역에서 실리콘 기판에 소스 및 드레인(150, 152)을 주입하는 단계; 및
    (h) 노출된 그리드 산화물을 제거하고, 소스 및 드레인 위에, 그리드 구조체(140)상에서 자동 정렬되는 접점들(160, 162)을 형성하는 단계.
  2. 제 1항에 있어서, 단계(c)에서 컬럼의 측면들 상에 측면 스페이서들(116)을 형성하기 전에, 이들 측면들 상에 측면 산화물층(114)을 형성하고, 측면 산화물층의 컬럼측 가장자리를 단계(f)에서 노출시켜 활성 영역을 한정하는 제 3 측면들을 형성하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 그리드층(104)이 다결정성 실리콘층이고, 측면 산화물층은 컬럼(111)의 측면들(112)를 표면 산화시킴으로써 형성됨을 특징으로 하는 방법.
  4. 제 1항에 있어서, n형 또는 p형 도핑 불순물들은 단계(c)에서 주입됨을 특징으로 하는 방법.
  5. 제 1항에 있어서, 단계(e) 이후에, 컬럼(111)의 그리드층(104)과 접촉하며, 절연성 물질층(130)을 피복하는 분로(shunt)층(134)을 형성하는 단계를 더 포함하며,
    2차 마스크(138)가 분로층(134) 위에 형성되어, 분로층(134)이 단계(f)에서 함께 에칭되어 그리드 구조체(140)의 일부를 형성함을 특징으로 하는 방법.
  6. 제 5항에 있어서, 분로층(134) 위에 전기절연층(136)이 형성되며,
    2차 마스크(138)는 절연층(136) 위에 형성되어, 전기절연층(136)은 단계(f)에서 분로층(134)과 함께 에칭됨을 특징으로 하는 방법.
  7. 제 6항에 있어서, 접점들(160, 162)을 형성하는 단계는, 소스 및 드레인(150, 152)과 접촉하도록 금속층(159)을 증착하고(conform deposit); 이 금속층을 분로층(134)을 피복하고 있는 전기절연층(136) 위에까지 폴리싱(polishing)한 후; 금속층으로 성형하는 것을 포함함을 특징으로 하는 방법.
  8. 제 1항에 있어서, 단계(a)에서, 다층 위에, 산화규소로 된 제 1 보호층(106)과, 산화규소층(106)을 피복하는 질화규소로 된 제 2 보호층(108)을 형성하며,
    단계(d)에서 질화규소로 된 제 2 보호층(108)을 제거하고; 및
    단계(e)에서 제 1 보호층(106)을 제거하는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서, 고체 실리콘 기판(100)을 사용하는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서, 절연체 상의 실리콘(Silicon On Insulator; SOI)형 기판(100)을 사용하는 것을 특징으로 하는 방법.
KR1019970039818A 1996-08-21 1997-08-21 자동-정렬 접점들을 구비한 트랜지스터의 제조방법 (Process for making a transistor with self-aligned contact points) KR19980018844A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9610333A FR2752644B1 (fr) 1996-08-21 1996-08-21 Procede de realisation d'un transistor a contacts auto-alignes
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
KR100246602B1 (ko) * 1997-07-31 2000-03-15 정선종 모스트랜지스터및그제조방법
US6083809A (en) * 1997-10-01 2000-07-04 Texas Instruments Incorporated Oxide profile modification by reactant shunting
EP0967640A3 (en) * 1998-06-25 2000-01-05 Siemens Aktiengesellschaft Method of making a self-aligned contact
DE19837893B4 (de) * 1998-08-20 2006-09-28 Mosel Vitelic Inc. Herstellungsverfahren für ein Halbleiterelement mit einem Wolframsilizid enthaltenden Gatestapel
US6486506B1 (en) 1999-11-01 2002-11-26 Advanced Micro Devices, Inc. Flash memory with less susceptibility to charge gain and charge loss
KR20010059016A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 제조방법
KR100315728B1 (ko) * 1999-12-31 2001-12-13 박종섭 트랜지스터 및 그의 제조 방법
JP2002009292A (ja) * 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6541327B1 (en) * 2001-01-16 2003-04-01 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned source/drain CMOS device on insulated staircase oxide
FR2821208B1 (fr) * 2001-02-21 2003-04-11 St Microelectronics Sa Procede de realisation du niveau d'interconnexion intermediaire utilisant le couple dielectrique-conducteur sur grille
TW580729B (en) * 2001-02-23 2004-03-21 Macronix Int Co Ltd Method of avoiding electron secondary injection caused by pocket implantation process
FR2839203A1 (fr) * 2002-04-26 2003-10-31 St Microelectronics Sa Zone active de circuit integre mos
JP5193551B2 (ja) 2007-10-05 2013-05-08 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
UA112681C2 (uk) * 2014-10-09 2016-10-10 Товариство З Обмеженою Відповідальністю "Рза Системз" Блок живлення зі струмовим входом

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694732A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Semiconductor substrate
JPS6158737A (ja) * 1984-08-31 1986-03-26 帝人株式会社 複層ガラスの製造方法
JPS62216246A (ja) * 1986-03-17 1987-09-22 Nippon Texas Instr Kk 半導体装置の製造方法
JPS62216268A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 半導体装置の製造方法
JPH05149993A (ja) * 1991-11-28 1993-06-15 Showa Electric Wire & Cable Co Ltd 部分放電測定方法
JPH0714916A (ja) * 1993-06-22 1995-01-17 Nec Corp Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法
DE4336869C2 (de) * 1993-10-28 2003-05-28 Gold Star Electronics Verfahren zum Herstellen eines MOS-Transistors
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
JPH0897202A (ja) * 1994-09-22 1996-04-12 Fujitsu Ltd 半導体装置の製造方法
KR0161731B1 (ko) * 1994-10-28 1999-02-01 김주용 반도체소자의 미세콘택 형성방법
US5773346A (en) * 1995-12-06 1998-06-30 Micron Technology, Inc. Semiconductor processing method of forming a buried contact

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