KR19980018610A - 전기식으로 기입가능한 비휘발성 반도체 기억 장치 - Google Patents

전기식으로 기입가능한 비휘발성 반도체 기억 장치 Download PDF

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KR19980018610A
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Abstract

본 발명은 기입 확인 작업을 하지 않고 데이터를 원하는 임계치로 정확하게 기입할 수 있는 전기식으로 기입가능한 비휘발성 반도체 기억 장치(electrically writable nonvolatile semiconductor memory device)에 관한 것이다. 이 기억 장치는 기입 작업을 수행하는 동안 메모리 셀 트랜지스터를 통해서 흐르는 전류를 감지한다. 전류가 미리선택된 값에 도달하면, 기억 장치는 기업 작업을 중지한다. 원하는 임계 전류와 기입하는 동안 메모리 셀 트랜지스터를 통해서 흐르는 전류 사이의 관계는 미리 결정된다. 이것은 기입 작업에 의존하는 임계 전압의 확인을 할 필요가 없게 하고, 원하는 임계 전압을 신속하고 정확하게 정할 수 있도록 한다.

Description

전기식으로 기입가능한 비휘발성 반도체 기억 장치
본 발명은 전기식으로 기입가능한 비휘발성 반도체 기억 장치(electrically writable nonvolatile semiconductor memory device), 특히, 셀 트랜지스터의 임계포텐셜을 조정할 수 있는 전기식으로 기입가능한 비휘발성 반도체 기억 장치에 관한 것이다.
플래시 메모리는 전원을 껐을 때에도 데이터를 기입할 수 있고 데이터를 보유할 수 있는 메모리로서 이에 대한 관심이 점점 더 증가하고 있다.
플래시 메모리에 데이터를 기입하기 위해서는, 채널 열 전자(hot electron) 주입 방법 또는 파울러-노드하임 터널링 방법(Fowler-Nodeheim tunneling scheme)이 종종 사용된다.
이 두가지 방법은 둘다 미리선택한 포텐셜에서 기입 어드레스에 대응하는 셀 트랜지스터의 임계 전압을 조정하고, 상기 포텐셜로부터 유래되고 상기 트랜지스터를 통해서 흐르는 전류에 기초해서 데이터가 판독되는 것을 결정한다.
최근, 집적도의 증가에 의해 하나의 셀 트랜짓터 내에 많은 비트 데이터를 보유할 수 있는 다중치 반도체 기억 장치가 제안되어왔다. 데이터는 그것이 플래시 메모리에 기입되는 방법을 기본으로 다중치 반도체 기억 장치에 기입된다. 차이는 다중치(multvalue) 반도체 기억 장치는 정확하게 조정된 그의 임계전압을 가짐으로써, 플래시 메모리보다 더 자주 기입 확인 작업을 반복해야 한다는 것이다.
그러나, 종래의 전기식으로 기입가능한 비휘발성 반도체 기억 장치 중의 임의의 하나를 사용하여, 기입 작업을 완성하는데 필요한 실제 시간기간을 최소화하기 어렵고, 원하는 임계치를 정확하게 설정하기 어렵다.
따라서, 본 발명의 목적은 기입 확인 과정을 반복하지 않고 정확하게 원하는 임계치로 데이터를 기입할 수 있는 전기식으로 기입가능한 비휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 메모리 셀 트랜지스터를 포함하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치는, 기입하는 동안 상기 메모리 셀 트랜지스터에 기입전류를 공급하기 위한 전류 공급 회로와, 기입 전류가 미리선택한 곳에 도달할 때까지 센스 신호를 생성하기 위한 기입 전류 감지 회로, 및 상기 센스 신호에 응답하여 기입 작업을 정지시키기 위한 정지 회로를 갖는다,
본 발명의 상기 목적과 그밖에 다른 목적들, 특징 및 이점은 첨부된 도면을 참조하여 설명하는 다음의 상세한 설명으로부터 더욱 명료해질 것이다.
도 1은 종래의 비휘발성 반도체 기억 장치를 개략적으로 도시한 블록도.
도 2는 도 1에 도시된 구체예에의 특정 기입 루틴을 설명하는 흐름도.
도 3은 셀 트랜지스터에 지정된 기입 시간과 임계전압 사이의 관게를 도시한 그래프.
도 4는 종래의 기억 장치에서 기입 작업을 완료하기 위해 필요한 시간의 기간을 도시한 도면.
도 5는 다중치 비휘발성 반도체 기억 장치에 포함된 셀 트랜지스터의 임계치 분포를 보여주는 그래프.
도 6은 본 발명을 구체화하는 다중레벨 전기식으로 기입가능한 비휘발성 반도체 기억 장치를 보여주는 회로도.
도 7은 도 6에 도시된 다양한 점들에서 나타나는 포텐셜의 변화를 보여주는 타이밍 챠트.
도 8은 본 발명의 또다른 구체예를 보여주는 회로도.
도 9는 도 8에 도시된 다양한 점들에서 나타나는 포텐셜의 변화를 보여주는 그래프.
도 10은 종래의 기억 장치의 기입시간과 도 8에 도시된 구체예로 얻을 수 있는 기입 시간을 비교한 도면.
*도면의 주요부분에 대한 부호의 설명*
111:메모리 셀 트랜지스터
112:제 1전원 터미널
113,114,122,128,132,133,134,142,143:n-채널 MOS 트랜지스터
120,121,127,130,131,140,141:p-채널 MOS 트랜지스터
115,116,117:NAND 게이트
118:래치회로
119:제 2전원 터미널
125:레벨 시프터
126:제 3전원 터미널
129:구동기
135,136,137:제 1, 제 2 및 제 3 기준 전류 공급원
138:기준 전류 공급원 선택기
139,144:차동 증폭기 회로
본 발명을 더 잘 이해하기 위해서, 종래의 전기식으로 기입가능한 비휘발성 반도체 기억 장치를 참고할 필요가 있을 것이다. 요즈음, 이미 언급한 바와 같이, 데이터를 재기입할 수 있도록 하고, 전원을 껐을 때에도 데이터를 보유할 수 있는 플래시 메모리, 및 집적도의 증가에 의해 하나의 셀 트랜지스터 내에 많은 비트 데이터를 보유할 수 있는 다중치 반도체 기억 장치에 대한 관심이 집중되고 있다.
플래시 메모리 내에 데이터를 기입하기 위해서, 채널 열 전자 주입 방법 또는 파울러-노드하임 터널링 방법(Fowler-Nodeheim tunneling scheme)이 일반적으로 사용되어 왔다.
이 두가지 방법은 둘다 미리선택된 포텐셜에 있는 기입 어드레스에 대응하는 셀 트랜지스터의 임계 전압을 설정하고, 상기 포텐셜로부터 유래되고 상기 트랜지스터를 통해 흐르는 전류에 기초해서 데이터를 판독하도록 결정한다.
도 1은 열전자 주입 방법을 사용한 종래의 비휘발성 반도체 기억 장치의 대표적인 특수 회로를 보여준다.
기본적으로, 이 회로는 제 1전원 회로(전원 1)(62), 제 2전원 회로(전원 63), 센스 증폭기(64), 기준 전류 공급원(65), 순서결정장치(66), 구동기(69), 선택 트랜지스터(n-채널 MOS(금속 산화물 반도체) 트랜지스터) (70), n-채널 MOS 트랜지스터(71), 및 기입 제어기(72)로 만들어진 것이다.
제 1전원(62)는 기입할 때 셀 트랜지스터(61)의 드레인에 기입 포텐셜을 공급한다. 제 2전원(63)은 모드에 따라 워드 라인의 특별한 포텐셜을 조정한다. 센스 증폭기(64)는 셀 트랜지스터(61)를 통해서 흐르는 전류를 감지하고, 트랜지스터(61)의 임계 포텐셜에 대응하는 데이터를 출력한다.
기준 전원(65)은 센스 증폭기(64)를 위한 기준 전류 공급원을 조정한다. 구동기(69)는 p-채널 MOS 트랜지스터(67)와 n-채널 ㅡMOS 트랜지스터(68)를 갖고, 기입할 때 셀 트랜지스터(61)의 게이트에 기입 포텐셜을 공급하거나, 판독할 때 판독 포텐셜을 공급한다.
선택 트랜지스터(70)는 기입할 때 셀트랜지스터(61)의 드레인에 기입 포텐셜을 공급하고, 판독할 때 셀 트랜지스터(61)의 드레인에 판독 포텐셜을 공급한다. n-채널 MOS 트랜지스터(71)는 셀 트랜지스터(61)에 기입 포텐셜을 공급하는지 아닌지를 결정하기 위한 스위칭 디바이스의 역할을 한다. 기입 제어기(72)는 트랜지스터(71)의 작동을 제어한다.
도 2는 도 1에 도시된 회로의 작동을 설명한다. 설명될 작동의 주요부분은 선행기술에서와 같이 일본 특허 공보 제 1-42080호에 기재되어 있다. 간단히 말해서, 트랜지스터의 임계 포텐셜을 변화시킴으로써 선택된 셀 트랜지스터에 데이터가 기입된다.
데이터를 기입한 후, 셀 트랜지스터가 그의 임게 포텐셜에 도달하는지 여부가 결정된다. 이 결정의 대답이 부정적이라면, 같은 데이터가 다시 셀 트랜지스터에 기입된 다음, 상기 결정이 반복된다. 그러한 절차는 미리선택된 회수로 반복된다. 미리 선택된 회수에 도달하면 기입 동작을 하지 않는다.
특히, 도 2에 도시된 바와 같이, 기입될 데이터가 입력된다(단계 S1). 그러면, 반복될 기입 회수(재시도 계수기)(Ⅰ)가 리셋된다(단계 S2). 그 다음에, 선택된 셀에 데이터가 기입된다(단계 S3). 이 예에서, 제 2전원(63)으로부터 출력된 포텐셜은 기입 포텐셜로서(예를 들면 12V) 제 2전원 회로(63)로부터, 워드 라인(73)에 선택적으로 유입된다.
이와 동시에, 트랜지스터(71 및 70)를 통해서 셀 트랜지스터(61)의 드레인에 기입 포텐셜(예를 들면 6V)이 가해진다.
그 결과로서, 열전자 주입에 의해 셀 트랜지스터(61)의 플로팅 게이트로 전자가 주입되어, 트랜지스터(61)의 임계전압을 상승시킨다.
데이터의 기입 후, 셀 트랜지스터(61)의 전압이 그의 미리 선택된 전압에 도달했는지 여부가 결정된다(단계 S4). 이러한 목적 때문에, 제 2전원(63)으로부터 출력될 포텐셜이 기입 확인 포텐셜(예를들면 7V)로 설정되고, 셀 트랜지스터에 적용된다. 그 결과, 트랜지스터(71)가 꺼진다. 이 상태에서, 센스 증폭기(64)는 셀트랜지스터(61)의 들인에 판독 포텐셜을 가하기 위해 작동되어 판독 작업을 수행한다.
도 1에 도시된 회로에서, 기입 작업은 셀 트랜지스터의 임계 전압을 상승시킨다. 따라서, 셀 트랜지스터의 게이트에 인가된 기입 확인 포텐셜을 가지고 셀 트랜지스터(61)를 통해 전류가 흐르는지 여부에 기초해서, 셀 트랜지스터가 임계 전압에 도달했는지여부가 결정된다.
단계 S4의 대답이 긍정적이면(YES), 기입 작업이 중지된다(단계 S5). 단계 S4의 대답이 부정적이면(NO), 재시도 계수기(Ⅰ)는 미리선택된 회수, 상한 상한치에 도달했는지 여부가 결정된다(단계 S6). 단계 S6의 대답이 NO이면, 재시도 계수기(Ⅰ)는 기입 작업을 재시도하기 위해서 1씩 증가된다(단계 S7). 단계 S6의 대답이 YES이면, 기입 작업은 중지하도록 결정되어 중지된다. 상기 절차는 순서결정장치(66)에 의해 수행된다.
도 3은 셀 트랜지스터의 기입 시간과 임계 전압 사이의 관계를 보여준다. 도 4는 총 기입 시간과 기입 작업 및 기입 확인 작업 사이의 관계를 보여준다.
기입할 때에는, 파울러-노드하임 터널링을 발생시키는 포텐셜이 셀 트랜지스터의 각 접점에 인가된 다는 것 외에는, 파울러-노드하임 방법은 채널 열전자 주입 방법과 동일하다.
또한, 플래시 메모리에 기입되는 것과 기본적으로 같은 방법으로 다중치 반도체 기억 장치에 데이터가 기입된다. 그 차이는 다중치 반도체 기억 장치는 정확하게 조정된 그의 임계전압을 가짐으로써, 플래시 메모리보다 더 자주 기입 확인 작업을 반복해야 한다는 것이다.
도 5는 다중치 비휘발성 반도체 기억 장치에 특별한 임계 포텐셜 분포를 보여준다. 일반적으로, 열전자 주입의 경우에, 이러한 유형의 기억 장치의 임계 전압도 기입하는 동안 상승한다.
미리선택된 임계 포텐셜을 초과하는 기입 작업은 기입오류를 가져올 것이다.
따라서, 기입 작업과 기입 확인 작업을 조금씨 조금씩 반복함으로써, 셀 트랜지스터의 임계치를 조정하는 것이 일반적이다.
종래의 전기식으로 기입가능한 비휘발성 반도체 기억 장치 중의 하나를 사용하면, 기입 작업이 완성되는데 필요한 실질적인 시간을 최소화시키기 어렵고 정확하게 원하는 임계치를 정하기 어렵다. 특히 기입작업은 기입 확인 작업 다음에 뒤따라야 하고, 기입 작업과 기입 확인 작업은 임계치의 원하는 정확도를 만족시키는 회수로 반복해야 한다(도 4참조).
이것은 기입 작업이 완료되기 위해 필요한 시간의 실질적인 기간을 증가시킨다. 실제 기입 시간을 단축시키기 위해서 기입확인 작업의 회수가 감소된다면, 원하는 임계치로부터의 편차는 임계 정도까지 증가할 것이다.
상기 문제점은 다중레벨의 전기식으로 기입가능한 반도체 기억 장치의 경우에 더욱 현저하다. 이러한 유형의 기억 장치에서, 미리선택된 임계 포텐셜을 초과하는 기입 작업은 이미 언급한 바와 같이, 기입 오류를 가져온다. 임계 포텐셜은 높은 정확도를 갖기 위해 필요하기 때문에, 또 셀 트랜지스터의 임계 전압의 변화에 따라 기입 속도가 변하기 때문에 정밀한 기입 작업과 기입 확인 작업을 자주 반복할 필요가 있다(도 3참조).
그 결과, 기입하기 위한 실질적인 시간기간에 대한 기입 확인에 필요한 시간기간의 비율은 과도하게 증가한다. 이것은 단일 셀 트랜지스터에 기입될 비트의 수가 증가할 때에 특히 그러하며, 기억 장치의 성능을 현저하게 저하시킨다.
도 6을 참조하면, 본 발명을 구체화하는 다중치의 전기식으로 기입가능한 비휘발성 반도체 기억 장치가 도시되어 있으며, 열전자 주입 방법에 의해 주입된다.
도시된 바와 같이, 기억 장치는 메모리 셀 트랜지스터(111)를 포함한다. n-채널 MOS 트랜지스터(113 및 114)는 메모리 셀 트랜지스터(111)와 제 1전원 터미널(112) 사이에 접속되어 있다. 래치 회로(118)는, 도시된 바와 같이, 함께 접속된 NAND 게이트(115, 116 및 117)를 갖는다.
레벨 시프터(125)는 제 2전원 터미널(119)에 접속되어 있고, p-채널 MOS 트랜지스터(120 및 121), n채널 MOS 트랜지스터(122 및 123) 및 인버터(124)에 접속되어있다. 구동기(129)는 제 3전원 터미널(126)에 접속되어 있고, p-채널 MOS 트랜지스터(127)와 n-채널 MOS 트랜지스터(128)로 구성되어 있다.
차동 증폭기 회로(139)는 p-채널 MOS 트랜지스터(130 및 131), n-채널 MOS 트랜지스터(132, 133 및 134), 제 1, 제 2 및 제 3기준 전류 공급원(135, 136 및 137)(REF1 내지 REF3), 기준 전류 공급원 선택기(138) 및 트랜지스터(114)에 의해 실행된다. 또다른 차동 증폭기 회로(144)는 p-채널 MOS 트랜지스터(140 및 141) 및 n-채널 MOS 트랜지스터(142 및 143)를 갖는다.
래치 회로(118)는 저(L)레벨 프리셋 신호(PST)가 거기에 입력될 때, 리셋된다. 래치 회로(118)가 그의 리셋 상태에 있는 동안, 레벨 시프터(125)는, 전원 터미널(119)에 인가된 포텐셜의 레벨을 이동시키고, 그렇게 함으로써 셀 트랜지스터(111)의 드레인 포텐셜을 클램핑하기 위해 필요한 포텐셜을 점 A로 설정한다. 이 경우에, 고(H) 레벨이 기입 제어 신호(ACT)로서 트랜지스터(114)에 입력될 때, 전원 터미널(112)에 인가된 기입 포텐셜은 셀 트랜지스터(111)의 드레이에 공급된다.
래치 회로(118)는, 나중에 특별히 설명하겠지만, 셀 트랜지스터(111)를 위한 기입 전류가 미리선택된 값 아래로 떨어질 때 정해진다. 이 경우에, 점 A에서의 포텐셜의 레벨은 L자로 가고, 따라서 기입 작업은 기입 제어 신호(ACT)가 그의 H레벨에 있더라도 정지된다.
셀 트랜지스터(111)에 데이터를 기입하기 위해서, 구동기(129)는 워드 라인 선택신호(BW)에 응답하여 워드 라인(W)에 미리선택된 포텐셜을 공급할 필요가 있다. 즉, 그러한 포텐셜이 워드 라인(W)에 가해지면, 또, 상기 기입 포텐셜이 셀 트랜지스터(111)의 드레인에 가해지면, 열전자 주입에 의해 셀 트랜지스터(111)에 데이터가 기입된다.
차동 증폭기 회로(139)는 셀 트랜지스터(111)를 통해서 흐르는 전류(Ⅰ11)의 변화를 감지하고, 따라서, 점 B에서의 포텐셜을 변화시킨다. 제 1 내지 제 3기준 전류 공급원(135-137)은 각각 특정 전류를 출력한다. 기준 전류 공급원(135-137)의 출력 전류는 각각 셀 트랜지스터에 설정될 원하는 임계치에 상응한다.
기입 작업에 의해 감소하는 전류(Ⅰ11)(사실상 Ⅰ12)와 기준 전류 공급원 선택기(138)에 의해 선택된 기준 전류 공급원(135-137)의 출력 전류 중의 하나가 비교된다. 전류(Ⅰ11)가 미리선택된 값에 도달하면, 점 B에서의 포텐셜은 L로 가도록 한다.
차동 증폭기 회로(144)는 신호(VR)에 응답하여 점 B에서의 포텐셜의 미세한 진폭을 증폭시킨다.
즉, 이 회로(144)는 점 B의 변화에 H레벨에서의 점 C의 포텐셜을 L레벨로 고정시킨다. 원한다면, 회로(144)는 그것이 미리선택된 조건을 만족시킬 수 있는 한, 예컨대 인버터로 대체해도 된다.
점 C에서의 포텐셜이 차동 증폭기 회로(144)에 의해 H레벨로 고정되면, 래치 회로(118)가 정해지고, 레벨 시프터(125)가 점 B에서의 레벨을 L자로 변화시킨다.
그 결과, 전원 터미널(112)에서의 포텐셜은 셀 트랜지스터(111)의 드레인에 공급되지 않아서, 기입 제어 신호(ACT)의 포텐셜에 무관하게 기입 작업을 중지시킨다.
이하에, 구체예의 기입 작업에 대해서 설명하려고 한다. 기본적으로, 이 구체예는 기입 작업에 의해 변하는 셀 트랜지스터의 임계치에 기초해서 기입 작업을 제어하고, 그 다음에, 셀 트랜지스터를 통해서 흐르는 전류를 변화시킨다.
즉, 기입 작업을 수행하는 동안, 구체예는 셀 트랜지스터를 통해서 흐르는 전류를 측정하고, 상기 전류가 미리선택된 값에 도달했는지 여부에 따라서, 기입 작업을 계속할지 여부를 결정한다.
이것은 기입 작업에 무관하게 종래의 기입 확인 작업을 위한 요구를 제거하고, 그렇게 함으로써, 기입 작업의 종료시까지 실제로 걸리는 시간을 최적화(감소)한다. 도 7은 도 6에 도시된 다양한 부분에서의 포텐셜이 본직적으로 어떻게 변하는지를 설명한다.
먼저, 기입될 데이터와 일치하는 원하는 임계 전압은, 이 구체예가 다중치 전기적 기입을 수행하기 때문에 정해진다. 특히, 세가지 기준 전류 공급원(135-137) 중의 하나가 선택되고, 기입 작업을 종료할지 여부를 결정하기 위해 사용된다.
기입 적업이 시작하기 전에, 기입 제어 신호(ACT)와 프리셋 신호(PST)가 각각 그의 L 레벨 또는 프리셋 상태에 유지된다. 이 상태에서, 기입 포텐셜은 전원 터미널(119)로부터 레벨 시프터(125)를 통해서 점 A로 유입된다. 다음에, 워드 선택 신호(BW)는, 워드 라인(W)에 기입 포텐셜(예를들면 12V)을 적용하기 위해 그의 L레벨로 가져온다.
이것은 기억 장치가 L 레벨로부터 H 레벨로 기입 제어 데이터(ACT)의 변화에 응답하여 데이터를 기입할 준비를 하는 예비 단계이다.
기입 제어 신호(ACT)가 H로 가면, 기입 작업이 시작된다. 특히, 다량의 기입 전류(Ⅰ11)는 셀 트랜지스터(111)를 통해서 흐름으로써, 전류(Ⅰ12)가 흐르도록 한다.
그 결과, 점 B에서의 포텐셜은 상승하고 트랜지스터(142)를 켜서, 점 C에서의 포텐셜은 L로 간다. 이 때, 현재 신호(PST)는 래치 회로(118)가 작동하도록 하기 위해서 그의 H 레벨로 간다.
셀 트랜지스터(111)의 임계치는 기입 작업이 진행됨에 따라 순차적으로 증가한다. 임계 전압의 상승에 의해서 전류(Ⅰ11)는 떨어진다. 그 결과, 점 B에서의 포텐셜은 기입 전류(Ⅰ11)와 기준 전류 사이의 비교에 기초해서 떨어진다.
다라서, 트랜지스터(142)는 꺼지고, 점 C에서의 포텐셜은 H로 가게한다. 그 결과, 래치 회로(118)가 조정되고, 레벨 시프터(125)는 점 A에서의 포텐셜을 L 레벨로 변화시킨다. 이것은 트랜지스터(113)를 끄고, 그렇게 함으로써 기입 작업을 종료한다.
위에 언급한 바와 같이, 셀 트랜지스터(111)의 최적 임계치는, 기입 작업에 의해서만, 즉 유일한 기입 확인 순서를 거치지 않고 설정될 수 있다. 이것은 최적기입 시간과 임계 포텐셜의 정확한 조정을 실현시킨다.
도 8 및 도 9는 본 발명의 또다른 구체예를 보여준다. 이 구체예는 파울러-노드하임 터널링 방법에 의해 실행된 다중치 전기식으로 기입가능한 비휘발성 반도체 기억 장치에 관한 것이다. 도 8에서, 도 1에 도시된 소자를 같은 구조의 소자는 같은 참고번호로 표시하였으므로, 간단히 하기 위해서 그의 상세한 설명은 하지 않겠다.
도 8에 도시된 바와 같이, 래치 회로(118)는 L 레벨 프리셋 신호(PST)에 의해 리셋되고, 점 D에서의 포텐셜은 H 레벨로 고정된다. 래치 회로(118)는 차동 증폭기 회로(144)로부터 H 레벨 신호 입력에 의해 설정된다. 트랜지스터(144)는 H 레벨의 기입 제어 신호(ACT)에 응답하여 켜진다.
그 결과, 파울러-노드하임에 기초한 기입을 방해하지 않는 판독 포텐셜은 전원 터미널(112)로부터 셀 트랜지스터(111)의 드레인으로 적용된다.
래치 회로(118)가 그의 리셋 상태에 있을 때 워드 디코더(317)는 제 2기입 제어 신호(XACT) 및 워드 라인 선택 신호(A0 및 A1)에 응답하여 전원 터미널(318)로부터 워드 라인(W)으로 기입 포텐셜을 적용한다. 래치 회로(118)가 정해지면, 워드 디코더(317)에 의해 워드 라인(W)은 제 2기입 제어 신호(XACT)의 레벨에 무관하게 L로 간다.
기입하는 동안, 차동 증폭기(139)에 의해 점 E에서의 포텐셜은 앞의 구체예에서와 같이, 셀 트랜지스터(111)를 통해서 흐르는 기입 전율(131)에 따라 변화한다. 물론 점 E에서의 포텐셜의 변화는 기준 전류 공급원(135-137)에 미리 지정된 전류치에 의존한다.
특히, 기입 전류(Ⅰ31)가 선택기(138)에 의해 선택된 기준 전류 공급원의 전류치와 기입 전류(Ⅰ31)(전류 Ⅰ32) 사이의 비교에 기초해서 미리선택된 값에 도달하면, 점 F는 L로 가게 된다.
차동 증폭기 회로(144)에 의해서, 점 F에서의 포텐셜은 점 E에서의 포텐셜에 따라 변한다. 특히 점 E가 L로 가면, 회로(144)는 H레벨의 점 F를 고정하고, 그렇게 함으로써, 래치 회로(118)를 셋팅한다. 회로(111)는 물론 앞의 구체예에서와 같이, 인버터에 의해서 구현될 수도 있다.
점 F가 H 레벨로 셋팅되면, 래치 회로(118)가 정해지고, 그의 출력을 L 레벨로 변화시킨다. 그 결과, 워드 라인(W) 상의 포텐셜은 L로 가고, 기입 작업을 중지한다.
상기 구체예의 작업을 설명하기 위한 도 9를 참고하려고 한다. 먼저, 앞의 구체예에서와 같이, 기입될 데이터에 기초해서 원하는 임계 전압과 일치하는 기준 전류 공급원이 선택된다. 기입 작업이 시작되기 전에, 제 1 및 제 2기입 제어 신호(ACT 및 XACT)와 프리셋 신호(PST)는 각각 L 레벨 또는 프리셋 상태로 간다.
그 결과, 워드 라인 선택 신호(A0 및 A1)는 H로 가게 되고, 다음에 제 2기입 제어 신호(XACT)는 H로 가게 된다.
그 결과, 기입 포텐셜(예를 들면 18V)은 전원 터미널(318)로부터 워드 라인(W)으로 유입된다. 또한, 제 1기입 제어 신호(ACT)는 기입 작업을 시작하기 위해서 H로 가도록 한다.
기입 작업의 초기 단계에서, 다량의 기입 전류(Ⅰ31)가 흐른다. 따라서, 점 E 및 F는 각각 H 레벨과 L 레벨에 남아있는다. 이 단계 바로 다음에는, 프리셋 신호(PST)는 래치 회로(118)이 작동하게 하기 위해서 H로 가게 한다.
기입 작업이 진행됨에 따라, 셀 트랜지스터(111)의 임계 전압은 순차적으로 상승하여, 기입 전류(Ⅰ31)가 순차적으로 떨어지도록 한다. 점 E에서의 포텐셜, 이것은 기입 전류(Ⅰ31)와 기준 전류 사이의 비교의 결과이며, 트랜지스터(142)를 하강시키고, 꺼지게 한다.
그 결과, F는 H로 가고, 래치 회로(118)를 고정시킨다. 래치 회로(118)의 L 레벨로 출력의 변화에서, 워드 디코더(317)의 출력은 저 레벨로 가고, 기입 작업을 중지한다.
도 10은 종래의 기억 장치의 기입 시간과 설명한 구체예로 달성될 수 있는 기입 시간 사이의 차이이다.
위에서 언급한 바와 같이, 파울러-노드하임 터널링 방법을 사용하더라도, 최적 기입 시간과 임게 전압의 정확한 셋트은 기입 확인 절차를 거치지 않고 기입 작업만을 수행함으로써 달성될 수 있다.
요약하면, 본 발명은 기입 확인 작업의 요구를 제거하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치를 제공한다. 이것은 기억 장치가 기입하는 동안 메모리 셀 트랜지스터를 통해서 흐르는 기입 전류를 감지하고, 기입 전류가 미리선택된 값에 도달했을 때 기입을 중지하기 때문이다.
또한, 메모리 셀 트랜지스터의 임계치는 임계 전압과 기입 전류 사이의 관계가 정확하게 결정될 때에만 정확하게 셋팅될 수 있다.
따라서, 기억 장치는 원하는 임계전압으로의 정확한 기입과 기입시간이 현저한 감소를 실현시키며, 이것은 다중치 반도체 기억 장치를 사용하면 특히 바람직하다.
본 명세서의 내용을 읽은 후 당업계의 숙련자들은 그의 범위로부터 벗어나지 않는 범위 내에서 다양한 수정을 할 수 있을 것이다. 예를 들면, 설명된 구체예는 기입하는 동안 임계 전압이 상승하는 셀 트랜지스터를 사용하여 반도체 기억 장치에 중점을 두었지만, 본 발명은 기입하는 동안 임계 전압이 떨어지는 셀 트랜지스터를 사용한 반도체 기억 장치를 가지고도 마찬가지로 실현가능하다. 이러한 종류의 기억 장치는 기입 전류가 감지된다면 같은 방법으로 제어될 수 있다.

Claims (10)

  1. 메모리 셀 트랜지스터를 포함하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치에 있어서,
    기입하는 동안 상기 메모리 셀 트랜지스터에 기입 전류를 공급하기 위한 전류 공급 수단과,
    상기 기입 전류가 미리선택된 값에 도달하면 센스 신호를 생성하기 위한 기입 전류 감지 수단과,
    상기 센스 신호에 응답하여 기입 작업을 중지하기 위한 중지 수단을 포함하는 것을 특징으로하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  2. 제 1항에 있어서, 상기 기입 전류 감지 수단은,
    기준 전류를 발생하기 위한 기준 전류 발생 수단과,
    상기 기입 전류와 상기 기준 전류 사이를 비교하기 위한 차동 증폭 수단을 포함하고 상기 전류 감지 수단은, 상기 기입 전류와 상기 기준 전류 사이의 비교의 결과에 기초해서 상기 센스 신호를 생성하는 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  3. 제 2항에 있어서, 적어도 두개의 임계치는 상기 메모리 셀 트랜지스터 내에 정해진 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  4. 제 2항에 있어서, 상기 기준 전류 발생 수단으로부터 출력된 상기 기준 전류는 원하는 값을 가질 수 있는 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  5. 제 4항에 있어서, 적어도 두개의 임계치는 상기 메모리 셀 트랜지스터 내에 정해진 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  6. 제 1항에 있어서, 상기 기입 전류 감지 수단은,
    특정 기준 전류를 각각 발생하는 다수의 기준 전류 발생 수단과,
    상기 다수의 기준 전류 발생 수단 중의 임의의 하나를 선택하기 위한 선택 수단과,
    선택된 기준 전류 발생 수단으로부터 출력된 기준 전류와 상기 기입 전류를 비교하기 위한 차동 증폭 수단을 포함하고,
    상기 기입 전류 감지 수단은 상기 전류와 상기 기준 전류 사이의 비교의 결과에 기초해서 상기 센스 신호를 출력하는 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  7. 제 6항에 있어서, 적어도 두개의 임계치는 상기 메모리 셀 트랜지스터 내에 정해진 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  8. 제 6항에 있어서, 각 기준 전류 발생 수단으로부터 출력된 기준 전류는 원한다면 가변성인 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  9. 제 8항에 있어서, 적어도 두개의 임계치는 상기 메모리 셀 트랜지스터 내에 정해진 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
  10. 제 1항에 있어서, 적어도 두개의 임계치는 상기 메모리 셀 트랜지스터 내에 정해진 것을 특징으로 하는 전기식으로 기입가능한 비휘발성 반도체 기억 장치.
KR1019970038355A 1996-08-07 1997-08-07 전기식으로 기입가능한 비휘발성 반도체 기억 장치 KR19980018610A (ko)

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