JPS62185298A

JPS62185298A - 不揮発性半導体記憶装置及びその駆動方法

Info

Publication number: JPS62185298A
Application number: JP61028608A
Authority: JP
Inventors: Masashi Koyama; 小山　昌司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-02-10
Filing date: 1986-02-10
Publication date: 1987-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明に不揮発性半導体記憶装置及びその駆１方法に関
し、特にスタックド・ゲート型で不揮発性のトランジス
タと、ＭＵＳ型トランジスタとｔ用いた不揮発性半導体
記憶装置及びその駆動方法に関する。

〔従来の技術〕従来から不揮発性半導体記憶装置についてに各種様々な
ものが考案、実用化されてきた。その中でも最近でｕｔ
気的に書換え、消去が可能な不揮発性半導体記憶装置（
以下これｉＥＥＰＲＯＭと称す）の開発が進められ各種
の製品が実用化されてきている。これらのＥＥＦＲＯＭ
のプログラム方式についてもまた種々の方式が考えられ
ている。従来でに、プログラム電圧を外部電源より供給
する方式が一般的であった（参考文献、ダブリエ・ニス
・ジ、７ソｙ　（Ｗ、　８　、　Ｊｏｈｎｓｏｎ）等、
エレクトロニスｘ　（Ｅｌｅｃｔｒｏｎｉｃｓ）　１９
８０年２月２８日号−ＩＬ１１３頁）。

最近では昇圧回路を同一半導体装置内に内蔵し単一の電
諒笥圧によりプログラム及び読出しを行なう方式が出現
し出しｆｃ（参考文献、ラフアニル・フライ：ｙ　（Ｒ
ａｐｈａｅｌ　Ｋｌｅｉｎ）等、エレクトロニクス（Ｅ
ｌｅｃｔｒｏｎｉｃｓ）、１９７９年、１０月１１日号
、第１１１負、アニル・グプタ（Ａｎｉｌ　Ｇｕｐｔａ
）等、エレクトｏニクｘ　（Ｅｌｅｃｔｒｏｎｉｃｓ）
、１９８２年２月１０日号、１！１２１負）。

しかし、そのプログラム時間に外部１例えばプログラム
機器やシステム内の信号で決められているのが一般的で
あっｔｏ次に１図面？参照して説明する。

第４図に従来のＥＥＦＲＯＭの一例の回路図である。

図中ｈ　Ｑｌにビット線セレクト用絶縁ゲート型トラン
ジスタ（以下これを続出セレクトトランジスタと称す）
、Ｑ３１ｆｆセレクト用絶縁ゲート型トランジスタ（以
下これをセレクトトランジスタと称す）、Ｑｓは浮遊ゲ
ート電極？有するスタックドゲート型Ｎチャｌネルメモ
リトランジスタ（以下これをメモリトランジスタと称す
）である。まｆｔｈ　Ｑ１ｏＨセレクトトランジスタＱ
３　のソースに接続して共通領域を形成する不純物拡散
層と、その上の一部に設けられたトンネル絶縁膜１と、
このトンネル絶縁膜を少くとも傷い、メモリトランジス
タＱｓの浮遊ゲートに接続する電荷注入用のゲート電極
とから成る電荷注入素子である。

プログラムにメモリトランジスタＱ１１の制御ゲート電
極にメモリトランジスタアドレス１ｌｌｉ通じてゲート
電圧を、メモリトランジスタＱｓのドレイン電極にビッ
ト線及びセレクトトランジスタＱｓ　ｋ通じてドレイン
電圧を与えて行なわれている。このプログラム方法を説
明するため、以下では便宜的に浮遊ゲート電極に電子全
蓄積した状態すなわちメモリトランジスタＱｉの閾値ｖ
ＴＭが高い状態を消去状態、逆に電子が放出され次状態
すなわち閾値ｖＴＭが低い状態を書込状態と称する。

消去時には外部プログラム信号１５に応じて高電圧すな
わちプログラム電圧■テデパルスが生じ、それがメモリ
トランジスタ行アドレスデコーダ６゜メモリトランジス
タアドレス線１１に通じて所定の番地のメモリトランジ
スターゲート電極に供給される。

このとき同時に選択された番地のセレクトトランジスタ
Ｑｌ　　も導通状態になり、また、ビット線Ｙは例えは
、接地電位の低電位に固定される。また、前記以外の続
出セレクトトランジスタは非導通状態になりビットＷＡ
Ｙｋ他の回路から切離す。

この結果、メモリトランジスタＱ１１のドレイン電極に
は低電位が与えられ、トンネル絶縁膜中の電界により電
子がドレイン電極から浮遊ゲート電極に注入される。

書込時には外部プログラム信号】５に応じたプログラム
電圧ｖＰＰパルスが列アドレスデコーダ４゜続出セレク
トトランジスタΦドレイン霜極及び、セレクトトランジ
スタ行アドレスデコーダ５に供給される。この結果所定
の番地のメモＩＪ　）ランジスタ・ドレイン電極にはビ
ット線Ｙ及びセレクトトランジスタＱａ　’ｃ通じて高
電圧が印加される。

この時、メモリトランジスタ行アドレスデコーダ６は選
択したメモリトランジスタＱｓのゲート電圧を、例えば
、接地′１位の低電圧に固定する。この結果トンネル絶
縁膜１中に電界が生じ、浮遊ゲート電極からドレイン電
極への電子の放出が生じる。

従来は、これら書込及び消去中にセンス増幅器３は読出
セレクトトランジスタ・ドレイン電極力ら切離されるの
が一般的である。逆に読出し時には高電圧発生回路２を
切離す。まｙｔＦｔｌ出し時はセンス増幅器から読出セ
レクトトランジスタＱ　１ａビット線Ｙ、セレクトトラ
ンジスタＱａ　、　　メモリトランジスタＱｓ−Ｖｓ線
へかけての電流径路を接続し、メモリトランジスタＱｓ
の閾値変化やチャネル′電流変化を感知し蓄積情報の識
別を行なう。

第５図は駆４図のＥＥＦＲＯＭのプログラムメモリトラ
ンジスタＱ１１の閾値■ＴＭ変化を表わしｔ特性図であ
る。

ＡＩ、Ｂｌの各曲線は消去時の、Ａ２．Ｂ２の各曲線は
書込時のプログラム時間に対する閾値ＶＴＭ変化を表わ
している。このよりなＥＥＦＲＯＭのプログラム特性は
、例えば、トンネル絶縁膜１の厚さや、その領域面積等
が変われば大きく変動してしまう。

その結果、例えば、同一の設計でも製造条件によってＵ
曲？［ＭＡｌ、Ａ２のプログラム特性ｔもったものや曲
線Ｂ１．Ｂ２のプログラム特性をもったものが製造され
てくる。ところが、従来のようにプログラム時間が外部
信号で一律に決められていると、その閾値■？Ｍ変化量
は様々なものになる。

この結果、例えば、算５囚でｌ　Ｑｍｓのプログラムに
対して曲ｉＡ１．Ａ２では過剰な書込及び消去が２曲線
Ｂ１．Ｂ２では書込及び消去不足が生じてしまう。

ところが過剰な書込及び消去は、すなわちトンネル絶縁
膜１に過大な電界を印加すること、また過剰な電子を注
入することになる。この様な状態でのプログラムは、ト
ンネル絶縁膜１の破壊や劣化すなわち歩留りの低下やプ
ログラムウィンドウ幅の減少等信頼性上重大な欠陥を誘
起してしまう。

また、逆に書込及び消去不足は続出し時のマージン不足
、スピード不良を引起してしまう。

［発明が解決しようとする問題点］上述した従来のＥＥＰＲＯＭは、製造条件によるプログ
ラム−Ｊｓ４４！！Ｆ性の差に無関係にプログラム時間
が外部信号で決定されているので、メモリトランジスタ
の聞直ＶＴＭ変位を一定にしたプログラム時間ができな
いという欠点がある。

本発明の目的は、このエフなメモリトランジスタの製造
条件によるプログラム特性の差が存在しても、一定のτ
子注入、放出でプログラムが終了する装置の構成を与え
一定のメモリトランジスタの閾値ｖＴＭ変位をもつ高信
頼度で、かつ、高歩留りの得られる不揮発性半導体記憶
装置を提供することにある。

ε問題点を解決するための手段〕第１の発明の不揮発性半導体記憶装置は、一導電型の半
導体基板の所定の領域に設けられ、ソース領域、ドレイ
ン領域、浮遊ゲート及び制御ゲートを有する不揮発性メ
モリトランジスタと、該メモリトランジスタのドレイン
餉域にソース領域が接続され同一拡散層を形成するよう
に直列接続された第１のＭＯＳ型のセレクトトランジス
タと、前記不揮発性のメモリトランジスタのソース・ド
レイン領域及びチャネル領域から電気的に分離された前
記半導体基板と反対導電型の不純物拡散層で形成される
電荷注入領域と、該不純物拡散層上の一部に設けられた
トンネル絶縁膜と、該トンネル絶縁膜を少なくとも覆い
、かつ前記メモリトランジスタの浮遊ゲートに接続され
ｙｔＭ荷注入用のゲート電極からなる電荷注入素子と、
前記電荷注入領域の不純物拡散層とソース領域が接続さ
れ同−拡散層全形成するように直列接続された第２のＭ
ＯＳ型のセレクトトランジスタとを有し、前記不揮発性
メモリトランジスタのドレイン領域が前記第１のＭＯＳ
型のセレクトトランジスタ’１１じて前記第１のビット
線に接続され、前記電荷注入領域の不純物拡散層が前記
第２のＭＯＳ型のセレクトトランジスタを通じて前記第
２のビット線にｉ続され、前記第１及び第２のビット線
を選択するＩＥＩ及び第２のＭＯＳ型の列アドレスセレ
クトトランジスタと、前記第２のビット線に接続され電
荷の放電制御を行なうＭＯＳ型のビット線放電トランジ
スタと、前記第１の列アドレスセレクトトランジスタの
ドレインに接続され、入力データ信号を入力し、前記第
１のビット線の電流を感知し出力データ信号を出力し、
又プログラム用高電圧を発生する高電圧発生回路の制御
信号音出力するセンス増幅器と、前記プログラム用′？
ｆ１１１ｒ圧を前記第２のビット線に印加するＭＯＳ型
のトランスファゲートトランジスタと、前記プログラム
用高電圧全入力し、入力データ信号及び行セレクトアド
レス信号を入力し、前記第１及び第２のセレクトトラン
ジスタのゲートに接続されたセレクトトランジスタアド
レス線の行アドレス全発生するセレクトトランジスタ行
アドレスデコーダト、前記メモリトランジスタのゲート
に接続されたメモリトランジスタアドレス線の行アドレ
スを発生するメモリトランジスタ行アドレスデコーダと
、前記プログラム用高電圧を入力し、前記入力データ信
号及び列セレクトアドレス信号を入力し、前記第〕及び
第２の列アドレスセレクトトランジスタのゲートに接続
された列アドレスセレクト信号線の列アドレスを発生す
る列アドレスデコーダとを含んで構成される。

第２の発明の不揮発性半導体記憶装置の駆動方法は、一
導電型の半導体基板の所定の領域に設けられ、ソース領
域、ドレイン領域、浮遊ゲート及び制御ゲートを有する
不揮発性メモリトランジスタと、該メモリトランジスタ
のドレイン領域にソース領域が接続され同一拡散層全形
成するように直列接続された第１のＭＯＳ型のセレクト
トランジスタと、前記不揮発性のメモリトランジスタの
ソース・ドレイン領域及びチャネル領域から電気的に分
離された前記半導体基板と反対導電型の不純物拡散層で
形成される電荷注入領域と、該不純物拡散層上の一部に
設けられたトンネル絶縁膜と、該トンネル絶縁膜を少な
くとも覆い、かつ前記メモリトランジスタの浮遊ゲート
に接続されたゲート電極からなる電荷注入素子と、前記
電荷注入領域の不純物拡散層とソース領域が接続され同
一拡散層を形成するように直列接続された第２のＭＯＳ
型のセレクトトランジスタとを有し、前配不挿発性メモ
リトランジスタのドレイン領域が前記ＦｌのＭＯＳ型の
セレクトトランジスタを通じて前記第１のビット線に接
続され、前記重荷注入領域の不純物拡散層が前記第２の
ＭＯＳ型のセレクトトランジスタを通じて前記第２のビ
ット線に接続され、前記第１及び第２のビット線を選択
するｉｌ及び第２のＭＯＳ型の列アドレスセレクトトラ
ンジスタと、前記第２のビット線に接続され電荷の放電
制御を行な５Ｍ０ａ型のビット線放電トランジスタと、
前記ＩＥＩの列アドレスセレクトトランジスタのドレイ
ンに接続され、入力データ信号を入力し、前記第１のビ
ット線の電流を感知し出力データ信号を出力し、又プロ
グラム用高電圧を発生する高電圧発生回路の制御信号を
出力するセンス増幅器と、前記プログラム用高電圧を前
記ｌ！２のビット線に印加するＭＯＳ型のトランスファ
ゲートトランジスタと、前記プログラム用ｉＭ［圧を入
力し、入力データ傷号及び行セレクトアドレス信号を入
力し、前記第１及び第２のセレクトトランジスタのゲー
トに接続されたセレクトトランジスタアドレス線の行ア
ドレスを発生するセレクトトランジスタ行アドレスデコ
ーダと、前記メモリトランジスタのゲートに接続された
メモリトランジスタアドレス線の行アドレスを発生する
メモリトランジスタ行アドレスデコーダと、前記プログ
ラム用高電圧を入力し、前記入力データ信号及び列セレ
クトアドレス信号上入力し、前記第１及びＷＬ２の列ア
ドレスセレクトトランジスタのゲートに接続された列ア
ドレスセレクト信号線の列アドレスを発生する列アドレ
スデコーダとｔ含んで構成される不揮発性半導体記憶装
置の前記第１のビット線を前記センス増幅器に接続し、
前記第２のビット線ヲ前記プログラム電圧発生回路に接
続し、グログラヘーブ動作中に同時に前記チャネル領域
電流れるチャネル電流全前記センス増幅器で感知し、前
記チャネル雪泥が所定の電流になったと同時にプログラ
ム電圧発性を遮断し、プログラムｆ１時間全制御するも
のである。

〔実施例〕

次に、本発明について図面を参照して説明する。

８ｇ１ＬＮは第１の発明の不揮発性半導体装置の一実施
例の回路因である。

この実施例は、一導電型の半導体基板の所定の領域に設
けられ、ソース領域、ドレイン領域、浮遊ゲート及び制
御ゲートを有する不揮発性メモリトランジスタＱ１１　
と、メモリトランジスタＱｓのドレイン領域にソース領
域が接続され同−拡散島を形成するように直列接続され
た第１のＭＯＳ型のセレクトトランジスタＱｓと、不揮
発性のメモリトランジスタＱｓのソース・ドレイン領域
及ヒチャネル仙域から電気的に分離され九半導体基板と
反対導電型の不純物拡散層とで形成される重荷注入領域
と、この電荷注入領域上の一部に設けられたトンネル絶
縁膜１と、該トンネル絶縁膜ｌを少なくとも覆い、かつ
メモリトランジスタＱｓの浮遊ゲートに接続された電荷
注入用のゲート電極からなる電荷注入素子Ｑｌｏと、電
荷注入領域の不純物拡散層とソース領域が接続され同一
拡散層を形成するように直列接続された第２のＭＯＳ型
のセレクトトランジスタであるプログラムセレクトトラ
ンジスタＱ４　とｔ有し、メモリトランジスタＱ５のド
レイン領域が第１のＭＯＳ型のセレクトトランジスタで
ある読出セレクトトランジスタＱ３全通じて第１のビッ
ト線の続出−ビット線Ｙ１に接続され、電荷注入領域の
不純物拡散層が第２のＭＯＳ型のセレクトトランジスタ
Ｑ４ｔ−ａして第２のビット線のプログラム扇ビット線
Ｙ２に接続され、読出ビット線Ｙ１及びプログラムビッ
ト１１ｉ１Ｙｚｋ選択する第１及び第２のＭＯＳ型の列
アドレスセレクトトランジスタである読出ビット線トラ
ンジスタＱ１及びプログラムビット線トランジスタＱ２
と、プログラムビット線Ｙ８に接続され電荷の放電制御
を行なうＭＯＳ型のビット線放電トランジスタＱ６と、
続出セレクトトランジスタＱ８のドレインに接続され、
入力データ信号７を入力し、読出ビット線Ｙｌの電流を
感知し出力データ信号１３を出力し、又プログラム用ｖ
ｂｘ圧を発生する高電圧発生口ｗｒ２の制御信号を出力
するセンス増幅器３と、前記プログラム用高電圧をプロ
グラムビット線Ｙ２に印加するＭＯＳ型のトランスファ
ゲートトランジスタＱ７と、プログラム用高電圧？入力
し、入力データ信号７及び行セレクトアドレス信号８″
ｆｃ入力し、読出し及びプログラムセレクトトランジス
タＱ３及びＱ４ゲートに接続されたセレクトトランジス
タアドレス６１００行アドレスを発生するセレクトトラ
ンジスタ行アドレスデコーダ５と、メモリトランジスタ
Ｑ５のゲートに接続されたメモリトランジスタアドレｘ
Ｈ１１の行アドレスを発生するメモリトランジスタ行ア
ドレスデコーダ６と、プログラム用高電圧全入力し、入
力データ信号７及び列セレクトアドレス信号９を入力し
、続出ビット線トランジスタＱ□及びプログラムビット
線トランジスタＱ２のゲートに接続された列アドレスセ
レクト信号線１２の列アドレスを発生する列アドレスデ
コーダ４とが設けられる。

第２図は、第１図のプログラミング特性を示す図であり
、メモリトランジスタＱ、の閾値■１変化を表わしてい
る。

図中Ａ１．Ｂ１の各曲線は消去時の、　Ａ２．　Ｊの各
曲線は書込時のプログラム時間に対する閾値■、ｒＭ変
化を表わしている。

５及び６及びプログラムビット線トランジスタＱ２にプ
ログラム電圧を供給する必要がなく、例えば、待機状態
となり各回路から切離される。そして、プログラム肩ビ
ット線Ｙ２はフローティング状態になる。所定の番地に
応じｔ行及び列アドレスデコーダー４．５及び６は、読
出−ビットｍ　Ｙ　ｔセレクトトランジスタアドレス１
Ｍ！１０．　メモリトランジスタアドレス線１１に適当
な電圧を与える。

これらの電圧の例として、列アドレスセレクト信号＃１
２．及びセレクトトランジスタアドレス線ｌＯに電源電
圧１例えば５Ｖ、メモリトランジスタアドレス１ｗ１１
１ＣＯｖ倉印加する。このとき、メモリトランジスタＱ
、が消去されてその閾値ｖ７がメモリトランジスタアド
レス線１１の電圧より１％ｆｆれば、メモリトランジス
タＱｓはオフ状態とな９、読出ビット線Ｙ１に電流が生
じない。逆に、メモリトランジスタＱ、が書込まれてそ
の閾１′［ｖＴＭがメモリトランジスタアドレス線１１
の電圧より低ければメモリトランジスタＱ、は導通状態
となりセンス増幅器３から読出ビット線トランジスタＱ
　１　＋読出ビットｉＹｔ、読出セレクトトランジスタ
Ｑ３．メモリトランジスタＱ、　ｔ−通じてＶｓ線２０
に電流が流れる。この２つの電流値の変化を利用しセン
ス増幅器３は蓄積情報を識別し出力データ信号１３勿出
力する。

次に、書込時の動作について説明する。

制御信号により全ての回路がプログラム動作モードにな
り、高電圧発生回路２は、プログラム笥電圧にプログラ
ム電圧ＶＰＦ　ｋ印加する。また、列アドレスデコーダ
４は所定の番地に応じた列アドレス信号線にプログラム
電圧■ｐｐ　’ｔ”供給する。この結果、プログラムビ
ット線１２には高電圧、例えば、プログラム電圧ｖＰＰ
からプログラムビット線トランジスタＱ２もしくはトラ
ンスファートランジスタＱ７の閾値だけ減じた値が印加
される。

セレクトトランジスタ行アドレスデコーダ−５は所定の
番地に応じたセレクトトランジスタアドレス線ｌＯにプ
ログラム電圧ｖｖｐｋ供給する。この結果、プログラム
セレクトトランジスタＱ４のソース電極には、例えば、
プログラム電圧ＶＰＰからプログラムセレクトトランジ
スタＱ２もしくはセレクトトランジスタＱ４の閾値だけ
減じた値が印加される。メモリトランジスタ行アドレス
デコーダ−６はメモリトランジスタアドレスｍ１１＊所
定の低電圧、例えば、これを読出し時と同一の電圧に、
さらに、例えば、ＯＶＫ固定する。この結果、トンネル
絶縁膜中の電界により電子が浮遊ゲート電極からセレク
トトランジスタＱ４のソースＩ＆極に放出され書込が行
なわれる。

ところが、本実施例ではこの書込動作中にもセンス増幅
器３は読出ビット線トランジスタＱｘｆｉ出＃坩ビット
線Ｙ□、読出セレクトトランジスタＱｓｖ通じてメモリ
トランジスタＱ５へ接続されている。そして、書込中の
メモリトランジスタアドレス線１１の電圧よりメモリト
ランジスタＱ。

の閾（Ｉ　ＶＴＭが低くなれば、前記読出し時と同様電
流が流れる。このため、例えば、初期的にメモリトラン
ジスタＱｓが書込状態であればその書込状態への遷移が
書込動作中に識別できる。センス増幅器３はこの識別を
行ない高電圧発生回路制御信号４を発生させ高電圧発生
の終了を命じる。この動作により、プログラムビット線
Ｙ、は低電圧になり書込動作は終了する。

なお、他にセンス増幅器３からの出力信号を列アドレス
デコーダ４に入力し、列アドレスセレクト信号線１２１
１−低電圧にして書込動作を終了させる方式でも同様で
ある。さらに、本実施例では入力データ信号も、メモリ
トランジスタＱ６の初期状態も、ともに書込状態であっ
た場合が考えられる、このときは、プログラムをさらに
追加して行なう必要がないため、書込動作が始まると同
時にセンス増幅器３はメモリトランジスタＱｓの状態を
識別し書込動作の終了を命じる。

次に、消去動作について説明する。

全ての回路がプログラム動作モードとなり、グプログラ
ム用ビット線Ｙ２　ｔ”高電圧発生回路２かう切離すべ
くトランスファートランジスタＱ７′Ｉｔ非導通にさせ
る。同時に、プログラムビット線１７制御信号は高電圧
になりビット線放電トランジスタＱｓ　？導通させる。

この結果プログラム覆ビット線Ｙ２はビット線放電トラ
ンジスタＱ６を通じてＶｓ線２０に接続され、例えば、
ＯｖのＶｓ電圧になる。セレクトトランジスタ行アドレ
スデコーダ−５は所定の番地に応じたセレクトトランジ
スタアドレス線１０に高電圧、例えば、プログラム電圧
ｖＰＰを供給する。

この結果、プログラムセレクトトランジスタＱ４のソー
ス電極の電位はソース電圧Ｖｓに固定される。メモリト
ランジスタ行アドレスデコーダ−６は所定の番地に応じ
たメモリトランジスタアドレス線１１にプログラム電圧
ｖｐｐｋ供給する。この結果、トンネル絶縁膜中の電界
により電子がソース電極から浮遊ゲー）ｔｔ極に注入さ
れ消去が行なわれる。さらに、前記書込時と同様列アド
レスデコーダ４は所定の番地に応じた列アドレスセレク
ト信号線１２に高電圧、例えば、プログラム電圧■Ｐｒ
＋他の例では、例えば、５■の電＠電圧を供給する。こ
れによりメモリトランジスタＱ、のドレイン１ｉ極は読
出セレクトトランジスタＱａ、ａ出し胛ビット線Ｙ０．
読出ビット線トランジスタＱ１を通じてセンス増幅器３
に接続される。

この結果に消去中に同時にメモＩＪ　）ランジスタＱ、
のチャネル電流がセンス増幅器３からＶｓ　、％１２０
へ流れる。このチャネル電流はメモリトランジスタＱ、
の閾値ｖＴＭに応じて変化する。つまり、消去されれば
閾値■慴は増加しチャネル電流は減る。このチャネル電
流の変化をセンス増幅器３で識別し高電圧発生回路制御
信号１４を発生きせ高電圧発生の終了を命じる。この動
作により、メモリトランジスタＱ、のゲート電極は低電
圧になり消去動作は終了する。

書込時と同様に選択したメモリトランジスタＱ５が初期
的に消去状態で、かつ、入力データ信号７も消去状態で
あった場合が考えられる。この場合も、消去動作が始ま
ると同時に、センス増幅器３はメモリトランジスタＱｓ
の状態′に識別し消去動作が終了する。

このように、本実施例のｌ１Ｅ１の特徴としてメモリト
ランジスタＱｓの１値■丁ＭＫ化を識別しながらプログ
ラムを行なうことが掲げられる。この結果、メモリート
ランジスタＱｓのプログラムは第２図に示すように、常
にセンス増幅器３の識別閾値■ＴＭ１つまり、消去時は
閾値ＶＴＭＩＩ書込時は閾値■ＴＭ２　　になったと同
時に終了させることができる。このため、メモリトラン
ジスタＱ５のプログラム特性差に応じたプログラムが可
能で、過剰な電子注入及び放出及び書込不良が生じない
。このため、トンネル絶縁膜中を通過する余分な電子の
量を制限できトンネル絶縁膜の寿命を伸ばすこと、すな
わち、ＥＥＦＲＯＭの許容繰り返し回数の増加及び信頼
性の向上が図れる。

また、製造条件によるプログラム特性の補償ができるた
め半導体装置が高歩留りで製造できる。

また、入力データと選択したメモリトランジスタの情報
が一致した場合にはプログラムを実質的にスキップする
ことができる。このことはプログラム時間に余分な時間
がないことと相まって装置全体のプログラム時間を短縮
し高速のプログラムが実現できる。

第２の特徴として読出クビット線Ｙ１　とプログラムビ
ット線Ｙ２ヲ分離させ断、出し時にプログラムビット線
Ｙ２をフローティング状態にできることが掲げられる。

このため、続出し時にはプログラムセレクトトランジス
タＱ４のソース電極電位はフローティング状態となり、
読出し中のトンネル絶縁膜中電界金小さくすることがで
きる。この結果、読出し中の不所望な電子の放出及び注
入が抑制され、さらに、装置全体での保持特性も改善さ
れる。

第３の特徴としてプログラムセレクトトランジスタＱ４
のソース電極が他から分離され、何ら大きな電流経路ｔ
もｔないことが掲げられる。この結果、余分な回路を必
要とせず、少ない電荷の充１ｉｔｔでもソース電極電位
が上昇する。このことは両室圧発生回路２紫１例えば、
５Ｖ等のＶｃｃ’ｌＪｉ源からのチャージポンプ回路で
構成する場合、その供給′￥に流容量が小さくてよいこ
とを示している。

そのため高電圧発生回路の設計が容易になる。

早３図はこれら装置に適用したセンス増幅器３の１例の
回路図である。

この例ハ、センス増幅器２ＣＭＯ８）ランジスタで構成
しており、Ｐチャネルトランジスタを使ったカレントミ
ラー回路を利用しダミーメモリトランジスタＱ！！、　
Ｑ３４　と読出〆ビットｉＹｔ　との電流を比較し、こ
の値を識別し、高電圧発生回路制御信号１４？Ｉ−発生
させている。ここで、ダミーメモリトランジスタＱａｓ
　ｅ　Ｑ３４のゲート電圧は、他で発生した基準電圧Ｖ
ｒｅｆ　１．　Ｖｒｅｆ　２’を使用している。この電
圧は、書込及び消去時のメモリトランジスタＱｓ制御ゲ
ートを圧に一致することが望ましい。

なお、前記実施例では説明をトンネル絶縁膜と浮遊ゲー
ト電極を有するスタックドゲート型メモリトランジスタ
で説明を行なったがこれに限定されるものでない。

これは例えば同じ浮遊ゲー）’［極を有するものでも電
子注入部分がアバランシェ注入の構造となっているもの
でもよい。ただし、その場合は、プログラミングに前記
実施例に比べて多大なｔ流が必要のため高電圧発生回路
をチャージポンプ回路で構成することが難しくなる。

この場合は第１図の高定圧発生回路２を習電圧を外部電
源から加える回路構成にして＠換えることで実現が可能
になる。要するに、本発明におけるメモリトランジスタ
は、電荷を注入・放出する注入部分とチャネル部分が分
離され、かつチャネル部分を少なくとも神う、電荷蓄積
電極へ、注入部分から注入され７ｃ電荷が拡散する構造
であれば自由に選択できる。

〔発明の効果〕

以上説明したように本発明は、第１に、メモリトランジ
スタの書込、消去状態上読出ビット線電流として感知す
るセンス増幅器を設け、メモリトランジスタの閾値の変
化全職別しながらプログラム上行なうことができるよう
にしたので、トンネル絶縁膜の寿命、すなわちＥＥＰＲ
ＯＭの許各繰返し回数のｆｆ）加及び信頼性の向上を図
ることができ、また、製造条件によるプログラム特性の
補償ができるので半導体装置が高歩留りで製造できる効
果がある。

第２に、続出ビット線とプログラムビット線を分離し、
読出し時にプログラムビット線ｔ７０−ティング状態に
することができるので、読出し中のトンネル絶縁膜中宵
界を小はくでき、＠出し中の不所望な電子の放出及び注
入が抑制され保持特性が改善される効果がある。

第３にプログラムセレクトトランジスタのソース電極が
他から分離され、何ら大きな電流経路をもたないので、
少ない電荷の充電量でソース電極電位を上昇させること
ができるので、高圧発生回路の設計が容易となる効果が
ある。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体記憶装置の１実施例の
回路図、第２図は本発明の一実施例のプロゲラへ芦ヂ特
性を示す特性図、第３図は第１図のセンス増幅器の一例
の回路図、第４図は従来のＥＥＦＲＯＭの一例を示す回
路図、第５図は第４図のＥＥＦＲＯＭのプログラム≠プ
特性勿示す特性図である。１・・・・・・トンネル絶縁膜、２・・・・・・高電圧
発生回路、３・・・・・・センス増幅器、４・・・・・
・列アドレスデコーダ。５・・・・・・セレクトトランジスタメ行アドレスデコ
ーダ、６・・・・・・メモリトランジスタ１行アドレス
デコーダ、７．７’・・・・・・入力データ信号、８・
・・・・・行セレクトアドレス信号、９・・・・・・列
セレクトアドレス信号、１０・・・・・・セレクトトラ
ンジスタアドレス線、１１・・・・・・メモリトランジ
スタアドレス線、１２・・・・・・列アドレスセレクト
信号線、１３・・・・・・出力データ信号、１４・・・
・・・高電圧発生回路制御信号、１５・・・・・・外部
プログラム信号、１６．１７・・・・・・プログラムビ
ット線制御信号、１８・・・・・・電源電圧、１９・・
・・・・接地線、２０・・・・・・Ｖｓ線、Ａｌ・・・
・・・消去時のプログラム時間に対するＶＴＭ変化、Ａ
２・・・・・・書込時のプログラム時間に対するＶＴＭ
変化、Ｂｌ・・・・・・消去時のプログラム時間に対す
るＶＴＭ変化、Ｂ２・・・・・・書込時のプログラム時
間に対するＶ’ｒｕｔ’化ｈ　Ｑｌ・・・・・・続出ビ
ット線トランジスタｂ　Ｑ２・・・・・・プログラムビ
ット線トランジスタ、Ｑ３・・・・・・読出セレクトト
ランジスタｂ　Ｑ４・・・・・・プログラムセレクトト
ランジスタ、Ｑ、・・・・・・メモリトランジスタ、Ｑ
６・・・・・・ビット線放市トランジスタｍＱ？・・・
・・・トランスファゲートトランジスタ、Ｑｔｏ・・・
・・・重荷注入素子、Ｑｓｔ　、　Ｑ１１２　　・拳・
・・・基準電圧トランジスタｈ　Ｑ３３１Ｑ３４・・・
・・・ダミーメモリトランジスタ、Ｖｓ　・・・・・・
ソース電圧、ｖｒｅｆｌｍ　”ｒｅｆｔ・・・・・・基
準電圧、　Ｖ、Ｍ・・・・・・メモリトランジスタＱｓ
の閾値、Ｙ・・・・・・ビット線、Ｙｌ　・・・・・・
読出ビット線、Ｙ２・・・・・・プログラムビット線。

Claims

【特許請求の範囲】

（１）一導電型の半導体基板の所定の領域に設けられ、
ソース領域、ドレイン領域、浮遊ゲート及び制御ゲート
を有する不揮発性メモリトランジスタと、該メモリトラ
ンジスタのドレイン領域にソース領域が接続され同一拡
散層を形成するように直列接続された第１のＭＯＳ型の
セレクトトランジスタと、前記不揮発性のメモリトラン
ジスタのソース・ドレイン領域及びチャネル領域から電
気的に分離された前記半導体基板と反対導電型の不純物
拡散層で形成される電荷注入領域と、該不純物拡散層上
の一部に設けられたトンネル絶縁膜と、該トンネル絶縁
膜を少なくとも覆い、かつ前記メモリトランジスタの浮
遊ゲートに接続された電荷注入用のゲート電極からなる
電荷注入素子と、前記電荷注入領域の不純物拡散層とソ
ース領域が接続され同一拡散層を形成するように直列接
続された第２のＭＯＳ型のセレクトトランジスタとを有
し、前記不揮発性メモリトランジスタのドレイン領域が
前記第１のＭＯＳ型のセレクトトランジスタを通じて前
記第１のビット線に接続され、前記電荷注入領域の不純
物拡散層が前記第２のＭＯＳ型のセレクトトランジスタ
を通じて前記第２のビット線に接続され、前記第１及び
第２のビット線を選択する第１及び第２のＭＯＳ型の列
アドレスセレクトトランジスタと、前記第２のビット線
に接続され電荷の放電制御を行なうＭＯＳ型のビット線
放電トランジスタと、前記第１の列アドレスセレクトト
ランジスタのドレインに接続され、入力データ信号を入
力し、前記第１のビット線の電流を感知し出力データ信
号を出力し、又プログラム用高電圧を発生する高電圧発
生回路の制御信号を出力するセンス増幅器と、前記プロ
グラム用高電圧を前記第２のビット線に印加するＭＯＳ
型のトランスファゲートトランジスタと、前記プログラ
ム用高電圧を入力し、入力データ信号及び行セレクトア
ドレス信号を入力し、前記第１及び第２のセレクトトラ
ンジスタのゲートに接続されたセレクトトランジスタア
ドレス線の行アドレスを発生するセレクトトランジスタ
行アドレスデコーダと、前記メモリトランジスタのゲー
トに接続されたメモリトランジスタアドレス線の行アド
レスを発生するメモリトランジスタ行アドレスデコーダ
と、前記プログラム用高電圧を入力し、前記入力データ
信号及び列セレクトアドレス信号を入力し、前記第１及
び第２の列アドレスセレクトトランジスタのゲートに接
続された列アドレスセレクト信号線の列アドレスを発生
する列アドレスデコーダとを含むことを特徴とする不揮
発性半導体記憶装置。（２）一導電型の半導体基板の所
定の領域に設けられ、ソース領域、ドレイン領域、浮遊
ゲート及び制御ゲートを有する不揮発性メモリトランジ
スタと、該メモリトランジスタのドレイン領域にソース
領域が接続され同一拡散層を形成するように直列接続さ
れた第１のＭＯＳ型のセレクトトランジスタと、前記不
揮発性のメモリトランジスタのソース・ドレイン領域及
びチャネル領域から電気的に分離された前記半導体基板
と反対導電型の不純物拡散層で形成される電荷注入領域
と、該不純物拡散層上の一部に設けられたトンネル絶縁
膜と、該トンネル絶縁膜を少なくとも覆い、かつ前記メ
モリトランジスタの浮遊ゲートに接続されたゲート電極
からなる電荷注入素子と、前記電荷注入領域の不純物拡
散層とソース領域が接続され同一拡散層を形成するよう
に直列接続された第２のＭＯＳ型のセレクトトランジス
タとを有し、前記不揮発性メモリトランジスタのドレイ
ン領域が前記第１のＭＯＳ型のセレクトトランジスタを
通じて前記第１のビット線に接続され、前記電荷注入領
域の不純物拡散層が前記第２のＭＯＳ型のセレクトトラ
ンジスタを通じて前記第２のビット線に接続され、前記
第１及び第２のビット線を選択する第１及び第２のＭＯ
Ｓ型の列アドレスセレクトトランジスタと、前記第２の
ビット線に接続され電荷の放電制御を行なうＭＯＳ型の
ビット線放電トランジスタと、前記第１の列アドレスセ
レクトトランジスタのドレインに接続され、入力データ
信号を入力し、前記第１のビット線の電流を感知し、出
力データ信号を出力し、又プログラム用高電圧を発生す
る高電圧発生回路の制御信号を出力するセンス増幅器と
、前記プログラム用高電圧を前記第２のビット線に印加
するＭＯＳ型のトランスファゲートトランジスタと、前
記プログラム用高電圧を入力し、入力データ信号及び行
セレクトアドレス信号を入力し、前記第１及び第２のセ
レクトトランジスタのゲートに接続されたセレクトトラ
ンジスタアドレス線の行アドレスを発生するセレクトト
ランジスタ行アドレスデコーダと、前記メモリトランジ
スタのゲートに接続されたメモリトランジスタアドレス
線の行アドレスを発生するメモリトランジスタ行アドレ
スデコーダと、前記プログラム用高電圧を入力し、前記
入力データ信号及び列セレクトアドレス信号を入力し、
前記第１及び第２の列アドレスセレクトトランジスタの
ゲートに接続された列アドレスセレクト信号線の列アド
レスを発生する列アドレスデコーダとを含んで構成され
る不揮発性半導体記憶装置の前記第１のビット線を前記
センス増幅器に接続し、前記第２のビット線を前記プロ
グラム電圧発生回路に接続し、プログラム動作中に同時
に前記チャネル領域を流れるチャネル電流を前記センス
増幅器で感知し、前記チャネル電流が所定の電流になっ
たと同時にプログラム電圧発性を遮断し、プログラム時
間を制御することを特徴とする不揮発性半導体記憶装置
の駆動方法。