KR102698875B1 - 인쇄회로기판 - Google Patents
인쇄회로기판 Download PDFInfo
- Publication number
- KR102698875B1 KR102698875B1 KR1020180161314A KR20180161314A KR102698875B1 KR 102698875 B1 KR102698875 B1 KR 102698875B1 KR 1020180161314 A KR1020180161314 A KR 1020180161314A KR 20180161314 A KR20180161314 A KR 20180161314A KR 102698875 B1 KR102698875 B1 KR 102698875B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit pattern
- surface roughness
- circuit board
- roughness
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003746 surface roughness Effects 0.000 claims abstract description 133
- 238000007747 plating Methods 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 93
- 239000000853 adhesive Substances 0.000 description 27
- 230000001070 adhesive effect Effects 0.000 description 27
- 239000000758 substrate Substances 0.000 description 19
- 239000010949 copper Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 239000010931 gold Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 239000004020 conductor Substances 0.000 description 14
- 230000002500 effect on skin Effects 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 12
- 229910052737 gold Inorganic materials 0.000 description 11
- 230000008054 signal transmission Effects 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000005476 soldering Methods 0.000 description 5
- 229920000089 Cyclic olefin copolymer Polymers 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- JNDMLEXHDPKVFC-UHFFFAOYSA-N aluminum;oxygen(2-);yttrium(3+) Chemical compound [O-2].[O-2].[O-2].[Al+3].[Y+3] JNDMLEXHDPKVFC-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910019901 yttrium aluminum garnet Inorganic materials 0.000 description 3
- 239000004713 Cyclic olefin copolymer Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000012993 chemical processing Methods 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 150000002576 ketones Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- FZHAPNGMFPVSLP-UHFFFAOYSA-N silanamine Chemical compound [SiH3]N FZHAPNGMFPVSLP-UHFFFAOYSA-N 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000006058 strengthened glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0242—Structural details of individual signal conductors, e.g. related to the skin effect
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Laminated Bodies (AREA)
Abstract
실시예에 따른 인쇄회로기판은, 절연층; 및 상기 절연층 상에 배치되는 회로패턴을 포함하고, 상기 회로패턴은 상부면, 하부면, 제 1 측면 및 제 2 측면을 포함하고, 상기 회로패턴의 상부면, 하부면, 제 1 측면 및 제 2 측면 중 적어도 3개의 면의 표면 조도(Ra)는 0.1㎛ 내지 0.31㎛이다.
Description
실시예는 인쇄회로기판에 관한 것으로서, 특히, 인쇄회로기판의 회로 패턴의 표면 조도를 감소시켜 신호의 손실을 최소화할 수 있는 인쇄회로기판에 대한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.
이때, 상기 사용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링 용도, 와이어 본딩 용도 및 커넥터 용도 등이 있다.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다.
이러한 인쇄회로기판의 회로 패턴은 고주파 신호의 품질을 저하시키지 않고 전송 가능하게 하기 위해, 전송 손실의 저감이 요망된다.
인쇄회로기판의 회로 패턴의 전송 손실은, 구리박에 기인하는 도체 손실과, 절연 수지 기재에 기인하는 유전체 손실로 주로 이루어진다.
도체 손실은, 고주파로 될수록 현저하게 나타나는 구리박의 표피 효과에 의해 더욱 커질 수 있다.
따라서, 표피 효과에 따른 도체 손실을 저감할 수 있는 새로운 구조의 인쇄회로기판이 요구된다.
실시예는 신호 손실을 최소화할 수 있는 인쇄회로기판을 제공하고자 한다.
실시예에 따른 인쇄회로기판은, 절연층; 및 상기 절연층 상에 배치되는 회로패턴을 포함하고, 상기 회로패턴은 상부면, 하부면, 제 1 측면 및 제 2 측면을 포함하고, 상기 회로패턴의 상부면, 하부면, 제 1 측면 및 제 2 측면 중 적어도 3개의 면의 표면 조도(Ra)는 0.1㎛ 내지 0.31㎛이다.
실시예에 따른 인쇄회로기판은 회로패턴을 통해 고주파 신호를 신호 손실을 최소화시키면서 전달할 수 있다.
표피 효과에 의해 고주파 신호는 회로 패턴의 표면 조도에 의해 영향을 받게될 수 있다. 즉, 표피를 따라 전달되는 고주파 신호는 표면 조도가 커질수록 표면 조도가 저항으로 작용하여 고주파 신호의 손실을 야기할 수 있다.
이에 따라, 실시예에 따른 인쇄회로기판은 회로 패턴의 적어도 3면 이상의 표면 조도를 제어함으로써, 고주파 신호 전달시 표피 효과에 따른 신호 손실을 최소화할 수 있다.
또한, 실시예에 따른 인쇄회로기판의 회로 패턴은 신호가 이동하는 크기 즉, 회로 패턴의 단면들 중 길이가 큰 부분의 표면 조도를 길이가 작은 부분의 표면 조도보다 더 작게 함으로써, 신호 전달 특성을 최대화할 수 있다.
도 1은 실시예에 따른 인쇄회로기판의 단면도를 도시한 도면이다.
도 2 및 도 3은 도 1의 회로패턴을 구체적으로 나타낸 도면이다.
도 4(a), 4(b), 4(c)는 주파수가 커짐에 따른 신호 이동을 도시한 도면이다.
도 5는 실시예에 따른 인쇄회로기판이 적용되는 일례를 설명하기 위한 도면이다.
도 2 및 도 3은 도 1의 회로패턴을 구체적으로 나타낸 도면이다.
도 4(a), 4(b), 4(c)는 주파수가 커짐에 따른 신호 이동을 도시한 도면이다.
도 5는 실시예에 따른 인쇄회로기판이 적용되는 일례를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여, 실시예에 따른 인쇄회로기판을 설명한다.
도 1을 참조하면, 실시예에 따른 인쇄회로기판은 절연기판(110), 제 1 패드(120), 제 1 상부 금속층(130), 제 2 패드(140), 제 2 상부 금속층(150), 제 1 보호층(160), 제 2 보호층(170), 접착부재(175), 솔더 페이스트(180), 전자 부품(190), 와이어(195)를 포함한다.
도 1을 참조하면, 절연기판(110)은 평판 구조를 가질 수 있다. 상기 절연기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연기판(110)은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연기판(110)은 복수의 절연층(111)을 포함한다. 도 2에 도시된 바와 같이, 상기 복수의 절연층(111)은 최상부에서부터 제 1 절연층, 제 2 절연층, 제 3 절연층, 제 4 절연층, 제 5 절연층 및 제 6 절연층을 포함할 수 있다. 그리고, 상기 제 1 내지 6 절연층의 표면 각각에는 회로 패턴(112)이 배치될 수 있다.
상기 복수의 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴(112)을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
상기 복수의 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(111)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(111)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(111)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(111)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(111)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(111)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(111)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기 절연층(111)의 표면에는 각각 회로패턴(112)이 배치된다. 상기 회로패턴(112)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로패턴(112)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 상기 회로패턴(112)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로패턴(112)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로패턴(112)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 상기 회로패턴(112)의 표면 거칠기 즉, 상기 회로패턴(112)의 조도는 일정한 값을 가질 수 있다. 상기 회로패턴(112)의 조도에 대해서는 이하에서 상세하게 설명한다.
상기 절연층(111)에는 적어도 하나의 비아(113)가 형성된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층(111) 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(113)는 서로 다른 절연층의 표면에 배치되어 있는 회로패턴을 상호 전기적으로 연결한다.
상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(111)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005㎜까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(113)를 형성한다. 상기 비아(113)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 복수의 절연층(111) 중 최상부에 배치된 절연층 위에는 제 1 패드(120)가 배치되고, 상기 복수의 절연층(111) 중 최하부에 배치된 절연층 아래에는 제 2 패드(140)가 배치된다.
다시 말해서, 상기 복수의 절연층(111) 중 전자부품(190)이 형성될 최상부의 절연층(111) 위에는 제 1 패드(120)가 배치된다. 상기 제 1 패드(120)는 상기 최상부의 절연층 위에 복수 개 형성될 수 있다. 그리고, 상기 제 1 패드(120) 중 일부는 신호 전달을 위한 패턴 역할을 하며, 다른 일부는 상기 전자부품(190)과 와이어(195)를 통해 전기적으로 연결되는 이너 리드 역할을 할 수 있다. 다시 말해서, 상기 제 1 패드(120)는 와이어 본딩 용도를 위한 와이어 본딩 패드를 포함한다.
그리고, 상기 복수의 절연층(111) 중 외부 기판(도시하지 않음)이 부착될 최하부의 절연층 아래에는 제 2 패드(140)가 배치된다. 상기 제 2 패드(140)도 상기 제 1 패드(120)와 마찬가지로, 일부는 신호 전달을 위한 패턴 역학을 하며, 나머지 일부는 상기 외부 기판의 부착을 위해 접착부재(175)가 배치되는 아우터 리드 역할을 할 수 있다. 다시 말해서, 상기 제 2 패드(140)는 솔더링 용도를 위한 솔더링 패드를 포함한다.
그리고, 상기 제 1 패드(120) 위에는 상기 제 1 상부 금속층(130)이 배치되고, 상기 제 2 패드(140) 아래에는 제 2 상부 금속층(150)이 배치된다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 서로 동일한 물질로 형성되며, 각각 상기 제 1 패드(120) 및 상기 제 2 패드(140)를 보호하면서, 상기 와이어 본딩 또는 상기 솔더링 특성을 증가시킨다.
이를 위해, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 금(Au)을 포함하는 금속으로 형성된다. 바람직하게, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)이 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다.
상기 복수의 절연층 중 상기 최상부에 배치된 절연층 위에는 솔더페이스트(180)가 배치된다. 상기 솔더 페이스트는 상기 절연기판(110)에 부착되는 전자부품(190)을 고정시키는 접착제이다.
이에 따라, 상기 솔더페이스트(180)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있으며, 이와 다르게 비전도성 접착제일 수 있다.
즉, 상기 인쇄회로기판(100)은 와이어 본딩 방식으로 상기 전자부품(190)이 부착되는 기판일 수 있으며, 이에 따라 상기 접착제 상에는 상기 전자부품(190)의 단자(도시하지 않음)가 배치되지 않는다.
또한, 상기 접착제는 상기 전자부품(190)과 전기적으로 연결되지 않는다. 따라서, 상기 접착제는 비전도성 접착제를 사용할 수 있으며, 이와 다르게 전도성 접착제를 사용할 수도 있다.
상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다.
또한, 비전도성 접착제는 폴리머 접착제일 수 있으며, 바람직하게, 열경화성수지, 열가소성수지, 충전제, 경화제, 및 경화촉진제를 포함하는 비전도 폴리머 접착제일 수 있다.
또한, 상기 최상부의 절연층 위에는 상기 제 1 상부 금속층(130)의 표면을 적어도 일부 노출하는 제 1 보호층(160)이 배치된다. 상기 제 1 보호층(160)은 상기 최상부의 절연층의 표면을 보호하기 위해 배치되며, 예를 들어 솔더레지스트일 수 있다.
그리고, 상기 제 1 상부 금속층(130)에는 와이어(195)가 본딩되며, 그에 따라 상기 제 1 패드(120)와 상기 전자부품(190)은 전기적으로 연결될 수 있다.
여기에서, 상기 전자부품(190)은 소자나 칩을 모두 포함할 수 있다. 상기 소자는 능동 소자와 수동 소자로 구분될 수 있으며, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다.
그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.
결론적으로, 상기 전자부품(190)은 반도체 칩, 발광 다이오드 칩 및 기타 구동 칩을 모두 포함할 수 있다.
그리고, 상기 최상부의 절연층 위에는 수지 몰딩부(165)가 형성되며, 그에 따라 상기 전자부품(190), 상기 와이어(195) 및 상기 와이어 본딩이 이루어진 제 1 상부 금속층(130)은 상기 수지 몰딩부(165)에 의해 보호될 수 있다.
한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 제 2 보호층(170)이 배치된다. 상기 제 2 보호층(170)은 접착부재(175)가 배치될 상기 제 2 상부 금속층(150)의 표면을 노출하는 개구부를 갖는다. 상기 제 2 보호층(170)을 솔더레지스트로 형성될 수 있다.
상기 제 2 보호층(170)의 개구부를 통해 노출된 상기 제 2 상부 금속층(150) 아래에는 접착부재(175)가 배치된다. 상기 접착부재(175)는 솔더링을 위한 부재이다.
상기 접착부재(175)는 상기 인쇄회로기판(100)과 외부 기판 사이에 접착력을 제공한다. 상기 접착부재(175)는 솔더볼로 형성될 수 있으며, 이와 다르게 접착 페이스트나 구리 코어 솔더 볼을 이용하여 형성될 수도 있다.
또한, 상기 접착 페이스트는 전기 도통을 위한 전도성 물질로 이루어질 수 있는데, 이때 상기 전도성 물질로 상기 접착 페이스트가 이루어지는 경우, 바람직하게는 구리, 은, 금, 알루미늄, 탄소나노튜브 및 이들의 조합으로 이루어진 군에서 선택된 전도성 물질로 이루어질 수 있다.
도 2는 도 1에 도시된 회로패턴(112)을 구체적으로 나타낸 도면이다.
도 2를 참조하면, 상기 회로패턴(112)은 상기 절연층(111) 위에 배치되는 도금 시드층(112a)과, 상기 도금 시드층(112a) 위에 배치되는 패턴(112b)을 포함한다.
상기 도금 시드층(112a)은 상기 절연층(111) 상에 배치된다. 바람직하게, 상기 도금 시드층(112a)의 하면은 상기 절연층(111)의 상면과 직접 접촉한다. 상기 도금 시드층(112a)은 상면 및 하면이 동일한 폭을 가지거나 또는 다른 폭을 가질 수 있다.
그리고, 상기 도금 시드층(112a)의 수평 단면은 원 형상, 사각 형상, 삼각 형상, 타원 형상, 부채꼴 형상, 별 형상 등 다양한 형상 중 어느 하나의 형상을 가질 수 있다.
상기 도금 시드층(112a)은 상기 패턴(112b)의 전해 도금을 위한 시드층일 수 있다.
상기 도금 시드층(112a)은 약 1.5㎛ 두께 이하로 형성될 수 있다.
상기 도금 시드층(112a) 위에는 회로 패턴부가 배치된다. 상기 회로 패턴부는 패턴(112b)을 포함한다. 상기 패턴(112b)은 구리(Cu)로 형성되거나, 상기 구리(Cu)를 포함하면서 전도성을 가지는 금속 물질을 더 포함할 수 있다.
상기 회로 패턴부는 패턴(112b)는 약 8㎛ 내지 약 10㎛의 두께로 형성될 수 있다.
상기 도금 시드층(112a) 및 상기 패턴(112b)을 포함하는 회로 패턴부(112)는 상부면(ts), 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)들을 포함할 수 있다.
자세하게, 상기 상부면(ts)은 상기 절연층(111)과 접촉하는 상기 도금 시드층(112a)의 접촉면으로 정의될 수 있고, 상기 하부면(bs)은 상기 도금 시드층(112a)의 접촉면과 반대되는 상기 패턴(112b)의 상면일 수 있다.
또한, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)은 상기 상부면(ts)과 상기 하부면(bs)을 연결하는 연결면일 수 있다. 상기 제 1 측면(ls1) 및 제 2 측면(ls2)은 상기 도금 시드층(112a) 및 상기 패턴(112b)의 측면들을 모두 포함할 수 있다.
한편, 도면에서는 상기 상부면(ts)이 평면인 것으로 도시하였으나, 실시에는 이에 제한되지 않고, 상기 상부면은 볼록면 또는 오목면 등의 곡면을 포함할 수 있다.
상기 상부면(ts), 상기 제 1 측면(ls1) 및 상기 제 2 측면(ls2)은 표면을 가질 수 있다. 또한, 상기 상부면(ts), 상기 제 1 측면(ls1) 및 제 2 측면(ls2)은 표면에 형성되는 표면 조도를 가질 수 있다. 즉, 상기 회로패턴(112)은 전체 면들 중 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도를 감소시킬 수 있다.
자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.31㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.17㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.05㎛ 내지 0.13㎛일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.1㎛ 내지 0.13㎛일 수 있다.
상기 상부면(ts)의 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 상기 회로패턴(112)의 표면이 가지는 표면 조도에 의해 회로패턴을 통해 전달되는 신호 및 전류의 손실이 증가될 수 있다. 자세하게, 고주파 신호는 표피 효과에 의해 회로 패턴의 표면을 따라 신호 및 전류가 이동하게 되고, 이때, 표면에서의 표면 조도가 저항으로 작용할 수 있다. 따라서, 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 높은 표면 조도에 의해 회로 패턴의 상부면을 따라 이동하는 신호 및 전류의 손실이 증가될 수 있다.
또는, 상기 상부면(ts)의 표면 조도는 다른 단위로 표현될 수 있다.
자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.42㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.21㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.05㎛ 내지 0.18㎛일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.1㎛ 내지 0.18㎛일 수 있다.
또한, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.31㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.17㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.05㎛ 내지 0.13㎛일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.1㎛ 내지 0.13㎛일 수 있다.
상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 상기 회로패턴(112)의 표면이 가지는 표면 조도에 의해 회로패턴을 통해 전달되는 신호 및 전류의 손실이 증가될 수 있다. 자세하게, 고주파 신호는 표피 효과에 의해 회로 패턴의 표면을 따라 신호 및 전류가 이동하게 되고, 이때, 표면에서의 표면 조도가 저항으로 작용할 수 있다. 따라서, 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 높은 표면 조도에 의해 회로 패턴의 측면들을 따라 이동하는 신호 및 전류의 손실이 증가될 수 있다.
또는, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 다른 단위로 표현될 수 있다.
자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.42㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.21㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.05㎛ 내지 0.18㎛일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.1㎛ 내지 0.18㎛일 수 있다.
상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도 값은 서로 동일할 수 있다. 또는, 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도 값은 서로 상이할 수 있다.
자세하게, 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 크기에 따라 달라질 수 있다. 자세하게, 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts)과 상기 측면(ls)의 길이에 따라 달라질 수 있다.
여기서, 상기 상부면, 하부면, 및 측면의 길이는 상기 회로 패턴의 폭 방향 단면에서의 길이를 의미하는 것으로서, 상부면 및 하부면의 길이는 각각 상부면 및 하부면의 폭에 대응하고, 측면의 길이는 측면의 높이에 대응될 수 있다.
여기서, 상기 상부면(ts)과 상기 측면(ls)의 길이는 상기 상부면(ts)과 상기 측면(ls)을 따라 이동되는 신호 및 전류의 이동 영역으로 정의될 수 있다.
예를 들어, 상기 상부면(ts)의 길이가 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이보다 큰 경우 상기 상부면(ts)의 표면 조도는 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도보다 작을 수 있다.
또는, 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이가 상기 상부면(ts)의 길이보다 큰 경우 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts)의 표면 조도보다 작을 수 있다.
즉, 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2) 중 길이가 큰 부분에서 전류 즉, 신호가 이동하는 영역이 더 크게 되므로, 회로패턴의 신호 손실을 최소화하기 위해, 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2) 중 길이가 큰 부분의 표면 조도를 길이가 작은 부분의 표면 조도보다 작게 할 수 있다.
한편, 도 3을 참조하면, 상기 회로패턴(112)은 상기 회로패턴(112)의 전체 면들 중 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)들의 표면 조도를 감소시킬 수 있다. 즉, 상기 회로패턴(112)의 전(全)면의 표면 조도를 감소시킬 수 있다.
자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.31㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.17㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.05㎛ 내지 0.13㎛일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Ra)는 약 0.1㎛ 내지 0.13㎛일 수 있다.
상기 상부면(ts)의 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 상기 회로패턴(112)의 표면이 가지는 표면 조도에 의해 회로패턴을 통해 전달되는 신호 및 전류의 손실이 증가될 수 있다. 자세하게, 고주파 신호는 표피 효과에 의해 회로 패턴의 표면을 따라 신호 및 전류가 이동하게 되고, 이때, 표면에서의 표면 조도가 저항으로 작용할 수 있다. 따라서, 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 높은 표면 조도에 의해 회로 패턴의 상부면을 따라 이동하는 신호 및 전류의 손실이 증가될 수 있다.
또는, 상기 상부면(ts)의 표면 조도는 다른 단위로 표현될 수 있다.
자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.42㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.21㎛ 이하일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.05㎛ 내지 0.18㎛일 수 있다. 자세하게, 상기 상부면(ts)의 표면 조도(Rq)는 약 0.1㎛ 내지 0.18㎛일 수 있다.
또한, 상기 하부면(bs)의 표면 조도(Ra)는 약 0.31㎛ 이하일 수 있다. 자세하게, 상기 하부면(bs)의의 표면 조도(Ra)는 약 0.17㎛ 이하일 수 있다. 자세하게, 상기 하부면(bs)의 표면 조도(Ra)는 약 0.05㎛ 내지 0.13㎛일 수 있다. 자세하게, 상기 하부면(bs)의 표면 조도(Ra)는 약 0.1㎛ 내지 0.13㎛일 수 있다.
상기 하부면(bs)의의 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 상기 회로패턴(112)의 표면이 가지는 표면 조도에 의해 회로패턴을 통해 전달되는 신호 및 전류의 손실이 증가될 수 있다. 자세하게, 고주파 신호는 표피 효과에 의해 회로 패턴의 표면을 따라 신호 및 전류가 이동하게 되고, 이때, 표면에서의 표면 조도가 저항으로 작용할 수 있다. 따라서, 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 높은 표면 조도에 의해 회로 패턴의 하부면을 따라 이동하는 신호 및 전류의 손실이 증가될 수 있다.
또는, 상기 하부면(bs)의 표면 조도는 다른 단위로 표현될 수 있다.
자세하게, 상기 하부면(bs)의 표면 조도(Rq)는 약 0.42㎛ 이하일 수 있다. 자세하게, 상기 하부면(bs)의 표면 조도(Rq)는 약 0.21㎛ 이하일 수 있다. 자세하게, 상기 하부면(bs)의 표면 조도(Rq)는 약 0.05㎛ 내지 0.18㎛일 수 있다. 자세하게, 상기 하부면(bs)의 표면 조도(Rq)는 약 0.1㎛ 내지 0.18㎛일 수 있다.
또한, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.31㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.17㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.05㎛ 내지 0.13㎛일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)는 약 0.1㎛ 내지 0.13㎛일 수 있다.
상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 상기 회로패턴(112)의 표면이 가지는 표면 조도에 의해 회로패턴을 통해 전달되는 신호 및 전류의 손실이 증가될 수 있다. 자세하게, 고주파 신호는 표피 효과에 의해 회로 패턴의 표면을 따라 신호 및 전류가 이동하게 되고, 이때, 표면에서의 표면 조도가 저항으로 작용할 수 있다. 따라서, 표면 조도(Ra)가 0.31㎛을 초과하는 경우, 높은 표면 조도에 의해 회로 패턴의 측면들을 따라 이동하는 신호 및 전류의 손실이 증가될 수 있다.
또는, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 다른 단위로 표현될 수 있다.
자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.42㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.21㎛ 이하일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.05㎛ 내지 0.18㎛일 수 있다. 자세하게, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도(Rq)는 약 0.1㎛ 내지 0.18㎛일 수 있다.
상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도 값은 서로 동일할 수 있다. 또는, 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도 값은 서로 상이할 수 있다.
자세하게, 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 크기에 따라 달라질 수 있다. 자세하게, 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이에 따라 달라질 수 있다.
여기서, 상기 상부면, 하부면, 및 측면의 길이는 상기 회로 패턴의 폭 방향 단면에서의 길이를 의미하는 것으로서, 상부면 및 하부면의 길이는 각각 상부면 및 하부면의 폭에 대응하고, 측면의 길이는 측면의 높이에 대응될 수 있다.
예를 들어, 상기 상부면(ts)의 길이가 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이보다 큰 경우 상기 상부면(ts)의 표면 조도는 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도보다 작을 수 있다.
또는, 상기 하부면(bs)의 길이가 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이보다 큰 경우 상기 하부면(bs)의 표면 조도는 상기 상부면(ts), 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도보다 작을 수 있다.
또는, 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 길이가 상기 상부면(ts) 및 상기 하부면(bs)의 길이보다 큰 경우 상기 제 1 측면(ls1) 및 제 2 측면(ls2)의 표면 조도는 상기 상부면(ts) 및 상기 하부면(bs)의 표면 조도보다 작을 수 있다.
즉, 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2)) 중 길이가 큰 부분에서 전류 즉, 신호가 이동하는 영역이 더 크게 되므로, 회로패턴의 신호 손실을 최소화하기 위해, 상기 상부면(ts), 상기 하부면(bs), 제 1 측면(ls1) 및 제 2 측면(ls2) 중 길이가 큰 부분의 표면 조도를 길이가 작은 부분의 표면 조도보다 작게 할 수 있다.
도 4a 도 4b 및 도 4c는 주파수 크기에 따른 신호 이동 크기를 나타낸 도면이다.
도 4a 도 4b 및 도 4c를 참조하면, 저주파 신호에서 고주파 신호로 변화됨에 따라 신호가 이동하는 크기가 달라지는 것을 알 수 있다.
자세하게, 도 4(a)는 1㎑의 주파수에서의 신호 전달을 도시한 도면이고, 도 4(b)는 100㎑의 주파수에서의 신호 전달을 도시한 도면이고, 도 4(c)는 1㎓ 이상의 주파수에서의 신호 전달을 도시한 도면으로서, 주파수 크기에 따른 신호 전달 영역(S)의 크기를 비교하기 위한 도면이다.
도 4(a), 도 4(b) 및 도 4(c)를 참조하면, 저주파 신호에서 고주파 신호로 변화됨에 따라, 신호가 이동할 수 있는 면적이 작아지는 것을 알 수 있다. 이는 고주파 신호일수록 도체 표면으로 전기적 신호가 흐르는 표피 효과(skim effect)에 따른 것이다.
주파수에 따른 표피 두께(d)를 나타내는 표피 효과(skim effect)의 수식은 하기와 같이 정의될 수 있다.
[수식]
(d는 표피 두께, f는 주파수, μ는 도체의 투자율, σ는 도체의 전도도를 의미한다)
즉, 주파수(f)가 고주파 신호로 변화됨에 따라, 표피 두께(d)는 감소되는 것을 알 수 있다. 즉, 고주파 신호에서는 상기 식과 같이 표피 두께가 매우 얇은 영역에서 신호가 전송되므로, 회로 패턴의 표면 조도는 신호 전송에 매우 중요한 영향을 가질 수 있다. 즉, 회로패턴의 표면조도가 커질수록 표면 저항으로 인해 신호의 전송 손실이 증가되어 전기적 효율이 저하될 수 있다.
따라서, 실시예에 따른 인쇄회로기판은 신호가 이동하는 회로패턴의 표면 조도를 최소화함으로써, 고주파 신호에서 발생하는 표피효과에 따른 신호 손실을 감소시킬 수 있다.
이하, 실시예들 및 비교예들에 따른 표피 두께 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.
실시예
절연층 상에 구리 씨드층을 형성한 후, 구리 씨드층 상에 구리 물질을 도금하여 회로 패턴을 형성하였다.
이어서, 1㎓의 주파수에서의 신호 전달시 회로 패턴의 표면 조도를 변화시키면서 회로 패턴의 임피던스 값을 측정하였다.
이때, 회로 패턴의 표면 조도는 0.1㎛ 내지 0.31㎛의 범위로 변화시키면서, 각각의 범위에서의 임피던스 값을 측정하였다.
비교예
회로 패턴의 표면 조도는 0.31㎛ 초과 내지 0.68㎛의 범위로 변화시키면서 임피던스 값을 측정하였다는 점을 제외하고는 실시예와 동일하게 회로패턴을 형성 후 각각의 범위에서의 임피던스 값을 측정하였다.
| 표면조도1(Ra) | 표면조도2(Rq) | 임피던스(Ω) | |
| 실시예1 | 0.31 | 0.42 | 35.3 |
| 실시예2 | 0.17 | 0.21 | 33.8 |
| 실시예3 | 0.13 | 0.16 | 33.4 |
| 실시예4 | 0.10 | 0.12 | 32.6 |
| 비교예1 | 0.68 | 0.86 | 37.4 |
| 비교예2 | 0.82 | 1.07 | 38.5 |
표 1을 참조하면, 실시예1 내지 실시예4에 따른 회로패턴은 비교예에 비해 낮은 표면 조도 값을 가지는 것을 알 수 있다.
즉, 실시예1 내지 실시예4의 회로 패턴의 표면 거칠기 값은 비교예의 회로 패턴의 표면 거칠기에 비해 그 정도가 낮은 것을 알 수 있다.
또한, 실시예1 내지 실시예4의 회로 패턴과 비교예의 회로 패턴의 임피던스 값을 비교하면, 표면 조도 값이 작은 실시예1 내지 실시예4의 회로 패턴의 임피던스가 비교예의 회로 패턴의 임피던스보다 작은 것을 알 수 있다.
즉, 실시예1 내지 실시예4의 회로 패턴은 표면에서 신호의 전송을 방해하는 표면 거칠기를 완화하여, 신호가 이동할 때 발생되는 저항을 최소하할 수 있는 것을 알 수 있다.
따라서, 실시예1 내지 실시예4의 회로 패턴은 표면 조도 값을 제어하여, 이에 따른 저항에 따른 신호 손실을 최소화하여 신호 특성을 향상시킬 수 있다.
실시예에 따른 인쇄회로기판은 고주파 신호를 회로패턴을 통해 신호 손실을 최소화시키면서 전달할 수 있다.
표피 효과에 의해 고주파 신호는 회로 패턴의 표면 조도에 의해 영향을 받게될 수 있다. 즉, 표피를 따라 전달되는 고주파 신호는 표면 조도가 커질수록 표면 조도가 저항으로 작용하여 고주파 신호의 손실을 야기할 수 있다.
이에 따라, 실시예에 따른 인쇄회로기판은 회로 패턴의 적어도 3면 이상의 표면 조도를 제어함으로써, 고주파 신호 전달시 표피 효과에 따른 신호 손실을 최소화할 수 있다.
또한, 실시예에 따른 인쇄회로기판의 회로 패턴은 신호가 이동하는 크기 즉, 회로 패턴의 면들 중 길이가 큰 부분의 표면 조도를 길이가 작은 부분의 표면 조도보다 더 작게 함으로써, 신호 전달 특성을 최대화할 수 있다.
도 5는 실시예에 따른 인쇄회로기판이 적용되는 이동 단말기를 도시한 도면이다.
도 5에 도시된 바와 같이, 실시예의 이동 단말기(700)는 후면에 제공된 카메라 모듈(720), 플래쉬 모듈(730), 자동 초점 장치(710)를 포함할 수 있다.
상기 플래쉬 모듈(730)은 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(730)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다.
상기 카메라 모듈(720)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(720)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
상기 자동 초점 장치(710)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(710)는 상기 카메라 모듈(720)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(710)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (9)
- 절연층; 및
상기 절연층 상에 배치되는 회로패턴을 포함하고,
상기 회로패턴은 상면, 하면, 제 1 측면 및 제 2 측면을 포함하고,
상기 회로패턴의 상면, 하면, 제1 측면 및 제2 측면 중 상기 하면을 포함하는 적어도 3개의 면의 표면 조도(Ra)는 0.1㎛ 내지 0.31㎛이고,
상기 회로패턴은,
상기 절연층 상에 배치된 도금 시드층; 및
상기 도금시드층 상에 배치된 패턴층을 포함하고,
상기 회로 패턴의 상면은 상기 패턴층의 상면이고,
상기 회로 패턴의 하면은 상기 도금 시드층의 하면인 인쇄회로기판. - 제 1항에 있어서,
상기 회로패턴의 상면, 제 1 측면 및 제 2 측면의 표면 조도(Ra)는 0.1㎛ 내지 0.13㎛인 인쇄회로기판. - 제 1항에 있어서,
상기 회로패턴의 상면, 하면, 제 1 측면 및 제 2 측면의 표면 조도(Ra)는 0.1㎛ 내지 0.17㎛인 인쇄회로기판. - 제 2항에 있어서,
상기 회로패턴의 폭 방향 단면에서의 상면, 제 1 측면, 및 제 2 측면은 서로 다른 길이를 가지고,
상기 회로패턴의 상면, 제 1 측면, 및 제 2 측면의 표면 조도는 각각의 길이에 따라 서로 다른 값을 가진, 인쇄회로기판. - 제 4항에 있어서,
상기 회로패턴의 상면의 길이는 상기 제 1 측면 및 제 2 측면의 길이보다 크고,
상기 회로패턴의 상면의 표면 조도는 상기 제 1 측면 및 제 2 측면의 표면 조도보다 작은 인쇄회로기판. - 제 3항에 있어서,
상기 회로패턴의 폭 방향 단면에서의 상면, 하면, 제 1 측면, 및 제 2 측면은 서로 다른 길이를 가지고,
상기 회로패턴의 상면, 하면, 제 1 측면, 및 제 2 측면의 표면 조도는 각각의 길이에 따라 서로 다른 값을 가진 인쇄회로기판. - 제 6항에 있어서,
상기 회로패턴의 상면 및 하면의 길이는 상기 제 1 측면 및 제 2 측면의 길이보다 크고,
상기 회로패턴의 상면 및 하면의 표면 조도는 상기 제 1 측면 및 제 2 측면의 표면 조도보다 작은 인쇄회로기판. - 삭제
- 제 1항에 있어서,
상기 회로 패턴의 임피던스는 35.3Ω 이하인 인쇄회로기판.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180161314A KR102698875B1 (ko) | 2018-12-13 | 2018-12-13 | 인쇄회로기판 |
| CN201980083094.4A CN113243145B (zh) | 2018-12-13 | 2019-12-12 | 印刷电路板 |
| EP19894509.9A EP3897078A4 (en) | 2018-12-13 | 2019-12-12 | PCB |
| US17/413,427 US11528801B2 (en) | 2018-12-13 | 2019-12-12 | Printed circuit board |
| PCT/KR2019/017566 WO2020122626A1 (ko) | 2018-12-13 | 2019-12-12 | 인쇄회로기판 |
| JP2021532343A JP2022511878A (ja) | 2018-12-13 | 2019-12-12 | 印刷回路基板 |
| TW111105483A TWI784881B (zh) | 2018-12-13 | 2019-12-13 | 印刷電路板 |
| TW108145774A TWI759667B (zh) | 2018-12-13 | 2019-12-13 | 印刷電路板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180161314A KR102698875B1 (ko) | 2018-12-13 | 2018-12-13 | 인쇄회로기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200073051A KR20200073051A (ko) | 2020-06-23 |
| KR102698875B1 true KR102698875B1 (ko) | 2024-08-27 |
Family
ID=71077445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180161314A Active KR102698875B1 (ko) | 2018-12-13 | 2018-12-13 | 인쇄회로기판 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11528801B2 (ko) |
| EP (1) | EP3897078A4 (ko) |
| JP (1) | JP2022511878A (ko) |
| KR (1) | KR102698875B1 (ko) |
| CN (1) | CN113243145B (ko) |
| TW (2) | TWI759667B (ko) |
| WO (1) | WO2020122626A1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12336092B2 (en) | 2016-03-09 | 2025-06-17 | Lg Innotek Co., Ltd. | Circuit board, lens driving device, and camera module including the same |
| US12267952B2 (en) | 2020-07-08 | 2025-04-01 | Sumitomo Electric Industries, Ltd. | Flexible printed wiring board and method of manufacturing the same |
| CN114080088B (zh) * | 2020-08-10 | 2024-05-31 | 鹏鼎控股(深圳)股份有限公司 | 电路板及其制备方法 |
| KR20220042632A (ko) * | 2020-09-28 | 2022-04-05 | 삼성전기주식회사 | 인쇄회로기판 |
| US20220319741A1 (en) * | 2021-03-30 | 2022-10-06 | Averatek Corporation | Methods and Devices for High Resistance and Low Resistance Conductor Layers Mitigating Skin Depth Loss |
| CN114823555B (zh) | 2022-03-04 | 2022-12-13 | 珠海越亚半导体股份有限公司 | 封装结构及其制作方法 |
| WO2024150746A1 (ja) * | 2023-01-10 | 2024-07-18 | Ｊｘ金属株式会社 | 金属材料 |
| WO2024150745A1 (ja) * | 2023-01-10 | 2024-07-18 | Ｊｘ金属株式会社 | 金属材料 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040229024A1 (en) | 2003-04-04 | 2004-11-18 | Toshikazu Harada | Multi-layer printed circuit board and method for manufacturing the same |
| US20090120673A1 (en) | 2005-08-23 | 2009-05-14 | Tohoku Unversity | Multilayer circuit board and electronic device |
| US20150156863A1 (en) | 2007-10-26 | 2015-06-04 | Dell Products L.P. | Method of fabricating a circuit board |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119805A (ja) * | 1989-10-03 | 1991-05-22 | Kyocera Corp | マイクロ波平面回路調整方法 |
| MY139405A (en) * | 1998-09-28 | 2009-09-30 | Ibiden Co Ltd | Printed circuit board and method for its production |
| JP2001102696A (ja) * | 1999-09-30 | 2001-04-13 | Kyocera Corp | 配線基板及びその製造方法 |
| KR20030010887A (ko) * | 2001-07-27 | 2003-02-06 | 삼성전기주식회사 | 비지에이 기판의 제조방법 |
| JP2004193168A (ja) | 2002-12-06 | 2004-07-08 | Kyocera Corp | 配線基板およびその製造方法 |
| JP2004244656A (ja) | 2003-02-12 | 2004-09-02 | Furukawa Techno Research Kk | 高周波用途対応可能銅箔とその製造方法 |
| US8123927B1 (en) | 2003-09-23 | 2012-02-28 | Rockstar Bidco, LP | Reduced circuit trace roughness for improved signal performance |
| WO2007039992A1 (ja) | 2005-10-05 | 2007-04-12 | Nippon Mining & Metals Co., Ltd. | ２層フレキシブル基板 |
| KR100815319B1 (ko) * | 2006-08-30 | 2008-03-19 | 삼성전기주식회사 | 고밀도 인쇄회로기판 및 그 제조 방법 |
| KR101019154B1 (ko) | 2008-12-03 | 2011-03-04 | 삼성전기주식회사 | 인쇄회로기판 제조방법 |
| KR101448827B1 (ko) * | 2012-05-11 | 2014-10-13 | (주)지텍 | 외부전극형성용 캐리어 플레이트 및 제조방법 |
| JP6322885B2 (ja) | 2012-11-01 | 2018-05-16 | 味の素株式会社 | プリント配線板の製造方法 |
| KR20140086523A (ko) | 2012-12-28 | 2014-07-08 | 삼성전기주식회사 | 조도가 형성된 동도금층을 구비한 인쇄회로기판 및 이의 제조방법 |
| JP6483947B2 (ja) | 2013-05-31 | 2019-03-13 | 住友電気工業株式会社 | 高周波用フレキシブルプリント配線板 |
| JP6131135B2 (ja) * | 2013-07-11 | 2017-05-17 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
| CN203859982U (zh) * | 2014-05-06 | 2014-10-01 | 昆山雅森电子材料科技有限公司 | 高传输薄型化电磁干扰屏蔽膜及具有其的印刷电路板 |
| KR20160093403A (ko) * | 2015-01-29 | 2016-08-08 | 엘지이노텍 주식회사 | 전자파차폐구조물 |
| JP6682516B2 (ja) | 2015-04-28 | 2020-04-15 | 三井金属鉱業株式会社 | 粗化処理銅箔及びプリント配線板 |
| CN106658977B (zh) * | 2015-10-29 | 2019-11-12 | 碁鼎科技秦皇岛有限公司 | 电路板的线路制作方法及利用该方法制作的电路板 |
| JP2017191894A (ja) | 2016-04-14 | 2017-10-19 | イビデン株式会社 | プリント配線基板及びその製造方法 |
| JP6689691B2 (ja) | 2016-07-12 | 2020-04-28 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
-
2018
- 2018-12-13 KR KR1020180161314A patent/KR102698875B1/ko active Active
-
2019
- 2019-12-12 US US17/413,427 patent/US11528801B2/en active Active
- 2019-12-12 JP JP2021532343A patent/JP2022511878A/ja active Pending
- 2019-12-12 EP EP19894509.9A patent/EP3897078A4/en active Pending
- 2019-12-12 CN CN201980083094.4A patent/CN113243145B/zh active Active
- 2019-12-12 WO PCT/KR2019/017566 patent/WO2020122626A1/ko unknown
- 2019-12-13 TW TW108145774A patent/TWI759667B/zh active
- 2019-12-13 TW TW111105483A patent/TWI784881B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040229024A1 (en) | 2003-04-04 | 2004-11-18 | Toshikazu Harada | Multi-layer printed circuit board and method for manufacturing the same |
| US20090120673A1 (en) | 2005-08-23 | 2009-05-14 | Tohoku Unversity | Multilayer circuit board and electronic device |
| US20150156863A1 (en) | 2007-10-26 | 2015-06-04 | Dell Products L.P. | Method of fabricating a circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI784881B (zh) | 2022-11-21 |
| JP2022511878A (ja) | 2022-02-01 |
| TW202025430A (zh) | 2020-07-01 |
| EP3897078A4 (en) | 2022-09-07 |
| US20220061147A1 (en) | 2022-02-24 |
| EP3897078A1 (en) | 2021-10-20 |
| CN113243145A (zh) | 2021-08-10 |
| WO2020122626A1 (ko) | 2020-06-18 |
| TW202224135A (zh) | 2022-06-16 |
| KR20200073051A (ko) | 2020-06-23 |
| US11528801B2 (en) | 2022-12-13 |
| CN113243145B (zh) | 2023-12-15 |
| TWI759667B (zh) | 2022-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102698875B1 (ko) | 인쇄회로기판 | |
| US11039536B2 (en) | Printed circuit board and printed circuit board strip | |
| US20230016067A1 (en) | Printed circuit board | |
| KR102777648B1 (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20250002086A (ko) | 회로기판 | |
| JP2022519074A (ja) | 回路基板 | |
| KR102812879B1 (ko) | 회로기판 | |
| KR20210006674A (ko) | 회로기판 | |
| KR102531762B1 (ko) | 인쇄회로기판 및 이의 제조 방법 | |
| KR20220001183A (ko) | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 | |
| KR102825056B1 (ko) | 회로기판 | |
| US12256489B2 (en) | Circuit board including a buffer layer for improving | |
| CN113994768B (zh) | 电路板 | |
| KR102667824B1 (ko) | 회로기판 및 이를 포함하는 안테나 모듈 | |
| KR20210000655A (ko) | 회로기판 | |
| KR20210091497A (ko) | 인쇄회로기판 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20181213 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210510 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20181213 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230111 Patent event code: PE09021S01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230926 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20240528 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20240821 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20240822 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration |