KR102659068B1 - 전자 부품 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 그라운드 패턴을 갖는 회로 기판 상에 실장(實裝)된 전자 부품과, 상기 전자 부품을 봉지(封止)하는 에폭시 수지를 갖는 봉지체와, 상기 봉지체 상에 형성된 쉴드층을 갖는 전자 부품 패키지로서, 상기 쉴드층이, 상기 봉지체측으로부터, 금속 입자층, 구리 도금층, 및 니켈 도금층의 순으로 적층된 것이며, 상기 쉴드층이 상기 그라운드 패턴에 접지된 것을 특징으로 하는 전자 부품 패키지 및 그 제조 방법을 제공한다. 당해 전자 부품 패키지는, 쉴드층의 밀착력이 우수하다.

Description

전자 부품 패키지 및 그 제조 방법
본 발명은, 전자 부품 패키지 및 그 제조 방법에 관한 것이다.
최근, 스마트폰 등의 휴대형 정보 단말에 있어서는, 1개의 반도체 패키지에 IC 및 다수의 전자 부품을 실장(實裝)함으로써 1개의 기능 블록으로서 동작하는, 소위 시스템 인 패키지(SiP)라고 하는 반도체 패키지가 널리 사용되고 있다. 이러한 반도체 패키지는, 외래 노이즈에 의한 오동작을 방지함과 함께, 스스로가 노이즈원이 되지 않도록, 전자파 노이즈 대책이 실시된다. 예를 들면, 시스템 인 패키지에 관한 것은 아니지만, 특허문헌 1에는, 전자파 노이즈를 쉴드하는 층으로서 복수의 도금층을 구비한 전자 부품 패키지가 개시되어 있다.
그러나, 상기의 전자 부품 패키지는, 전자 부품을 봉지(封止)한 봉지체 상에, 쉴드층으로서 직접 도금층을 마련하고 있지만, 도금층이 봉지체로부터 벗겨지기 쉽다는 결점이 있었다.
일본국 특개2005-109306호 공보
본 발명이 해결하고자 하는 과제는, 전자 부품을 봉지한 봉지체 상에, 쉴드층으로서 구리 도금층과 니켈 도금층을 마련한 전자 부품 패키지에 있어서, 쉴드층과 봉지체와의 밀착력이 우수한 전자 부품 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명자들은, 상기의 과제를 해결하기 위해 예의 연구한 결과, 전자 부품을 봉지하는 에폭시 수지를 갖는 봉지체와, 상기 봉지체 상에 형성된 쉴드층을 갖는 전자 부품 패키지에 있어서, 상기 쉴드층이, 상기 봉지체측으로부터, 금속 입자층, 구리 도금층, 및 니켈 도금층의 순으로 적층된 것이, 쉴드층과 봉지체의 밀착력이 현저하게 우수한 것, 전자파 쉴드성이 우수한 것을 발견하고, 본 발명을 완성했다.
즉, 본 발명은, 그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품과, 상기 전자 부품을 봉지하는 에폭시 수지를 갖는 봉지체와, 상기 봉지체 상에 형성된 쉴드층을 갖는 전자 부품 패키지로서, 상기 쉴드층이, 상기 봉지체측으로부터, 금속 입자층, 구리 도금층, 및 니켈 도금층의 순으로 적층된 것이며, 상기 쉴드층이 상기 그라운드 패턴에 접지된 것을 특징으로 하는 전자 부품 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 전자 부품 패키지는, 예를 들면, 반도체 장치의 전자파 노이즈의 차폐 효과를 높이기 위해 쉴드층을 마련한 반도체 패키지나, 고주파 모듈, 필터를 포함하는 프론트엔드 모듈, 송수신의 통신 모듈 등의 각 기능을 하나로 기능 통합하여 복수의 모듈을 고밀도 실장한 통합 모듈로서도 호적(好適)하게 사용할 수 있다.
도 1은, 쉴드층 부착 전자 부품 패키지의 전체를 나타낸 것이다.
도 2는, 도 1의 전자 부품 패키지의 단면(斷面)(A-A)을 나타낸 것이다.
도 3은, 봉지체의 표면에 고분자층을 마련한 전자 부품 패키지의 단면을 나타낸 것이다.
도 4는, 봉지체의 표면에 고분자층을 마련하고, 분할 예정 라인을 따라 슬릿부를 형성하고, 그 위에 금속 입자층을 마련한 상태의 단면을 나타낸 것이다. 또, 최종적으로는, 금속 입자층 상에 구리 도금층, 및 니켈 도금층을 순차 적층하여, 본 발명의 전자 부품 패키지가 된다.
본 발명의 전자 부품 패키지는, 그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품과, 상기 전자 부품을 봉지하는 에폭시 수지를 갖는 봉지체와, 상기 봉지체 상에 형성된 쉴드층을 갖는 전자 부품 패키지로서, 상기 쉴드층이, 상기 봉지체측으로부터, 금속 입자층, 구리 도금층, 및 니켈 도금층의 순으로 적층된 것이며, 상기 쉴드층이 상기 그라운드 패턴에 접지된 것을 특징으로 하는 전자 부품 패키지이다.
상기 그라운드 패턴을 갖는 회로 기판으로서는, 그라운드 패턴의 일부가 봉지체의 표면에 노출되는 구조인 것이 바람직하고, 후술하는 쉴드층과 그라운드 패턴을 접속함으로써, 우수한 전자파 쉴드성을 얻을 수 있다.
상기 그라운드 패턴을 갖는 회로 기판으로서는, 유리 에폭시 수지 등의 절연재로 이루어지는 기재(基材)에, 그라운드 패턴이나 배선 패턴이 적어도 2층 이상으로 형성되어 있어도 좋다. 또한, 상기 회로 기판이 2층 이상으로 형성되어 있을 경우에는, 비어 홀에서 층간이 전기적으로 접속되어 있는 구조가 바람직하다.
또한, 상기 그라운드 패턴을 갖는 회로 기판으로서는, 절연재로 이루어지는 기재에, 적어도 2개 이상의 반도체 장치를 평면적으로, 또는 입체적으로 배치하여 탑재하기 위한 회로 기판이나, 고주파 모듈, 필터를 포함하는 프론트엔드 모듈, 송수신의 통신 모듈 등의 각 기능을 하나로 기능 통합하여 복수의 모듈을 고밀도 실장한 통합 모듈용의 회로 기판을 사용할 수도 있다.
상기 그라운드 패턴을 갖는 회로 기판의 재료로서는, 유리 에폭시 수지, 액정 폴리머, 폴리테트라플루오로에틸렌으로 대표되는 불소 수지, 실리콘 수지, 폴리이미드 수지, 폴리이미드 수지나 폴리벤조옥사졸 수지 등의 감광성 절연재, 열경화성 에폭시 수지를 포함하는 빌드업 필름이나, 빌드업 필름에 유리 크로쓰를 넣은 것 등을 들 수 있고, 이들을 단독으로, 또는 2종 이상을 복합화한 재료를 기재로서 사용할 수 있다.
본 발명에서는, 상기 그라운드 패턴을 갖는 회로 기판 상에 전자 부품을 실장한 후, 에폭시 수지를 갖는 재료로 봉지체를 형성한다. 상기 에폭시 수지를 갖는 재료로서는, 열경화성 에폭시 수지를, 페놀계 경화제, 시아네이트에스테르계 경화제, 활성 에스테르계 경화제 등의 경화제로 경화시킨 것이나, 이들에 실리카 입자로 대표되는 무기질 필러를 더한 것 등 일반적으로 사용되는 봉지 재료를 사용할 수 있다. 봉지체를 형성하는 방법으로서는, 트랜스퍼 성형법이나, 압축 성형법을 들 수 있고, 또한, 봉지용 수지 시트를 사용하여 라미네이터나 프레스 장치를 사용하여 봉지하는 방법 등을 들 수 있다.
또한, 상기 봉지체의 표면은, 후술하는 금속 입자층이나, 후술하는 고분자층과의 밀착성을 보다 향상시키기 위해, 예를 들면, 코로나 방전 처리법 등의 플라스마 방전 처리법; 자외선 처리법 등의 건식 처리법; 물, 산성 또는 알칼리성 약액, 유기 용제 등을 사용한 습식 처리법에 의해, 표면 처리되어 있어도 좋다. 또한, 상술한 특허문헌 1에는, 봉지체의 표면을 약제로 조화(粗化) 처리하는 것이 기재되어 있지만, 본 발명에서는 봉지체 표면을 조화하지 않는 것이 바람직하다.
다음으로, 본 발명에서는, 상기 봉지체 상에 쉴드층을 형성하기 위해 금속 입자층을 마련한다. 금속 입자층은, 봉지체와 후술하는 구리 도금층을 밀착시키기 위해, 또한, 후술하는 구리 도금층을 형성하기 위한 도금 하지층으로서 기능하고, 무전해 구리 도금의 촉매, 또는 전해 구리 도금의 하지 도전층으로서 사용된다.
본 발명에서는, 상기 봉지체 상에, 봉지체와 상기 쉴드층과의 밀착성을 더 향상시키기 위해, 봉지체와 금속 입자층 사이에 고분자층을 마련하는 것이 바람직하다. 고분자층을 형성하는 고분자로서는, 예를 들면, 우레탄 수지, 비닐 수지, 아크릴 수지, 우레탄-아크릴 복합 수지, 에폭시 수지, 이미드 수지, 아미드 수지, 멜라민 수지, 페놀 수지, 폴리비닐알코올, 폴리비닐피롤리돈 등의 각종 수지를 들 수 있다.
상기 고분자로서 사용하는 수지 중에서도, 우레탄 수지, 아크릴 수지, 우레탄-아크릴 복합 수지, 에폭시 수지가 바람직하고, 폴리에테르 구조를 갖는 우레탄 수지, 폴리카보네이트 구조를 갖는 우레탄 수지, 폴리에스테르 구조를 갖는 우레탄 수지, 아크릴 수지, 우레탄-아크릴 복합 수지 및 에폭시 수지로 이루어지는 군에서 선택되는 1종 이상의 수지가 보다 바람직하다. 또한, 우레탄-아크릴 복합 수지는, 밀착성, 도전성이 우수한 배선 패턴이 얻어지므로 더 바람직하다.
또한, 상기 금속 입자층이, 후술하는 고분자 분산제에 의해 분산된 금속 입자로 구성되고, 고분자 분산제 중에, 후술하는 반응성 관능기[Y]를 갖는 화합물(b1)을 함유할 경우, 상기 고분자층을 형성하는 고분자는, 반응성 관능기[Y]와의 반응성을 갖는 관능기[X]를 갖는 화합물(a1)인 것이 바람직하다. 상기 반응성 관능기[X]를 갖는 화합물(a1)로서는, 예를 들면, 아미노기, 아미드기, 알킬올아미드기, 카르복시기, 무수 카르복시기, 카르보닐기, 아세토아세틸기, 에폭시기, 지환 에폭시기, 옥세탄환, 비닐기, 알릴기, (메타)아크릴로일기, (블록화)이소시아네이트기, (알콕시)실릴기 등을 갖는 화합물, 실세스퀴옥산 화합물 등을 들 수 있다.
특히, 상기 금속 입자층의 후술하는 고분자 분산제 중의 반응성 관능기[Y]를 갖는 화합물(b1)에, 후술하는 염기성 질소 원자 함유기를 갖는 화합물을 사용할 경우, 상기 고분자층을 형성하는 고분자는, 반응성 관능기[X]로서, 카르복시기, 카르보닐기, 아세토아세틸기, 에폭시기, 지환 에폭시기, 알킬올아미드기, 이소시아네이트기, 비닐기, (메타)아크릴로일기, 알릴기를 갖는 것이, 최종적으로 얻어지는 상기 봉지체와 상기 쉴드층과의 밀착성을 보다 향상할 수 있으므로 바람직하다.
상기 고분자층은, 상기 봉지체 상의 전면(全面)에 박막으로서 마련되어 있는 것이 바람직하지만, 전자 부품 패키지의 그라운드 패턴과 쉴드층을 접속하기 위해서는, 봉지체로부터 노출된 그라운드 패턴을 피해 고분자층이 마련되어 있는 것이 바람직하다. 또한, 상기 고분자층은, 전자 부품 패키지의 쉴드층을 형성하지 않는 개소에는 고분자층을 형성하지 않는 것이 바람직하다. 전자 부품 패키지의 쉴드층을 형성하지 않는 개소란, 예를 들면, 전자 부품 패키지의 쉴드층과는 반대측의 회로 기판측, 솔더 볼이 형성된 개소, 솔더 볼이 형성될 예정인 개소 등을 들 수 있다.
상기 고분자층을 형성하는 고분자를 상기 봉지체의 표면에 도포(塗布)할 때에는, 상기 고분자를 용매 중에 용해 또는 분산한 유동체를 사용한다. 도포하는 방법으로서는, 예를 들면, 코팅 방식, 디핑 방식, 롤러 코팅 방식, 스핀 코팅 방식, 로터리 방식, 스프레이 방식, 디스펜서 방식, 잉크젯 인쇄법, 패드 인쇄법, 반전 인쇄법, 플렉소 인쇄법, 스크린 인쇄법, 그라비어 인쇄법, 그라비어 오프셋 인쇄법 등을 들 수 있다.
또한, 상기 고분자를 함유하는 유동체를 도포할 때에, 고분자층을 도포하고 싶지 않은 개소를 마스킹 테이프나 시일 재료로 보호한 후에, 상기 유동체를 도포할 수도 있다.
다음으로, 상기 고분자를 함유하는 유동체는, 상기 고분자층을 형성하기 위해 도포한 후 건조시킨다. 상기 건조는, 상기 고분자를 함유하는 유동체에 포함되는 용매를 휘발시키기 위해 행한다. 상기 건조는, 80∼300℃의 온도 범위에서, 1∼200분 정도 행하는 것이 바람직하다.
상기 고분자를 사용하여 형성하는 고분자층의 두께는, 상기 봉지체와 후술하는 금속 입자층과의 밀착성을 보다 향상할 수 있으므로, 5∼5,000㎚의 범위가 바람직하고, 최종적으로 얻어지는 쉴드층의 봉지체에의 밀착력이 우수한 점에서, 10∼200㎚의 범위가 보다 바람직하다.
본 발명에 있어서의 쉴드층을 형성하는 금속 입자층은, 상기 봉지체나, 상기 고분자층과의 밀착성이 우수하므로, 고분자 분산제에 의해 분산된 금속 입자로 구성되는 것이 바람직하다.
상기 고분자 분산제는, 금속 입자에 배위하는 관능기를 갖는 고분자가 바람직하다. 상기 관능기로서는, 예를 들면, 카르복시기, 아미노기, 시아노기, 아세토아세틸기, 링 원자 함유기, 티올기, 티오시아나토기, 글리시나토기 등을 들 수 있다.
상기 고분자 분산제는, 상기 봉지체나, 상기 고분자층과의 밀착력을 향상시키기 위해, 반응성 관능기[Y]를 갖는 화합물(b1)을 함유하는 것이 바람직하다.
상기 화합물(b1)이 갖는 반응성 관능기[Y]는, 상기 봉지체 중에 존재하는 에폭시기, 페놀성 수산기, 수산기, 또는 상기 고분자 중의 반응성 관능기[X]와의 결합에 관여하는 것이며, 구체예로서는, 아미노기, 아미드기, 알킬올아미드기, 카르복시기, 무수 카르복시기, 카르보닐기, 아세토아세틸기, 에폭시기, 지환 에폭시기, 옥세탄환, 비닐기, 알릴기, (메타)아크릴로일기, (블록화)이소시아네이트기, (알콕시)실릴기 등을 갖는 화합물, 실세스퀴옥산 화합물 등을 들 수 있다.
특히, 상기 봉지체나, 상기 고분자층과의 밀착성을 보다 향상시키기 위해, 상기 반응성 관능기[Y]가 염기성 질소 원자 함유기인 것이 바람직하다.
상기 염기성 질소 원자 함유기로서는, 예를 들면 이미노기, 1급 아미노기, 2급 아미노기 등을 들 수 있다.
또한, 상기 화합물(b1)로서, 1분자 중에 복수의 염기성 질소 원자 함유기를 갖는 화합물을 사용함으로써, 상기 염기성 질소 원자 함유기의 한쪽은, 상기 봉지체에 존재하는 에폭시기, 또는 상기 고분자층을 형성하는 고분자가 갖는 상기 반응성 관능기[X]와의 결합에 관여하고, 다른쪽은, 상기 금속 입자층 중에 포함되는 금속 입자와의 상호작용에 기여하고, 최종적으로 얻어지는 후술하는 금속 도금층과 상기 봉지체와의 밀착성을 더 향상할 수 있기 때문에 바람직하다.
상기 염기성 질소 원자 함유기를 갖는 화합물은, 상기 금속 입자의 분산 안정성, 및 상기 고분자층과의 밀착성을 보다 향상할 수 있으므로, 폴리알킬렌이민, 또는, 옥시에틸렌 단위를 포함하는 폴리옥시알킬렌 구조를 갖는 폴리알킬렌이민이 바람직하다.
상기를 갖는 폴리알킬렌이민으로서는, 폴리에틸렌이민과 폴리옥시알킬렌이, 직쇄상(直鎖狀)의 결합한 것이어도 좋고, 상기 폴리에틸렌이민으로 이루어지는 주쇄(主鎖)에 대하여, 그 측쇄(側鎖)에 상기 폴리옥시알킬렌이 그래프트한 것이어도 좋다.
상기 폴리옥시알킬렌 구조를 갖는 폴리알킬렌이민의 구체예로서는, 폴리에틸렌이민과 폴리옥시에틸렌과의 블록 공중합체, 폴리에틸렌이민의 주쇄 중에 존재하는 이미노기의 일부에 에틸렌옥사이드를 부가 반응시켜 폴리옥시에틸렌 구조를 도입한 것, 폴리알킬렌이민이 갖는 아미노기와, 폴리옥시에틸렌글리콜이 갖는 수산기와, 에폭시 수지가 갖는 에폭시기를 반응시킨 것 등을 들 수 있다.
상기 폴리알킬렌이민의 시판품으로서는, 가부시키가이샤 니혼쇼쿠바이제의 「에포민(등록 상표) PAO 시리즈」의 「PAO2006W」, 「PAO306」, 「PAO318」, 「PAO718」 등을 들 수 있다.
상기 폴리알킬렌이민의 수평균 분자량은, 3,000∼30,000의 범위가 바람직하다.
상기 화합물(b1)이 갖는 반응성 관능기[Y]가, 카르복시기, 아미노기, 시아노기, 아세토아세틸기, 링 원자 함유기, 티올기, 티오시아나토기, 글리시나토기 등일 경우에는, 이들 관능기는 금속 입자와 배위하는 관능기로서도 기능하기 때문에, 상기 화합물(b1)은 금속 입자의 고분자 분산제로서도 사용할 수 있다.
다음으로, 상기 금속층을 구성하는 금속 입자로서는, 전이(遷移) 금속 또는 그 화합물을 들 수 있고, 상기 전이 금속 중에서도 이온성의 전이 금속이 바람직하다. 상기 이온성의 전이 금속으로서는, 예를 들면, 구리, 은, 금, 니켈, 팔라듐, 백금, 코발트 등의 금속이나 이들 금속의 복합체를 들 수 있다. 이들 금속 입자는, 1종으로 사용할 수도 2종 이상 병용할 수도 있다. 또한, 이들 금속 입자 중에서도, 특히 산화 열화(劣化) 등의 취급상의 문제점이 적은 것이나 비용면에서, 은 입자가 바람직하다.
상기 금속 입자로서는, 1∼20,000㎚ 정도의 평균 입자경을 갖는 입자상의 것을 사용하는 것이 바람직하고, 1∼200㎚의 평균 입자경을 갖는 금속 나노 입자를 사용하는 것이, 마이크로미터 오더의 평균 입자경을 갖는 금속 입자를 사용할 경우와 비교하여, 후술하는 구리 도금 공정에 있어서, 무전해 구리 도금의 촉매로서 사용할 때의 구리 도금 석출성이나, 전해 구리 도금의 하지층으로서 사용할 때의 저항값을 보다 저하할 수 있으므로 보다 바람직하다. 또, 본 발명에 있어서, 평균 입자경은, 상기 도전성 물질(b2)을 분산 양용매로 희석하고, 동적 광산란법에 의해 측정한 체적 평균값이다. 이 측정에는 마이크로트랙사제 「나노트랙 UPA」를 사용할 수 있다.
상기 금속 입자층을 형성하기 위해서는, 상기 봉지체에 후술하는 각종 도포 방식으로 도포하는 것이 바람직하고, 그것을 위해서는, 금속 입자를 각종 용매에 분산시킨 금속 입자 분산액으로서 사용하는 것이 바람직하다. 상기 용매로서는, 예를 들면, 증류수, 이온 교환수, 순수(純水), 초순수 등의 수성 매체; 알코올 용제, 에테르 용제, 케톤 용제, 에스테르 용제 등의 유기 용제를 들 수 있다.
상기 알코올 용제 또는 에테르 용제로서는, 예를 들면, 메탄올, 에탄올, n-프로판올, 이소프로필알코올, n-부탄올, 이소부틸알코올, sec-부탄올, tert-부탄올, 헵탄올, 헥산올, 옥탄올, 노난올, 데칸올, 운데칸올, 도데칸올, 트리데칸올, 테트라데칸올, 펜타데칸올, 스테아릴알코올, 알릴알코올, 시클로헥산올, 테르피네올, 테르피네올, 디히드로테르피네올, 2-에틸-1,3-헥산디올, 에틸렌글리콜, 디에틸렌글리콜, 트리에틸렌글리콜, 폴리에틸렌글리콜, 프로필렌글리콜, 디프로필렌글리콜, 1,2-부탄디올, 1,3-부탄디올, 1,4-부탄디올, 2,3-부탄디올, 글리세린, 에틸렌글리콜모노메틸에테르, 에틸렌글리콜모노에틸에테르, 에틸렌글리콜모노부틸에테르, 디에틸렌글리콜모노에틸에테르, 디에틸렌글리콜모노메틸에테르, 디에틸렌글리콜모노부틸에테르, 테트라에틸렌글리콜모노부틸에테르, 프로필렌글리콜모노메틸에테르, 디프로필렌글리콜모노메틸에테르, 트리프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노프로필에테르, 디프로필렌글리콜모노프로필에테르, 프로필렌글리콜모노부틸에테르, 디프로필렌글리콜모노부틸에테르, 트리프로필렌글리콜모노부틸에테르 등을 들 수 있다.
상기 케톤 용제로서는, 예를 들면, 아세톤, 시클로헥산온, 메틸에틸케톤 등을 들 수 있다. 또한, 상기 에스테르 용제로서는, 예를 들면, 아세트산에틸, 아세트산부틸, 3-메톡시부틸아세테이트, 3-메톡시-3-메틸-부틸아세테이트 등을 들 수 있다. 또한, 그 밖의 유기 용제로서, 톨루엔 등의 탄화수소 용제, 특히 탄소 원자수 8 이상의 탄화수소 용제를 들 수 있다.
상기 탄소 원자수 8 이상의 탄화수소 용제로서는, 예를 들면, 옥탄, 노난, 데칸, 도데칸, 트리데칸, 테트라데칸, 시클로옥탄, 자일렌, 메시틸렌, 에틸벤젠, 도데실벤젠, 테트랄린, 트리메틸벤젠시클로헥산 등의 비극성 용제를 들 수 있고, 다른 용매와 필요에 따라 조합하여 사용할 수 있다. 또한, 혼합 용제인 미네랄 스피릿, 솔벤트 나프타 등의 용매를 병용할 수도 있다.
상기 금속 입자 분산액은, 예를 들면, 상기 고분자 분산제와, 상기 금속 입자와, 필요에 따라 상기 용매를 혼합함으로써 제조할 수 있다. 구체적으로는, 폴리알킬렌이민쇄와, 친수성 세그먼트와, 소수성 세그먼트를 갖는 화합물을 분산한 매체 중에, 미리 조제한 상기 금속의 이온 용액을 더해, 당해 금속 이온을 환원함으로써 제조할 수 있다.
또한, 상기 금속 입자 분산액에는, 수성 매체, 유기 용제 등의 용매 중에 있어서의 도전성 물질의 분산 안정성, 피(被)도포면에의 젖음성을 향상하기 위해, 필요에 따라, 계면활성제, 소포제, 레올로지 조정제 등을 더해도 좋다.
상기 금속 입자층은, 상기 봉지체 상의 전면 및 측면에 박막으로서 마련되어 있어도 좋지만, 전자 부품 패키지의 그라운드 패턴과 쉴드층을 접속하기 위해서는, 봉지체로부터 노출된 그라운드 패턴과 접촉하도록 금속 입자층이 마련되는 것이 필요하다. 또한, 금속 입자층은, 전자 부품 패키지의 쉴드층을 형성하지 않는 개소에는 금속 입자층을 형성하지 않는 것이 바람직하다. 전자 부품 패키지의 쉴드층을 형성하지 않는 개소란, 예를 들면, 전자 부품 패키지의 쉴드층과는 반대측의 솔더 볼이 형성된 개소, 솔더 볼이 형성될 예정인 개소 등을 들 수 있다.
상기 금속 입자층은, 상기 봉지체의 쉴드층을 형성하고 싶은 개소의 전면에 마련될 수도 있지만, 상기 금속 입자 분산액을 후술하는 도포 방법에 의해 패턴을 형성할 수도 있다. 금속 입자층에서 패턴을 형성했을 경우에는, 후술하는 구리 도금층, 니켈 도금층은 금속 입자층의 패턴 상에만 형성되기 때문에, 쉴드층 자체를 패터닝할 수 있다. 상기 금속 입자층의 패턴은, 전자파 쉴드성을 저해하지 않는 범위에서, 금속 입자층이 없는 부분을 형성할 수 있지만, 예를 들면, 금속 입자층에 도트상으로 구멍이 뚫린 패턴이나, 금속 입자층이 격자(格子)상으로 배치된 패턴, 그 외 각종 패턴을 형성할 수 있다.
상기 금속 입자 분산액을 상기 봉지체의 표면 및 측면에 도포할 때에는, 도포하는 방법으로서는, 예를 들면, 코팅 방식, 디핑 방식, 롤러 코팅 방식, 스핀 코팅 방식, 로터리 방식, 스프레이 방식, 디스펜서 방식, 잉크젯 인쇄법, 패드 인쇄법, 반전 인쇄법, 플렉소 인쇄법, 스크린 인쇄법, 그라비어 인쇄법, 그라비어 오프셋 인쇄법 등을 들 수 있다. 금속 입자층의 패턴을 형성할 경우에는, 잉크젯 인쇄법, 패드 인쇄법, 반전 인쇄법, 플렉소 인쇄법, 스크린 인쇄법, 그라비어 인쇄법, 그라비어 오프셋 인쇄법을 이용하는 것이 바람직하다.
상기 도포 방식 중에서도, 특히, 금속 입자층을 박막으로 균질하게 형성하는 도포 방식을 선택하는 것이 바람직하고, 디핑 방식, 스핀 코팅 방식, 스프레이 방식, 잉크젯 인쇄법, 플렉소 인쇄법을 선택하는 것이 바람직하다.
또한, 상기 금속 입자 분산액을 도포할 때에, 금속 입자층을 형성하지 않는 개소를 마스킹 테이프나 시일 재료로 보호한 후에, 금속 입자 분산액을 도포할 수도 있다. 상기 마스킹 테이프나 시일 재료로서는, 예를 들면, 도금용 마스킹 점착 테이프, 프린트 기판용 마스킹 테이프, 반도체 웨이퍼의 가공 시에 사용되는 다이싱 테이프, 전자 부품 공정용 열박리 시트 등을 들 수 있고, 상기 쉴드층을 형성하지 않는 개소에 대해서 시일 재료를 부설(敷設)하고, 금속 입자를 도포한 후, 후술하는 금속 도금 공정 시에도 쉴드층을 형성하지 않는 개소를 보호할 수 있는 재료를 선택하는 것이 바람직하다.
다음으로, 상기 금속 입자 분산액은, 금속 입자층을 형성하기 위해 도포한 후 건조시킨다. 상기 건조는, 금속 입자 분산액에 포함되는 용매를 휘발시키기 위해, 또한, 후술하는 전해 구리 도금의 도전층으로서 사용할 경우에는, 금속 입자끼리를 밀착하여 접합함으로써 도전성을 갖는 금속 입자층을 형성하기 위해 행한다. 상기 건조는, 80∼300℃의 온도 범위에서, 1∼200분 정도 행하는 것이 바람직하다. 여기에서, 상기 봉지체나 상기 고분자층과의 밀착성이 우수한 금속 입자층(도금 하지층)을 얻기 위해서는, 상기 건조의 온도를 100∼200℃의 범위로 하는 것이 보다 바람직하다.
상기 건조는 대기 중에서 행해도 좋지만, 금속 입자 모두가 산화하는 것을 방지하기 위해, 건조 공정의 일부 또는 전부를 환원 분위기 하에서 행해도 좋다.
또한, 상기 건조 공정은, 예를 들면, 오븐, 열풍식 건조로, 적외선 건조로, 레이저 조사, 마이크로 웨이브, 광 조사(플래쉬 조사 장치) 등을 사용하여 행할 수 있다.
상기와 같은 방법에 의해, 상기 금속 입자 분산액을 사용하여 형성된 금속 입자층은, 상기 패턴 중에 80∼99.9질량％의 범위에서 도전성 물질을 함유하고, 0.1∼20질량％의 범위에서 고분자 분산제를 함유하는 것임이 바람직하다.
상기 금속 입자 분산액을 사용하여 형성된 금속층의 두께는, 후술하는 무전해 구리 도금 공정에서의 도금 촉매로서의 활성(도금 석출성)이나, 전해 구리 도금 공정에서의 도전층으로서의 저항값을 낮게 할 수 있으므로, 5∼500㎚의 범위가 바람직하다.
본 발명의 쉴드층을 구성하는 구리 도금층은, 전계 노이즈를 쉴드하기 위해 사용된다. 구리 도금층의 형성 방법으로서는, 예를 들면, 무전해 구리 도금, 전해 구리 도금 등의 습식 도금법을 들 수 있고, 이들 도금법을 조합하여 구리 도금층을 형성해도 좋다. 예를 들면, 상기 금속 입자층을 무전해 구리 도금 촉매로서 사용하여 무전해 구리 도금을 행하고, 그 무전해 구리 도금층을 도전층으로서 전해 구리 도금을 행하는 방법이나, 상기 금속 입자층을 도전층으로서 사용하여 전해 구리 도금을 행할 수 있다.
상기 도금법 중에서도, 상기 금속 입자층과, 상기 도금법으로 형성한 구리 도금층과의 밀착성이 보다 향상하고, 또한, 구리 도금 공정의 생산성이 우수하므로 전해 구리 도금법이 보다 바람직하다.
상기 무전해 도금법은, 예를 들면, 상기 금속 입자층에, 무전해 구리 도금액을 접촉시킴으로써, 무전해 구리 도금액 중에 포함되는 구리 금속을 석출시켜 금속 피막으로 이루어지는 무전해 구리 도금층을 형성하는 방법이다.
상기 무전해 구리 도금액으로서는, 예를 들면, 구리와, 환원제와, 수성 매체, 유기 용제 등의 용매를 함유하는 것을 들 수 있다.
상기 환원제로서는, 예를 들면, 디메틸아미노보란, 차아인산, 차아인산나트륨, 디메틸아민보란, 히드라진, 포름알데히드, 수소화붕소나트륨, 페놀 등을 들 수 있다.
또한, 상기 무전해 구리 도금액으로서는, 필요에 따라, 아세트산, 포름산 등의 모노카르복시산; 말론산, 숙신산, 아디프산, 말레산, 푸말산 등의 디카르복시산 화합물; 말산, 젖산, 글리콜산, 글루콘산, 시트르산 등의 히드록시카르복시산 화합물; 글리신, 알라닌, 이미노디아세트산, 아르기닌, 아스파라긴산, 글루탐산 등의 아미노산 화합물; 이미노디아세트산, 니트릴로트리아세트산, 에틸렌디아민디아세트산, 에틸렌디아민테트라아세트산, 디에틸렌트리아민펜타아세트산 등의 아미노폴리카르복시산 화합물 등의 유기산, 또는 이들 유기산의 가용성염(나트륨염, 칼륨염, 암모늄염 등), 에틸렌디아민, 디에틸렌트리아민, 트리에틸렌테트라민 등의 아민 화합물 등의 착화제를 함유하는 것을 사용할 수 있다.
상기 무전해 구리 도금액은, 20∼98℃의 범위에서 사용하는 것이 바람직하다.
상기 전해 구리 도금법은, 예를 들면, 상기 금속 입자층을 구성하는 금속, 또는, 상기 무전해 구리 도금에 의해 형성된 무전해 구리 도금층의 표면에, 전해 구리 도금액을 접촉한 상태에서 통전함으로써, 상기 전해 구리 도금액 중에 포함되는 구리 등의 금속을, 캐소드에 설치한 상기 금속 입자층, 또는 상기 무전해 구리 도금에 의해 형성된 무전해 구리 도금층의 표면에 석출시켜, 전해 구리 도금층을 형성하는 방법이다.
상기 전해 구리 도금액으로서는, 예를 들면, 구리의 황화물과, 황산과, 수성 매체를 함유하는 것 등을 들 수 있다. 구체적으로는, 황산구리와 황산과 수성 매체를 함유하는 것을 들 수 있다.
상기 전해 구리 도금액은, 20∼98℃의 범위에서 사용하는 것이 바람직하다.
상기 도금 처리의 방법은, 독성이 높은 물질을 사용하지 않고, 작업성이 좋기 때문에, 전해 구리 도금법이 바람직하다. 또한, 전해 구리 도금은, 무전해 구리 도금과 비교하여, 도금 시간을 단축할 수 있고, 도금의 막두께의 제어가 용이한 점에서 바람직하다.
상기 구리 도금법으로 형성한 구리 도금층의 두께는, 전계 쉴드성이 우수하므로, 0.5∼30㎛의 범위가 바람직하다. 또한, 전해 구리 도금법에 의해 구리 도금층을 형성할 경우, 그 층의 두께는, 도금 처리 공정에 있어서의 처리 시간, 전류 밀도, 도금용 첨가제의 사용량 등을 제어함으로써 조정할 수 있다.
본 발명의 쉴드층을 구성하는 니켈 도금층은, 자계(磁界) 노이즈를 쉴드하기 위해 사용된다. 또한, 상기 니켈 도금층은, 구리 도금층 표면의 산화 열화나 부식을 방지하기 위해서도 사용된다. 니켈 도금층의 형성 방법으로서는, 예를 들면, 무전해 니켈 도금, 전해 니켈 도금 등의 습식 도금법을 들 수 있고, 이들 도금법을 조합하여 니켈 도금층을 형성해도 좋다. 자계 쉴드성이 우수하므로, 상기 니켈층은 전해 니켈 도금으로 형성하는 것이 바람직하다.
상기 니켈 도금층 상에 다른 금속의 도금층이 적층되어 있어도 좋고, 예를 들면, 도금층, 주석 도금층, 크롬 도금층을 마련하면 니켈 도금층 표면의 부식을 방지할 수 있다. 또한, 상기 니켈 도금층 상에, 상기 금속 입자층을 보호막으로서 형성할 수도 있다. 금속 입자층으로서는, 예를 들면, 은 나노 입자층을 들 수 있다. 또한, 상기 니켈 도금층 상에, 보호막으로서 수지 피막을 형성해도 좋다. 상기 수지 피막으로서는, 상기 고분자 밀착층으로서 예시한 수지 등을 들 수 있다.
상기 니켈 도금법으로 형성한 니켈 도금층의 두께는, 자계 쉴드성이 우수하므로, 0.5∼10㎛의 범위가 바람직하다.
다음으로, 본 발명의 전자 부품 패키지의 제조 방법에 대해서 기술한다. 제조 방법으로서는, 예를 들면, 그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품과, 상기 전자 부품을 봉지하는 에폭시 수지를 갖는 봉지체를 갖는 전자 부품 패키지의 봉지체의 표면에, 금속 입자를 갖는 분산액을 도포하고 건조하여 금속 입자층을 형성하고, 상기 금속 입자층 상에 무전해 구리 도금 및 전해 구리 도금으로 이루어지는 군에서 선택되는 1종 이상으로 구리 도금층을 형성하고, 무전해 니켈 도금 및 전해 니켈 도금으로 이루어지는 군에서 선택되는 1종 이상으로 니켈 도금층을 형성하여, 금속 입자층, 구리 도금층 및 니켈 도금층을 갖는 쉴드층을 형성하는 제조 방법을 들 수 있다.
여기에서, 제조 방법으로서, 상기 봉지체의 표면에, 고분자를 함유하는 유동체를 도포하고 건조하여 고분자층을 형성하고, 상기 고분자층 상에 금속 입자를 갖는 분산액을 도포하고 건조하여 금속 입자층을 형성하고, 그 후, 상기 구리 도금층, 니켈 도금층을 갖는 상기 쉴드층을 형성하는 제조 방법이, 상기 봉지체와 상기 쉴드층의 밀착력이 우수하기 때문에 바람직하다.
상기 고분자층은, 상기 봉지체 상의 전면에 박막으로서 마련되어 있는 것이 바람직하지만, 전자 부품 패키지의 그라운드 패턴과 쉴드층을 접속하기 위해서는, 봉지체로부터 노출된 그라운드 패턴을 피하여 고분자층이 마련되어 있는 것이 바람직하다. 또한, 상기 고분자층은, 전자 부품 패키지의 쉴드층을 형성하지 않는 개소에는 고분자층을 형성하지 않는 것이 바람직하다. 전자 부품 패키지의 쉴드층을 형성하지 않는 개소란, 예를 들면, 전자 부품 패키지의 쉴드층과는 반대측의 회로 기판측, 솔더 볼이 형성된 개소, 솔더 볼이 형성될 예정인 개소 등을 들 수 있다.
상기 봉지체의 표면이나 상기 고분자 밀착층 상에, 상기 금속 입자층을 형성하는 방법으로서는, 금속 입자 분산액을 도포 또는 인쇄하는 방법이나, 건조하는 방법은, 상기에서 예시한 방법으로 실시할 수 있고, 상기 금속 입자가 은 나노 입자 등의 나노 입자일 경우, 상기 방법으로 건조함으로서 금속 입자끼리가 융착(融着)하여 도전층을 형성하고, 상기 전해 도금에 있어서의 도금 하지층으로서 기능시킬 수 있기 때문에 바람직하다.
상기 봉지체의 표면에, 상기 고분자층을 형성하는 방법으로서는, 고분자를 포함하는 유동체를 도포 또는 인쇄하는 방법이나, 건조하는 방법은, 상기에서 예시한 방법으로 실시할 수 있고, 필요에 따라 고분자를 가열 경화, 자외선으로 경화시켜 고분자층을 형성할 수 있다.
또한, 상기 전자 부품 패키지의 제조 방법에 있어서, 상기 전자 부품 패키지를 개편화(個片化)하기 전에 쉴드층을 형성하는 방법으로서는, 상기 고분자층을 형성한 후, 상기 고분자층 상에서, 상기 그라운드 패턴이 노출되도록 상기 봉지체의 일부를 절삭하여, 분할 예정 라인에 슬릿부를 형성하고, 상기 고분자층의 표면, 및 슬릿부의 절삭면에, 금속 입자층을 형성한 후, 구리 도금층 및 니켈 도금층을 형성하여 쉴드층을 형성한 후, 상기 슬릿부를 사용하여 전자 부품을 개편화하는 제조 방법을 들 수 있다.
상기 제조 방법에서는, 다량의 상기 전자 부품 패키지에 상기 쉴드층을 효율적으로 제조할 수 있고, 생산성이 우수하기 때문에 바람직하다.
여기에서, 상기 분할 예정 라인에 형성하는 상기 슬릿부는, 상기 전자 부품 패키지의 회로 기판에 포함되는 그라운드 패턴과, 금속 입자층, 구리 도금층, 니켈 도금층으로 이루어지는 쉴드층을 접속하기 위해 마련하는 것이며, 금속 입자층을 형성할 때에는, 그라운드 패턴과 접촉하도록 금속 입자를 포함하는 유동체를 도포하여 금속 입자층을 형성하는 것이 바람직하다.
상기 분할 예정 라인에 형성하는 상기 슬릿부는, 전자 부품 패키지를 봉지하기 전 또는 봉지한 후에, 지지체에 고정한 후, 슬릿부를 형성할 수도 있다. 상기 지지체란, 후술하는 가고정 기재와 같은 것을 사용할 수 있다.
또한, 상기 전자 부품 패키지의 제조 방법에 있어서, 상기 전자 부품 패키지를 개편화한 후에 쉴드층을 형성하는 방법으로서는, 상기 고분자층을 형성한 후, 상기 고분자층 상에서, 다이싱하여 봉지체로 봉지된 전자 부품을 개편화하고, 개편화한 전자 부품을 가고정 기재에 가고정하고, 개편화한 전자 부품의 상기 고분자층의 표면, 및 다이싱에 의해 생긴 절삭면에, 금속 입자층을 형성한 후, 구리 도금층 및 니켈 도금층을 형성하여 쉴드층을 형성하고, 상기 쉴드층을 상기 그라운드 패턴에 접지한 후, 상기 가고정 기재로부터 개편화한 전자 부품을 취출하는 제조 방법을 들 수 있다.
여기에서, 상기 가고정 기재로서는, 예를 들면, 지지체에 점착 가공된 점착 시트나 점착 필름으로서, 불소 수지 필름을 지지체로 한 불소 수지 점착 필름, 도금용 마스킹 점착 테이프, 프린트 기판용 마스킹 테이프, 반도체 웨이퍼의 가공 시에 사용되는 다이싱 테이프, 전자 부품 공정용 열박리 시트 등을 들 수 있다. 상기 가고정 기재는, 상기 쉴드층을 형성하지 않는 상기 개소를 보호하는 것을 목적으로서도 사용할 수 있다.
다음으로, 금속 입자층 상에, 전해 도금 또는 무전해 도금에 의해 구리 도금층이나 니켈 도금층을 형성하는 방법은, 상술에서 예시한 습식 도금법으로 실시할 수 있고, 특히, 전해 도금법을 이용하는 것이, 생산성이나 얻어지는 금속막의 역학적 특성, 비용면, 니켈 도금에 있어서는 자계 쉴드성이 우수하므로 바람직하다.
이와 같이 하여 제조되는 본 발명의 전자 부품 패키지는, 상술에서 예시한 용도에 있어서의 전자 부품 패키지로서 사용할 수 있다.
[실시예]
이하, 실시예에 따라 본 발명을 상세하게 설명한다.
(조제예 1: 금속 입자 분산액의 조제)
에틸렌글리콜 30질량부와, 이온 교환수 70질량부와의 혼합 용매에, 분산제로서 폴리에틸렌이민에 폴리옥시에틸렌이 부가한 화합물을 사용하여 평균 입경 30㎚의 은 입자를 분산시킨 후, 이온 교환수, 에탄올 및 계면활성제를 첨가하여, 그 점도를 10mPa·s로 조정함으로써, 금속 입자 분산액을 조제했다. 또, 이 금속 입자 분산액은, 금속 입자와, 반응성 관능기로서 염기성 질소 원자 함유기를 갖는 고분자 분산제를 함유하는 것이다.
(제조예 1: 고분자층용 수지의 제조)
교반기, 환류 냉각관, 질소 도입관, 온도계를 구비한 반응 용기에, 폴리카보네이트폴리올(1,4-시클로헥산디메탄올과 탄산에스테르를 반응시켜 얻어지는 산기 당량 1,000g／당량의 폴리카보네이트디올)을 100질량부, 2,2-디메틸올프로피온산 9.7질량부, 1,4-시클로헥산디메탄올 5.5질량부, 디시클로헥실메탄디이소시아네이트 51.4질량부를, 메틸에틸케톤 111질량부의 혼합 용제 중에서 반응시킴으로써, 분자 말단에 이소시아네이트기를 갖는 우레탄 프리폴리머의 유기 용제 용액을 얻었다.
다음으로, 상기 우레탄 수지의 유기 용제 용액에 트리에틸아민을 7.3질량부 더함으로써, 상기 우레탄 수지가 갖는 카르복시기의 일부 또는 전부를 중화(中和)하고, 또한 물 355질량부를 더해 충분히 교반함으로써, 우레탄 수지의 수성 분산액을 얻었다.
다음으로, 상기 수성 분산액에, 25질량％의 에틸렌디아민 수용액을 4.3질량부 더해, 교반함으로써, 입자상의 폴리우레탄 수지를 쇄 신장시키고, 그 다음에 에이징·탈용제함으로써, 고형분 농도 30질량％의 우레탄 수지의 수성 분산액을 얻었다.
교반기, 환류 냉각관, 질소 도입관, 온도계, 단량체 혼합물 적하용 적하 깔때기, 중합 촉매 적하용 적하 깔때기를 구비한 반응 용기에 탈이온수 140질량부, 상기에서 얻은 우레탄 수지의 수분산액 100질량부를 넣고, 질소를 취입(吹入)하면서 80℃까지 승온했다. 80℃까지 승온한 반응 용기 내에, 교반 하, 메타크릴산메틸 60질량부, 아크릴산n-부틸 10질량부, N-n-부톡시메틸아크릴아미드 30질량부를 함유하는 단량체 혼합물과, 과황산암모늄 수용액(농도: 0.5질량％) 20질량부를 별개의 적하 깔때기로부터, 반응 용기 내 온도를 80±2℃로 유지하면서 120분간 걸쳐 적하하고 중합했다.
적하 종료 후, 동(同)온도에서 60분간 교반하고, 그 후, 상기 반응 용기 내의 온도를 40℃로 냉각하고, 그 다음에, 불휘발분이 20질량％가 되도록 탈이온수를 첨가한 후, 200메쉬 여포(濾布)로 여과함으로써, 반응성 관능기로서 카르복시기와 N-n-부톡시메틸아크릴아미드기를 함유하는 고분자층용 수지를 얻었다.
(조제예 2: 고분자층용 수지를 함유하는 유동체의 조제)
상기 고분자층용 수지의 제조에 의해 얻어진 고분자층용 수지 10질량부에, 에탄올 90질량부를 교반 혼합하여, 고분자층용 수지를 함유하는 유동체를 얻었다.
(실시예 1)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 봉지체의 표면에, 조제예 1에서 조제한 금속 입자 분산액을, 스프레이 장치(스프레잉시스템쟈?y고도가이샤제 스프레이 노즐의 스프레이 칩 QTKA(유량 사이즈 0.1L／분)를 구비한 스프레이 장치)로, 금속 입자층으로서의 건조 후의 막두께가 150㎚가 되도록 도포했다. 그 후 180℃에서 10분간 건조하고, 금속 입자층을 형성했다. 이 금속 입자층의 표면 저항값은 4Ω／□이었다.
다음으로, 상기 방법으로 형성한 금속 입자층 상에, 함(含)인구리를 양극으로 설정하고, 황산구리를 함유하는 전해 도금액을 사용하여 전류 밀도 2.5A／d㎡로 10분간 전해 구리 도금을 행함으로써, 금속 입자층의 표면에, 두께 5㎛의 구리 도금층을 적층했다. 상기 전해 구리 도금액으로서는, 황산구리 70g／L, 황산 200g／L, 염소 이온 50㎎／L, 첨가제(오쿠노세이야쿠고교 가부시키가이샤제 「톱루티나 SF-M」) 5mL／L를 사용했다.
다음으로, 상기 방법으로 형성한 구리 도금층 상에, 황산니켈로 니켈 이온을 공급하면서 전류 밀도 2A／d㎡로 5분간 전해 니켈 도금을 행함으로써, 구리 도금층 상에, 두께 2㎛의 니켈 도금층을 적층하여 쉴드층을 형성했다.
(실시예 2)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 봉지체의 표면에, 조제예 2에서 조제한 고분자층용 수지를 함유하는 유동체를, 스프레이 장치(스프레잉시스템쟈?y고도가이샤제 스프레이 노즐의 스프레이 칩 QTKA(유량 사이즈 0.1L／분)를 구비한 스프레이 장치)로, 고분자층으로서의 건조 후의 막두께가 200㎚가 되도록 도포했다. 그 후 150℃에서 10분간 건조하고, 고분자층을 형성했다.
다음으로, 상기 방법으로 형성한 고분자층 상에, 조제예 1에서 조제한 금속 입자 분산액을, 스프레이 장치(스프레잉시스템쟈?y고도가이샤제 스프레이 노즐의 스프레이 칩 QTKA(유량 사이즈 0.1L／분)를 구비한 스프레이 장치)로, 금속 입자층으로서의 건조 후의 막두께가 150㎚가 되도록 도포했다. 그 후 180℃에서 10분간 건조하고, 금속 입자층을 형성했다. 이 금속 입자층의 표면 저항값은 4Ω／□이었다.
다음으로, 상기 방법으로 형성한 금속 입자층 상에, 실시예 1과 마찬가지로 한 전해 구리 도금, 전해 니켈 도금을 행하여, 두께 5㎛의 구리 도금층과 두께 2㎛의 니켈 도금층으로 이루어지는 쉴드층을 형성했다.
(실시예 3)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 다음으로, 전자 부품을 봉지한 봉지체의, 쉴드층을 형성하지 않는 회로 기판측에, 도금용 마스킹 점착 테이프를 첩부(貼付)했다. 다음으로, 봉지체의 표면에, 조제예 2에서 조제한 고분자층용 수지를 함유하는 유동체를, 스프레이 장치(스프레잉시스템쟈?y고도가이샤제 스프레이 노즐의 스프레이 칩 QTKA(유량 사이즈 0.1L／분)를 구비한 스프레이 장치)로, 고분자층으로서의 건조 후의 막두께가 200㎚가 되도록 도포했다. 그 후 150℃에서 10분간 건조하고, 고분자층을 형성했다.
다음으로, 상기 방법으로 형성한 고분자층의 표면을, 다이싱 장치의 다이아몬드 블레이드로 분할 예정 라인을 따라 하프 다이싱을 행하여, 슬릿부를 형성했다. 슬릿부에는, 고분자층은 없고, 회로 기판의 그라운드선이 노출되어 있는 것을 확인했다.
다음으로, 상기에서 얻어진 고분자층이 형성되고 하프 다이싱하여 슬릿부가 형성된 봉지체에, 조제예 1에서 조제한 금속 입자 분산액을 인쇄했다. 금속 입자 분산액의 인쇄는, 잉크젯 프린터(코니카미놀타 IJ 가부시키가이샤제 잉크젯 시험기 EB100, 평가용 프린터 헤드 KM512L, 토출량 14pL)를 사용하여, 최초에 슬릿부를 따라 인쇄하고, 그 다음에, 봉지체의 표면 전체를 인쇄했다. 그 후, 150℃에서 10분간 건조함으로써, 금속 입자층을 형성했다. 이 금속 입자층의 막두께는 각 개소의 평균 막두께로서 80㎚였다.
다음으로, 상기 방법으로 형성한 금속 입자층 상에, 무전해 구리 도금을 실시하고, 두께 0.2㎛의 무전해 구리 도금막을 형성했다. 또, 무전해 구리 도금은, ARG 카파(오쿠노세이야쿠고교 가부시키가이샤제)를, 표준 추천 조건(ARG 카파 1: 30mL／L, ARG 카파 2: 15mL／L, ARG 카파 3: 200mL／L)으로 건욕(建浴)하고, 욕온(浴溫) 45℃에서 유지하고, 이것에 상기의 금속 입자층을 형성한 기판을 15분간 침지(浸漬)하여, 구리 도금막을 석출시킴으로써 행했다.
다음으로, 상기 방법으로 형성한 무전해 구리 도금층 상에, 실시예 1과 마찬가지로 하여 전해 구리 도금, 전해 니켈 도금을 행하여, 두께 5㎛의 구리 도금층과 두께 2㎛의 니켈 도금층으로 이루어지는 쉴드층을 형성했다.
(실시예 4)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 다음으로, 봉지체의 표면에, 고분자층(A-1)용 수지를 함유하는 유동체를, 스프레이 장치(스프레잉시스템쟈?y고도가이샤제 스프레이 노즐의 스프레이 칩 QTKA(유량 사이즈 0.1L／분)를 구비한 스프레이 장치)로, 고분자층으로서의 건조 후의 막두께가 200㎚가 되도록 도포했다. 그 후 120℃에서 10분간 건조하고, 고분자층을 형성했다.
다음으로, 상기 방법으로 형성한 고분자층의 표면을, 다이싱 장치의 다이아몬드 블레이드로 분할 라인을 따라 종 10㎜, 횡 10㎜의 사이즈로 다이싱을 행하여 개편화했다. 개편화한 봉지체의 다이아몬드 블레이드가 접촉한 부분에는, 고분자층은 없고, 회로 기판의 그라운드선이 노출되어 있는 것을 확인했다. 다음으로, 개편화한 봉지체 40개를 2㎜ 간격으로 전자 부품 공정용 열박리 시트에 첩부했다.
다음으로, 상기 방법으로 전자 부품 공정용 열박리 시트에 첩부한 봉지체의 표면에, 조제예 1에서 조제한 금속 입자 분산액을 인쇄했다. 금속 입자 분산액의 인쇄는, 잉크젯 프린터(코니카미놀타 IJ 가부시키가이샤제 잉크젯 시험기 EB100, 평가용 프린터 헤드 KM512L, 토출량 14pL)를 사용하여, 봉지체의 표면, 다이싱으로 잘라낸 측면, 봉지체가 첩부된 전자 부품 공정용 열박리 시트의 표면에도 인쇄했다. 그 후, 100℃에서 10분간 건조함으로써, 금속 입자층을 형성했다. 이 금속 입자층의 막두께는, 각 개소의 평균 막두께로서 90㎚였다.
다음으로, 상기 방법으로 형성한 금속 입자층 상에, 실시예 3과 마찬가지로 하여 무전해 구리 도금을 실시하고, 두께 0.2㎛의 무전해 구리 도금층을 형성했다.
다음으로, 상기 방법으로 형성한 무전해 구리 도금층 상에, 실시예 1과 마찬가지로 하여 전해 구리 도금, 전해 니켈 도금을 행하여, 두께 5㎛의 구리 도금층과 두께 2㎛의 니켈 도금층으로 이루어지는 쉴드층을 형성했다.
(비교예 1)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 봉지체의 표면을 조화하기 위해, 불산을 사용하여 봉지체 중의 충전재를 용해하여 봉지체 표면의 조화 처리를 행했다. 상기 조화 처리에는, 62％ 질산 1000mL／L에 불화암모늄 150g／L를 용해한 약제를 사용했다. 조화 처리 온도는 40℃로 하고, 조화 처리 시간은 20분간 행했다.
다음으로, 상기 방법으로 조화 처리한 봉지체를, 무전해 구리 도금 촉매로서 팔라듐의 염화 제1 주석 보호 콜로이드 용액으로 이루어지는 촉매액(오쿠노세이야쿠고교 가부시키가이샤제 「캐털리스트 C」 40mL／L 및 35％ 염산 180mL／L를 함유하는 수용액) 중에 30℃에서 3분간 침지했다. 다음으로, 98％ 황산을 100mL／L 함유하는 수용액 중에 40℃에서 3분간 침지하여 무전해 구리 도금 촉매를 활성화했다.
다음으로, 상기 방법으로 조화 처리와, 무전해 구리 도금 촉매의 부여와 활성화 처리를 한 봉지체에, 실시예 3과 마찬가지로 하여 무전해 구리 도금을 실시하고, 두께 0.2㎛의 무전해 구리 도금층을 형성했다.
다음으로, 상기 방법으로 형성한 무전해 구리 도금층 상에, 실시예 1과 마찬가지로 하여 전해 구리 도금, 전해 니켈 도금을 행하여, 두께 5㎛의 구리 도금층과 두께 2㎛의 니켈 도금층으로 이루어지는 쉴드층을 형성했다.
(비교예 2)
그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품을, 에폭시 수지와, 페놀 수지 경화제와, 충전재를 포함하는 반도체 봉지용 수지 조성물로 봉지했다. 봉지체의 표면을 마그네트론 스퍼터의 제막 방식으로 스퍼터 처리를 행했다. 이 스퍼터법으로, 구리막을 두께 0.2㎛로 형성했다.
다음으로, 상기 방법으로 형성한 구리막 상에, 실시예 1과 마찬가지로 하여 전해 구리 도금, 전해 니켈 도금을 행하여, 두께 5㎛의 구리 도금층과 두께 2㎛의 니켈 도금층으로 이루어지는 쉴드층을 형성했다.
<쉴드층의 밀착력(필 강도)의 측정>
상기에서 얻어진 각 쉴드층이 형성된 전자 부품 패키지에 대해서, 가부시키가이샤 시마즈세이사쿠쇼제 「오토그래프 AGS-X 500N」을 사용하여 봉지체와 쉴드층간의 필 강도를 측정했다. 또, 측정에 사용하는 리드 폭은 1㎜, 그 필의 각도는 90°로 했다. 또한, 본 발명에서의 필 강도의 측정은, 쉴드층의 두께 7㎛에 있어서의 측정값을 기준으로 하여 실시했다.
<가열 후의 쉴드층의 밀착력(필 시험)의 측정>
상기에서 얻어진 각 쉴드층이 형성된 전자 부품 패키지에 대해서, 150℃로 설정한 건조기 내에 168시간 보관하여 가열했다. 가열 후, 상기와 마찬가지의 방법으로 필 강도를 측정했다.
<내열성의 평가>
상기에서 측정한 가열 전후의 필 강도값을 이용하여, 가열 전후에서의 유지율을 산출하고, 하기의 기준에 따라서 내열성을 평가했다.
A: 유지율이 80％ 이상이다.
B: 유지율이 70％ 이상 80％ 미만이다.
C: 유지율이 50％ 이상 70％ 미만이다.
D: 유지율이 50％ 미만이다.
실시예 1∼4, 비교예 1 및 2에서 얻어진 쉴드층이 형성된 전자 부품 패키지의 쉴드층의 가열 전후의 필 강도의 측정 결과 및 내열성의 평가 결과를 표 1에 나타낸다.
[표 1]
Figure 112020049054367-pct00001
표 1에 나타낸 결과로부터, 본 발명의 쉴드층이 형성된 전자 부품 패키지인 실시예 1∼4에서 얻어진 쉴드층은, 봉지체와 쉴드층간의 필 강도가 높고, 가열 후의 필 강도의 저하도 근소하며, 가열 후의 필 강도의 유지율도 높아, 우수한 내열성을 갖는 것을 확인할 수 있었다.
한편, 비교예 1에서 얻어진 쉴드층이 형성된 전자 부품 패키지는, 봉지체를 조화 처리하고 나서 금속 도금막을 형성한 예이지만, 가열 전후 모두 필 강도가 매우 낮은 것을 확인할 수 있었다.
또한, 비교예 2에서 얻어진 쉴드층이 형성된 전자 부품 패키지는, 지지체에 스퍼터링법을 이용하여 금속층을 형성 후, 금속 도금을 행한 예이지만, 가열 전후 모두 필 강도가 매우 낮은 것을 확인할 수 있었다.
1: 회로 기판 2: 쉴드층
3: 금속 입자층 4: 구리 도금층
5: 니켈층 6: 그라운드 패턴
7: 배선 패턴 8: 다른 회로 기판 등과의 접속 패드부
9: 반도체 장치 등의 전자 부품
10: 고분자층

Claims (10)

  1. 그라운드 패턴을 갖는 회로 기판 상에 실장(實裝)된 전자 부품과, 상기 전자 부품을 봉지(封止)하는 에폭시 수지를 갖는 봉지체와, 상기 봉지체 상에 형성된 쉴드층을 갖는 전자 부품 패키지로서,
    상기 쉴드층이, 상기 봉지체측으로부터, 금속 입자층, 구리 도금층, 및 니켈 도금층의 순으로 적층된 것이며, 상기 쉴드층이 상기 그라운드 패턴에 접지된 것이며,
    상기 쉴드층이, 상기 봉지체의 표면에 형성한 고분자층을 개재하여 형성된 것임을 특징으로 하는 전자 부품 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 금속 입자층 중의 금속 입자가, 고분자 분산제로 피복된 것인 전자 부품 패키지.
  4. 제3항에 있어서,
    상기 고분자 분산제가, 반응성 관능기[Y]를 갖는 것이며, 상기 고분자층이, 반응성 관능기[X]를 갖는 고분자를 함유하는 층이며, 상기 반응성 관능기[Y]와, 상기 반응성 관능기[X]가 결합을 형성한 것인 전자 부품 패키지.
  5. 제4항에 있어서,
    상기 반응성 관능기[Y]가 염기성 질소 원자 함유기인 전자 부품 패키지.
  6. 제4항 또는 제5항에 있어서,
    상기 반응성 관능기[Y]를 갖는 고분자가, 폴리알킬렌이민, 및 옥시에틸렌 단위를 포함하는 폴리옥시알킬렌 구조를 갖는 폴리알킬렌이민으로 이루어지는 군에서 선택되는 1종 이상인 전자 부품 패키지.
  7. 제4항 또는 제5항에 있어서,
    상기 반응성 관능기[X]가, 케토기, 아세토아세틸기, 에폭시기, 카르복시기, N-알킬올기, 이소시아네이트기, 비닐기, (메타)아크릴로일기, 알릴기로 이루어지는 군에서 선택되는 1종 이상인 전자 부품 패키지.
  8. 그라운드 패턴을 갖는 회로 기판 상에 실장된 전자 부품과, 상기 전자 부품을 봉지하는 에폭시 수지를 갖는 봉지체를 갖는 전자 부품 패키지의 봉지체의 표면에, 고분자를 함유하는 유동체를 도포(塗布)하고 건조하여 고분자층을 형성하고, 상기 고분자층 상에 금속 입자를 갖는 분산액을 도포하고 건조하여 금속 입자층을 형성하고, 상기 금속 입자층 상에 무전해 구리 도금 및 전해 구리 도금으로 이루어지는 군에서 선택되는 1종 이상으로 구리 도금층을 형성하고, 무전해 니켈 도금 및 전해 니켈 도금으로 이루어지는 군에서 선택되는 1종 이상으로 니켈 도금층을 형성하여, 금속 입자층, 구리 도금층 및 니켈 도금층을 갖는 쉴드층을 형성하는 것을 특징으로 하는 전자 부품 패키지의 제조 방법.
  9. 제8항에 있어서,
    고분자층을 형성한 후, 상기 고분자층 상에서, 상기 그라운드 패턴이 노출되도록 상기 봉지체의 일부를 절삭하여 슬릿부를 형성하고, 상기 고분자층의 표면, 및 슬릿부의 절삭면에, 금속 입자층을 형성한 후, 구리 도금층 및 니켈 도금층을 형성하여 쉴드층을 형성한 후, 상기 슬릿부를 사용하여 전자 부품을 개편화(個片化)하는 전자 부품 패키지의 제조 방법.
  10. 제8항에 있어서,
    고분자층을 형성한 후, 상기 고분자층 상에서, 다이싱하여 봉지체로 봉지된 전자 부품을 개편화하고, 개편화한 전자 부품을 가고정(假固定) 기재에 가고정하고, 개편화한 전자 부품의 상기 고분자층의 표면, 및 다이싱에 의해 생긴 절삭면에, 금속 입자층을 형성한 후, 구리 도금층 및 니켈 도금층을 형성하여 쉴드층을 형성하고, 상기 쉴드층을 상기 그라운드 패턴에 접지한 후, 상기 가고정 기재로부터 개편화한 전자 부품을 취출하는 전자 부품 패키지의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
CN112563396B (zh) * 2019-09-25 2022-04-22 天津德高化成新材料股份有限公司 一种用于潮气敏感的高色域背光应用的芯片级封装结构及制造方法
CN110752189B (zh) * 2019-10-23 2020-08-21 杭州见闻录科技有限公司 一种emi屏蔽材料、emi屏蔽工艺以及通信模块产品
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
JP7487519B2 (ja) 2020-03-27 2024-05-21 株式会社レゾナック 半導体パッケージの製造方法
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
KR102208360B1 (ko) * 2020-04-21 2021-01-28 엔트리움 주식회사 반도체 패키지 및 그 제조 방법
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015137132A1 (ja) * 2014-03-10 2015-09-17 Dic株式会社 シールドフィルム、シールドプリント配線板及びそれらの製造方法
US20170345789A1 (en) 2014-12-12 2017-11-30 Meiko Electronics Co., Ltd. Encapsulated Circuit Module, And Production Method Therefor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109306A (ja) 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
JP4780105B2 (ja) * 2005-06-02 2011-09-28 凸版印刷株式会社 電磁波シールド性光透過部材の製造方法
JP5054938B2 (ja) * 2006-07-12 2012-10-24 理想科学工業株式会社 非水系顔料インク
WO2008018123A1 (fr) * 2006-08-09 2008-02-14 Dic Corporation Dispersion de nanoparticules métalliques et leur procédé de production
WO2010029635A1 (ja) 2008-09-11 2010-03-18 パイオニア株式会社 金属配線の形成方法、及び金属配線を備えた電子部品
CN102656674A (zh) * 2009-12-14 2012-09-05 住友电木株式会社 电子装置的制造方法、电子装置、电子装置封装的制造方法和电子装置封装
WO2013146195A1 (ja) 2012-03-28 2013-10-03 Dic株式会社 導電性パターン、電気回路、電磁波シールド、及び、導電性パターンの製造方法
WO2015012356A1 (ja) * 2013-07-25 2015-01-29 石原産業株式会社 金属銅分散液及びその製造方法並びにその用途
TW201522071A (zh) * 2013-09-10 2015-06-16 Dainippon Ink & Chemicals 積層體、導電性圖案、電路及積層體之製造方法
TWI614870B (zh) * 2014-07-25 2018-02-11 矽品精密工業股份有限公司 封裝結構及其製法
KR20160111262A (ko) * 2015-03-16 2016-09-26 삼성전자주식회사 반도체 패키지 및 반도체 패키지 기판
US10242954B2 (en) * 2016-12-01 2019-03-26 Tdk Corporation Electronic circuit package having high composite shielding effect
CN107507823B (zh) * 2016-06-14 2022-12-20 三星电子株式会社 半导体封装和用于制造半导体封装的方法
KR102419046B1 (ko) * 2016-06-14 2022-07-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
WO2018030202A1 (ja) * 2016-08-08 2018-02-15 Dic株式会社 積層体、メタルメッシュ及びタッチパネル
US9953930B1 (en) * 2016-10-20 2018-04-24 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US10629519B2 (en) * 2016-11-29 2020-04-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102568983B1 (ko) * 2018-04-10 2023-08-22 엘지이노텍 주식회사 지문 인식 모듈 및 이를 포함하는 전자 디바이스

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015137132A1 (ja) * 2014-03-10 2015-09-17 Dic株式会社 シールドフィルム、シールドプリント配線板及びそれらの製造方法
US20170345789A1 (en) 2014-12-12 2017-11-30 Meiko Electronics Co., Ltd. Encapsulated Circuit Module, And Production Method Therefor

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