KR102623826B1 - 변형 완화 구조를 통합한 led 전구체 - Google Patents

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Abstract

발광 다이오드(Light Emitting Diode, LED) 전구체 및 LED 전구체 형성 방법이 제공된다. LED 전구체는 제1 반도체층 및 제1 반도체층의 성장 표면 상에 제공된 모놀리식 LED 구조를 포함한다. 제1 반도체층은 III족 질화물을 포함한다. 제1 반도체층은 벌크 반도체 표면 및 메사 표면을 포함하는 성장 표면을 정의하기 위해 제1 반도체층의 주표면으로부터 연장되는 메사 구조를 포함한다. 제1 반도체층은 제1 면내 격자 상수를 갖는 III족 질화물을 포함하는 제1 반도체 서브층, 및 변형 완화된 서브층을 포함한다. 변형 완화된 서브층은 제1 반도체 서브층에 걸쳐 제공된 III족 질화물을 포함하고, 여기서 변형 완화된 서브층은 메사 구조의 메사 표면을 제공하여 메사 표면이 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖도록 한다. 모놀리식 LED 구조가 메사 표면 및 벌크 반도체 표면을 덮도록 제1 반도체층의 성장 표면 상에 제공되고, 여기서 모놀리식 LED 구조는 복수의 III족 질화물 층을 포함한다. 모놀리식 LED 구조는 메사 표면 위에 제공된 제1 모놀리식 LED 구조 부분, 및 제1 모놀리식 LED 구조 부분을 둘러싸고 메사 표면에 대해 경사진 측벽 표면을 갖는 제2 모놀리식 LED 구조 부분을 갖는다.

Description

변형 완화 구조를 통합한 LED 전구체
본 개시는 III족 질화물 반도체에 관한 것이다. 특히, 본 개시는 III족 질화물 반도체를 포함하는 발광 다이오드(LED)에 관한 것이다.
마이크로 LED 어레이는 일반적으로 크기가 100 × 100 μm2 또는 그 이하인 LED 어레이로 정의된다. 마이크로 LED 어레이는 스마트워치, 헤드-웨어 디스플레이, 헤드-업 디스플레이, 캠코더, 뷰파인더, 다중 사이트 여기(excitation) 소스 및 피코 프로젝터와 같은 다양한 장치들에서 사용을 위해 적합한 자체-발광 마이크로-디스플레이/프로젝터이다.
많은 응용 분야에서 다양한 파장을 갖는 광을 출력할 수 있는 마이크로 디스플레이/프로젝터를 제공하는 것이 바람직하다. 예를 들어, 많은 컬러 디스플레이에서 각 픽셀에 빨강, 녹색 및 파랑 빛의 조합을 출력할 수 있는 기능을 제공하는 것이 일반적이다.
마이크로-LED 어레이의 한 알려진 형태는 III족 질화물로부터 형성된 복수의 LED를 포함한다. III족 질화물 LED는 활성 발광 영역에서 GaN 및 InN 및 AlN과의 합금을 포함하는 무기 반도체 LED이다. III족 질화물 LED는 기존의 대면적 LED, 예를 들어 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도에서 구동되고 더 높은 광출력 밀도를 방출할 수 있다. 결과적으로, 주어진 방향에서 광원의 단위 면적당 방출되는 빛의 양으로 정의되는 더 높은 휘도(밝기)는 마이크로 LED를 고휘도가 필요하거나 그 혜택을 받는 애플리케이션에 적합하게 만든다. 예를 들어, 고휘도의 혜택을 받는 애플리케이션에는 고휘도 환경의 디스플레이 또는 프로젝터가 포함될 수 있다. 추가적으로, III족 질화물 마이크로 LED는 다른 기존의 대면적 LED에 비해 와트당 루멘(lm/W)으로 표시되는 비교적 높은 발광 효율을 갖는 것으로 알려져 있다. III족 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은 다른 광원에 비해 전력 사용량을 줄이고 마이크로 LED를 특히 휴대용 장치에 적합하게 만든다.
III족 질화물로부터 마이크로 LED 특히, 마이크로 LED 어레이를 형성하기 위한 하나의 방법은, US-B-7,087,932에 기술된 바와 같은 선택적 영역 성장(SAG)이다. SAG 기술에서, 마스크는 버퍼층에 패터닝된다. 마스크의 재료는 성장 조건에서 추가 재료가 마스크 위에 직접 성장하지 않고 아래에 있는 버퍼층 표면의 일부를 노출시키는 개구 내부에서만 성장하도록 하는 것이다. [0001] 방향을 따라 성장한 III족 질화물의 선택적 영역 성장의 또 다른 주목할만한 특징은 성장 온도, 압력 및 V/III 비율과 같은 성장 매개변수에 따라 c-평면이라고도 하는 (0001) 평면에 대한 경사면이 패터닝된 마스크의 열린 영역에 의해 정의된 c-평면 반도체의 성장 부분 둘레 주위에서 얻어진다는 것이다. 경사면은 일반적으로 wurtzite 결정의 또는 평면을 따라 배향되며 c-평면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
III족 질화물 LED의 알려진 유형 중 하나는 In-Ga-N 합금 시스템을 사용하여 LED의 활성 영역에 다중 양자 우물(multiple quantum wells)을 정의한다. 일반적으로, 양자 우물을 정의하기 위해 GaN 및 InxGa1-xN의 교대 층이 제공된다. 청색 LED의 경우, 인듐 몰 분율 X는 일반적으로 < 0.2(X< 0.2)이다. InxGa1-xN층에 통합된 인듐의 양을 늘리면 포텐셜 우물의 깊이가 증가하여 LED에서 방출되는 빛의 파장이 증가한다.
그러나, 예를 들어 기본 녹색 및 적색 LED를 제공하기 위해 인듐 몰 분율 X를 0.2 이상으로 증가시키면 LED의 효율이 크게 감소하는 것으로 알려져 있다. 근본적인 문제 중 하나는 이완되거나 압축적으로 변형된 GaN에 증착되는 경우 인듐의 낮은 통합 효율이다. High In fraction 층은 일반적으로 낮은 성장 온도를 사용해야 하며 IQE에 해로운 영향을 미치는 상 분리 경향이 있다(예: JOURNAL OF APPLIED PHYSICS 123, 160901(2018)).
"InGaN lattice constant engineering via growth on (In, Ga)N/GaN nanostripe arrays"(Keller S. et al., Semicond. Sci. Technol., vol. 30, (2015))는 InGaN/GaN 다중 양자 우물로 구성된 나노스트라이프 어레이에서 성장한 평면 (In, Ga)N 층을 개시한다. 나노 스트라이프 어레이는 패턴 제작 후 스트라이프 방향에 수직인 탄성 이완을 나타내어 GaN 베이스 레이어보다 스트라이프 방향에 수직인 격자 상수가 더 크게 나타났다.
US-B-8,492,244는 중간 기판 상에 변형 완화 재료 층의 아일랜드를 형성하고, 제1 열처리에 의해 변형 재료 아일랜드를 적어도 부분적으로 이완시키고, 적어도 부분적으로 변형 재료 아일랜드를 타겟 기판으로 이송하는 방법을 개시한다.
본 발명의 목적은 LED 전구체를 형성하기 위한 개선된 방법, 뿐만 아니라 선행 기술의 방법 및 어레이와 관련된 문제 중 적어도 하나를 해결하거나 적어도 그것에 상업적으로 유용한 대안을 제공하는 개선된 LED 전구체를 제공하는 것이다.
본 발명자들은 SAG 방법이 제조될 층/장치의 기하학적 구조에 크게 의존한다는 것을 깨달았다. 이와 같이, 상이한 마스크 기하학적 구조를 갖는 기판 상에서 동일한 SAG 제조 공정을 수행하는 것은 개구 크기의 국부적 변동으로 인한 도핑 프로파일 및 층 조성의 바람직하지 않은 국부적 변동을 초래할 수 있다. 또한, 레이아웃의 차이로 인해 서로 다른 기판에 대한 도핑 프로파일 및 층 조성에 변동이 있을 수 있다. 즉, SAG에 의해 형성된 LED 장치의 각 층에 대한 도핑 프로파일/합금 조성은 장치의 기하학적 구조에 따라 달라질 수 있다. 결과적으로, 장치 또는 장치 배열의 작은 변화는 장치의 각 계층에 대한 SAG 프로세스를 다시 보정해야 할 수 있다.
또한, 본 발명자들은 SAG 프로세스 동안, 마스크 층으로부터의 재료가 증착된 구조에 포함될 수 있다는 것을 깨달았다. 예를 들어, 마스킹 층 내의 요소는 제작 중 SAG에 의해 성장된 재료로 확산되어 성장된 LED 구조의 바람직하지 않은 도핑을 초래할 수 있다. 특히, Si 또는 O(예를 들어, SiNx, SiO2)를 포함하는 마스킹 층은 SAG에 의해 성장된 III족 질화물 층을 위한 Si 또는 O 도펀트의 소스를 제공할 수 있다.
본 개시내용의 제1 측면에 따르면, 발광 다이오드(LED) 전구체를 형성하는 방법이 제공된다. 방법은 다음을 포함한다:
(a) 기판 상에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층을 형성하는 단계는 다음을 포함:
상기 기판의 표면 상에 제1 내부평면 격자 상수를 갖는 III족 질화물을 포함하는 제1 반도체 서브층을 형성하는 단계; 및
상기 기판에 대한 상기 제1 반도체 서브층의 반대편에 있는 제1 반도체 서브층 상에 III족-질화물을 포함하는 변형된 서브층을 형성하는 단계로서, 여기서 상기 변형된 서브층과 상기 제1 반도체 서브층 사이의 계면에서 상기 변형된 서브층은 상기 계면에서 변형된 서브층의 내부-평면 격자 상수가 제1 면내 격자 상수가 되도록 압축 변형 하에 있는 단계;
(b) 상기 제1 반도체층이 벌크 반도체층 표면으로부터 연장되는 메사 구조를 정의하도록 상기 제1 반도체층의 상기 벌크 반도체층 표면을 노출시키기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계;
(c) 상기 변형된 서브층을 변형 완화(relaxing) 온도로 가열하는 단계로서, 여기서 상기 변형된 서브층은 소성 변형을 통해 완화되어 변형 완화된 서브층을 형성하고, 여기서 상기 메사 구조는 상기 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는 상기 변형 완화된 서브층의 일부로부터 형성된 메사 표면을 갖는 단계;
(d) 모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮고, 상기 모놀리식 LED 구조가 복수의 III족 질화물 층을 포함하도록 상기 제1 반도체층 상에 모놀리식 LED 구조를 형성하는 단계로서, 상기 모놀리식 LED 구조는 다음을 포함하는 단계:
상기 메사 표면 위에 제공된 제1 모놀리식 LED 구조 부분; 및
상기 제1 모놀리식 LED 구조 부분을 둘러싸고 상기 메사 표면에 대해 경사진 측벽 표면을 갖는 제2 모놀리식 LED 구조 부분.
SAG 방법에서, 모놀리식 LED 구조는 버퍼층의 노출된 부분에서 성장될 수 있다. 모놀리식 LED 구조는 마스크 층으로 덮인 버퍼 층 부분에서 성장하지 않는다. 제1 측면의 방법에서, 모놀리식 LED 구조는 마스크 층의 존재 없이 제1 반도체층의 성장 표면 상에서 과성장된다. 이와 같이 모놀리식 LED 구조를 제조하는 방법은 마스크 없는 과성장 방법이다.
제1 측면의 방법은 마스크 층의 존재 없이 성장 표면 상에 모놀리식 LED 구조가 형성되는 것을 허용한다. 따라서, 제1 측면의 방법은 재료 재활용 및 마스크 층 오염과 관련된 문제를 줄이거나 제거한다.
성장 표면의 일부를 형성하는 메사 구조는 모놀리식 LED 구조의 기하학을 정의하는 데 도움이 된다. 따라서 알려진 SAG 방법과 달리 모놀리식 LED 구조의 선택적 성장을 위한 개구를 정의하는 데 마스크 층이 필요하지 않다. 오히려, 모놀리식 LED 구조는 메사 구조를 덮기 위해 성장 표면 위에 성장된다. 메사 구조를 덮음으로써, 형성된 모놀리식 LED 구조는 메사 표면을 덮는 실질적으로 평면인 제1 부분, 및 당업계에 공지된 SAG 방법에 의해 성장된 모놀리식 LED 구조와 유사한 경사진 측벽을 갖는 메사 표면을 둘러싸는 제2 부분을 갖는다.
중요한 것은, 메사 표면이 변형 완화된 서브층의 변형 완화 표면의 일부로 형성된다는 것이다. 변형 완화된 서브층을 제1 반도체층에 통합함으로써, 메사 표면은 더 높은 In 함량 활성층을 갖는 모놀리식 LED 구조의 성장을 위해 구성될 수 있다. 즉, 메사 표면과 모놀리식 LED 구조 사이의 격자 불일치가 감소되도록 메사 표면의 면내 격자 상수가 제공될 수 있다.
또한, 제1 측면의 방법은 메사 표면 및 벌크 반도체 표면을 포함하는 성장 표면을 가로질러 모놀리식 LED 구조의 층을 형성하는 것을 포함한다. 모놀리식 LED 구조의 층은 SAG와 유사한 제조 프로세스를 사용하여 형성될 수 있다. 그러나, 제1 측면의 방법에서 모놀리식 LED 구조의 층이 전체 성장 표면에 걸쳐 형성된다(즉, 마스크 층이 존재하지 않음). 따라서, 모놀리식 LED 구조의 층의 형성은 형성될 LED 전구체의 기하학적 변화에 덜 민감하다. 결과적으로, LED 전구체를 형성하는 방법은 장치의 기하학적 구조가 변경될 때마다 모놀리식 LED 전구체의 층을 형성하기 위해 수행될 필요가 있을 수 있는 보정 프로세스를 감소 또는 제거할 수 있다.
제1 측면의 방법은 경사진 측벽에 의해 둘러싸인 실질적으로 평면인 상부 표면을 갖는 모놀리식 LED 구조를 초래한다는 것이 이해될 것이다. 이와 같이, 모놀리식 LED 구조는 실질적으로 사다리꼴 단면을 가질 수 있다. 사다리꼴 단면의 경사진 측벽이 더 많은 비율의 광을 LED 전구체의 발광 표면 쪽으로 향하게 할 수 있기 때문에 이러한 사다리꼴 단면은 증가된 광 추출 효율을 가질 수 있다.
또한, 제1 측면의 방법은 메사 표면 및 벌크 반도체층 표면을 가로질러 모놀리식 LED 구조의 층을 형성하는 것을 포함한다. 모놀리식 LED 구조의 층은 SAG와 유사한 제조 프로세스를 사용하여 형성될 수 있다. 그러나, 제1 측면의 방법에서 모놀리식 LED 구조의 층이 전체 성장 표면에 걸쳐 형성된다(즉, 마스크 층이 존재하지 않음). 따라서, 모놀리식 LED 구조의 층의 형성은 형성될 LED 전구체의 기하학적 형태의 변화에 덜 민감하다. 결과적으로, LED 전구체를 형성하는 방법은 장치의 기하학적 구조가 변경될 때마다 모놀리식 LED 전구체의 층을 형성하기 위해 수행되는 보정 프로세스를 감소 또는 제거할 수 있다.
특히, 제1 측면의 방법에서 LED 전구체의 기하학적 구조는 형성된 메사 구조의 기하학적 구조에 의해 영향을 받을 수 있다. 예를 들어, 사다리꼴 단면을 갖는 LED 전구체를 형성할 때, 메사 구조의 높이 및 표면적은 형성된 LED 전구체의 원하는 높이 및 표면을 제어하기 위해 변경될 수 있다. 이와 같이, 형성된 LED 전구체의 종횡비는 선택적 제거 단계를 사용하여 조정될 수 있다. 모놀리식 LED 구조가 메사 구조 위에 증착되는 후속 단계는 LED 전구체 종횡비에 관계없이 일정하게 유지될 수 있다. 대조적으로, SAG 프로세스에서 사다리꼴 단면 LED 구조의 종횡비에 대한 변경은 재보정될 증착 단계 중 하나 이상을 요구할 수 있다.
LED 전구체에서 "전구체"라는 용어에 의해, 설명된 LED 전구체는 빛의 방출을 허용하는 것과 같이 LED에 대한 전기 접점이나 관련 회로를 반드시 포함하지는 않는다는 점에 유의해야 한다. 물론, 제1 측면의 LED 전구체를 형성하는 방법은 추가적인 전기 접점 및 관련 회로의 추가를 배제하지 않는다. 이와 같이 본 개시에서 전구체라는 용어의 사용은 최종 제품(즉, LED, LED 어레이 등)을 포함하는 것으로 의도된다.
일부 실시 예들에서, 벌크 반도체층 표면이 제1 반도체 서브층에 형성되도록, 제1 반도체층의 일부를 선택적으로 제거하는 단계는 변형된 서브층의 두께 및 제1 반도체 서브층의 대응하는 부분을 통해 변형된 서브층의 일부를 제거하는 단계를 포함한다. 일부 실시 예들에서, 제1 반도체층의 일부를 선택적으로 제거하는 단계는 그 두께를 통해 부분적으로 변형된 서브층의 일부를 제거하는 것(즉, 제1 반도체 서브층의 일부를 제거하지 않음)을 포함한다. 따라서, 벌크 반도체층 표면은 일부 실시예에서 변형된 서브층에 의해 제공될 수 있고, 다른 실시예에서 제1 반도체 서브층에 의해 제공될 수 있음을 이해할 것이다.
변형된 서브층은 원하는 면내 격자 상수를 갖는 변형 완화된 표면을 형성하기 위해 복수의 상이한 형태로 제공될 수 있다. 변형된 서브층은 제1 면내 격자 상수를 갖는 제1 반도체 서브층과 더 높은 면내 격자 상수를 갖는 모놀리식 LED 구조(특히 모놀리식 LED 구조의 활성 영역) 사이의 계면을 제공하도록 구성될 수 있다. 일부 실시 예들에서, 변형된 서브층은 InXGa1-XN을 포함하며, 여기서 0 < X ≤ 1이다. 예를 들어, 일부 실시예에서 제1 반도체 서브층은 제1 면내 격자 상수를 갖는 GaN을 포함하고, 변형된 서브층은 InXGa1-XN을 포함하며, 변형된 서브층의 증가된 In 함량은 GaN 층에 대한 면내 격자 상수를 증가시킨다.
일부 실시 예들에서, 변형된 서브층은 균일한 조성의 단일층(예: 단일 InXGa1-XN 층)으로 제공된다. 즉, InXGa1-XN 서브층의 조성은 서브층 전체에 걸쳐 실질적으로 동일하다.
일부 실시 예들에서, 변형된 서브층은 GaN을 포함하는 제1 변형층과 InXGa1-XN을 포함하는 제2 변형층 사이에서 교번하는 복수의 층을 포함하며, 여기서 0 < X ≤ 1이다.
일부 실시 예들에서, 변형된 서브층의 In 함량(X)은 두께 방향으로 변경(예: 증가 또는 감소)한다. 예를 들어, 일부 실시 예들에서, 변형된 서브층의 In 함량(X) 두께 방향 변화는 제1 반도체 서브층에서 멀어지는 두께 방향으로 감소한다. 예를 들어, 일부 실시 예들에서, 변형된 서브층은 InXGa1-XN의 단일층일 수 있으며, 여기서 조성(즉, In 함량 X)은 두께 방향으로 등급이 지정된다. 일부 실시 예들에서, 여기서 변형된 서브층은 복수의 층을 포함하고, 제2 변형층을 포함하는 제1 변형층과 제2 변형층 사이에서 교대로 제2 변형층 각각의 In 함량은 상이할 수 있다(즉, 제1 반도체 서브층으로부터 멀어지는 두께 방향으로 감소). 제1 반도체층을 향해 더 높은 In 함량을 갖는 변형된 서브층을 제공함으로써, 변형 완화된 서브층을 형성할 때 부적합 전위의 형성이 변형 완화된 표면으로부터 떨어진 영역에서 촉진될 수 있다. 즉, 가장 큰 격자 불일치가 제1 반도체층의 성장 표면으로부터 떨어져 제공되어, LED 전구체의 전기적 특성에 대한 격자 불일치(전위)의 영향을 감소시킨다.
일부 실시 예들에서, 모놀리식 LED 구조는 메사 표면 및 제1 반도체층의 벌크 반도체층 표면 위에 제공된 제2 반도체층을 포함한다. 일부 실시 예들에서, 모놀리식 LED 구조는 제2 반도체층 상에 제공된 복수의 III족 질화물 층을 포함하는 활성층을 포함한다. 일부 실시 예들에서, 모놀리식 LED 구조는 활성층 상에 형성된 III족 질화물을 포함하는 p형 반도체층을 포함한다. 중요하게는, 각각의 모놀리식 LED 구조층은 제1 반도체층의 성장 표면 위에 실질적으로 연속적인 층으로서 형성될 수 있다.
일부 실시 예들에서, 제2 반도체층은 GaN을 포함한다. 일부 실시 예들에서, 제2 반도체층은 InYGa1-YN을 포함하며, 여기서 0 < Y ≤ 1이다. 예를 들어, 일부 실시 예들에서 제2 반도체층은 InYGa1-YN을 포함하며, 여기서 0 < Y ≤ 0.15이다. 일부 실시 예들에서, 제2 반도체층은 n형 도펀트를 포함할 수 있다(즉, 제2 반도체층은 n형 도핑될 수 있음).
일부 실시 예들에서, 활성층은 적어도 500 nm의 파장을 갖는 광을 출력하도록 구성될 수 있다. 즉, LED 전구체는 실질적으로 녹색광 또는 적색광인 파장을 갖는 가시광을 생성하도록 구성될 수 있다.
일부 실시 예들에서, 활성층은 InZGa1-ZN을 포함하는 적어도 하나의 양자 우물층을 포함하며, 여기서 0 < Z ≤ 0.5이다. 양자 우물층(Z)의 In 함량, 및/또는 적어도 하나의 양자 우물층의 두께는 LED에 의해 출력되는 광의 원하는 파장을 제공하도록 구성될 수 있다. 일부 실시 예들에서, 활성층은 복수의 양자 우물층을 포함하며, 각 층은 GaN 층에 의해 분리된다. 특히, 일부 실시 예들에서, 양자 우물 층은 InZGa1-ZN을 포함하며, 여기서 0.2 ≤ Z ≤ 0.5이다.
일부 실시 예들에서, 양자 우물층은 제2 면내 격자 상수와 적어도 동일한 제3 면내 격자 상수를 가질 수 있다. 이와 같이, 변형 완화된 표면은 격자 불일치가 감소된 활성 영역과 제2 반도체층을 형성할 수 있는 중간 표면을 제공한다.
일부 실시 예들에서, 메사 표면을 덮는 p형 반도체층의 제1 부분과 벌크 반도체 표면을 덮는 p형 반도체층의 제2 부분, 메사 표면을 덮는 p형 반도체층의 제1 부분을 둘러싸는 전위 장벽 사이에 전위 장벽이 제공된다.
SAG 기술과 달리, 모놀리식 LED 구조는 벌크 반도체층 표면을 가로질러를 포함하여 성장 표면을 가로질러 성장된다는 것이 이해될 것이다. 메사 구조에 의해 정의된 모놀리식 LED 구조의 부분 내에 전하 캐리어를 가두기 위해 모놀리식 LED 구조의 p형 층에 전위 장벽이 제공된다. p형 층의 제1 부분을 통해 흐르는 전하 캐리어를 제한하기 위해(즉, 메사 구조 내에서 전하 캐리어를 제한) p형 층은 메사 표면을 덮는 p형 반도체층의 제1 부분과 벌크 반도체 표면을 덮는 p형 반도체층의 제2 부분 사이에 제공된다.
일부 실시 예들에서, 변형 완화된 서브층을 형성하는 단계는 변형된 서브층이 (실온에서) 적어도 800℃의 온도로 가열되는 열처리 단계를 포함한다. 변형된 서브층을 가열함으로써 변형된 서브층이 완화될 때 변형된 서브층을 통해 전위가 전파될 수 있다. 이것은 차례로 위의 변형 완화된 표면의 변형을 감소시켜 변형 완화된 표면의 평면 격자 상수를 증가시킨다. 이와 같이, 열처리 단계는 변형 완화된 표면의 격자 상수를 제어(증가)하기 위해 사용될 수 있다.
본 개시의 제2 측면에 따르면, 발광 다이오드(LED) 전구체가 제공된다. LED 전구체는 제1 반도체층, 및 모놀리식 LED 구조를 포함한다. 제1 반도체층은 벌크 반도체 표면 및 메사 표면을 포함하는 성장 표면을 정의하기 위해 제1 반도체층의 주 표면으로부터 연장되는 메사 구조를 포함한다. 제1 반도체층은 제1 반도체 서브층 및 스트레인 완화된 서브층을 포함한다. 제1 반도체 서브층은 제1 면내 격자 상수를 갖는 III족 질화물을 포함한다. 변형 완화된 서브층은 제1 반도체 서브층에 걸쳐 제공된 III족 질화물을 포함하고, 변형 완화된 서브층은 메사 구조의 메사 표면을 제공하고, 메사 표면은 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는다. 모놀리식 LED 구조는 복수의 III족 질화물 층을 포함한다. 모놀리식 LED 구조는 메사 표면 위에 제공된 제1 모놀리식 LED 구조 부분, 및 제1 모놀리식 LED 구조 부분을 둘러싸고 메사 표면에 대해 경사진 측벽 표면을 갖는 제2 모놀리식 LED 구조 부분을 갖는다.
제2 측면에 따른 LED 전구체는 제1 측면의 방법에 의해 형성될 수 있는 LED 전구체를 제공한다. 따라서, 제2 측면에 따른 LED 전구체는 전술한 제1 측면의 중요한 특징 모두에 대응하는 특징을 포함할 수 있다.
일부 실시 예들에서, LED 전구체는 제1 반도체층이 제공되는 기판을 포함한다. 일부 실시 예들에서, 제1 반도체층은 기판 상에 제공되지 않는다. 예를 들어, 기판은 제1 반도체층으로부터 제거되어 제1 반도체층의 반대편에 있는 제1 반도체층의 표면을 모놀리식 LED 구조에 노출시킬 수 있다.
본 개시내용의 제3 측면에 따르면, LED 어레이 전구체를 형성하는 방법이 제공된다. 방법은 다음을 포함한다:
(a) 기판 상에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층을 형성하는 단계는 다음을 포함:
상기 기판의 표면 상에 제1 면내 격자 상수를 갖는 III족 질화물을 포함하는 제1 반도체 서브층을 형성하는 단계; 및
상기 기판에 대한 상기 제1 반도체 서브층의 반대편에 있는 제1 반도체 서브층 상에 III족-질화물을 포함하는 변형된 서브층을 형성하는 단계로서, 여기서 상기 변형된 서브층과 제1 반도체 서브층 사이의 계면에서 변형된 서브층은 계면에서 변형된 서브층의 면내 격자 상수가 제1 면내 격자 상수가 되도록 압축 변형 하에 있는 단계;
(b) 상기 제1 반도체층이 벌크 반도체층 표면으로부터 각각 연장되는 복수의 메사 구조를 정의하도록 상기 제1 반도체층의 벌크 반도체층 표면을 노출시키기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계,
(c) 상기 변형된 서브층을 변형 완화 온도로 가열하는 단계, 여기서 상기 변형된 서브층은 소성 변형을 통해 완화되어 변형 완화된 서브층을 형성하며, 여기서 각각의 메사 구조는 제1 평면내 격자 상수보다 큰 제2 평면내 격자 상수를 갖는 변형 완화된 서브층의 일부로부터 형성된 메사 표면을 갖는 단계,
(d) 모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮도록 상기 제1 반도체층 상에 상기 모놀리식 LED 구조를 형성하고, 상기 모놀리식 LED 구조는 복수의 III족 질화물 층을 포함하고, 상기 모놀리식 LED 구조는 다음을 갖는 단계:
복수의 제1 모놀리식 LED 구조 부분, 각각의 제1 모놀리식 LED 구조 부분은 각각의 메사 표면 위에 제공됨; 및
복수의 제2 모놀리식 LED 구조 부분, 각각의 제2 모놀리식 LED 구조 부분이 상기 제1 모놀리식 LED 구조 부분을 둘러싸고 각각의 메사 표면에 대해 경사진 측벽 표면을 가짐.
본 개시의 제3 실시 예에 따른 방법은 기판 상에 복수의 모놀리식 LED 구조를 형성하는 방법을 제공하며, 여기서 형성된 모놀리식 구조 각각은 본 개시의 제1 실시 예의 방법에 의해 형성된 것과 유사하다. 따라서, 제3 측면에 따른 방법은 제1 측면과 관련하여 전술한 바와 같은 모든 중요한 특징을 포함할 수 있다.
본 개시내용의 제4 측면에 따르면, LED 어레이 전구체가 제공된다. LED 어레이 전구체는 제1 반도체 층 및 모놀리식 LED 어레이 구조를 포함한다. 제1 반도체 층은 복수의 메사 구조를 포함한다. 각각의 메사 구조는 벌크 반도체 표면 및 복수의 메사 표면을 포함하는 성장 표면을 정의하기 위해 제1 반도체층의 주 표면으로부터 연장된다. 제1 반도체층은 제1 반도체 서브층, 및 변형 완화된 서브층을 포함한다. 제1 반도체 서브층은 제1 면내 격자 상수를 갖는 III족 질화물을 포함한다. 변형 완화된 서브층은 제1 반도체 서브층에 걸쳐 제공되는 III족 질화물을 포함하고, 여기서 변형 완화된 서브층은 각 메사 구조의 메사 표면을 제공하고, 메사 표면은 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는다. 각각의 메사 구조는 변형 완화된 표면의 각 부분으로부터 형성된 메사 표면을 갖는다. 모놀리식 LED 구조는 모놀리식 LED 구조가 각각의 메사 표면 및 벌크 반도체 표면을 덮도록 제1 반도체층의 성장 표면 상에 제공된다. 모놀리식 LED 구조는 복수의 III족 질화물 층을 포함한다. 모놀리식 LED 구조는 복수의 제1 모놀리식 LED 구조 부분을 가지며, 각각의 제1 모놀리식 LED 구조 부분은 각각의 메사 표면 위에 제공되고, 복수의 제2 모놀리식 LED 구조 부분을 가지며, 각각의 제2 모놀리식 LED 구조 부분은 제1 모놀리식 LED 구조을 둘러싸고 각각의 메사 표면에 대해 경사진 측벽 표면을 갖는다.
본 개시내용의 제1 내지 제4 측면에 따른 LED 전구체, LED 어레이 전구체, 및 이들의 형성 방법은 일부 실시 예들에서 마이크로 LED 전구체 및 마이크로 LED 어레이 전구체를 제공할 수 있다. 마이크로 LED 어레이 전구체는 마이크로 LED 전구체의 어레이이다. 마이크로 LED 전구체는 각각 100㎛ x 100㎛ 미만의 치수를 가질 수 있다. 즉, 각각의 마이크로 LED의 적어도 메사 부분은 100㎛ x 100㎛ 미만의 치수를 갖는 메사 표면을 갖는다. 예를 들어, 일부 실시예에서, 마이크로 LED 전구체의 메사 표면은 10-8㎡ 미만의 표면적을 갖는다.
본 개시는 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시내용의 추가 이점은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다:
도 1은 제1 반도체 서브층 및 변형된 하위층을 포함하는 제1 반도체층이 제공되는 본 개시 내용의 실시 예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 2는 메사 구조를 포함하는 제1 반도체층이 제공되는 본 개시 내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 3은 과성장된 제2 반도체층을 갖는 제1 반도체층이 제공되는 본 개시 내용의 실시 예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 4는 모놀리식 LED 구조가 제1 반도체층 상에 제공되는 본 개시 내용의 실시예에 따른 LED 전구체의 다이어그램을 도시한다;
도 5는 변형된 서브층이 복수의 제1 및 제2 변형층을 포함하는 본 개시 내용의 실시 예에 따른 LED 전구체의 다이어그램을 도시한다;
도 6은 마스크층이 도 4의 LED 전구체 상에 제공되는 본 개시 내용의 실시예에 따른 LED 전구체의 다이어그램을 도시한다;
도 7은 전위 장벽을 포함하는 본 개시 내용의 실시예에 따른 LED 전구체의 다이어그램을 도시한다;
도 8은 모놀리식 LED 구조의 활성층이 제1 반도체층 상에 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 9는 전위 장벽을 포함하는 본 발명의 다른 실시예에 따른 LED 전구체의 다이어그램을 도시한다;
도 10a 및 10b는 정사각형 패킹 어레이로 배열된 메사 구조의 예의 SEM 이미지를 도시한다;
도 10c 및 10d는 과성장 모놀리식 LED 어레이 구조의 SEM 이미지를 도시한다;
그림 11은 육각형 패킹 어레이로 배열된 과성장 모놀리식 LED 어레이 구조의 SEM 이미지를 도시한다.
본 개시의 실시예에 따르면, LED 전구체(1)를 형성하는 방법이 제공된다. 이하, 도 1 내지 도 4를 참조하여 LED 전구체를 형성하는 방법을 설명한다.
이 설명은 LED 전구체(1)의 레이어의 격자 상수를 나타낸다. 달리 명시적으로 언급되지 않는 한, 층의 격자 상수에 대한 언급은 층에 수직인 치수를 나타내는 격자 상수(평면외 격자 상수)보다는 오히려 층의 평면내 격자 상수를 언급하는 것으로 이해되어야 한다.
도 1에 도시된 바와 같이, 기판(10)은 그 위에 LED 전구체를 형성하기 위해 제공될 수 있다. 기판은 III족-질화물 전자 장치의 형성에 적합한 임의의 기판(10)일 수 있다. 예를 들어, 기판(10)은 사파이어 기판 또는 실리콘 기판일 수 있다. 기판은 III족-질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼층을 포함할 수 있다.
제1 반도체층(20)은 기판 표면에 형성된다. 제1 반도체층(20)은 복수의 층을 포함한다. 도 1에 도시된 바와 같이, 제1 반도체 층(20)은 제1 반도체 서브층(21) 및 변형된 서브층(22)을 포함한다.
제1 반도체 서브층(21)은 III족-질화물을 포함한다. 일부 실시 예들에서, 제1 반도체 서브층은 n형 도핑될 수 있다. 다른 실시 예들에서, 반도체 층은 의도적으로 도핑되지 않을 수 있다. 예를 들어, 도 1의 실시 예에서, 제1 반도체 서브층(21)은 GaN을 포함한다. GaN은 적절한 도펀트, 예를 들어 Si 또는 Ge를 사용하여 n형 도핑될 수 있다. 제1 반도체 서브층(21)은 III족 질화물 박막의 제조를 위한 임의의 적절한 프로세스, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다. 제1 반도체 서브층(21)은 기판(10)에 대해 제1 반도체 서브층(21)의 반대편에 있는 제1 반도체 서브층(21)의 표면인 제1 표면을 갖는다. 변형된 서브층(22)은 제1 반도체 서브층(21)의 제1 표면 상에 형성된다. 제1 반도체 서브층(21)은 기판(10)의 표면에 걸쳐 연속적인 서브 층으로 형성될 수 있다.
제1 반도체 서브층(21)은 제1 면내 격자 상수를 갖는다. 제1 반도체 서브층은 우르츠광 결정 구조를 가질 수 있다. 일부 실시 예들에서, 제1 반도체 서브층(21)은 기판(10)의 표면에 평행하게 제공된 (0001) 결정면을 갖는 기판 상에 형성될 수 있다. 따라서, (0001) 결정면과 정렬된 제1 표면을 갖는 제1 반도체 서브층의 경우, 면내 격자 상수는 a(또는 b) 격자 상수를 반영하는 상수일 수 있다.
도 1에 도시된 바와 같이, 변형된 서브층(22)은 제1 반도체 서브층(21)의 제1 표면 상에 형성된다. 변형된 서브층(22)은 III족-질화물을 포함한다. 변형된 서브층(22)은 기판(10)(및 제1 반도체 서브층(21)에 대해 변형된 서브층(22)의 반대면 상에 변형된 표면을 포함한다.
변형된 서브층(22)은 제1 반도체 서브층(21)과 응집될 수 있는 결정 구조로 형성된다. 이와 같이, 제1 반도체 서브층(21)과 변형된 서브층(22) 사이의 계면은 코히어런트(coherent) 계면일 수 있다. 열처리 단계(아래에서 더 자세히 논의됨)에 이어, 변형된 서브층(22)이 완화되어 변형 완화된 서브층(22a)을 형성한다. 변형 완화된 서브층(22a)은 제2 면내 격자 상수를 갖는 변형 완화된 표면(23)을 갖는다. 제2 면내 격자 상수는 제1 반도체 서브층(21)의 제1 면내 격자 상수보다 크다. 일부 실시 예들에서, 변형 완화된 서브층(22a)은 제1 반도체 서브층(21)과 유사한 우르츠광 결정 구조를 가질 수 있다. 일부 실시 예들에서, 변형 완화된 서브층(22a)은 기판(10)의 표면에 평행하게 제공된 (0001) 결정면을 갖는 기판 상에 형성될 수 있다. 변형 완화된 표면(23)은 또한 (0001) 결정 평면과 정렬될 수 있다. 따라서, 변형 완화된 표면(23)에 대한 면내 격자 상수는 결정 구조의 a면(또는 b면) 격자 상수를 반영하는 상수일 수 있다.
변형된 서브층(22)로부터 형성된)변형 완화된 서브층(22a)은 다양한 방법으로 변형 완화된 표면(23)을 제공할 수 있다.
일부 실시 예들에서, 변형된 서브층(22)은 단일 연속층으로서 증착될 수 있다. 예를 들어, 변형된 서브층(22)은 균일한 조성을 갖는 III족-질화물을 포함할 수 있다. 예를 들어, 변형된 서브층(22)은 InXGa1-XN을 포함할 수 있으며, 여기서 0 < X ≤ 1이다. 일부 실시 예들에서, 변형된 서브층(22)은 InXGa1-XN을 포함할 수 있으며, 여기서 0 < X ≤ 0.5, 또는 0.1 ≤ X ≤ 0.4이다. 특히, 변형된 서브층(22)은 제1 반도체 서브층(21)보다 더 높은 In 함량을 가질 수 있다. 예를 들어, 도 1의 실시 예에서, 제1 반도체 서브층(21)은 GaN을 포함한다. 따라서, 제1 반도체 ㅅ서브층(21)에 비해 변형된 서브층(22)의 증가된 In 함량은 변형 완화된 서브층(22a)이 변형 완화된 표면(23)의 면내 격자 상수의 원하는 증가와 함께 제2 격자 상수로 완화되도록 한다.
일부 실시 예들에서, 변형된 서브층(22)은 단일 연속층으로서 제공될 수 있고, 변형된 서브층(22)의 조성은 서브층의 두께를 통해 점진적으로 변한다. 예를 들어, 변형된 서브층(22)은 InXGa1-XN을 포함할 수 있으며, 여기서 변형된 서브층(22)의 In 함량(X)은, 예를 들어 두께 방향으로 증가하거나 감소한다. 예를 들어 일부 실시 예들에서, 변형 완화된 서브층의 In 함량(X)은 제1 반도체 서브층(21)으로부터 멀어지는(즉, 변형된 표면(23) 쪽으로) 두께 방향으로 감소한다. 이와 같이, 변형된 서브층(22)은 InXGa1-XN의 단일 서브층일 수 있으며, 여기서 조성(즉, In 함량 X)은 두께 방향으로 등급이 매겨진다.
일부 실시 예들에서, 변형된 서브층(22)은 복수의 층들(예를 들어, 서브-서브층들)로부터 형성될 수 있다. 변형된 서브층(22)은 각각 제3 격자 상수를 갖는 복수의 제1 변형층들과 각각 제4 격자 상수를 갖는 복수의 제2 변형층들을 포함할 수 있다. 제1 및 제2 변형층들은 변형된 서브층(22)을 형성하기 위해 서로의 상부에 교대로 배열될 수 있다. 이와 같이, 제1 및 제2 변형층들 각각은 서로의 상부에 연속적인 층으로 형성될 수 있다. 변형 완화된 표면을 제공하기 위해, 제1 및 제2 변형층들의 제3 및 제4 격자 상수는 서로 상이하다. 일부 실시 예들에서, 제4 격자 상수는 제3 격자 상수보다 크다.
예를 들어, 일 실시 예에서, 제1 변형층은 GaN을 포함할 수 있고(예를 들어, 제3 격자 상수가 제1 격자 상수와 동일할 수 있음), 제2 변형층은 InXGa1-XN을 포함할 수 있으며, 여기서 0 < X ≤ 1, 0 < X ≤ 0.5 또는 0.1 ≤ X ≤ 0.4이다. 변형 완화된 표면은 제1 변형층 또는 제2 변형층에 의해 제공될 수 있다. 다른 실시 예에서, 제1 변형층은 InX1Ga1-X1N을 포함할 수 있고, 여기서 0 < X1 ≤ 1, 0 < X1 ≤ 0.5 또는 0.1 ≤ X1 ≤ 0.4이고(예를 들어, 제3 격자 상수는 제1 격자 상수와 다를 수 있음), 제2 변형층은 InX2Ga1-X2N를 포함할 수 있고, 여기서 0 < X2 ≤ 1, 0 < X2 ≤ 0.5, 또는 0.1 ≤ X2 ≤ 0.4이다.
일부 실시 예들에서, 하나 이상의 제1 및 제2 변형층들의 조성은 변형 완화된 서브층의 두께에 따라 변할 수 있다. 예를 들어, 제4 변형층들의 In 함량은 변형된 서브층(22)의 두께에 따라 변할 수 있다.
중요하게는, 변형된 서브층(22)과 제1 반도체 서브층(21) 사이의 계면에서의 압축 변형은 열처리 프로세스 동안 변형된 서브층(22)이 완화될 때 전파되는 전위를 초래할 수 있다. 변형된 서브층(22)의 In-함량을 등급화함으로써, 압축 변형률은 계면에서 더 높을 수 있고 변형된 서브층 표면을 향해 감소할 수 있다. 따라서, 완화 동안 전위는 두께 방향보다는 실질적으로 면내 방향으로 우선적으로 전파될 수 있다. 변형 완화된 서브층(22a)에 제1 반도체 서브층(21)을 향해 더 높은 In 함량을 제공함으로써, 변형 완화된 서브층(22a)에서 부정합 전위의 형성은 변형 완화된 표면(23)으로부터 떨어진 영역(즉, 더 높은 압축 변형 영역)에서 촉진될 수 있다. 즉, 제1 반도체층(20)의 성장면(25)으로부터 멀어지는 영역으로 전위의 형성이 전파되도록 제어할 수 있고, 이에 의해 LED 전구체(1)의 전기적 특성에 대한 격자 불일치(전위)의 영향을 감소시킬 수 있다.
변형된 서브층(22)은 III-족 질화물의 성장에 적합한 임의의 성장 방법에 의해 제1 반도체 서브층(21) 상에 형성될 수 있다. 변형된 서브층(22)은 실질적으로 제1 반도체 서브층(21)의 전체 주요 표면을 덮는 연속층으로서 형성될 수 있다. 변형된 서브층(22)은 III족-질화물 박막의 제조를 위한 임의의 적절한 프로세스, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy)를 사용하여 증착될 수 있다.
제1 반도체층(20)의 성장 표면(25)은 선택적 제거 프로세스를 사용하여 후속적으로 성형될 수 있다. 이와 같이, 제1 반도체층(20)의 일부가 선택적으로 제거되어 메사 구조(24)를 형성하여 제1 반도체층(20)의 성장 표면(25)이 벌크 반도체층 표면(26) 및 메사 표면(27)을 포함한다.
예를 들어, 도 2에서, 성장 표면(25)은 에칭 공정을 사용하여 성형된다. 에칭 공정에서, 메사-정의 마스크층(미도시)이 제1 반도체층(20)의 변형된 표면 상에 증착될 수 있다. 메사-정의 마스크층은 성장 표면(25)의 메사 표면(27)을 갖는 메사 구조(24)를 형성하도록 의도된 제1 반도체층(20)의 일부를 마스킹하도록 구성된다. 이어서 제1 반도체층(20)의 마스킹되지 않은 부분은 에칭제를 사용하여 선택적으로 제거될 수 있다. 에칭제는 제1 반도체층(20)의 벌크 반도체층 표면(26)을 노출하기 위해 제1 반도체층(20)의 일부를 에칭할 수 있다. 즉, 에칭제는 제1 반도체층(20)의 두께를 통해 완전히 에칭되지 않아 하부의 기판(10)이 노출될 수 있다. 이어서 메사-정의 마스크층은 제1 반도체층으로부터 제거될 수 있다. 위의 프로세스를 따름으로써, 제1 반도체 층(20)은, 예를 들어 도 2에 도시된 바와 같이 벌크 반도체층 표면(26) 상에 모놀리식으로 제공되는 메사 구조(24)를 제공하도록 성형될 수 있다.
메사 표면(27)은 선택적으로 제거되지 않은 변형된 서브층(22)의 일부에 의해 제공된다. 따라서, 메사 표면(27)을 형성하는 변형된 서브층(22)의 일부의 정렬은 선택적 제거 단계 이후에 기판(10)에 대해 변경되지 않을 수 있다. 따라서, 도 2에 도시된 바와 같이, 메사 표면(27)은 기판(10)의 표면에 평행할 수 있다. 일부 실시 예들에서, 제1 반도체 서브층(21)은 벌크 반도체 표면(26)이 또한 기판(10)에 실질적으로 평행하도록 에칭된다. 따라서, 제1 반도체층(20)의 메사 표면(27)과 벌크 반도체 표면(26)은 모두 서로 평행한 면일 수 있다. 일부 실시 예들에서, 메사 표면(27) 및 벌크 반도체 표면(26)은 제1 반도체층(20)을 형성하는 III족-질화물의 (0001) 평면과 정렬될 수 있다.
도 2에 도시된 실시 예에서, 제1 반도체층(20)은 제1 반도체 서브층(21)의 벌크 반도체 표면이 노출되도록 에칭된다. 이와 같이, 제1 반도체층(20)은 변형된 서브층(22)의 두께를 통해 그리고 부분적으로 제1 반도체 서브층(21)의 두께를 통해 에칭되었다.
도 2에서, 메사 구조(24)는 벌크 반도체 표면(26) 및 메사 표면(27)에 실질적으로 수직인 측벽을 갖는 것으로 도시되어 있다. 다른 실시 예들에서, 메사 구조(24)는 경사진 측벽으로 형성될 수 있다. 예를 들어, 선택적 제거 공정 동안 형성된 측벽의 형상을 제어하기 위해 상이한 에칭제가 사용될 수 있다.
제1 반도체층(20)의 형성에 이어, 변형된 서브층(22)은 열처리 단계를 거칠 수 있다. 열처리 단계는 변형된 서브층(22)을 변형된 서브층(22)의 소성 변형을 야기하기에 충분한 온도로 가열하는 것을 포함할 수 있다. 즉, 변형된 서브층(22)은 제1 반도체 서브층(21)에 대한 변형 완화된 서브층(22a)의 열 팽창이 변형된 서브층(22)의 소성 변형을 초래하는 온도로 가열된다. 변형된 서브층(22)의 소성 변형은 변형된 서브층(22)과 제1 반도체 서브층(21) 사이의 계면을 향한 전위의 형성을 초래할 수 있다. 예를 들어, 열처리 단계 동안 변형된 서브층(22)에 존재하는 압축 응력은 변형된 서브층(22)의 소성 변형을 초래할 수 있다. 소성 변형은 c-평면을 가로지르는 방향이 아니라 실질적으로 변형된 서브층(22)의 c-평면을 가로질러 부적합 전위의 전파를 통해 발생한다(즉, c-평면에서 부적합 전위 활주). 변형된 서브층(22)을 가로지르는 전위의 전파는 변형 완화된 서브층(22a)이 형성되도록 변형된 서브층(22)에서 변형의 적어도 일부를 완화한다. 이와 같이, 변형 완화된 서브층(22b)은 스레딩 전위보다 부정합 전위의 전파를 통해 형성될 수 있다. 결과적으로, 열처리 단계는 전위가 전파되는 협대역 위의 메사 구조 영역(즉, 제1 반도체 서브층(21)과 변형 완화 서브층(22a) 사이의 계면 위의 메사 구조 영역)에서 변형을 감소시킬 수 있다. 따라서, 변형 완화된 표면(23)을 포함하는 전위 대역 위의 영역은 열처리 단계 이전의 표면에 비해 감소된 변형을 가질 수 있다. 변형 완화 표면(23)의 변형 감소는 변형 완화 표면(23)의 면내 격자 상수를 증가시킬 수 있다. 메사 구조가 있는 경우 부적합 전위의 전파에 대한 추가 논의는 적어도 Mei et al., 스레딩 전위가 있는 경우 InGaN/GaN 이종구조의 기저면 슬립, Applied Physics Letters, vol. 90, 2007 및 Floro J. A. et al., AlGaN / GaN 이종계면의 Misfit 전위 형성, Journal of Applied Physics, Vol. 96, 2004에서 찾을 수 있다.
열처리 단계는 재료를 어닐링하기 위한 임의의 적절한 방법에 의해 제공될 수 있다. 예를 들어, 열처리 단계는 기판(10) 상의 변형 완화된 서브층(21)을 실온으로부터 제1 열처리 온도까지 가열함으로써 제공될 수 있다. 변형 완화된 서브층(21)은 제1 시간 기간 동안 제1 열처리 온도에서 유지될 수 있다. 변형 완화된 서브층(21)은 그 다음 실온으로 다시 냉각될 수 있다. 열처리 단계는 공기 중에서, 예를 들어 핫 플레이트 상에서 또는 오븐에서 수행될 수 있다. 열처리 단계는 또한 제어된 분위기에서 수행될 수 있다. 통제된 대기에서 산소와 물과 같은 대기 화합물은 크게 감소하거나 완전히 배제될 수 있다. 예를 들어, 제어된 분위기는 NH3, Ag 또는 N2 분위기일 수 있다. 일부 실시 예들에서, 열처리 단계는 N2 및 NH3를 포함하는 제어된 분위기 하에 수행될 수 있다. 제어된 분위기 하에서 열처리 단계를 수행하는 것은 열처리 단계 동안 변형된 서브층(22)의 표면에서 발생하는 임의의 바람직하지 않은 화학 반응을 감소시키거나 제거할 수 있다.
일부 실시 예들에서, 열처리 단계는 변형된 하위층(22)을 적어도 500℃의 제1 열처리 온도로 가열할 수 있다. 일부 실시 예들에서, 제1 열처리 온도는 적어도 800℃, 950℃, 1000℃, 또는 1050℃일 수 있다. 제1 시간 기간은 적어도 5분일 수 있다. 일부 실시 예들에서, 제1 시간 기간은 적어도 10분, 20분, 30분, 또는 1시간일 수 있다. 예를 들어, 일부 실시 예들에서, 열처리 단계는 변형 완화된 서브층을 800℃로 가열하고 이 온도에서 1시간 동안 변형 완화된 서브층을 유지한 후 실온으로 냉각하는 것을 포함할 수 있다. 더 높은 제1 열처리 온도에서, 제1 시간 기간은 감소될 수 있다(예를 들어, 1050℃의 열처리 온도에 대해 5분(minutes)의 제1 기간).
중요하게는, 변형 완화된 서브층(22a)이 그 두께를 통해 등급화된 또는 가변적인 함량을 포함하는 경우, 열처리 단계는 더 낮은 격자 불일치를 갖는 변형 완화된 서브층의 영역보다 더 낮은 열처리 온도에서 더 높은 격자 불일치를 갖는 변형 완화된 서브층의 영역을 통해 전위가 전파되도록 할 수 있다. 따라서, 등급 또는 가변 조성을 갖는 변형 완화된 서브층(22a)을 제공함으로써, 변형 완화된 서브층(22a)을 통한 전위의 전파가 변형 완화된 서브층(22)의 특정 영역 또는 밴드에서 발생하도록 더욱 촉진될 수 있다. 이 효과의 예는 도 5와 관련하여 아래에서 더 자세히 논의된다.
일부 실시 예들에서, 열처리 단계는 제1 반도체층(20)의 형성 후에 제자리에서 수행될 수 있다. 일부 실시 예들에서, 열처리 단계는 메사 구조(24)의 형성 후에 수행될 수 있다. 예를 들어, 일부 실시예에서, 열처리 단계는 제2 반도체층(30)의 증착 이전에 제자리에서 수행될 수 있다.
다음으로, 제1 반도체층(20)의 성장 표면(25) 상에 모놀리식 LED 구조가 형성될 수 있다. 모놀리식 LED 구조는 메사 표면(27) 및 벌크 반도체층 표면(26)을 덮는다. 모놀리식 LED 구조는 복수의 층을 포함하며, 각 층은 III족-질화물을 포함한다. 일부 실시 예들에서, III족-질화물은 AlInGaN, AlGaN, InGaN 및 GaN 중 하나 이상을 포함한다.
모놀리식 LED 구조는 단일 부품으로 형성된 LED 구조를 제공하는 것을 의미한다. 즉, 모놀리식 LED 구조는 제1 반도체층 상에 단일편(single piece)으로 형성된다.
본 개시의 일 실시예에서, 도 3에 도시된 바와 같이, 제2 반도체층(30)은 제1 반도체층(20) 상에 증착될 수 있다. 제2 반도체층(30)은 제1 반도체층(20)의 제1 반도체층(20)과 기판(10)의 반대면에 형성된다. 이와 같이, 제2 반도체층(30)은 모놀리식 LED 구조의 복수의 층 중 제1 층을 형성한다.
제2 반도체층(30)은 III족-질화물의 성장을 위한 임의의 적절한 성장 방법에 의해 성장 표면(25) 상에 형성될 수 있다. 도 2의 실시예에서, 제2 반도체층(30)은 성장 표면(25) 위에 모놀리식으로 형성된다(즉, 과성장 방법). 제2 반도체층(30)은 실질적으로 전체 성장면(25)을 덮는 연속층으로 형성될 수 있다. 제2 반도체층(30)은 III족-질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다.
제2 반도체층(30)은 III족 질화물을 포함한다. 도 3에서, 제2 반도체층(30)은 GaN을 포함한다. 제2 반도체층은 n형 도핑될 수 있다. GaN은 적절한 도펀트, 예를 들어 Si 또는 Ge를 사용하여 n형 도핑될 수 있다. 도 3에서, 제2 반도체층(30)은 의도적으로 도핑되지 않는다. 이와 같이, 제2 반도체층(30)은 (실질적으로) 도핑되지 않은 층일 수 있다. 실질적으로 도핑되지 않음으로써, III족-질화물 층이 제조 공정의 결과로 일부 불순물이 존재할 수 있음을 인식하면서 상당한 양의 도펀트 요소를 포함하지 않는다는 것을 이해해야 한다. 이와 같이, 실질적으로 도핑되지 않은 III족-질화물은 의도적으로 도핑되지 않을 수 있다. 도핑되지 않은 반도체로부터 제2 반도체층(30)을 형성함으로써, LED를 통한 전하 캐리어의 흐름은 메사 구조(24)에서 보다 효율적으로 제한될 수 있다.
일부 실시예에서, 제2 반도체층(30)은 InYGa1-YN을 포함할 수 있으며, 여기서 0 < Y ≤ 1이다. 예를 들어, 일부 실시예에서 제2 반도체층(30)은 InYGa1-YN을 포함하며, 여기서 0 < Y ≤ 0.15이다. 일부 실시예에서, 제2 반도체층(30)은 n형 도펀트를 포함할 수 있다(즉, 제2 반도체층은 n형 도핑될 수 있다). 제2 반도체층(30)에 In을 포함함으로써, 제2 반도체층(30)의 면내 격자 상수는 GaN의 면내 격자 상수에 비해 증가될 수 있다. 이러한 증가는 제2 반도체층(30)과 활성층(40) 사이의 격자 부정합을 감소시킬 수 있다. 예를 들어, 활성층(40)이 적어도 620 nm의 파장을 갖는 광을 출력하도록 구성되는 일부 실시예에서, 제2 반도체층(30)은 InYGa1-YN을 포함할 수 있으며, 여기서 0.05 ≤ Y ≤ 0.15이다.
제1 반도체층(20) 상에 제2 반도체층(30)을 성장시킴으로써, 제2 반도체층(30)은 제1 반도체층(20)의 결정 구조에 대응하는 결정 구조를 가질 수 있다. 특히, 메사 표면(27) 상에 형성된 제2 반도체층의 제1 부분(34)은 메사 표면(27)을 형성하는 변형 완화된 표면(23)의 면내 격자 상수에 의해 영향을 받는 결정 구조를 가질 수 있다. 예를 들어, 제1 반도체층(20)의 메사 표면(27)이 III족 질화물의 (0001) 평면과 정렬되는 경우, 제2 반도체층(30)도 유사한 결정 배향으로 성장될 수 있다. 도 3의 실시예에서, 제2 반도체층(30)은 성장 표면(25) 상에 형성되어 제1 반도체층의 메사 표면(27) 상의 제2 반도체층의 제1 부분(34)과 제1 반도체층의 벌크 반도체 표면(26) 상의 제2 반도체층의 제2 부분(36) 사이에서 연장되는 경사 측벽 부분(38)을 제공한다. 따라서, 제2 반도체층(30)은 제1 반도체층(20)의 메사 구조(24) 상에서 지나치게 성장하여 제2 반도체층 메사 표면(37)을 포함하고 경사진 측벽 부분(38)에 의해 둘러싸인 III족 질화물 반도체층을 제공할 수 있다. 효과적으로, 제2 반도체층(30)은 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 컬럼을 형성하기 위해 메사 구조(24) 상에서 과성장될 수 있고, 제2 반도체층 메사 표면(37)은 사다리꼴 단면의 실질적으로 평평한 상부 표면을 형성한다. 제2 반도체층 메사 표면(37)은 층이 형성되는 기판 표면에 평행한 평면과 정렬될 수 있다.
"정사다리꼴 단면"이란 기둥이 하단보다(벌크 반도체 표면(26) 쪽으로) 상단 표면(메사 표면(27)을 덮음)에서 더 좁고 경사진 선형 측면을 갖는 실질적으로 평평한 상단 표면을 갖는다는 것을 의미한다. 이것은 원뿔대 모양, 또는 3개 이상의 면, 일반적으로 6개의 면을 갖는 절두 피라미드 모양이 될 가능성이 더 크다. 사다리꼴 단면은 제1 반도체층의 메사 구조(24), 제2 반도체층의 제1 부분(34), 및 메사 구조(24) 위에 성장된 제2 반도체층의 경사 측벽 부분(들)(38)으로부터 형성된다. 이와 같이, 규칙적인 사다리꼴 단면은 제2 반도체층의 연속적인 평면 제2 부분(36) 위로 연장된다. 기둥의 사다리꼴 단면의 테이퍼진 측면은 여기에서 경사 측벽 부분들(38)로 지칭된다.
일부 실시 예들에서, 기둥의 경사 측벽 부분들(38)은 제1 반도체층에 평행한 평면에 대해 실질적으로 일정한 각도(α)를 갖는다. 즉, 기둥의 변과 제1 반도체에 평행한 평면 사이의 각도는 크게 변하지 않는다. 예를 들어, 각도 α는 50°와 70° 사이, 더 바람직하게는 58°와 64° 사이, 가장 바람직하게는 약 62°이다.
따라서, 일부 실시 예들에서, 기둥의 경사 측벽 부분들(38)은 제1 반도체층(20)의 결정 구조의 (0001) 평면에 대해 경사질 수 있다. 경사진 측벽은 일반적으로 우르츠광 결정의 또는 평면을 따라 배향될 수 있으며 SAG에 의해 생성된 구조와 유사한 c-평면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
일부 실시 예들에서, 제2 반도체층(30)의 기둥은 잘린 육각 피라미드이다.
제2 반도체층(30)의 형성에 이어, 모놀리식 LED 구조의 추가 층이 그 위에 형성될 수 있다. 도 4는 모놀리식 LED 구조의 추가 층이 도 3의 중간 구조 상에 형성된 LED 전구체의 예를 도시한다.
도 4에 도시된 바와 같이, 활성층(40)은 제2 반도체층(30) 상에 형성될 수 있다. 활성층(40)은 모놀리식 LED 구조의 일부로서 제1 파장의 광을 생성하도록 구성된다.
도 4의 실시예에서, 활성층(40)은 하나 이상의 양자우물층(미도시)을 포함할 수 있다. 이와 같이 활성층(40)은 다중양자우물층일 수 있다. 활성층(40) 내의 양자우물층은 III족-질화물 반도체, 바람직하게는 In을 포함하는 III족-질화물 합금을 포함할 수 있다. 예를 들어, 도 2의 실시예에서 활성층(40)은 GaN 및 InzGa1-zN의 교호층을 포함할 수 있으며, 여기서 0 < Z ≤ 1이다. 특히, 일부 실시예에서, 활성층은 0.2 ≤ Z ≤ 0.5인 InzGa1-zN 층을 포함할 수 있다. 이와 같이, 일부 실시예에서 LED의 활성층(40)은 적어도 540nm의 파장을 갖는 광을 출력하도록 구성될 수 있다. 양자우물층의 두께 및 In 함량은 활성층에서 발생하는 빛의 파장을 조절하기 위해 조절될 수 있다. 활성층(40)은 제2 반도체층(30)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 활성층(40)은 III족-질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy)를 사용하여 증착될 수 있다.
활성층(40)은 변형 인터페이스층(미도시)을 포함할 수 있다.
제2 반도체층(30) 상의 활성층(40)의 증착은 메사 표면(27) 상의 제2 반도체층의 제1 부분(35) 상에서 비교적 높은 증착 속도로, 그리고 경사진 측벽 상에서 상당히 더 낮은 증착 속도로 일어날 수 있다. 이 효과는 다양한 표면의 상이한 결정 평면 정렬로부터 발생하며, 그 결과 경사 측벽(35)보다 메사 표면(27) 위에 더 두꺼운 활성층(40)이 생성된다. 이 효과는 GB1811190.6에 자세히 설명되어 있다.
이어서, 모놀리식 LED 구조의 추가 층들이 제2 반도체층(30)에 대한 활성 층(40)의 반대면 상의 활성층(40) 상에 증착될 수 있다. 도 4는 제1 반도체층(20)의 성장 표면(25) 상에 형성된 모놀리식 LED 구조를 형성하는 복수의 층의 예를 도시한다. 모놀리식 LED 구조의 복수의 층은 각각 연속적인 층으로 형성될 수 있다.
도 4의 실시예에서, 활성층(40) 상에 전자차단층(50)이 제공된다. 전자차단층(50)은 활성층(40)의 제2 반도체층(30)이 형성된 면과 반대되는 면에 구비된다. 전자차단층(50)은 III족-질화물을 포함한다. 전자차단층(50)은 활성층(40)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 전자 차단층(50)은 활성층(30)으로부터 모놀리식 LED 구조의 p형 반도체층(60)으로의 전자 흐름을 감소시키도록 구성된다. 예를 들어, 일부 실시예에서, 전자차단층(50)은 AlwGa1-wN을 포함할 수 있으며, 여기서 0 < w ≤ 1이다. 적절한 전자차단층(50)의 추가 세부사항은 적어도 APPLIED PHYSICS LETTERS 103, 061104(2013)에서 찾을 수 있다.
도 3에 도시된 바와 같이, 활성층(40) 위에 p형 반도체층(60)이 제공된다. p형 반도체층(60)은 활성층(40)이 구비된 전자차단층(50) 측과 반대인 전자차단층(50) 측에 구비된다. p형 반도체층(60)은 III족-질화물을 포함한다. p형 반도체층(60)은 적절한 전자 수용체, 예를 들어 Mg로 도핑된다. p형 반도체층(60)은 활성 층(40)(또는 존재하는 경우 전자차단층(50))의 노출된 표면의 상당한 부분(예를 들어, 전체)을 덮는 연속 층으로서 형성될 수 있다.
따라서, p형 반도체층(60)에는 메사 구조(24)와 실질적으로 정렬되는 제1 부분(64)이 제공될 수 있다. 즉, p형 반도체층의 제1 부분(67)의 표면은 메사 표면(27) 위에 제공된다(즉, 각각의 표면(27, 67)의 중심이 정렬될 수 있음). p형 반도체층(60)은 또한 메사 표면(24)으로부터 떨어져 있는 벌크 반도체 표면(26)의 적어도 일부를 덮는 제2 부분(66)을 포함한다. 이와 같이, 모놀리식 LED 구조는 일반적으로 메사 표면(27) 위에 제공된 제1 부분 및 메사 표면(27)으로부터 떨어진 벌크 반도체 표면(26)의 적어도 일부를 덮는 제2 부분을 갖는 것으로 간주될 수 있다.
도 5는 본 개시에 따른 LED 전구체(1)의 실시예를 도시한다. 도 4의 실시예와 유사하게, LED 전구체(1)는 제1 반도체층(20), 제2 반도체층(30), 활성층(40), 전자차단층(50) 및 p형 반도체층(60)을 포함한다. 따라서, 이들 층은 전술한 바와 같은 방법에 따라 형성될 수 있다.
제1 반도체층(20)은 제1 반도체 서브층(21) 및 변형 완화된 서브층(22a)을 포함한다. 도 5에 도시된 바와 같이, 변형 완화된 서브층(22a)은 복수의 층을 포함한다. 도 5의 변형 완화된 서브층(22a)은 열처리 단계 이후에 교대로 제1 및 제2 변형 층들을 포함하는 변형된 서브층(22)으로부터 형성될 수 있다는 것을 상기 논의로부터 이해할 것이다.
도 5의 변형 완화된 서브층(22a)은 복수의 제1 변형층(101)을 포함한다. 제1 및 제2 변형층(101, 102)은 서로의 상부에 교대로 배열된다. 이와 같이, 제1 및 제2 변형층(101, 102) 각각은 서로의 상부에 연속적인 층으로 형성된다.
도 5의 실시예에서, 제1 변형층은 GaN을 포함하고(즉, 제3 격자 상수는 제1 격자 상수와 동일할 수 있음), 제2 변형층(102)은 InXGa1-XN을 포함하며, 여기서 0 < X ≤ 1, 0 < X ≤ 0.5, 또는 0.1 ≤ X ≤ 0.4이다. 변형 완화된 표면은 제1 변형층(101) 또는 제2 변형층(102)에 의해 제공될 수 있다. 도 5의 실시예에서, 변형 완화된 표면(23)은 제1 변형층(101)에 의해 제공된다.
변형 완화된 표면은 제1 변형층(101) 또는 제2 변형층(102)에 의해 제공될 수 있다. 도 5의 실시예에서, 변형 완화된 표면(23)은 제1 변형층(101)에 의해 제공된다. 도 5의 실시예에서, 제2 변형층(104)의 제1 세트에는 제1 조성이 제공되고, 제2 세트의 제2 변형층(106)에는 제2 조성이 제공된다. 제1 및 제2 조성은 제2 변형층(106)의 제2 세트의 면내 격자 상수가 제2 변형층(104)의 제1 세트의 면내 격자 상수보다 낮도록 제공될 수 있다. 예를 들어, 도 5의 실시예에서, 제2 변형 층(104)의 제1 세트는 InX3Ga1-X3N을 포함하고, 여기서 0.1 ≤ X3 ≤ 0.4이고, 제2 변형층(106)의 제2 세트는 InX3Ga1-X3N을 포함하며, 여기서 0 < X3 ≤ 0.15이다. 따라서, 도 5의 실시예는 전술한 바와 같이 차등 조성을 갖는 (변형된 서브층(22)으로부터 형성되는) 변형 완화된 서브층(22a)의 예를 제공한다는 것을 이해할 것이다.
따라서, 제2 변형층(104)의 제1 세트는 제2 변형층(106)의 제2 세트가 제공되는 메사 구조(24)의 영역보다 변형이 국부적으로 더 높은 메사 구조(24)의 영역을 제공할 수 있다. 결과적으로, 제2 변형층(104)의 제1 세트가 위치하는 메사 구조의 영역에서 부정합 전위의 형성이 촉진될 수 있다. 도 4에 도시된 바와 같이, 제2 변형층의 제1 세트는 제1 반도체 서브층(21)을 향하여 그리고 변형 완화된 표면(23)으로부터 멀리 제공된다. 따라서, 전위(도 5에서 점선 D로 표시됨)는 모놀리식 LED 구조로부터 멀어지는 메사 구조의 영역으로 전파될 수 있다.
LED의 메사 표면(27) 위의 활성층에서 전하 캐리어 구속(confinement)을 개선하기 위해, 본 개시에 따른 방법은 메사 표면(27)을 덮는 모놀리식 LED 구조의 제1 부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2 부분 사이에 전위 장벽을 형성할 수 있고, 여기서 전위 장벽은 메사 표면(27)을 덮는 p형 반도체층의 제1 부분(64)을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면의 상부 접촉 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
이러한 포텐셜 장벽을 형성하는 한 가지 방법이 도 3 및 도 4에 개략적으로 도시되어 있다. 도 6 및 7은 도 4에 도시된 바와 같은 장치의 제조 이후의 추가 처리 단계를 도시한다.
도 6에서, p형 반도체층(60)의 전자차단층(50)과 반대측의 p형 반도체층(60)의 표면에 마스크층(70)을 형성한다.
마스크층(70)은 p형 반도체층(60) 상에 선택적으로 제공될 수 있다. 마스크층(70)은 하나 이상의 개구를 정의하기 위해 제공될 수 있다. 개구는 선택적으로 제거되어야 하는 p형 반도체층(60)의 영역을 노출시키도록 구성될 수 있다. 예를 들어, 개구는 메사 구조를 덮는 p형 반도체층의 제1 부분(64)을 둘러싸는 p형 반도체층의 제3 부분(61)을 정의할 수 있다. 그 다음, p형 반도체층의 제3 부분(61)은 전위 장벽을 제공하기 위해, 예를 들어 에칭에 의해 선택적으로 제거될 수 있다. 예를 들어, 도 6의 실시예에서, p형 반도체층의 제3 부분(61)은 p형 반도체층(60)의 경사진 측벽 부분이다.
도 6 및 도 7의 실시 예에서, p-형 반도체 층(61)의 제3 부분을 선택적으로 제거하기 위해 이방성 에칭제가 사용될 수 있다. 이방성 에칭제, 예를 들어 KOH는 기판과 평행하게 정렬된 평면 표면(예를 들어, (0001) 결정 평면과 정렬된 표면)보다 더 빠른 속도로 III족 질화물의 경사 측벽 영역을 우선적으로 에칭할 수 있다. 따라서, 마스크층(70)은 p형 반도체층(60)의 경사진 측벽 영역에 대응하는 p형 반도체층의 제1 부분(67) 및 p형 반도체층의 제3 부분(61)의 표면과 정렬되고 노출되는 개구를 정의하도록 제공될 수 있다. 그 다음, 이방성 에칭제는 원하는 양의 재료를 제거하기 위해 상당히 더 높은 속도로 경사진 측벽 영역에서 p형 반도체층(60)을 우선적으로 에칭할 수 있다.
도 7은 p형 반도체층의 제3 부분(61)을 선택적으로 제거함으로써 전위 장벽을 형성한 후 생성된 LED 전구체의 개략도를 도시한다. 도 7에 도시된 바와 같이, p형 반도체층(60)은 그 아래의 층(도 7의 실시예에서 전자차단층(50))을 노출시키기 위해 층의 두께를 통해 선택적으로 제거된다. 이와 같이, 선택적 제거 단계는 p형 반도체층의 제1 부분(64)을 둘러싸는 모놀리식 LED 구조에 채널을 형성한다. 따라서, 메사 표면(27)을 덮는 p형 반도체층의 제1 부분(67)과 벌크 반도체 표면(26)을 덮는 p형 반도체층의 제2 부분(66) 사이의 p형 반도체층(60)에 전위 장벽이 형성된다. 작동 동안 메사 구조(24)를 덮는 활성층(40) 부분에서 전하 캐리어의 구속을 증가시키기 위해 전위 장벽이 제공된다.
본 개시물에 따른 방법의 다른 실시예에서, 선택적으로 제거되는 채널의 깊이는 변경될 수 있다. 예를 들어, 일부 실시예에서, 채널은 p형 반도체층의 제3 부분(61)의 두께를 통해 부분적으로만 연장될 수 있다. p형 반도체층의 제3 부분(61)의 두께를 감소시킴으로써, 위에서 언급된 측벽 표면 상의 모놀리식 LED 구조의 증착 속도의 변화와 함께, p형 반도체층의 제3 부분(61)의 나머지 부분은 p형 반도체층의 제1 부분과 제2 부분(64, 66) 사이에 상당한 저항이 존재할 수 있어, 전위 장벽이 효과적으로 제공된다. 다른 실시예에서, 채널은 모놀리식 LED 구조의 다른 층 중 하나 이상의 두께를 통해 적어도 부분적으로 연장될 수 있다.
그러한 전위 장벽을 형성하기 위한 또 다른 방법은 도 8 및 도 9에 개략적으로 도시되어 있다.
도 8은 제1 반도체층(20), 제2 반도체층(30), 및 활성층(40)을 포함하는 중간 구조를 도시한다. 도 8의 구조는 적어도 도 1 내지 도 4와 관련하여 위에서 논의된 바와 같은 방법 단계에 의해 형성될 수 있다.
도 8의 중간 구조를 형성한 후, 도 9에 도시된 바와 같이 활성층(40) 상에 p형 반도체층(60)을 형성한다. 활성층(40)의 제2 반도체층(30)과 반대측에 p형 반도체층(60)이 형성된다. 일부 실시예에서, 전자차단층(50)은 도 3에 도시된 바와 같이 p형 반도체층(60)과 활성층(40) 사이에 제공될 수 있다.
도 9의 실시 예에서, p형 반도체층(60)은 Al을 포함하는 III족 질화물을 포함한다. p형 반도체층의 측벽 부분(68)과 p형 반도체층의 제1 부분(64) 사이에 전위 장벽이 제공되도록 p형 반도체층(60)은 메사 표면(27)을 덮는 p형 반도체층의 제1 부분(64)보다 더 높은 농도의 Al이 p형 반도체층의 측벽 부분(68)에 통합되도록 형성될 수 있다. 측벽 부분(68)과 p형 반도체층의 제1 부분(64) 사이의 Al 조성의 차이는 제1 부분(64)과 측벽 부분(68) 사이의 밴드갭의 변화가 실온에서 kT eV보다 커지도록(즉, 약 0.26 eV보다 큼) 할 수 있다.
예를 들어, p-형 반도체층의 측벽 부분(68)은 p-형 AlxGa1-xN을 포함할 수 있으며, 여기서 2 ≤ x ≤ 50%이고, p형 반도체층의 제1 부분(64)은 p형 AlyGa1-yN을 포함할 수 있으며, 여기서 1 ≤ y ≤ 15%이다.
위에서 논의된 바와 같이, 제2 반도체층(30)의 경사진 측벽은 성장 표면이 경사진 측벽인지 또는 기판에 실질적으로 평행한지에 따라 III족-질화물의 증착 속도의 변화를 초래한다. p-형 반도체층(60)의 성장을 위해, 성장 속도의 차이는 또한 p-형 반도체층(60)으로의 Al의 혼입에 영향을 미친다. 따라서, 동일한 증착 공정을 이용하여 제1 부분(64)보다 높은 Al 함량으로 경사진 측벽 부분(68)을 형성할 수 있다. 이와 같이, 모놀리식 LED 구조의 p형 반도체층의 제1 부분(64)에서 전류를 제한하기 위한 원하는 전위 장벽은 임의의 추가 패터닝 단계 없이 형성될 수 있다.
상술한 바와 같이, 복수의 층을 갖는 LED 전구체가 제공될 수 있다.
제1 반도체층(20)은 100nm 내지 8um, 바람직하게는 3um 내지 5um의 (기판 표면에 수직인 방향으로) 두께를 가질 수 있다. 제1 반도체층(20)의 부분들은 적어도 100 nm, 200 nm, 300 nm 또는 500 nm의 벌크 반도체 표면(26)에 수직인 높이를 갖는 메사 구조를 정의하기 위해 선택적으로 제거될 수 있다. 메사 구조의 높이는 4㎛ 이하일 수 있다. 일부 실시예에서 메사 구조는 1㎛와 2㎛ 사이의 높이를 가질 수 있다. 메사 구조의 높이는 벌크 반도체 표면(26)과 메사 표면(27) 사이의 상기 표면에 수직인 방향으로의 거리일 수 있다.
일부 실시 예들에서, 변형된 서브층(22)은 적어도 100 nm의 두께를 가질 수 있다. 일부 실시 예들에서, 변형된 서브층(22)은 메사 구조(24)의 의도된 높이와 거의 동일한 두께를 가질 수 있다.
제2 반도체층(30)은 제1 반도체층(20)의 메사 표면(27) 상에서 적어도 5nm의 두께를 가질 수 있다. 제2 반도체층(30)은 4㎛ 이하의 두께를 가질 수 있다.
활성층(30)의 실질적으로 평평한 제1 부분(34)은 30nm와 150nm 사이, 일부 실시예에서는 40nm와 60nm 사이의 두께를 가질 수 있다.
전자차단층(50)의 실질적으로 평평한 제1 부분(44)은 5nm 내지 50nm, 일부 실시예에서는 20nm 내지 40nm의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서 전자차단층은 33nm의 두께를 가질 수 있다. 증착 속도의 변화로 인해, 전술한 바와 같이 전자차단층(50)의 측벽 영역에서 전자차단층(50)의 두께는 적어도 0.5nm 내지 약 25nm의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서 전자차단층(50)은 측벽 영역에서 약 7nm의 두께를 가질 수 있다.
p형 반도체층(60)의 실질적으로 평평한 제1 부분(64)은 적어도 50nm, 60nm, 70nm, 80nm, 90nm 또는 100nm의 두께를 가질 수 있다. p형 반도체층(60)의 실질적으로 평평한 제1 부분(64)은 300nm, 250nm, 또는 200nm 이하의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서, p형 반도체층(60)의 실질적으로 평평한 제1 부분(64)은 약 100nm의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 발광 다이오드(Light Emitting Diode) 전구체(1)가 제공된다. 본 개시에 따른 LED 전구체(1)의 실시예가 도 4에 도시되어 있다. 도 4의 LED 전구체는 제1 반도체층(20), 제2 반도체층(30), 활성층(40), 전자차단층(50) 및 p형 반도체층(60)을 포함한다.
도 4에 도시된 바와 같이, 제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 기판(10)은 사파이어, 실리콘 또는 SiC를 포함할 수 있다. 기판(10)은 III족 질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼층을 포함할 수 있다. 물론, 일부 실시 예들에서, LED 전구체(1)는 전술한 방법에 따라 제조될 수 있고, 그 후에 기판(10)이 제거될 수 있다. 일부 실시 예들에서 LED 전구체(1)는 백플레인 전자 기판(미도시)에 접합될 수 있다. 백플레인 전자 기판은 LED 전구체(1)를 제어하고 이에 접촉하도록 구성된 전기 회로 및 접촉부를 포함할 수 있다. 일부 실시 예들에서, 백플레인 전자 기판은 p형 반도체층(60)에 접합될 수 있다.
도 4에 도시된 바와 같이, 제1 반도체층(20)은 벌크 반도체 표면(26) 및 메사 표면(27)을 포함하는 성장 표면(25)을 정의하기 위해 제1 반도체층(20)의 주요 표면으로부터 연장되는 메사 구조(24)를 포함한다. 주요 표면이란, 제1 반도체층(20)의 전체 표면적의 실질적인 부분을 형성하는 제1 반도체층(20)의 표면을 의미하는 것으로 이해된다. 예를 들어, 도 4에서, 성장 표면(25)을 형성하는 주요 표면은 기판(10)에 대해 제1 반도체층(20)의 반대측에 제공된 제1 반도체층(20)의 표면이다.
메사 구조(24)는 제1 반도체층(20)의 벌크 반도체 표면(26)으로부터 연장되는 기둥인 것으로 간주될 수 있다. 메사 구조(24)는 예를 들어 상기 방법들에서 설명된 바와 같이 제1 반도체층(20)의 벌크 반도체 표면(26)과 모놀리식으로 형성된다. 메사 구조(24)는 임의의 단면 형상(즉, 평면도에서 제1 반도체층(20)을 볼 때 기둥의 형상)을 갖는 기둥일 수 있다. 예를 들어, 메사 구조(24)는 단면이 정다각형인 기둥일 수 있다. 특히, 메사 구조(24)는 타원형(또는 원형) 기둥, 직사각형 기둥 또는 육각 기둥일 수 있다. 도 8a는 제1 반도체층(20)의 복수의 메사 구조(24)의 일례를 도시하며, 여기서 각각의 메사 구조(24)는 원형 기둥이다.
제1 반도체층(20)은 제1 반도체 서브층(21) 및 변형 완화된 서브층(22a)을 포함한다. 제1 반도체 서브층(21) 및 변형 완화된 서브층(22a)의 형성 및 구조는 위에서 상세히 논의되었고, 따라서 여기서 다시 반복되지 않는다.
도 4의 실시예에서, 메사 구조(24)는 벌크 반도체 표면(26) 및 메사 표면(27)에 실질적으로 수직인 측벽을 갖는 것으로 도시되어 있다. 다른 실시 예들에서, 메사 구조(24)는 경사진 측벽으로 형성될 수 있다.
도 4에 도시된 바와 같이, 모놀리식 LED 구조가 메사 표면(27) 및 벌크 반도체 표면(26)을 덮도록 제1 반도체층(20)의 성장 표면(25) 상에 모놀리식 LED 구조가 제공된다.
전술한 바와 같이, 모놀리식 LED 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 모놀리식 LED 구조는 제2 반도체층(30), 활성층(40), 및 p형 반도체층(60)을 포함한다. 일부 실시예에서, 모놀리식 LED 구조는 또한 전자차단층(50)을 포함할 수 있다.
위에서 논의된 바와 같이, 제2 반도체층(30)은 성장 표면(25) 상에 제공되어 제1 반도체층의 메사 표면(27) 상의 제2 반도체층의 제1 부분(34)과 제1 반도체층(20)의 벌크 반도체 표면(26) 상의 제2 반도체층의 제2 부분(36) 사이를 연장하는 경사 측벽(38)을 제공한다. 따라서, 제2 반도체층(30)은 제1 부분(34)을 포함하고 경사진 측벽(33)에 의해 둘러싸인 III족 질화물 반도체층을 제공하기 위해 제1 반도체층(20)의 메사 구조(24) 상에서 과성장된다. 이와 같이, 제2 반도체층(30)은 제2 반도체층의 제1 부분(35)의 표면이 실질적으로 평탄한 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 열을 형성하도록 메사 구조(24) 상에서 과성장될 수 있다. 제1 부분(35)의 실질적으로 평평한 표면은 층이 형성되는 기판 표면에 평행한 평면에 있을 수 있다.
활성층(40), 전자차단층(50)(존재하는 경우), 및 p형 반도체층(60)은 모놀리식 LED 구조를 형성하기 위해 전술한 방법에 따라 제2 반도체층(30) 상에 제공될 수 있다. 그러한 모놀리식 LED 구조의 예는 또한 적어도 도 5, 6, 7 및 9에서 볼 수 있다.
LED의 메사 표면(27) 위의 활성층에서 전하 캐리어 구속을 개선하기 위해, 본 개시에 따른 LED 전구체는 메사 표면(27)을 덮는 모놀리식 LED 구조의 제1 부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2 부분 사이의 전위 장벽을 포함할 수 있고, 여기서 전위 장벽이 메사 표면(2)을 덮는 p형 반도체층의 제1 부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
도 7 및 도 9에 도시된 바와 같이, 메사 표면(64)을 덮는 p형 반도체층의 제1 부분과 벌크 반도체 표면(66)을 덮는 p형 반도체층의 제2 부분 사이에 전위 장벽이 제공되도록 모놀리식 LED 구조가 형성되고, 전위 장벽 메사 표면을 덮는 p형 반도체층의 제1 부분(64)을 둘러싸도록 형성된다. 도 7 및 도 9의 실시 예에서 전위 장벽의 형성은 위에서 상세히 논의되었으므로 여기서 반복되지 않는다.
따라서, 본 발명의 일 실시예에 따른 LED 전구체를 제공할 수 있다.
본 개시의 다른 실시예에 따르면, LED 어레이 전구체를 형성하는 방법이 제공될 수 있다.
이 방법에 따르면, III족 질화물을 포함하는 제1 반도체층(20)이 기판(10) 상에 형성된다. 제1 반도체층은 기판(10)에 대해 제1 반도체층(20)의 반대쪽에 성장 표면(25)을 갖는다. 이와 같이, 제1 반도체층(20)은 도 1 내지 도 9의 실시예들에 대해 위에서 설명된 것과 실질적으로 동일한 방법으로 형성될 수 있다.
다음으로, 제1 반도체층(20)의 일부가 선택적으로 제거되어 복수의 메사 구조(24)를 형성하여 제1 반도체층(20)의 성장 표면(25)이 복수의 메사 표면(27) 및 벌크 반도체층 표면(26)을 포함하도록 한다. 이와 같이, 방법의 이 단계는 LED 전구체를 형성하는 방법의 대응하는 단계와 실질적으로 동일하며, 여기서 복수의 메사 구조(24)가 형성된다.
복수의 메사 구조(24)는 제1 반도체층(20)의 기판 성장 표면(25)을 가로질러 규칙적으로 이격될 수 있다. 예를 들어, 메사 구조는 육각형 밀집 배열 또는 메사 구조(24)의 정사각형 패킹 배열로 제공될 수 있다. 도 10a는 본 개시에 따른 제1 반도체층(20)과 유사한 복수의 메사 구조를 포함하는 예시적인 층의 주사 전자 현미경(SEM) 이미지를 도시한다. 복수의 메사 구조(24)가 제1 반도체층(20)의 일부로서 제공될 수 있다는 것이 도 10a로부터 이해될 것이다. 메사 구조물(24) 각각은 원통형(원형 단면)을 갖는 기둥일 수 있다. 도 8b는 도 10a에 도시된 메사 구조(24) 중 하나의 확대도를 도시한다.
이어서, 모놀리식 LED 어레이 구조의 제1 부분이 각각의 메사 표면(27)을 덮고 모놀리식 LED 어레이 구조의 제2 부분이 벌크 반도체 표면(26)을 덮도록 제1 반도체층(20)의 성장 표면(25) 상에 모놀리식 LED 어레이 구조가 형성된다. 모놀리식 LED 어레이 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 상기 모놀리식 어레이 구조는 제2 반도체층(30), 제2 반도체층(30) 상에 제공되는 활성층(40), 및 활성층(40) 상에 제공되는 p형 반도체층(60)을 포함할 수 있다. 일부 실시 예들에서, 모놀리식 LED 어레이 구조는 또한 활성층(40)과 제2 반도체층(60) 사이에 제공된 전자차단층(50)을 포함할 수 있다.
모놀리식 LED 어레이 구조는 단일 부품으로 형성된 LED 어레이 구조를 제공하는 것을 의미한다. 즉, 모놀리식 LED 어레이 구조는 제1 반도체층 상에 단일편으로 형성된다.
모놀리식 LED 어레이 구조의 층은 LED 전구체를 형성하는 방법에 대해 위에서 설명된 것과 실질적으로 동일한 프로세스를 사용하여 제공될 수 있다. 모놀리식 LED 어레이 구조/모놀리식 LED 구조를 형성하기 위한 실질적으로 동일한 프로세스가 제조되는 LED의 수 또는 형상에 관계없이 사용될 수 있음을 이해할 것이다. 이와 같이, 본 개시 내용의 과성장 방법은 제조 프로세스의 실질적인 부분이 LED 어레이의 기하학적 구조에 독립적인 LED 어레이 전구체의 형성 방법을 제공한다.
도 10c 및 10d는 과성장된 모놀리식 LED 어레이 구조를 갖는 복수의 메사 구조의 SEM 이미지를 나타낸다. 모놀리식 LED 어레이 구조는 도 10a에 도시된 것과 유사한 복수의 메사 구조 상에 형성되었다. 도 10a-10d에서, 메사 구조는 정사각형 패킹 어레이 패턴으로 형성된다. 그림 11은 과성장된 모놀리식 LED 어레이 구조를 가진 추가 메사 구조 어레이의 SEM 이미지를 보여준다. 도 11에서, 메사 구조는 도시된 어레이 구조를 제공하기 위해 육각형으로 밀집된 어레이 패턴으로 배열된다.
각각의 메사 표면(27)을 덮는 p형 반도체층의 각각의 제1 부분(64)과 벌크 반도체 표면(26)을 덮는 p형 반도체층의 벌크 부분(66) 사이에 전위 장벽이 제공될 수 있다. 전위 장벽은 각각의 메사 표면(27)을 덮는 p형 반도체 층의 각각의 제1 부분(64)을 둘러싼다.
각 LED의 각 메사 표면(27) 위의 활성층(40)에서 전하 캐리어 구속을 개선하기 위해, 메사 표면(27)을 덮는 모놀리식 LED 구조의 제1 부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2 부분 사이에 각각의 LED에 전위 장벽이 형성되고, 여기서 전위 장벽은 메사 표면(27)을 덮는 p형 반도체 층의 제1 부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면의 상부 접촉 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
LED 어레이의 각 모놀리식 LED 구조에 대한 전위 장벽은 다양한 방식으로 형성될 수 있다. 예를 들어, 각각의 모놀리식 LED 구조에 대한 전위 장벽은 실질적으로 도 7을 참조하여 위에서 설명된 바와 같이 또는 실질적으로 도 9를 참조하여 위에서 설명된 바와 같이 형성될 수 있다.
도 7에 도시된 구조와 유사하게, 전위 장벽은 메사 표면(64)을 덮는 p형 반도체 층의 각각의 제1 부분을 둘러싸는 p형 반도체층의 제3 부분(61)을 선택적으로 제거함으로써 형성될 수 있다. 도 7에 도시된 바와 같이, p형 반도체층(60)은 그 아래의 층(도 7의 구조에서 전자차단층(50))을 노출시키기 위해 층의 두께를 통해 선택적으로 제거된다.
도 9의 구조와 유사하게, Al을 포함하는 III족 질화물을 포함하는 p형 반도체층(60)을 제공함으로써 전위 장벽이 또한 형성될 수 있다. p형 반도체층의 측벽 부분(63)과 p형 반도체층의 제1 부분(64) 사이에 전위 장벽이 제공되도록 p형 반도체층(60)은 메사 표면(27)을 덮는 p형 반도체층의 제1 부분(64)보다 더 높은 농도의 Al이 p형 반도체층의 측벽 부분(63)에 통합되도록 제공된다. 측벽 부분(63)과 p-형 반도체층의 제1 부분(64) 사이의 Al 조성의 차이는 밴드갭의 변화가 실온에서 kT eV보다 더 크도록(즉, 약 0.26eV 초과) 될 수 있다.
따라서, LED 어레이 전구체를 형성하는 방법이 제공된다.
본 개시 내용의 추가 실시 예에서, LED 어레이 전구체가 제공된다.
LED 어레이 전구체는 제1 반도체층(20) 및 모놀리식 LED 어레이 구조를 포함한다.
제1 반도체 층(20)은 III족 질화물을 포함한다. 도 4에 도시된 바와 같이, 제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 기판(10)은 사파이어, 실리콘 또는 SiC를 포함할 수 있다. 기판(10)은 III족 질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼층을 포함할 수 있다. 물론, 일부 실시 예들에서, LED 어레이 전구체는 전술한 방법에 따라 제조될 수 있고, 그 후에 기판(10)이 제거될 수 있다. 일부 실시 예들에서 LED 어레이 전구체는 백플레인 전자 기판에 접합될 수 있다. 백플레인 전자 기판은 LED 어레이 전구체의 LED를 제어하고 이에 접촉하도록 구성된 전기 회로 및 접촉부를 포함할 수 있다. 일부 실시 예들에서, 백플레인 전자 기판은 p형 반도체층(60)에 접합될 수 있다. 이와 같이, 제1 반도체층(20)은 실질적으로 위에서 개략적으로 설명된 방법에 따라 제공될 수 있다.
도 4, 5, 7 및 9에 도시된 실시 예들과 유사하게, 제1 반도체층(20)은 벌크 반도체 표면(26) 및 메사 표면(27)을 포함하는 성장 표면(25)을 정의하기 위해 제1 반도체층의 주표면으로부터 연장되는 복수의 메사 구조(24)를 포함한다. 위에서 논의된 바와 같이, 복수의 메사 구조(24)를 포함하는 제1 반도체층의 예가 도 8a에 도시되어 있다.
도 4, 5, 7 및 9에 도시된 실시 예들과 유사하게, 모놀리식 LED 어레이 구조가 메사 표면(27) 및 벌크 반도체 표면(26)을 덮도록 제1 반도체층(20)의 성장 표면(25) 상에 모놀리식 LED 어레이 구조가 제공된다.
전술한 바와 같이, 모놀리식 LED 어레이 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 모놀리식 LED 어레이 구조는 제2 반도체층(30), 활성층(40), 전자차단층(50) 및 p형 반도체층(60)을 포함할 수 있다. 모놀리식 LED 어레이 구조의 각 층은 연속적인 층으로 형성될 수 있다. 이와 같이, 모놀리식 LED 어레이 구조의 층들 각각은 위에서 논의된 모놀리식 LED 구조와 유사한 방식으로 제공될 수 있다.
LED 어레이 전구체의 각 메사 표면(27) 위의 활성층에서 전하 캐리어 구속을 개선하기 위해, 어레이의 각각의 LED 전구체는 각각의 메사 표면(27)을 덮는 각각의 모놀리식 LED 구조의 제1 부분과 벌크 반도체 표면(26)을 덮는 각 모놀리식 LED 구조의 제2 부분 사이의 전위 장벽을 포함하고, 여기서 전위 장벽은 각각의 메사 표면(27)을 덮는 각각의 p형 반도체층의 제1 부분을 둘러싼다. 즉, 본 개시 내용에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 각각의 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
도 7 및 도 9를 참조하여, 각각의 모놀리식 LED 어레이 구조는 메사 표면을 덮는 p형 반도체층의 제1 부분(64)과 벌크 반도체 표면을 덮는 p형 반도체 층의 제2 부분(66) 사이에 전위 장벽이 제공되도록 형성되고, 전위 장벽이 메사 표면을 덮는 p형 반도체층의 제1 부분(65)을 덮도록 형성된다.
도 7 및 상기 설명을 참조하여, 전위 장벽은 메사 표면을 덮는 p형 반도체 층의 제1 부분(67)을 둘러싸는 p형 반도체층의 제3 부분(61)을 선택적으로 제거함으로써 형성될 수 있다. 도 5에 도시된 바와 같이, p형 반도체층(60)은 층의 두께를 통해 선택적으로 제거되어 아래의 층(도 5의 실시예에서 전자차단층(50))이 노출될 수 있다.
도 9를 참조하여, 전위 장벽은 Al을 포함하는 III족 질화물을 포함하는 p형 반도체층(60)을 제공함으로써 형성될 수 있다. p형 반도체층의 측벽 부분(63)과 p형 반도체층의 제1 부분(67) 사이에 LED 어레이 전구체의 각 LED 전구체에 대한 전위 장벽이 제공되도록 p형 반도체층(60)은 메사 표면(27)을 덮는 p형 반도체층의 제1 부분(64)보다 더 높은 농도의 Al이 p형 반도체층(60)의 측벽 부분(63)에 통합되도록 제공된다. 측벽 부분(68)과 p-형 반도체층의 제1 부분(64) 사이의 Al 조성의 차이는 밴드 갭의 변화가 실온에서 kT eV보다 크도록(즉, 약 0.26 eV 초과) 될 수 있다. 예를 들어, p형 반도체층의 측벽 부분(68)은 p형 AlxGa1-xN을 포함할 수 있으며, 여기서 2 ≤ x ≤ 50%이고 p형 반도체층의 메사 표면 부분(65)은 p형 AlyGa1-yN을 포함할 수 있고, 여기서 1 ≤ y ≤ 15%이다.
위에서 논의된 바와 같이, 제2 반도체층(30)의 경사진 측벽은 성장 표면이 경사진 측벽인지 또는 기판에 실질적으로 평행한지에 따라 III족 질화물의 증착 속도의 변화를 초래한다. p-형 반도체층(60)의 성장을 위해, 성장 속도의 차이는 또한 p-형 반도체층(60)으로의 Al의 혼입에 영향을 미친다. 따라서, 동일한 증착 공정을 이용하여 p형 반도체층의 제1 부분(64)보다 높은 Al 함량으로 경사 측벽부(68)를 형성할 수 있다. 이와 같이, 모놀리식 LED 구조의 메사 표면 부분에서 전류를 제한하기 위한 원하는 전위 장벽은 임의의 추가 패터닝 단계 없이 형성될 수 있다.

Claims (14)

  1. 발광 다이오드(LED) 전구체를 형성하는 방법에 있어서,
    (a) 기판 상에 제1 반도체층을 형성하는 단계로서, 상기 제1 반도체층을 형성하는 단계는:
    상기 기판의 표면 상에 제1 면내 격자 상수를 갖는 III족-질화물을 포함하는 제1 반도체 서브층을 형성하는 단계; 및
    상기 기판에 대한 제1 반도체 서브층의 반대편에 있는 상기 제1 반도체 서브층 상에 III족-질화물을 포함하는 변형된 서브층을 형성하는 단계, 여기서 상기 변형된 서브층과 상기 제1 반도체 서브층 사이의 계면에서 변형된 서브층은 계면에서 상기 변형된 서브층의 면내 격자 상수가 제1 면내 격자 상수가 되도록 압축 변형 하에 있는 단계를 포함하고;
    (b) 상기 제1 반도체층이 벌크 반도체층 표면으로부터 연장되는 메사 구조를 정의하도록 상기 제1 반도체층의 상기 벌크 반도체층 표면을 노출시키기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계;
    (c) 상기 변형된 서브층을 변형 완화 온도로 가열하는 단계, 여기서 상기 변형된 서브층은 소성 변형을 통해 이완되어 변형 완화된 서브층을 형성하고, 상기 메사 구조는 상기 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는 상기 변형 완화된 서브층의 일부로부터 형성된 메사 표면을 갖는 단계;
    (d) 모놀리식 LED 구조가 상기 메사 표면 및 벌크 반도체 표면을 덮도록 상기 제1 반도체층 상에 모놀리식 LED 구조를 형성하는 단계, 상기 모놀리식 LED 구조는 복수의 III족 질화물 층을 포함하고, 상기 모놀리식 LED 구조는:
    상기 메사 표면 위에 제공된 제1 모놀리식 LED 구조 부분; 및
    상기 제1 모놀리식 LED 구조 부분을 둘러싸고 상기 메사 표면에 대해 경사진 측벽 표면을 갖는 제2 모놀리식 LED 구조 부분을 갖는, 방법.
  2. 제1항에 있어서,
    상기 제1 반도체층의 일부를 선택적으로 제거하는 단계는 상기 변형된 서브층의 두께 및 상기 제1 반도체 서브층의 대응하는 부분을 통해 상기 변형된 서브층의 일부를 제거하여 상기 벌크 반도체층 표면이 상기 제1 반도체 서브층에 형성되도록 하는 단계를 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 변형된 서브층은 InXGa1-XN을 포함하고, 여기서 0 < X ≤ 1인, 방법.
  4. 제3항에 있어서,
    상기 변형된 서브층은 GaN을 포함하는 제1 변형층과 InXGa1-XN을 포함하는 제2 변형층 사이에서 교번하는 복수의 층을 포함하며, 여기서 0 < X ≤ 1인, 방법.
  5. 제1항에 있어서,
    상기 모놀리식 LED 구조는:
    상기 제1 반도체층의 상기 메사 표면 및 상기 벌크 반도체층 표면 위에 제공된 제2 반도체층;
    상기 제2 반도체층 상에 제공된 복수의 Ⅲ족 질화물층을 포함하는 활성층;
    상기 활성층 상에 형성된 III족 질화물을 포함하는 p형 반도체층을 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제2 반도체층은 GaN, 또는 InYGa1-YN을 포함하며, 여기서 0 < Y ≤ 1인, 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 활성층은 적어도 500nm의 파장을 갖는 광을 출력하도록 구성된, 방법.
  8. 제5항에 있어서,
    상기 활성층은 상기 제2 면내 격자 상수와 적어도 동일한 제3 평면내 격자 상수를 갖는 InZGa1-ZN을 포함하는 적어도 하나의 양자 우물층을 포함하며, 여기서 0 < Z ≤ 1인, 방법.
  9. 제5항에 있어서,
    상기 메사 표면을 덮는 상기 p형 반도체층의 제1 부분과 상기 벌크 반도체 표면을 덮는 상기 p형 반도체층의 제2 부분 사이에 전위 장벽이 제공되고, 상기 전위 장벽은 상기 메사 표면을 덮는 상기 p형 반도체층의 제1 부분을 둘러싸는, 방법.
  10. 제1항에 있어서,
    상기 변형 완화 온도는 800℃ 이상인, 방법.
  11. LED 어레이 전구체 형성 방법에 있어서,
    (a) 기판 상에 제1 반도체층을 형성하는 단계로서, 상기 기판 상에 상기 제1 반도체층을 형성하는 단계는:
    상기 기판의 표면 상에 제1 면내 격자 상수를 갖는 III족-질화물을 포함하는 제1 반도체 서브층을 형성하는 단계; 및
    상기 기판에 대한 상기 제1 반도체 서브층의 반대편에 있는 제1 반도체 서브층 상에 III족-질화물을 포함하는 변형된 서브층을 형성하는 단계, 여기서 상기 변형된 서브층과 상기 제1 반도체 서브층 사이의 계면에서 변형된 서브층은 계면에서 상기 변형된 서브층의 면내 격자 상수가 제1 면내 격자 상수가 되도록 압축 변형 하에 있는 단계;
    (b) 상기 제1 반도체층이 벌크 반도체층 표면으로부터 각각 연장되는 복수의 메사 구조를 정의하도록 상기 제1 반도체층의 상기 벌크 반도체층 표면을 노출시키기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계;
    (c) 상기 변형된 서브층을 변형 완화 온도로 가열하는 단계, 여기서 상기 변형된 서브층은 소성 변형을 통해 이완되어 변형 완화된 서브층을 형성하고, 각각의 메사 구조는 상기 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는 상기 변형 완화된 서브층의 일부로부터 형성된 메사 표면을 갖는 단계;
    (d) 모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮도록 상기 제1 반도체층 상에 상기 모놀리식 LED 구조를 형성하는 단계로서, 상기 모놀리식 LED 구조는 복수의 III족 질화물층을 포함하고, 상기 모놀리식 LED 구조는:
    복수의 제1 모놀리식 LED 구조 부분으로서, 각각의 제1 모놀리식 LED 구조 부분은 각각의 메사 표면 위에 제공되는; 그리고
    복수의 제2 모놀리식 LED 구조 부분으로서, 각각의 제2 모놀리식 LED 구조 부분이 상기 제1 모놀리식 LED 구조 부분을 둘러싸고 각각의 메사 표면에 대해 경사진 측벽 표면을 갖는, 방법.
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