KR102610402B1 - 반도체 장치, 표시 패널, 및 전자 기기 - Google Patents

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Abstract

본 발명은 오프셋 전압의 영향을 받기 어려운 계조 전압 생성 회로를 제공한다.
D/A 변환 회로와 제 1 Gm 앰프와 제 2 Gm 앰프와 전류 제어 회로와 출력 버퍼와 선택 회로를 가지는 반도체 장치이다. D/A 변환 회로는 상위 비트의 디지털 신호로부터 제 1 전압 및 제 2 전압을 생성한다. 전류 제어 회로는 하위 비트의 디지털 신호로부터 제 1 전류를 생성하고, 제 1 Gm 앰프의 전류원으로서 기능한다. 출력 버퍼는 제 1 Gm 앰프 및 제 2 Gm 앰프가 출력하는 전류로부터 제 3 전압을 생성한다. 제 3 전압은 제 2 Gm 앰프에 입력된다. 선택 회로는 제 1 Gm 앰프 및 제 2 Gm 앰프에 입력되는 전압을 선택한다.

Description

반도체 장치, 표시 패널, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY PANEL, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 표시 패널, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
표시 패널은 다계조화 및 고정세(高精細)화 등의 고성능화가 진행되고 있다. 이 고성능화에 대응하기 위하여 표시 패널의 구동 회로, 특히 신호선 구동 회로(소스 드라이버라고도 함)에는 IC(Integrated Circuit, 드라이버 IC라고도 함)가 채용되고 있다.
드라이버 IC는 화소에 주는 아날로그 신호를 생성하기 위한 계조 전압 생성 회로를 가진다. 이 계조 전압 생성 회로는 디지털 신호로부터 아날로그 신호를 생성하는, 소위 D/A 변환 회로(DAC라고도 함)이다.
D/A 변환 회로는 고속의 응답이 요구되는 점을 고려하여 직렬로 제공된 저항을 사용하는 저항 스트링형의 DAC(R-DAC라고도 함)가 채용되고 있다. R-DAC는 디지털 신호의 비트 수의 증가에 따라 스위치 수가 지수함수적으로 증가되기 때문에 드라이버 IC의 회로 면적이 증가된다.
그러므로, 특허문헌 1 내지 특허문헌 3에서는 상위 비트와 하위 비트에서 따로따로 디지털 신호를 변환하여 각각의 아날로그 신호를 합성함으로써 원하는 아날로그 신호를 얻는 구성이 제안되어 있다.
미국 특허 출원 공개 제 2005/0140630호 명세서 미국 특허 출원 공개 제 2010/0156867호 명세서 미국 특허 출원 공개 제 2010/0141493호 명세서
상술한 바와 같이 계조 전압 생성 회로로서 기능하는 반도체 장치의 구성에는 다수의 구성이 존재한다. 각각의 구성에는 장점과 단점이 있고, 상황에 따라 적당한 구성이 선택된다. 예를 들어 특허문헌 2에 기재되어 있는 바와 같이 전류 DAC를 사용하는 경우, 내압(耐壓)이 큰 트랜지스터를 이용하여 스위치를 구성한다. 디지털 신호의 비트 수의 증가로 인해 스위치 수가 증가되면, 회로의 점유 면적이 증가된다. 또한, 디지털 신호의 비트 수의 증가로 인해 스위치 수가 증가되면 출력부의 기생 용량이 증가되어 응답 속도가 저하된다.
또한, 특허문헌 3의 구성에서는 출력되는 아날로그 신호는 증폭 회로의 오프셋 전압의 영향을 받는다. 이 오프셋 전압의 영향을 받은 출력 전압이 원하는 계조 전압을 초과하면 출력 전압의 단조 증가성을 잃어, 원하는 계조의 표시를 얻을 수 없는 경우가 있다.
그러므로, 본 발명의 일 형태는 오프셋 전압의 영향을 받기 어려운 계조 전압 생성 회로를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 회로의 점유 면적이 작은 계조 전압 생성 회로를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 신규 계조 전압 생성 회로를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 표시 품질의 향상이 도모된 표시 패널을 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 또한, 상술한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 다른 과제는 이하에 기재되는, 본 항목에서 언급되지 않는 과제이다. 본 항목에서 언급되지 않는 과제는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들의 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제, 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 모든 과제를 해결할 필요는 없다. 또한, 열거한 이외의 과제는 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명확해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 제 1 증폭 회로, 제 2 증폭 회로, 제 1 회로, 제 2 회로, 및 제 3 회로를 가지는 반도체 장치이다. 제 1 회로는 N 비트(N은 2 이상의 자연수)의 신호 중 (N-M) 비트(M은 N보다 작은 자연수)의 신호로부터 제 1 전압 및 제 2 전압을 생성하는 기능을 가진다. 제 1 전압은 제 2 전압보다 높다. 제 2 회로는 N 비트의 신호 중 M 비트의 신호로부터 제 1 전류를 생성하는 기능을 가진다. 제 1 전류는 제 1 증폭 회로로 흐른다. 제 3 회로는 제 1 증폭 회로 및 제 2 증폭 회로가 출력하는 전류로부터 제 3 전압을 생성하는 기능을 가진다. 제 1 증폭 회로의 비반전 입력 단자에 제 1 전압이 인가될 때, 제 1 증폭 회로의 반전 입력 단자에 제 2 전압이 인가되고, 제 2 증폭 회로의 비반전 입력 단자에 제 2 전압이 인가되고, 제 2 증폭 회로의 반전 입력 단자에 제 3 전압이 인가된다. 제 1 증폭 회로의 비반전 입력 단자에 제 2 전압이 인가될 때, 제 1 증폭 회로의 반전 입력 단자에 제 1 전압이 인가되고, 제 2 증폭 회로의 비반전 입력 단자에 제 1 전압이 인가되고, 제 2 증폭 회로의 반전 입력 단자에 제 3 전압이 인가된다.
상술한 형태에 있어서, 제 1 증폭 회로 및 제 2 증폭 회로는 Gm 앰프로서의 기능을 가진다.
상술한 형태에 있어서, 제 1 회로는 복수의 패스 트랜지스터 및 직렬로 접속된 복수의 저항 소자를 가지는 것이 바람직하다.
본 발명의 일 형태는 상술한 형태에 기재된 반도체 장치, 및 표시부를 가지는 표시 패널이다.
본 발명의 일 형태는 상술한 형태에 기재된 표시 패널, 및 터치 패널을 가지는 표시 모듈이다.
본 발명의 일 형태는 상술한 형태에 기재된 표시 패널을 가지고, 조작 버튼, 스피커, 및 마이크로폰 중 적어도 하나를 더 가지는 전자 기기이다.
본 발명의 일 형태에 의하여 신규 반도체 장치, 신규 전자 기기 등을 제공할 수 있다.
본 발명의 일 형태에 의하여 오프셋 전압의 영향을 받기 어려운 계조 전압 생성 회로를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 회로의 점유 면적이 작은 계조 전압 생성 회로를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 신규 계조 전압 생성 회로를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 표시 품질의 향상이 도모된 표시 패널을 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다.
또한, 이들의 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 모든 효과를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 및 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 구성예를 나타낸 회로도.
도 2는 반도체 장치의 구성예를 나타낸 회로도.
도 3의 (A)는 반도체 장치의 동작을 설명하기 위한 회로도이고, 도 3의 (B)는 입력된 디지털 신호와 출력된 전압의 대응 관계를 나타낸 도면.
도 4의 (A)는 반도체 장치의 동작을 설명하기 위한 회로도이고, 도 4의 (B)는 입력된 디지털 신호와 출력된 전압의 대응 관계를 나타낸 도면.
도 5의 (A)는 반도체 장치의 동작을 설명하기 위한 회로도이고, 도 5의 (B)는 입력된 디지털 신호와 출력된 전압의 대응 관계를 나타낸 도면.
도 6의 (A)는 반도체 장치의 동작을 설명하기 위한 회로도이고, 도 6의 (B)는 입력된 디지털 신호와 출력된 전압의 대응 관계를 나타낸 도면.
도 7은 입력된 디지털 신호와 출력된 전압 값의 대응 관계를 나타낸 도면.
도 8은 증폭 회로(13), 증폭 회로(15), 및 출력 버퍼(16)의 구성예를 나타낸 회로도.
도 9는 전류 제어 회로(14)의 구성예를 나타낸 회로도 및 변환표.
도 10은 D/A 변환 회로의 구성예를 나타낸 회로도.
도 11은 D/A 변환 회로의 구성예를 나타낸 회로도.
도 12는 표시 패널의 구성예를 나타낸 회로 블록도.
도 13은 신호선 구동 회로의 구성예를 나타낸 회로 블록도.
도 14의 (A)는 화소의 구성예를 나타낸 회로도이고, 도 14의 (B)는 화소의 동작예를 나타낸 타이밍 차트.
도 15는 화소의 구성예를 나타낸 회로도.
도 16은 화소의 구성예를 나타낸 회로도.
도 17은 표시 패널의 구성예를 나타낸 상면도.
도 18은 표시 패널의 구성예를 나타낸 상면도.
도 19는 표시 패널의 구성예를 나타낸 단면도.
도 20은 표시 패널의 구성예를 나타낸 단면도.
도 21은 표시 패널의 구성예를 나타낸 단면도.
도 22는 표시 모듈의 예를 나타낸 도면.
도 23은 터치 패널의 구성예를 나타낸 모식도.
도 24는 전자 기기의 예를 나타낸 도면.
도 25는 몬테카를로 시뮬레이션을 이용하여 DNL(Differential Non-Linearity)을 계산한 도면.
도 26은 몬테카를로 시뮬레이션을 이용하여 전압 VO의 편차를 계산한 도면.
도 27은 시제(試製)한 드라이버 IC의 레이아웃을 나타낸 도면.
도 28은 시제한 OLED 패널의 사진.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 상이한 많은 형태로 실시할 수 있으며, 취지 및 그 범주에서 이탈되지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 도면에 있어서, 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 부여하는 경우가 있고, 그 반복되는 설명은 생략하는 경우가 있다.
또한, 본 명세서는 이하의 실시형태 또는 실시예를 적절히 조합할 수 있다. 또한, 하나의 실시형태에 복수의 구성예를 나타내는 경우는 구성예를 서로 적절히 조합할 수 있다.
(실시형태 1)
본 실시형태에서는 계조 전압 생성 회로로서의 기능을 가지는 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치(10)>
도 1은 반도체 장치(10)를 설명하기 위한, 회로 구성의 일례를 나타낸 회로도이다. 반도체 장치(10)는 디지털 아날로그 변환 회로(이하, D/A 변환 회로라고 함)(11), 선택 회로(12), 증폭 회로(13), 전류 제어 회로(14), 증폭 회로(15), 및 출력 버퍼(16)를 가진다.
또한, 증폭 회로(13)는 제 1 Gm 앰프, 또는 Gm1이라고 표시하는 경우가 있다. 또한, 증폭 회로(15)는 제 2 Gm 앰프, 또는 Gm2라고 표시하는 경우가 있다.
반도체 장치(10)는 N 비트(N은 2 이상의 자연수)의 화상 신호를 전압 VO로 표시되는 아날로그 신호로 변환하여 출력하는 기능을 가진다.
D/A 변환 회로(11)는 N 비트 신호 중 상위의 (N-M) 비트(M은 N보다 작은 자연수)의 화상 신호(이하, 상위 비트 신호라고 부름)를 아날로그 신호로 변환하는 회로이다. D/A 변환 회로(11)는 아날로그 신호로서 전압 VHI 및 전압 VLO를 출력하는 기능을 가진다. 전압 VHI 및 전압 VLO는 상위 비트 신호에 따라 결정되는 전압이다. 또한, 전압 VHI는 전압 VLO보다 고전압으로 한다. 반도체 장치(10)에서 출력되는 전압 VO는 전압 VHI 및 전압 VLO로부터 생성된다.
증폭 회로(13)는 비반전 출력 단자(+)로서 기능하는 단자(IN1)와, 반전 입력 단자(-)로서 기능하는 단자(IN2)를 가진다. 단자(IN1)에 인가되는 전압과 단자(IN2)에 인가되는 전압의 차이를 제 1 차이, 전류 제어 회로(14)에 흐르는 전류를 전류 IB_LB라고 부르면, 증폭 회로(13)는 제 1 차이 및 전류 IB_LB에 따른 전류를 출력하는 기능을 가진다.
증폭 회로(15)는 비반전 출력 단자(+)로서 기능하는 단자(IN3)와 반전 입력 단자(-)로서 기능하는 단자(IN4)를 가진다. 단자(IN3)에 인가되는 전압과 단자(IN4)에 인가되는 전압의 차이를 제 2 차이라고 하면, 증폭 회로(15)는 제 2 차이에 따른 전류를 출력하는 기능을 가진다. 또한, 증폭 회로(15)가 가지는 전류원에 흐르는 전류를 전류 IB라고 부른다.
또한, 증폭 회로(13), (15)는 전원 전압으로서 전압 VDD가 인가된다.
전류 제어 회로(14)는 N 비트 신호 중 하위의 M 비트의 화상 신호(이하, 하위 비트 신호라고 부름)로부터 전류 IB_LB를 생성하는 기능을 가진다. 또한, 전류 제어 회로(14)는 증폭 회로(13)의 전류원으로서의 기능을 가진다.
출력 버퍼(16)는 증폭 회로(13), (15)에서 출력되는 전류에 따라 전압 VO를 출력하는 기능을 가진다.
증폭 회로(15)가 가지는 단자(IN3)는 증폭 회로(13)가 가지는 단자(IN2)에 전기적으로 접속되어 있다. 또한, 증폭 회로(15)가 가지는 단자(IN4)에는 전압 VO가 인가된다.
선택 회로(12)는 복수의 스위치를 가지고, 이들 스위치의 온, 오프를 제어함으로써 단자(IN1) 내지 단자(IN3)에 입력되는 전압을 전환하는 기능을 가진다. 예를 들어 도 1에 있어서, 선택 회로(12)는 스위치(S1) 내지 스위치(S4)를 가진다. 이들 스위치의 전환은 하위 비트 신호 중 최상위 비트(DEC[MSB]) 및 이의 반전 데이터(DECB[MSB])에 따라 전환한다.
또한, 본 명세서에 있어서, DEC[M:N]이라고 표기한 경우는 DEC[M] 내지 DEC[N]을 나타낸다. 또한, DECB는 DEC의 반전 데이터를 나타낸다.
도 2에서는 일례로서 반도체 장치(10)가 12 비트(N=12)의 화상 신호를 하위 3 비트(M=3)와 상위 9 비트(N-M=9)로 나눠서 처리하는 예를 도시하였다. 반도체 장치(10)는 상위 비트 신호(DEC[11:3], DECB[11:3])를 D/A 변환 회로(11)에 입력하고, 하위 비트 신호(DEC[2:0])를 전류 제어 회로(14)에 입력하고, 하위 비트 신호 중 최상위 비트(DEC[2]) 및 이의 반전 데이터(DECB(2))를 선택 회로(12)에 입력하고 있다.
다음에, 반도체 장치(10)의 동작에 대하여 도 3 내지 도 7을 참조하여 설명한다. 또한, 이후의 설명은 도 2와 마찬가지로, 반도체 장치(10)가 12 비트의 디지털 신호를 하위 3 비트와 상위 9 비트로 나눠서 처리하는 경우에 대하여 설명하지만, 이에 한정되지 않는다. 이후의 설명은 임의의 N 비트 디지털 신호를 처리하는 경우에도 적용할 수 있다.
도 3의 (A)에는 DEC[2]=0, DECB[2]=1로 한 경우의 회로도를 도시하였다. 이때, 스위치(S1) 및 스위치(S2)는 온이 되고, 스위치(S3) 및 스위치(S4)는 오프가 된다. 단자(IN1)에 전압 VHI가 입력되고, 단자(IN2) 및 단자(IN3)에 전압 VLO가 입력된다.
도 3의 (B)에 도시된 바와 같이 전류 제어 회로(14)는 하위 비트 신호에 따라 4단계의 전류 IB_LB 중 하나를 흘린다. 이때, 전압 VO는 도 3의 (B)에 도시된 바와 같이 전압 VLO보다 크고 전압 VLO와 전압 VHI의 중간 전압보다 작은 범위에서 4단계의 전압 중 하나를 취할 수 있다.
도 4의 (A)에는 DEC(2)=1, DECB(2)=0으로 한 경우의 회로도를 도시하였다. 이때, 스위치(S1) 및 스위치(S2)는 오프가 되고, 스위치(S3) 및 스위치(S4)는 온이 된다. 단자(IN1)에 전압 VLO가 입력되고, 단자(IN2) 및 단자(IN3)에 전압 VHI가 입력된다.
도 4의 (B)에 도시된 바와 같이 전류 제어 회로(14)는 하위 비트 신호에 따라 4단계의 전류 IB_LB 중 하나를 흘린다. 이때, 전압 VO는 도 4의 (B)에 도시된 바와 같이 전압 VHI보다 작고 전압 VLO와 전압 VHI의 중간 전압보다 큰 범위에서 4단계의 전압 중 하나를 취할 수 있다.
다음에, 도 5 내지 도 7을 참조하여 증폭 회로(13), (15)에 생긴 오프셋 전압이 반도체 장치(10)에 미치는 영향에 대하여 생각한다. 도 5의 (A) 및 도 6의 (A)에는 증폭 회로(13)의 단자(IN1)에 오프셋 전압 ΔVth1을 제공하고, 증폭 회로(15)의 단자(IN3)에 오프셋 전압 ΔVth2를 제공한 경우의 회로도를 도시하였다.
우선, 도 5의 (A)를 사용하여, DEC[2]=0, DECB[2]=1인 경우에 대하여 생각한다.
도 5의 (A)에 있어서, 전압 VO는 이하에 기재된 수학식(1)으로 나타낼 수 있다. 또한, 수학식(1) 및 수학식(2)에 있어서, Gm1은 증폭 회로(13)의 트랜스컨덕턴스를 나타내고, Gm2는 증폭 회로(15)의 트랜스컨덕턴스를 나타내고 있다.
VO=VLO+Gm1/Gm2×(VHI-VLO+ΔVth1) 수학식(1)
상기 수학식(1)에서, 오프셋 전압 ΔVth1을 제공한 경우의 전압 VO(도 5의 (B) 왼쪽 참조)는 오프셋 전압 ΔVth1을 제공하지 않는 경우의 전압 VO(도 5의 (B) 오른쪽 참조)보다 고전압 측으로 변동하는 것을 알 수 있다. 전압 VO는 Gm1에 비례하고, Gm1은 전류 IB_LB에 비례한다는 점에서 도 5의 (B)에 있어서, 전류 IB_LB의 값이 가장 큰 IB_LB=7/16×IB일 때에, 오프셋 전압 ΔVth1에 의한 변동이 가장 크다.
다음에, 도 6의 (A)를 참조하여 DEC[2]=1, DECB[2]=0인 경우에 대하여 생각한다.
도 6의 (A)에 있어서, 전압 VO는 이하에 기재된 수학식으로 나타낼 수 있다.
VO=VHI+Gm1/Gm2×(-VHI+VLO+ΔVth1) 수학식(2)
상기 수학식(2)에서, 오프셋 전압 ΔVth1을 제공한 경우의 전압 VO(도 6의 (B) 왼쪽 참조)는 오프셋 전압 ΔVth1을 제공하지 않는 경우의 전압 VO(도 6의 (B) 오른쪽 참조)보다 고전압 측으로 변동하는 것을 알 수 있다. 전압 VO는 Gm1에 비례하고 Gm1은 전류 IB_LB에 비례한다는 점에서 도 6의 (B)에 있어서, 전류 IB_LB의 값이 가장 큰 IB_LB=7/16×IB일 때에 오프셋 전압 ΔVth1에 의한 변동이 가장 크다.
도 5의 (B)와 도 6의 (B)를 하나로 통합한 도면을 도 7의 (A)에 도시하였다. 도 7의 (A)에서 오프셋 전압 ΔVth1을 제공하여도 전압 VO의 대소 관계가 유지되는 것을 알 수 있다.
증폭 회로(15)에 제공된 오프셋 전압 ΔVth2는 하위 비트 신호에 의한 전압 생성에 영향을 미치지 않는다. 즉, 오프셋 전압 ΔVth2는 도 7의 (A)에 도시된 전압 VO의 대소 관계에 영향을 미치지 않는다.
상술한 반도체 장치(10)를 표시 패널의 계조 전압 생성 회로에 적용한 경우를 생각한다. 화소의 색 정보를 포함하는 화상 신호는 디지털 신호로서 반도체 장치(10)에 입력되고, 아날로그 신호인 전압 VO로서 출력된다. 도 7의 (B)에 도시된 바와 같이 DEC[0] 내지 DEC[2] 각각에 대응하는 전압 VO의 대소 관계가 무너지면 계조 반전이 발생하여 표시 패널은 정확한 화소의 색을 표시할 수 없다.
상술한 바와 같이 반도체 장치(10)는 오프셋 전압을 포함하고 있어도 화상 신호와 전압 VO의 대응 관계를 유지할 수 있다. 즉, 반도체 장치(10)를 사용한 표시 패널은 양호한 표시 품위를 가지는 것을 알 수 있다.
<증폭 회로(13), 증폭 회로(15), 및 출력 버퍼(16)>
증폭 회로(13), 증폭 회로(15), 및 출력 버퍼(16)의 회로 구성의 일례를 도 8에 도시하였다.
증폭 회로(13)는 트랜지스터(13a) 내지 트랜지스터(13h)를 가진다. 트랜지스터(13c) 및 트랜지스터(13e)의 게이트에 단자(IN1)가 전기적으로 접속되고, 트랜지스터(13d) 및 트랜지스터(13f)의 게이트에 단자(IN2)가 전기적으로 접속되어 있다. 증폭 회로(13)는 차동 증폭 회로의 회로 구성을 가진다. 트랜지스터(13b)의 게이트에는 전압 VB2가 인가되고, 트랜지스터(13g)의 게이트에는 전압 VB3이 인가된다.
도 8에 도시된 트랜지스터(18a) 내지 트랜지스터(18d)와 증폭 회로(13)는 커런트 미러 회로를 형성한다. 트랜지스터(18a) 내지 트랜지스터(18d)는 전류 제어 회로(14)에서 생성된 전류 IB_LB를 증폭 회로(13)에 전달하는 기능을 가진다.
증폭 회로(15)는 트랜지스터(15a) 내지 트랜지스터(15h)를 가진다. 트랜지스터(15c) 및 트랜지스터(15e)의 게이트에 단자(IN3)가 전기적으로 접속되고, 트랜지스터(15d) 및 트랜지스터(15f)의 게이트에 단자(IN4)가 전기적으로 접속되어 있다. 증폭 회로(15)는 차동 증폭 회로의 회로 구성을 가진다. 트랜지스터(15a)의 게이트에는 전압 VB1이 인가되고, 트랜지스터(15b)의 게이트에는 전압 VB2가 인가되고, 트랜지스터(15g)의 게이트에는 전압 VB3이 인가되고, 트랜지스터(15h)의 게이트에는 전압 VB4가 인가된다. 단자(IN3)는 증폭 회로(13)의 단자(IN2)에 전기적으로 접속되고, 단자(IN4)는 출력 버퍼(16)의 출력 단자에 전기적으로 접속되어 있다.
출력 버퍼(16)는 트랜지스터(16a) 내지 트랜지스터(16n)를 가진다. 트랜지스터(16c), (16d)의 게이트에는 전압 VB5가 인가되고, 트랜지스터(16e), (16f)의 게이트에는 전압 VB6이 인가되고, 트랜지스터(16g), (16h)의 게이트에는 전압 VB7이 인가되고, 트랜지스터(16i), (16j)의 게이트에는 전압 VB8이 인가된다.
(전류 제어 회로(14))
도 9의 (A)에 전류 제어 회로(14)의 회로 구성의 일례를 도시하였다. 전류 제어 회로(14)는 하위 비트 신호인 DEC[2:0]로부터 전류 IB_LB를 생성하는 기능을 가진다.
전류 제어 회로(14)는 디코더(17) 및 트랜지스터(14a) 내지 트랜지스터(14l)를 가진다. 트랜지스터(14a)의 게이트에는 전압 VB9가 인가된다. 트랜지스터(14e) 내지 트랜지스터(14h)의 게이트에는 전압 VB3이 인가된다. 트랜지스터(14i) 내지 트랜지스터(14l)의 게이트에는 전압 VB4가 인가된다.
DEC[2:0]는 디코더(17)에 의하여 신호(DO1) 내지 신호(DO3)로 변환된다. 신호(DO1)는 트랜지스터(14b)의 게이트에 인가되고, 신호(DO2)는 트랜지스터(14c)의 게이트에 인가되고, 신호(DO3)는 트랜지스터(14d)의 게이트에 인가된다.
도 9의 (B)는 디코더(17)에서의 DEC[2:0]로부터 신호(DO1) 내지 신호(DO3)를 생성하기 위한 변환표(conversion table)를 도시하였다. 도 9의 (B)의 변환표에 따라 디코더(17)는 트랜지스터(14b), (14c), (14d)의 온, 오프를 제어한다. 그 결과, 전류 제어 회로(14)는 디지털 신호 DEC[2:0]로부터 전류 IB_LB를 생성하는 기능을 가진다.
또한, 전류 제어 회로(14)의 형태는 이에 한정되지 않는다. 예를 들어 전류 제어 회로(14)에 저항 스트링형의 DAC 또는 저항 래더형의 DAC를 사용하여 하위 비트의 신호로부터 전류 IB_LB를 생성하여도 좋다.
<D/A 변환 회로(11)>
도 10에 도시된 D/A 변환 회로(11)는 전압 생성 회로(11a)와 PTL(패스 트랜지스터 로직)(11b)과 PTL(11c)을 가진다.
전압 생성 회로(11a)는 복수의 저항(11d)을 가진다. 전압 생성 회로(11a)는 전압 VREFH 및 전압 VREFL(VREFH>VREFL)이 인가되고, 복수의 전압 VR[0] 내지 VR[2N-M]을 생성한다.
PTL(11b)은 복수의 p채널형 트랜지스터(11e)와 복수의 n채널형 트랜지스터(11f)를 가진다. PTL(11c)은 복수의 p채널형 트랜지스터(11g)와 복수의 n채널형 트랜지스터(11h)를 가진다. 전압 VR[0] 내지 VR[2N-M] 중 트랜지스터(11e)에는 전압 VR[2N-M/2] 내지 VR[2N-M-1]이 입력되고, 트랜지스터(11f)에는 전압 VR[0] 내지 VR[(2N-M/2)-1]이 입력되고, 트랜지스터(11g)에는 전압 VR[(2N-M/2)+1] 내지 VR[2N-M]이 입력되고, 트랜지스터(11h)에는 전압 VR[1] 내지 VR[2N-M/2]이 입력된다.
트랜지스터(11e) 내지 트랜지스터(11h)는 패스 트랜지스터이고, 스위치로서의 기능을 가진다. 이들 스위치는 상위 비트 신호에 따라 온, 오프가 전환된다. PTL(11b) 및 PTL(11c)은 스위치의 전환에 따라 전압 VR[0] 내지 VR[2N-M] 중에서 원하는 전압을 선택하여 출력하는 기능을 가진다. PTL(11b)은 전압 VLO를 출력하는 기능을 가지고, PTL(11c)는 전압(VHI)을 출력하는 기능을 가진다. 전압 VHI, VLO는 상위 비트 신호에 대응하는 아날로그 값의 전압이다. 상술한 바와 같이 전압 VHI, VLO는 후단의 회로에서, 하위 비트 신호에 대응하는 전압으로 변환된다.
D/A 변환 회로(11)는 직렬로 제공된 저항을 사용하는 R-DAC이다. R-DAC는 고속으로 D/A 변환을 수행할 수 있지만 디지털 신호의 비트 수가 증가되면 회로의 점유 면적이 크게 되는 문제가 있다. 본 발명의 일 형태인 반도체 장치(10)는 디지털 신호 중 상위 비트 신호만을 R-DAC에 할당(割當)하기 때문에 회로의 점유 면적을 작게 할 수 있다.
도 11에는 일례로서 D/A 변환 회로(11)가 12 비트(N=12)의 디지털 신호 중 상위 9 비트(M=3, N-M=9)를 아날로그 신호로 변환하는 예를 도시하였다. 전압 VR[0] 내지 VR[512] 중 트랜지스터(11e)에는 전압 VR[256] 내지 VR[511]이 입력되고, 트랜지스터(11f)에는 전압 VR[0] 내지 VR[255]이 입력되고, 트랜지스터(11g)에는 전압 VR[257] 내지 VR[512]이 입력되고, 트랜지스터(11h)에는 전압 VR[1] 내지 VR[256]이 입력된다.
이상, 반도체 장치(10)를 계조 전압 생성 회로에 사용함으로써 오프셋 전압의 영향을 받기 어렵고 점유 면적이 작은 계조 전압 생성 회로를 제공할 수 있다. 또한, 상기 계조 전압 생성 회로를 표시 패널에 사용함으로써 표시 품질의 향상이 도모된 표시 패널을 제공할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타낸 반도체 장치(10)를 포함한 표시 패널에 대하여 설명한다.
(표시 패널의 블록도)
도 12의 회로 블록도에 도시된 표시 패널은 신호선 구동 회로(100), 주사선 구동 회로(101), 및 화소부(102)를 가진다. 또한, 화소부(102) 중에 복수의 화소(103)가 매트릭스형으로 배치되어 있다. 또한, 화소부(102)를 표시부라고 부르는 경우도 있다.
신호선 구동 회로(100)는 복수의 신호선(SL)에 아날로그 신호로 변환된 화상 신호를 출력하는 기능을 가지는 회로이다.
신호선 구동 회로(100)를 구성하는 회로는 IC화하여도 좋고, 화소부(102)의 화소(103)가 가지는 트랜지스터와 같은 트랜지스터를 사용하여 형성하여도 좋다. 또한, 신호선 구동 회로(100)를 복수 제공하고, 복수의 신호선 구동 회로(100)에 의하여 복수의 신호선(SL)을 분할하여 제어하여도 좋다.
주사선 구동 회로(101)는 복수의 주사선(GL)에 주사 신호를 출력하는 기능을 가지는 회로이다. 주사선 구동 회로(101)는 일례로서는 시프트 레지스터, 버퍼 등을 가진다. 주사선 구동 회로(101)는 게이트 스타트 펄스, 게이트 클록 등이 입력되고, 펄스 신호를 출력하는 기능을 가진다.
주사선 구동 회로(101)를 구성하는 회로는 IC화하여도 좋고, 화소부(102)의 화소(103)가 가지는 트랜지스터와 같은 트랜지스터를 사용하여 형성하여도 좋다. 또한, 주사선 구동 회로(101)를 복수 제공하고, 복수의 주사선 구동 회로(101)에 의하여 복수의 주사선(GL)을 분할하여 제공하여도 좋다.
화소부(102)는 복수의 주사선(GL) 및 복수의 신호선(SL)이 대략 직교하도록 제공되어 있다. 주사선(GL)과 신호선(SL)의 교차부에는 화소(103)가 제공된다. 또한, 화소부(102)에서의 화소(103)의 배치는 컬러 표시이면 RGB(적색, 녹색, 청색)의 각 색에 대응한 화소가 순서대로 제공된다. 또한, RGB의 화소의 배열은 줄무늬 배열, 모자이크 배열, 델타 배열 등을 적절히 적용할 수 있다. 또한 RGB에 한정되지 않고 백색 또는 황색 등의 색을 추가하여 컬러 표시를 수행하는 구성으로 하여도 좋다.
<신호선 구동 회로(100)>
다음에, 도 13을 참조하여 신호선 구동 회로(100)에 대하여 자세히 설명한다. 도 13에 도시된 회로 블록도는 N 비트의 화상 신호를 처리할 수 있는 신호선 구동 회로(100)의 구성예를 나타내고 있다.
신호선 구동 회로(100)는 단자(40), (41), (42), LVDS 리시버(118)(LVDS:소진폭 차동 신호), 로직 회로(119), 시프트 레지스터(111), 래치 회로(112), 레벨 시프터(113), D/A 변환 회로(114), 증폭 회로(115)를 가진다.
단자(40)는 아날로그 신호로 변환된 화상 신호용의 출력 단자이며 신호선(SL)과 전기적으로 접속된다. 단자(41), (42)는 차동 신호용의 입력 단자이다. 예를 들어 단자(42<1>)에는 단자(41<1>)의 입력 신호의 논리를 반전한 신호가 입력된다. 예를 들어 단자(41<0>)-(41<N-1>)에는 화상 신호 DP[0]-DP[N-1]이 각각 입력되고, 단자(42<0>) 내지 (42<N-1>)에는 화상 신호 DN[0] 내지 DN[N-1]이 각각 입력된다.
단자(41), (42)는 화상 신호 DP[0:N-1], DN[0:N-1]의 입력뿐만 아니라 명령 신호의 입력에도 사용된다. 신호선 구동 회로(100)에는 단자(40) 내지 (42) 외에 전원 전압의 입력 단자, 각종 신호의 입력 단자, 각종 신호의 출력 단자 등이 제공되어 있다.
LVDS 리시버(118)는 입력된 차동 신호를 싱글 엔드 방식의 신호로 변환하는 기능을 가진다. LVDS 리시버(118)에 의하여 화상 신호 DP[0:N-1], DN[0:N-1]은 싱글 엔드 방식의 화상 신호(DSE)로 변환된다.
로직 회로(119)는 외부에서 입력되는 명령 신호 등에 따라 신호선 구동 회로(100)에 포함되는 회로를 제어하는 기능을 가진다. 구체적으로는 로직 회로(119)는 신호 SSP, SCLK, LTS 등을 생성한다. 신호 SSP, SCLK는 시프트 레지스터(111)의 제어 신호이다. 신호 LTS는 래치 회로(112)의 제어 신호이다.
로직 회로(119)는 직렬 형식의 화상 신호 DSE를 병렬 형식의 화상 신호 DOUT로 변환하는 기능(직렬-병렬 변환 기능)을 가진다.
시프트 레지스터(111)는 복수단의 플립플롭(FF) 회로를 가진다. 1단째의 FF 회로에 신호 SSP(스타트 펄스 신호)를 입력함으로써 각 단의 FF 회로로부터 소정의 타이밍에 샘플링 신호가 출력된다. 각 단의 FF 회로가 샘플링 신호를 출력하는 타이밍은 신호 SCLK(클록 신호)에 의하여 제어된다.
상술한 샘플링 신호에 따라 래치 회로(112)는 화상 신호 DOUT를 샘플링하여 기억한다. 래치 회로(112)에 기억된 화상 신호의 출력 타이밍은 신호 LTS에 의하여 제어된다.
레벨 시프터(113)는 래치 회로(112)로부터 출력된 화상 신호를 승압하여 출력하는 기능을 가진다.
D/A 변환 회로(114)는 상기 실시형태 1에 나타낸 반도체 장치(10)를 가진다. 상기 구성으로 함으로써 회로 면적의 축소화, 표시 품질의 향상을 도모할 수 있다.
증폭 회로(115)는 D/A 변환 회로(114)로부터 출력되는 화상 신호(아날로그 신호)를 증폭하여 신호선 SL로 출력하는 기능을 가진다. 또한, 증폭 회로(115)를 출력 회로라고 하는 경우도 있다.
다음에, 화소(103)에 사용할 수 있는 회로 구성예에 대하여 설명한다.
<발광 소자를 사용한 표시 패널용 화소 회로의 일례>
도 14의 (A)에는 발광 소자를 가지는 패널에 사용할 수 있는 화소(103)의 일례를 도시하였다. 도 14의 (B)에는 도 14의 (A)에 도시된 화소(103)의 동작예를 나타낸 타이밍 차트를 도시하였다.
화소(103)는 주사선(GL), 신호선(SL), 배선(ML), 배선(CTL), 및 배선(ANL)과 전기적으로 접속되어 있다. 또한, 화소(103)는 트랜지스터(120) 내지 트랜지스터(122), 용량 소자(123), 및 발광 소자(126)를 가진다.
발광 소자(126)는 한 쌍의 단자(애노드 및 캐소드)를 가진다. 발광 소자(126)로서는 전류 또는 전압에 따라 휘도를 제어할 수 있는 소자를 사용할 수 있다. 발광 소자(126)로서 일렉트로루미네선스를 이용하는 발광 소자(EL 소자라고도 함)를 적용할 수 있다. EL 소자는 한 쌍의 전극 간에 발광 층(EL층이라고도 함)을 가진다.
도 14의 (A)에서는 트랜지스터(120) 내지 트랜지스터(122)는 n형 트랜지스터이지만, 이들의 하나 이상 또는 모두를 p형 트랜지스터로 하여도 좋다. 또한, 트랜지스터(120) 내지 트랜지스터(122)는 게이트에 전기적으로 접속되어 있는 백 게이트를 가진다. 이런 디바이스 구조로 함으로써 트랜지스터(120) 내지 트랜지스터(122)의 전류 구동 능력을 향상시킬 수 있다. 트랜지스터(120) 내지 트랜지스터(122)의 하나 이상 또는 모두가 백 게이트를 가지지 않는 트랜지스터라도 좋다.
트랜지스터(120)는 트랜지스터(121)의 게이트(노드(124))와 신호선(SL) 사이를 접속하는 패스 트랜지스터이다. 트랜지스터(122)는 배선(ML)과 발광 소자(126)의 애노드(노드(125)) 사이를 접속하는 패스 트랜지스터이다. 트랜지스터(121)는 구동 트랜지스터이며, 발광 소자(126)에 공급되는 전류원으로서 기능한다. 트랜지스터(121)의 드레인 전류의 크기에 따라 발광 소자(126)의 휘도가 조절된다. 용량 소자(123)는 노드(125)와 노드(124) 사이의 전압을 유지하는 유지 용량이다.
트랜지스터(121)의 구동 능력에 편차가 발생하면 화소(103)마다 발광 소자(126)의 휘도에 편차가 발생하여 표시 품위가 저하된다. 도 14의 (A)에 도시된 화소(103)는 트랜지스터(121)의 드레인 전류를 모니터함으로써 발광 소자(126)의 휘도의 편차를 보정(補正)하는 기능을 가진다.
도 14의 (B)에는 도 14의 (A)에 도시된 주사선(GL)의 전위와 신호선(SL)에 공급되는 화상 신호의 타이밍 차트를 예시하였다. 또한, 도 14의 (B)에 도시된 타이밍 차트는 화소(103)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시하는 것이다.
기간 P1은 기록 동작 기간이고, 발광 소자(126)는 발광하지 않는다. 주사선(GL)에 하이 레벨 전위가 인가됨으로써 트랜지스터(120) 및 트랜지스터(122)가 온 상태가 된다. 신호선(SL)에는 화상 신호로서 전위(Vdata)가 인가된다. 전위(Vdata)는 트랜지스터(120)를 통하여 노드(124)에 인가된다.
트랜지스터(121)가 n채널형인 경우, 기간 P1에서는 배선(ML)의 전위가 배선(CTL)의 전위에 발광 소자(126)의 문턱 전압 Vthe를 가산한 전위보다 낮고, 배선(ANL)의 전위가 배선(ML)의 전위보다 높은 것이 바람직하다. 상기 구성으로 함으로써 트랜지스터(121)의 드레인 전류를 발광 소자(126)가 아닌 배선(ML) 쪽에 우선적으로 흘릴 수 있다.
기간 P2는 발광 기간이고, 발광 소자(126)는 발광한다. 주사선(GL)에 로 레벨 전위가 인가되고, 트랜지스터(120) 및 트랜지스터(122)가 오프 상태가 된다. 트랜지스터(120)가 오프 상태가 됨으로써, 노드(124)에서 전위 Vdata가 유지된다. 또한, 배선(ANL)에는 전위 Vano가 인가되고, 배선(CTL)에는 전위 Vcat가 인가된다. 전위 Vano는 전위 Vcat에 발광 소자(126)의 문턱 전압 Vthe를 가산한 전위보다 높게 하는 것이 바람직하다. 배선(ANL)과 배선(CTL) 사이에 상기 전위차가 제공됨으로써 트랜지스터(121)의 드레인 전류가 발광 소자(126)에 공급되어, 발광 소자(126)가 발광한다.
이어서 기간 P3은 트랜지스터(121)의 드레인 전류를 취득하는 모니터 기간이다. 주사선(GL)에 하이 레벨의 전위가 인가됨으로써 트랜지스터(120) 및 트랜지스터(122)가 온 상태가 된다. 신호선(SL)에는 트랜지스터(121)의 게이트 전압이 문턱 전압 Vth보다 크게 되는 전위가 인가된다. 배선(ML)의 전위는 배선(CTL)의 전위에 발광 소자(126)의 문턱 전압 Vthe를 가산한 전위보다 낮게 하고, 배선(ANL)의 전위는 배선(ML)의 전위보다 높게 하는 것이 바람직하다. 상기 구성으로 함으로써 트랜지스터(121)의 드레인 전류를 발광 소자(126)가 아닌 배선(ML) 쪽에 우선적으로 흘릴 수 있다.
기간 P3에 화소(103)로부터 배선(ML)으로 출력되는 전류 IMON은 발광 기간에 트랜지스터(121)에 흐르는 드레인 전류에 상당한다. 전류 IMON은 모니터 회로에 공급된다. 모니터 회로는 전류 IMON을 해석하고, 해석 결과에 기초하여 보정 신호를 생성한다. 상술한 동작에 의하여 화소(103)는 휘도의 어긋남을 보정할 수 있다.
상기 모니터 동작을 발광 동작 후에 항상 수행할 필요는 없다. 예를 들어 화소(103)에 있어서, 데이터의 기록 동작과 발광 동작의 사이클을 여러 번 반복한 후에 모니터 동작을 수행할 수 있다. 또한, 모니터 동작을 수행한 후, 최소의 계조 값[0]에 대응하는 데이터 신호를 화소(103)에 기록함으로써 발광 소자(126)를 비발광 상태로 하여도 좋다.
도 14의 (A)에 도시된 화소(103)는 복수의 주사선에 접속되어 있어도 좋다. 이 경우의 회로도를 도 15의 (A)에 도시하였다. 도 15의 (A)에 도시된 화소(103)에 있어서, 트랜지스터(120)의 게이트는 주사선(GL1)에 전기적으로 접속되고, 트랜지스터(122)의 게이트는 주사선(GL2)에 전기적으로 접속되어 있다. 이와 같이 트랜지스터(120)와 트랜지스터(122)의 온, 오프를 개별적으로 제어함으로써 모니터 동작의 타이밍을 더 자유롭게 제어할 수 있다.
도 14의 (A)에 도시된 화소(103)에 있어서, 트랜지스터(120) 내지 트랜지스터(122)에는 백 게이트를 제공하지 않아도 된다. 그런 경우의 회로도를 도 15의 (B)에 도시하였다. 도 15의 (B)에 도시된 구성으로 함으로써 화소(103)의 제조 공정을 용이하게 할 수 있다.
<액정 소자를 사용한 패널용 화소 회로의 일례>
도 16의 (A)에 액정 소자를 가지는 패널에 사용할 수 있는 화소 회로의 일례를 도시하였다. 도 16의 (A)에 도시된 화소(103)는 트랜지스터(131)와 용량 소자(133)와, 표시 소자로서 기능할 수 있는 액정 소자(134)를 가진다.
트랜지스터(131)의 게이트는 주사선(GL)에 전기적으로 접속되고, 트랜지스터(131)의 제 1 단자는 신호선(SL)에 전기적으로 접속되고, 트랜지스터(131)의 제 2 단자는 용량 소자(133)의 제 1 단자 및 액정 소자(134)의 제 1 단자에 전기적으로 접속된다. 또한, 트랜지스터(131)의 제 2 단자, 용량 소자(133)의 제 1 단자 및 액정 소자(134)의 제 1 단자의 결절점(結節点)을 노드(132)라고 부른다. 트랜지스터(131)는 노드(132)로의 데이터 신호의 기록을 제어하는 기능을 가진다.
용량 소자(133)의 제 2 단자는 특정한 전위가 공급되는 배선(이하, 용량선(CL)이라고도 함)에 전기적으로 접속된다. 또한, 용량선(CL)의 전위의 값은 화소(103)의 사양에 따라 적절히 설정된다. 용량 소자(133)는 노드(132)에 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
액정 소자(134)의 제 2 단자의 전위는 화소(103)의 사양에 따라 적절히 설정된다. 액정 소자(134)에 포함되는 액정은 노드(132)에 기록되는 데이터에 의하여 배향 상태가 설정된다. 또한, 복수의 화소(103)의 각각이 가지는 액정 소자(134)의 제 2 단자에 공통의 전위를 인가하여도 좋다.
액정 소자(134)의 모드로서는 예를 들어 TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, VA(Vertical Alignment) 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, IPS(In-Plane Switching) 모드, FFS(Fringe Field Switching) 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 다른 예로서 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고 다양한 모드를 사용할 수 있다.
여기서, 도 16의 (A)의 화소(103)를 가지는 표시 패널의 동작예에 대하여 설명한다. 우선, 주사선 구동 회로(101)에 의하여 각 행의 화소(103)를 순차적으로 선택하고, 트랜지스터(131)를 온 상태로 하여 노드(132)에 데이터 신호를 기록한다.
다음에, 트랜지스터(131)를 오프 상태로 하여 노드(132)에 기록된 데이터 신호를 유지한다. 노드(132)에 기록된 데이터 신호에 따라 액정 소자(134)의 투과 광량이 결정된다. 이것을 행마다 순차적으로 수행함으로써 표시 영역에 화상을 표시할 수 있다.
도 16의 (A)에 도시된 화소(103)에 있어서, 트랜지스터(131)는 백 게이트를 제공하지 않아도 된다. 이 경우의 회로도를 도 16의 (B)에 도시하였다. 도 16의 (B)에 도시된 구성으로 함으로써 화소(103)의 제조 공정을 용이하게 할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 나타낸 표시 패널의 더 구체적인 구성예에 대하여 도 17 내지 도 21을 참조하여 설명한다. 또한, 본 실시형태에서는 표시 패널의 일례로서 액정 소자를 사용한 표시 패널 및 발광 소자를 사용한 표시 패널에 대하여 설명한다.
<표시 패널의 구성예의 상면도>
도 17의 (A) 내지 (C)는 표시 패널의 구성예를 나타낸 상면도이다.
도 17의 (A)에 있어서, 제 1 기판(4001) 위에 제공된 화소부(102)를 둘러싸도록 밀봉재(4005)가 제공되고, 제 2 기판(4006)에 의하여 밀봉되어 있다. 도 17의 (A)에서는 제 1 기판(4001) 위의 밀봉재(4005)에 의하여 둘러싸여 있는 영역과는 다른 영역에 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(100) 및 주사선 구동 회로(101)가 제공되어 있다. 또한, 신호선 구동 회로(100), 주사선 구동 회로(101), 또는 화소부(102)에 인가되는 각종 신호 및 전위는 FPC(Flexible Printed Circuits)(4018a), FPC(4018b)로부터 공급된다.
도 17의 (B) 및 (C)에 있어서, 제 1 기판(4001) 위에 제공된 화소부(102)와 주사선 구동 회로(101)를 둘러싸도록 밀봉재(4005)가 제공되어 있다. 또한 화소부(102)와 주사선 구동 회로(101) 위에 제 2 기판(4006)이 제공되어 있다. 따라서 화소부(102)와 주사선 구동 회로(101)는 제 1 기판(4001)과 밀봉재(4005)와 제 2 기판(4006)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 17의 (B) 및 (C)는 제 1 기판(4001) 위의 밀봉재(4005)에 둘러싸여 있는 영역과는 다른 영역에 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(100)가 제공되어 있다. 도 17의 (B) 및 (C)에서는 신호선 구동 회로(100), 주사선 구동 회로(101), 또는 화소부(102)에 인가되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 17의 (B) 및 (C)에는 신호선 구동 회로(100)로서 IC 등 화소부(102)와는 다른 공정으로 형성한 회로가 제 1 기판(4001)에 제공되어 있는 예를 도시하였지만 이 구성에 한정되지 않는다. 주사선 구동 회로(101)를 IC 등으로 형성하여도 좋고, 신호선 구동 회로(100)의 일부 또는 주사선 구동 회로(101)의 일부만을 IC 등으로 형성하여 제공하여도 좋다.
또한, IC 등으로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, 와이어 본딩, COG(Chip On Glass), TCP(Tape Carrier Package), COF(Chip On Film) 등을 사용할 수 있다. 도 17의 (A)는 COG에 의하여 신호선 구동 회로(100), 주사선 구동 회로(101)를 제공하는 예이고, 도 17의 (B)는 COG에 의하여 신호선 구동 회로(100)를 제공하는 예이고, 도 17의 (C)는 TCP에 의하여 신호선 구동 회로(100)를 제공하는 예이다.
신호선 구동 회로(100)를 IC로 형성하는 경우, IC의 개수는 하나에 한정되지 않고, 복수의 IC로 신호선 구동 회로(100)를 구성하여도 좋다. 이와 마찬가지로 주사선 구동 회로(101)를 IC로 형성하는 경우, IC의 개수는 하나에 한정되지 않고, 복수의 IC로 주사선 구동 회로(101)를 구성하여도 좋다. 도 18의 (A)는 일례로서 신호선 구동 회로(100)를 6개의 IC로 구성하고 있다. 복수의 IC로 신호선 구동 회로를 구성함으로써 화소부(102)의 고정세화에 대응할 수 있다.
주사선 구동 회로(101)는 화소부(102)의 좌우 양단에 제공하여도 좋다. 도 18의 (B)는 화소부(102)의 양단에 주사선 구동 회로(101a) 및 주사선 구동 회로(101b)를 제공한 경우의 구성예이다.
신호선 구동 회로(100)는 화소부(102)의 상하 양단에 제공하여도 좋다. 도 18의 (C)는 신호선 구동 회로(100a) 및 신호선 구동 회로(100b)를 화소부(102)의 상하 양단에 제공한 경우의 구성예이다. 신호선 구동 회로의 각각은 6개의 IC로 구성되어 있다.
<표시 패널의 구성예의 단면도>
도 19의 (A) 및 (B)는 도 17의 (B) 중에서 N1-N2의 쇄선으로 나타낸 부분의 단면 구성을 나타내는 단면도이다.
도 19의 (A) 및 (B)에 도시된 표시 패널은 전극(4015)을 가지고, 전극(4015)은 FPC(4018)가 가지는 단자와 이방성 도전층(4019)을 통하여 전기적으로 접속되어 있다. 또한, 전극(4015)은 절연층(4112), 절연층(4111), 및 절연층(4110)에 형성된 개구에서 배선(4014)과 전기적으로 접속되어 있다. 전극(4015)은 제 1 전극층(4030)과 같은 도전층으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 제공된 화소부(102)와 주사선 구동 회로(101)는 복수의 트랜지스터를 가지고, 도 19의 (A) 및 (B)에는 화소부(102)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(101)에 포함되는 트랜지스터(4011)를 도시하였다. 도 19의 (A)에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연층(4112)이 제공되고, 도 19의 (B)에서는 절연층(4112) 위에 격벽(4510)이 형성되어 있다.
또한, 트랜지스터(4010) 및 트랜지스터(4011)는 절연층(4102) 위에 제공되어 있다. 또한, 트랜지스터(4010) 및 트랜지스터(4011)는 절연층(4102) 위에 형성된 전극(517)을 가지고 전극(517) 위에 절연층(4103)이 형성되어 있다. 절연층(4103) 위에 반도체층(512)이 형성되어 있다. 반도체층(512) 위에 전극(510) 및 전극(511)이 형성되고, 전극(510) 및 전극(511) 위에 절연층(4110) 및 절연층(4111)이 형성되고, 절연층(4110) 및 절연층(4111) 위에 전극(516)이 형성되어 있다. 전극(510) 및 전극(511)은 배선(4014)과 같은 도전층으로 형성되어 있다.
트랜지스터(4010) 및 트랜지스터(4011)에 있어서 전극(517)은 게이트 전극으로서의 기능을 가지고, 전극(510)은 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지고, 전극(511)은 소스 전극 및 드레인 전극 중 다른 한쪽으로서의 기능을 가지고, 전극(516)은 백 게이트 전극으로서의 기능을 가진다.
트랜지스터(4010) 및 트랜지스터(4011)는 보텀 게이트 및 백 게이트를 가짐으로써 온 전류를 증대시킬 수 있다. 또한, 트랜지스터의 문턱 전압을 제어할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)에 있어서, 반도체층(512)은 채널 형성 영역으로서의 기능을 가진다. 반도체층(512)으로서 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 산화물 반도체, 유기 반도체 등을 사용하면 좋다. 또한, 필요에 따라 반도체층(512)의 도전율을 높이기 위하여, 또는 트랜지스터의 문턱 전압을 제어하기 위하여 반도체층(512)에 불순물을 도입하여도 좋다.
반도체층(512)으로서 산화물 반도체를 사용한 경우, 반도체층(512)은 인듐(In)을 포함하는 것이 바람직하다. 반도체층(512)이 인듐을 포함하는 산화물 반도체인 경우, 반도체층(512)은 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체층(512)은 원소 M을 포함하는 산화물 반도체이면 바람직하다. 원소 M은 알루미늄(Al), 갈륨(Ga), 또는 주석(Sn) 등으로 하는 것이 바람직하다. 또한 이것들 이외에, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 및 텅스텐(W) 등이 원소 M으로서 적용 가능한 원소이다. 다만, 원소 M으로서 상술한 원소를 복수로 조합하여도 좋은 경우가 있다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 예를 들어 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또한, 반도체층(512)은 아연(Zn)을 포함하는 산화물 반도체이면 바람직하다. 아연을 포함하는 산화물 반도체는 쉽게 결정화되는 경우가 있다.
다만, 반도체층(512)은 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체층(512)은 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등의, 인듐을 포함하지 않고, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 및 주석을 포함하는 산화물 반도체 등이라도 좋다.
또한, 도 19의 (A) 및 (B)에 도시된 표시 패널은 용량 소자(4020)를 가진다. 용량 소자(4020)는 전극(511)과 전극(4021)이 절연층(4103)을 개재(介在)하여 중첩되는 영역을 가진다. 전극(4021)은 전극(517)과 같은 도전층으로 형성된다.
도 19의 (A)는 표시 소자로서 액정 소자를 사용한 액정 표시 패널의 일례이다. 도 19의 (A)에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 개재하도록 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 제공된다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 중첩한다.
또한, 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 원기둥형의 스페이서이고, 제 1 전극층(4030)과 제 2 전극층(4031)과의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한 구상(球狀)의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들의 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현(發現)하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고, 또한 광학적 등방성이기 때문에 배향 처리가 필요 없으며, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로, 러빙 처리도 필요 없어지기 때문에 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 패널의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 패널의 생산성을 향상시킬 수 있게 된다.
또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 설계되는 멀티 도메인화 또는 멀티 도메인 설계라고 불리는 방법을 사용할 수 있다.
또한, 액정 재료의 고유 저항은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항 값은 20℃에서 측정한 값으로 한다.
트랜지스터(4010)에 산화물 반도체 트랜지스터를 사용한 경우, 트랜지스터(4010)는 오프 상태에서의 전류 값(오프 전류 값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원이 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 억제하는 효과를 가진다.
또한, 표시 패널에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
도 19의 (B)는 표시 소자로서 EL 소자 등의 발광 소자를 사용한 표시 패널의 일례이다. EL 소자는 유기 EL 소자(OLED:Organic Light Emitting Diode)와 무기 EL 소자로 구별된다.
유기 EL 소자는 전압을 인가함으로써 한쪽 전극으로부터 전자, 다른 한쪽 전극으로부터 정공이 각각 EL층으로 주입된다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성의 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이와 같은 메커니즘을 가지기 때문에 이런 발광 소자는 전류 여기형의 발광 소자라고 불린다. 또한, EL층은 발광성의 화합물 이외에 정공 주입성이 높은 물질, 정공 수송성(輸送性)이 높은 물질, 정공 블록 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 바이폴러성의 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 가져도 좋다. EL층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
무기 EL 소자는 그 소자 구성에 의하여 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 끼우고, 이것을 전극 사이에 더 끼운 구조이고, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재형 발광이다.
도 19의 (B)는 발광 소자(4513)로서 유기 EL 소자를 사용한 예를 도시하였다.
도 19의 (B)에 있어서, 발광 소자(4513)는 화소부(102)에 제공된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만 이 구성에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞춰 발광 소자(4513)의 구성은 적절히 변경할 수 있다.
격벽(4510)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측면이 연속적인 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(4511)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 진입되지 않도록 제 2 전극층(4031) 및 격벽(4510) 위에 보호층을 형성하여도 좋다. 보호층으로서는 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, DLC(Diamond Like Carbon) 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 밀봉재(4005)에 의하여 밀봉된 공간에는 충전재(4514)가 제공되고 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리바이닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리바이닐뷰티랄), 또는 EVA(에틸렌바이닐아세테이트) 등을 사용할 수 있다. 또한, 충전재(4514)에 건조제가 포함되어도 좋다.
밀봉재(4005)에는 유리 프릿 등의 유리 재료나, 2액 혼합형의 수지 등의 상온에서 경화되는 경화 수지, 광 경화성의 수지, 열 경화성의 수지 등의 수지 재료를 사용할 수 있다. 또한, 밀봉재(4005)에 건조제가 포함되어도 좋다.
또한, 필요에 따라 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 제공하여도 좋다. 예를 들어 표면의 요철에 의하여 반사광이 확산되고, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 수행할 수 있다.
또한, 발광 소자를 마이크로캐비티 구조로 함으로써 색 순도가 높은 광을 추출할 수 있다. 또한, 마이크로캐비티 구조와 컬러 필터를 조합함으로써 비침이 저감되고, 표시 화상의 시인성을 높일 수 있다.
제 1 전극층(4030), 제 2 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 인듐 주석 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중 한 가지 이상을 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π 전자 공액 도전성 고분자를 사용할 수 있다. 예를 들어 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리싸이오펜 또는 그 유도체, 또는 아닐린, 피롤 및 싸이오펜 중 두 가지 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
발광 소자(4513)는 광을 외부로 추출하기 위하여 적어도 제 1 전극층(4030) 및 제 2 전극층(4031) 중 한쪽이 투명하면 좋다. 표시 패널은 광의 추출 방법에 따라 상면 사출(톱 이미션) 구조와 하면 사출(보텀 이미션) 구조와 양면 사출(듀얼 이미션) 구조로 분류된다. 상면 사출 구조는 기판(4006)에서 광을 추출하는 경우를 말한다. 하면 사출 구조는 기판(4001)에서 광을 추출하는 경우를 말한다. 양면 사출 구조는 기판(4006)과 기판(4001)의 양면에서 광을 추출하는 경우를 말한다. 예를 들어 상면 사출 구조인 경우, 제 2 전극층(4031)을 투명으로 하면 좋다. 예를 들어 하면 사출 구조인 경우, 제 1 전극층(4030)을 투명으로 하면 좋다. 예를 들어 양면 사출 구조인 경우, 제 1 전극층(4030) 및 제 2 전극층(4031)을 투명으로 하면 좋다.
도 20의 (A)는 도 19의 (A)에 도시된 트랜지스터(4011) 및 트랜지스터(4010)에 톱 게이트형의 트랜지스터를 제공한 경우의 단면도를 도시하였다. 또한, 도 20의 (B)는 도 19의 (B)에 도시된 트랜지스터(4011) 및 트랜지스터(4010)에 톱 게이트형의 트랜지스터를 제공한 경우의 단면도를 도시하였다.
도 20의 (A) 및 (B)의 트랜지스터(4010), 트랜지스터(4011)에 있어서, 전극(517)은 게이트 전극으로서의 기능을 가지고, 전극(510)은 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지고, 전극(511)은 소스 전극 및 드레인 전극 중 다른 한쪽으로서의 기능을 가진다.
도 20의 (A) 및 (B)의 기타 구성 요소의 상세한 내용에 대해서는 도 19의 (A) 및 (B)에 기재된 내용을 참조하면 좋다.
도 21의 (A)에는 도 20의 (A)에 기재된 트랜지스터(4011) 및 트랜지스터(4010)에 백 게이트로서 기능하는 전극(516)을 제공한 경우의 단면도를 도시하였다. 또한, 도 21의 (B)에는 도 20의 (B)에 도시된 트랜지스터(4011) 및 트랜지스터(4010)에 백 게이트로서 기능하는 전극(516)을 제공한 경우의 단면도를 도시하였다.
트랜지스터(4010) 및 트랜지스터(4011)는 톱 게이트 및 백 게이트를 가짐으로써 온 전류를 증대시킬 수 있다. 또한, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 21의 (A) 및 (B)의 기타 구성 요소의 상세한 내용에 대해서는 도 19의 (A) 및 (B)에 기재된 내용을 참조하면 좋다.
(실시형태 4)
이어서, 상기 실시형태에 나타낸 표시 패널을 사용한 표시 모듈의 응용예에 대하여 도 22를 참조하여 설명한다.
도 22에 도시된 표시 모듈(800)은 상부 커버(801)와 하부 커버(802) 사이에 FPC(803)에 접속된 터치 패널(804), FPC(805)에 접속된 표시 패널(806), 백 라이트 유닛(807), 프레임(809), 프린트 기판(810), 배터리(811)를 가진다. 또한, 백 라이트 유닛(807), 배터리(811), 터치 패널(804) 등은 제공되지 않은 경우도 있다.
상기 실시형태에서 설명한 표시 패널은 도 22에서의 표시 패널(806)에 사용할 수 있다.
상부 커버(801) 및 하부 커버(802)는 터치 패널(804) 및 표시 패널(806)의 사이즈에 맞춰 형상 및 치수를 적절히 변경할 수 있다.
터치 패널(804)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(806)에 중첩하여 사용할 수 있다. 또한, 표시 패널(806)의 대향 기판(밀봉 기판)에 터치 패널 기능을 가지게 할 수도 있다. 또는 표시 패널(806)의 각 화소 내에 광 센서를 제공하여 광학식의 터치 패널로 할 수도 있다. 또는, 표시 패널(806)의 각 화소 내에 터치 센서용 전극을 제공하여 정전 용량 방식의 터치 패널로 할 수도 있다. 이 경우, 터치 패널(804)을 생략할 수도 있다.
도 23의 (A)는 터치 패널(804)의 일례로서 상호 용량 방식의 터치 센서를 사용한 경우의 구성예를 도시한 모식도이다. 또한 도 23의 (A)에서는 일례로서 펄스 전압이 인가되는 배선(CLx)을 X1-X6의 여섯 개의 배선, 전류의 변화를 검지하는 배선(CLy)을 Y1-Y6의 여섯 개의 배선으로서 도시하였다. 또한, 배선의 개수는 이에 한정되지 않는다. 또한, 도 23의 (A)는 배선(CLx) 및 배선(CLy)이 중첩하거나 배선(CLx) 및 배선(CLy)이 근접하여 배치됨으로써 형성되는 용량(204)을 도시하였다.
배선(CLx) 및 배선(CLy)은 IC(200)에 전기적으로 접속되어 있다. IC(200)는 구동 회로(201) 및 검출 회로(202)를 포함한다.
구동 회로(201)는 일례로서는 X1-X6의 배선에 순차적으로 펄스를 인가하기 위한 회로이다. X1-X6의 배선에 펄스 전압이 인가됨으로써 용량(204)을 형성하는 배선(CLx) 및 배선(CLy) 사이에 전계가 생긴다. 그리고 펄스 전압에 의하여 용량(204)에 전류가 흐른다. 이 배선 간에 생기는 전계가 손가락이나 펜 등의 터치에 의한 차폐 등에 따라 변화한다. 즉, 손가락이나 펜 등의 터치에 의하여 용량(204)의 용량 값이 변화한다. 이와 같이 손가락이나 펜 등의 터치 등에 의하여 용량 값에 변화를 주는 것을 이용하여 피검지체의 근접, 또는 접촉을 검출할 수 있다.
검출 회로(202)는 용량(204)에서의 용량 값의 변화에 의한 Y1-Y6의 배선에서의 전류의 변화를 검출하기 위한 회로이다. Y1-Y6의 배선에서는 피검지체의 근접 또는 접촉이 없으면 검출되는 전류 값에 변화가 없지만, 검출하는 피검지체의 근접 또는 접촉에 의하여 용량 값이 감소되는 경우에는 전류 값이 감소되는 변화를 검출한다. 또한 전류의 검출은 전류량의 총합을 검출하여도 좋다. 이 경우에는 적분 회로 등을 사용하여 검출을 수행하면 좋다. 또는 전류의 피크 값을 검출하여도 좋다. 이 경우에는, 전류를 전압으로 변환하여 전압 값의 피크 값을 검출하여도 좋다.
도 23의 (A)에 있어서, 구동 회로(201) 및 검출 회로(202)는 같은 IC로 형성되어 있지만 각각의 회로를 다른 IC로 형성하여도 좋다. 검출 회로(202)는 노이즈의 영향을 받아 오동작하기 쉽다. 한편, 구동 회로(201)는 노이즈의 발생원이 될 수 있다. 구동 회로(201)와 검출 회로(202)를 다른 IC로 형성함으로써 검출 회로(202)의 오동작을 방지할 수 있다.
또한, 구동 회로(201), 검출 회로(202), 및 표시 패널(806)의 구동 회로를 하나의 IC로 형성하여도 좋다. 이 경우, 표시 모듈 전체에서 차지하는 IC 비용을 저감시킬 수 있다.
도 23의 (A)에 있어서 IC(200)는 터치 패널(804)에 배치되어 있지만 IC(200)는 FPC(803)에 배치되어도 좋다. 이 경우의 모식도를 도 23의 (B)에 도시하였다.
다시 도 22로 돌아간다.
백 라이트 유닛(807)은 광원(808)을 가진다. 광원(808)을 백 라이트 유닛(807)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(809)은 표시 패널(806)의 보호 기능 외에 프린트 기판(810)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자 실드로서의 기능을 가진다. 또한 프레임(809)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(810)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는 외부의 상용 전원이라도 좋고, 별도로 제공한 배터리(811)에 의한 전원이라도 좋다. 배터리(811)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
또한, 표시 모듈(800)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에 나타낸 표시 패널을 적용한 전자 기기의 예에 대하여 도 24를 참조하여 설명한다.
상기 표시 패널을 표시부에 가지는 전자 기기로서는 예를 들어 텔레비전 장치(TV 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 특히 상기 전자 기기는 가요성을 가지는 경우, 집이나 빌딩의 내벽 또는 외벽, 또는 자동차의 내장(內裝) 또는 외장의 곡면을 따라 조합할 수도 있다. 도 24에 전기 기기의 구성예를 도시하였다.
도 24의 (A)에 도시된 휴대 전화기(7400)는 하우징(7401)에 조합된 표시부(7402) 외에 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크로폰(7406) 등을 가진다. 휴대 전화기(7400)는 손가락 등으로 표시부(7402)를 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 문자를 입력하는 등의 다양한 조작도 손가락 등으로 표시부(7402)를 터치함으로써 수행할 수 있다. 또한, 조작 버튼(7403)의 조작에 의하여 전원의 온, 오프 동작이나 표시부(7402)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어 전자 메일 작성 화면에서 메인 메뉴 화면으로 전환할 수 있다.
도 24의 (B)에는 손목시계형의 휴대 정보 단말의 일례를 도시하였다. 도 24의 (B)에 도시된 휴대 정보 단말(7100)은 하우징(7101), 표시부(7102), 밴드(7103), 버클(7104), 조작 버튼(7105), 입출력 단자(7106) 등을 가진다. 휴대 정보 단말(7100)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(7102)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 화상을 표시할 수 있다. 또한, 표시부(7102)는 터치 센서를 가지고, 손가락이나 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어 표시부(7102)에 표시된 아이콘(7107)을 터치함으로써 애플리케이션을 기동시킬 수 있다.
조작 버튼(7105)은 시각 설정 외에 전원의 온, 오프 동작, 무선 통신의 온, 오프 동작, 매너 모드의 실행 및 해제, 절전 모드의 실행 및 해제 등 다양한 기능을 가질 수 있다. 예를 들어 휴대 정보 단말(7100)에 조합된 운영 체계(operating system) 등으로 조작 버튼(7105)의 기능을 자유롭게 설정할 수도 있다. 휴대 정보 단말(7100)은 통신 규격화된 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신할 수 있는 헤드셋과 상호 통신함으로써 핸즈 프리로 통화할 수도 있다. 또한, 휴대 정보 단말(7100)은 입출력 단자(7106)를 가지고, 다른 정보 단말과 커넥터를 통하여 직접 데이터를 주고받을 수 있다. 또한, 입출력 단자(7106)를 통하여 충전할 수 있다. 또한, 충전 동작은 입출력 단자(7106)를 통하지 않고 무선 급전으로 수행하여도 좋다.
도 24의 (C)에는 노트북형의 퍼스널 컴퓨터(PC)를 도시하였다. 도 24의 (C)에 도시된 PC(7200)는 하우징(7221), 표시부(7222), 키보드(7223), 포인팅 디바이스(7224) 등을 가진다.
도 24의 (D)는 설치형 표시 장치이다. 도 24의 (D)의 표시 장치(7000)는 하우징(7001), 표시부(7002), 지지대(7003) 등을 가진다.
도 24의 (E)는 비디오 카메라(7600)이고, 제 1 하우징(7641), 제 2 하우징(7642), 표시부(7643), 조작 키(7644), 렌즈(7645), 접속부(7646) 등을 가진다.
도 24의 (F)는 자동차(7500)이고, 차체(7551), 차륜(7552), 계기판(7553), 라이트(7554) 등을 가진다.
상기 전자 기기에 실시형태 1에 나타낸 반도체 장치(10)를 사용함으로써 표시 품위가 우수한 표시부를 가지는 전자 기기를 제공할 수 있다.
본 명세서 등에 있어서, 제 1, 제 2, 제 3이라는 서수사는 구성 요소의 혼동을 피하기 위하여 부여한 것이다. 따라서, 구성 요소의 개수를 한정하는 것이 아니다. 또한, 구성 요소의 순서를 한정하는 것이 아니다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에 있어서 "제 1"로 언급된 구성 요소가 다른 실시형태, 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에 있어서 "제 1"로 언급된 구성 요소를 다른 실시형태, 또는 청구범위에서 생략할 수도 있다.
본 명세서 등에 있어서, 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 소스 및 드레인 중 한쪽(또는 제 1 전극, 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 한쪽을 소스 및 드레인 중 다른 한쪽(또는 제 2 전극, 또는 제 2 단자)이라고 표기하였다. 이것은 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에 있어서, 전극이나 배선이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 전극이 배선의 일부로서 사용되는 경우도 있고, 배선이 전극의 일부로서 사용되는 경우도 있다. 또한, 전극이나 배선이라는 용어는 복수의 전극이나 배선이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위에서의 전위차를 가리키고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 인가하는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에 있어서, 막, 층 등의 어구는 경우에 따라서는 또는 상황에 따라서는 서로 바꿔 쓸 수 있다. 예를 들어 도전층이라는 용어를 도전막이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 절연막이라는 용어를 절연층이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에 있어서, 스위치란, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 가지는 것을 말한다. 일례로서는 전기적 스위치, 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는 트랜지스터(예를 들어 바이폴라 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속된 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 도통 상태란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터의 비도통 상태란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터를 단순한 스위치로서 동작시키는 경우에는 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서는 디지털 마이크로 미러 디바이스(DMD)와 같이 MEMS(마이크로 일렉트로 메커니컬 시스템) 기술을 사용한 스위치가 있다. 이 스위치는 기계적으로 움직일 수 있는 전극을 가지고, 이 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
예를 들어 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와 X와 Y가 기능적으로 접속되어 있는 경우와 X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 기재된 접속 관계에 한정되지 않고, 도면 또는 문장에 기재된 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등)), 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달될 경우는 X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우와 X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우는 단순히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고), Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에서는 이하와 같이 표현할 수 있다.
예를 들어 "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 가지고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않는다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 가지지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 가지지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 경로에 대하여 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들의 표현 방법은 일례이며, 이들의 표현 방법에 한정되지 않는다. 여기서 X, Y, Z1, Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층 등)인 것으로 한다.
또한, 회로도상에는 독립하는 구성 요소가 서로 전기적으로 접속되어 있는 것 같이 도시되어 있는 경우라도 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우는 하나의 도전막이 배선 및 전극의 양쪽의 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이런 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함되는 것으로 한다.
(실시예 1)
본 실시예에서는 실시형태 1에 나타낸 반도체 장치(10)에 대하여 몬테카를로 시뮬레이션을 수행하여 반도체 장치(10)의 동작에 대하여 검증하였다.
도 25에 DEC[3:0](0000b 내지 1000b)에서의 DNL(Differential Non-Linearity)의 해석 결과를 나타낸다. 시뮬레이션에서는 VLO=1V, 3.875V, 6.75V라고 가정하였다.
도 25의 결과에서 DNL은 -1LSB(Least Significant Bit) 이상이기 때문에 전압 VO는 VLO=1V 이상 6.75V 이하의 범위에서 단조 증가성을 가진다.
도 26에 전압 VO의 편차 해석 결과를 나타낸다. 편차의 폭은 74mV이다. 이것은 증폭 회로(15)의 오프셋 전압(ΔVth2)의 편차에 기인한다. 증폭 회로(15)의 오프셋 전압의 편차는 IC 출하 시의 테스트로 계측할 수 있다. 그 값을 외부 메모리에 기억시키고, 구동할 때에 이 오프셋 전압 데이터를 비디오 데이터에 감산함으로써 증폭 회로(15)의 오프셋 전압의 편차를 취소할 수 있다.
증폭 회로(13) 및 (15)의 오프셋 전압의 입력 전압 의존성은 VLO=1.0V 내지 6.75V의 범위에서 0.5LSB(0.49mV) 미만이기 때문에 반도체 장치(10)에 의한 오프셋 전압의 보정은 유효적이라고 할 수 있다.
이상에 의하여 반도체 장치(10)는 오프셋 전압의 영향을 받지 않고 동작할 수 있는 것이 확인되었다.
(실시예 2)
본 실시예에서는 실시형태 1에 나타낸 반도체 장치(10)를 사용하여 신호선 구동 회로용의 드라이버 IC를 시제하였다. 또한, 시제한 드라이버 IC를 사용하여 OLED 패널을 시제하였다.
시제한 드라이버 IC의 사양을 표 1에 나타내었다.
Figure 112016115503411-pat00001
시제한 드라이버 IC의 출력 전압 진폭은 5.75V, 계조는 12 비트이다. 또한, 도 14에서 설명한 바와 같이 표 1의 드라이버 IC는 구동 트랜지스터의 드레인 전류를 모니터하여 화상 신호를 보정하는 회로(외부 보정 회로라고 부름)를 내장(內藏)한다.
시제한 드라이버 IC의 레이아웃을 도 27에 도시하였다. 도 27에는 6채널분의 드라이버 IC의 레이아웃을 도시하였다.
다음에, 상술한 드라이버 IC를 사용하여 13.3인치, 8k4k, 12 비트의 OLED 패널을 시제하였다. 시제한 OLED 패널의 사양을 표 2에 나타내었다.
Figure 112016115503411-pat00002
산화물 반도체 트랜지스터를 사용하여 표 2의 OLED 패널을 제작하였다. 또한, 산화물 반도체 트랜지스터의 구조는 도 21에 도시된 트랜지스터(4010), 트랜지스터(4011)와 같은 톱 게이트 셀프 얼라인(TGSA) 구조를 채용하였다.
도 28에 시제한 OLED 패널의 사진을 나타내었다. 우리는, 시제한 OLED 패널이 정상적으로 동작하는 것을 확인하였다.
이상, 우리는 실시형태 1에 나타낸 반도체 장치(10)를 신호선 구동 회로에 사용함으로써 13.3 인치, 8k4k, 12 비트의 OLED 패널이 동작할 수 있는 것을 확인하였다.
DO1 내지 DO3: 신호
GL1, GL2: 주사선
IN1 내지 IN4: 단자
P1 내지 P3: 기간
S1 내지 S4: 스위치
10: 반도체 장치
11: D/A 변환 회로
11a: 전압 생성 회로
11b, 11c: PTL
11d: 저항
11e 내지 11h: 트랜지스터
12: 선택 회로
13: 증폭 회로
13a: 내지 13h: 트랜지스터
14: 전류 제어 회로
14a 내지 14l: 트랜지스터
15: 증폭 회로
15a 내지 15h: 트랜지스터
16: 출력 버퍼
16a 내지 16l: 트랜지스터
17: 디코더
18a 내지 18d: 트랜지스터
40 내지 42: 단자
100, 100a, 100b: 신호선 구동 회로
101, 101a, 101b: 주사선 구동 회로
102: 화소부
103: 화소
111: 시프트 레지스터
112: 래치 회로
113: 레벨 시프터
114: D/A 변환 회로
115: 증폭 회로
118: LVDS 리시버
119: 로직 회로
120 내지 122: 트랜지스터
123: 용량 소자
124, 125: 노드
126: 발광 소자
131: 트랜지스터
132: 노드
133: 용량 소자
134: 액정 소자
200: IC
201: 구동 회로
202: 검출 회로
204: 용량
510, 511: 전극
512: 반도체층
516, 517: 전극
800: 표시 모듈
801: 상부 커버
802: 하부 커버
803: FPC
804: 터치 패널
805: FPC
806: 표시 패널
807: 백 라이트 유닛
808: 광원
809: 프레임
810: 프린트 기판
811: 배터리
4001: 기판
4005: 밀봉재
4006: 기판
4008: 액정층
4010, 4011: 트랜지스터
4013: 액정 소자
4014: 배선
4015: 전극
4018, 4018b: FPC
4019: 이방성 도전층
4020: 용량 소자
4021: 전극
4030 내지 4033: 전극층
4035: 스페이서
4102, 4103: 절연층
4110 내지 4112: 절연층
4510: 격벽
4511: 발광층
4513: 발광 소자
4514: 충전재
7000: 표시 장치
7001: 하우징
7002: 표시부
7003: 지지대
7100: 휴대 정보 단말
7101: 하우징
7102: 표시부
7103: 밴드
7104: 버클
7105: 조작 버튼
7106: 입출력 단자
7107: 아이콘
7200: PC
7221: 하우징
7222: 표시부
7223: 키보드
7224: 포인팅 디바이스
7400: 휴대 전화기
7401: 하우징
7402: 표시부
7403: 조작 버튼
7404: 외부 접속 포트
7405: 스피커
7406: 마이크로폰
7500: 자동차
7551: 차체
7552: 차륜
7553: 계기판
7554: 라이트
7600: 비디오 카메라
7641: 하우징
7642: 하우징
7643: 표시부
7644: 조작 키
7645: 렌즈
7646: 접속부

Claims (13)

  1. 반도체 장치에 있어서,
    제 1 증폭 회로;
    제 2 증폭 회로;
    변환 회로;
    선택 회로;
    전류 제어 회로; 및
    버퍼 회로를 포함하고,
    상기 변환 회로는 N 비트 신호 중 (N-M) 비트 신호로부터 제 1 전압 및 제 2 전압을 생성하고,
    N은 2 이상의 자연수이고, M은 N보다 작은 자연수이고,
    상기 제 1 전압은 상기 제 2 전압보다 높고,
    상기 전류 제어 회로는 상기 N 비트 신호 중 M 비트 신호로부터 제 1 전류를 생성하고, 상기 제 1 증폭 회로에 상기 제 1 전류를 출력하고,
    상기 버퍼 회로는 상기 제 1 증폭 회로 및 상기 제 2 증폭 회로로부터 출력된 전류로부터 제 3 전압을 생성하고,
    상기 제 1 증폭 회로의 비반전 입력 단자에 상기 제 1 전압이 인가될 때, 상기 제 1 증폭 회로의 반전 입력 단자 및 상기 제 2 증폭 회로의 비반전 입력 단자에 상기 제 2 전압이 인가되고, 상기 제 2 증폭 회로의 반전 입력 단자에 상기 제 3 전압이 인가되고,
    상기 제 1 증폭 회로의 상기 비반전 입력 단자에 상기 제 2 전압이 인가될 때, 상기 제 1 증폭 회로의 상기 반전 입력 단자 및 상기 제 2 증폭 회로의 상기 비반전 입력 단자에 상기 제 1 전압이 인가되고, 상기 제 2 증폭 회로의 상기 반전 입력 단자에 상기 제 3 전압이 인가되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 증폭 회로;
    제 2 증폭 회로;
    상기 제 1 증폭 회로의 비반전 입력 단자, 상기 제 1 증폭 회로의 반전 입력 단자, 및 상기 제 2 증폭 회로의 비반전 입력 단자에 전기적으로 접속되어 있는 변환 회로;
    상기 제 1 증폭 회로 및 상기 제2 증폭 회로에 전기적으로 접속되어 있는 선택 회로;
    상기 제1 증폭 회로에 전기적으로 접속되어 있는 전류 제어 회로; 및
    상기 제 1 증폭 회로 및 상기 제 2 증폭 회로에 전기적으로 접속되어 있는 버퍼 회로를 포함하고,
    상기 변환 회로는 N 비트 신호 중 (N-M) 비트 신호로부터 제 1 전압 및 제 2 전압을 생성하고,
    N은 2 이상의 자연수이고, M은 N보다 작은 자연수이고,
    상기 제 1 전압은 상기 제 2 전압보다 높고,
    상기 전류 제어 회로는 상기 N 비트 신호 중 M 비트 신호로부터 제 1 전류를 생성하고, 상기 제 1 증폭 회로에 상기 제 1 전류를 출력하고,
    상기 버퍼 회로는 상기 제 1 증폭 회로 및 상기 제 2 증폭 회로로부터 출력된 전류로부터 제 3 전압을 생성하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 증폭 회로는 상기 전류 제어 회로에 직접 접속되는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 변환 회로는 복수의 패스 트랜지스터 및 직렬로 접속된 복수의 저항 소자를 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 변환 회로는 디지털 아날로그 변환 회로인, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 버퍼 회로는 출력 버퍼인, 반도체 장치.
  7. 표시 패널에 있어서,
    제 1 항 또는 제 2 항에 따른 반도체 장치; 및
    표시부를 포함하는, 표시 패널.
  8. 표시 모듈에 있어서,
    제 7 항에 따른 표시 패널; 및
    터치 패널을 포함하는, 표시 모듈.
  9. 전자 기기에 있어서,
    제 7 항에 따른 표시 패널; 및
    조작 버튼, 스피커, 및 마이크로폰 중 적어도 하나를 포함하는, 전자 기기.
  10. 제 1 증폭 회로 및 제 2 증폭 회로, 변환 회로, 선택 회로, 전류 제어 회로, 및 버퍼 회로를 포함하는 반도체 장치의 구동 방법에 있어서,
    N 비트 신호 중 (N-M) 비트 신호를 상기 변환 회로에 인가하여, 상기 N 비트 신호 중 상기 (N-M) 비트 신호로부터 제 1 전압 및 제 2 전압을 생성하는 단계로서, N은 2 이상의 자연수이고, M은 N보다 작은 자연수이고, 상기 제 1 전압은 상기 제 2 전압보다 높은 단계;
    상기 전류 제어 회로에 상기 N 비트 신호 중 M 비트 신호를 인가하여, 제 1 전류를 생성하고, 상기 제 1 증폭 회로에 상기 제 1 전류를 출력하는 단계; 및
    상기 제 1 증폭 회로 및 상기 제 2 증폭 회로로부터 출력된 전류를 상기 버퍼 회로에 인가하여, 제 3 전압을 생성하는 단계를 포함하고,
    상기 제 1 전압이 상기 제 1 증폭 회로의 비반전 입력 단자에 인가될 때, 상기 제 1 증폭 회로의 반전 입력 단자 및 상기 제 2 증폭 회로의 비반전 입력 단자에 상기 제 2 전압이 인가되고, 상기 제 2 증폭 회로의 반전 입력 단자에 상기 제 3 전압이 인가되고,
    상기 제 2 전압이 상기 제 1 증폭 회로의 상기 비반전 입력 단자에 인가될 때, 상기 제 1 증폭 회로의 상기 반전 입력 단자 및 상기 제 2 증폭 회로의 상기 비반전 입력 단자에 상기 제 1 전압이 인가되고, 상기 제 2 증폭 회로의 상기 반전 입력 단자에 상기 제 3 전압이 인가되는, 반도체 장치의 구동 방법.
  11. 제 10 항에 있어서,
    상기 변환 회로는 디지털 아날로그 변환 회로인, 반도체 장치의 구동 방법.
  12. 제 10 항에 있어서,
    상기 버퍼 회로는 출력 버퍼인, 반도체 장치의 구동 방법.
  13. 삭제
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