JP2019086780A - 半導体装置、表示装置、及び電子機器 - Google Patents

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Abstract

【課題】回路面積が小さく、消費電力の低い表示装置を提供する。【解決手段】半導体装置と、デジタルアナログ変換回路と、を有する表示装置であって、半導体装置は、第１乃至第３トランジスタと、第１、第２容量素子と、を有する。第１トランジスタの第１端子は、第１容量素子の第１端子に電気的に接続され、第２トランジスタの第１端子は、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続され、第３トランジスタの第１端子は、第２容量素子の第２端子と、に電気的に接続されている。デジタルアナログ変換回路の出力端子は、第１トランジスタの第２端子と、第２トランジスタの第２端子と、に電気的に接続されている。第１容量素子の第１端子に電位を与えることで、第３トランジスタのゲートの電位を、デジタルアナログ変換回路よりも大きい分解能の電位に変動させる。【選択図】図１

Description

本発明の一態様は、半導体装置、表示装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）、携帯ゲーム機等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。また、例えば、多階調の画像を表示するため、多階調リニアデジタルアナログ変換回路を用いた、液晶素子を有する表示装置のソースドライバＩＣの発明が、特許文献１に記載されている。
また、表示装置が有する画素回路に含まれるスイッチング素子として、酸化物半導体を半導体薄膜としたトランジスタを適用する技術などが挙げられる。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよび表示装置が報告されている（非特許文献７および非特許文献８参照。）。また、特許文献２には、ＩＧＺＯを活性層に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。
米国特許第８４６２１４５号明細書 特開２０１０‐１５６９６３号公報
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表示装置が高品位な画像を表示する条件として、表示装置は、例えば、高解像度、多階調、広色域などであることが求められる。例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの発光素子、又は透過型液晶素子や反射型液晶素子などの液晶素子を含む表示装置において、多階調の画像を実現するには、ソースドライバ回路を好適に設計する必要がある。
多階調の画像データを扱うには、ソースドライバ回路に含まれる、デジタルアナログ変換回路の分解能を高くする必要があり、デジタルアナログ変換回路は、その分解能を高くすることによって、アナログ値（電圧）をより細かく出力することができる。しかし、分解能の高いデジタルアナログ変換回路を設計する場合、当該デジタルアナログ変換回路の回路面積が増大してしまう。
本発明の一態様は、多階調の画像データを生成できる画素回路（本明細書等では半導体装置と記載する。）を提供することを課題の一とする。又は、本発明の一態様は、当該半導体装置を有する表示装置を提供することを課題の一とする。又は、本発明の一態様は、当該表示装置を有する電子機器を提供することを課題の一とする。
又は、本発明の一態様は、回路面積の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１乃至第３トランジスタと、第１、第２容量素子と、を有し、第１トランジスタの第１端子は、第１容量素子の第１端子に電気的に接続され、第２トランジスタの第１端子は、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続され、第３トランジスタの第１端子は、第２容量素子の第２端子と、に電気的に接続されている半導体装置であって、第１機能乃至第４機能を有し、第１機能は、第１トランジスタをオン状態にして、第１容量素子の第１端子に第１電位を書き込む機能と、第２トランジスタをオン状態にして、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に第２電位を書き込む機能と、を有し、第２機能は、第２トランジスタをオフ状態にして、第１容量素子の第２端子と、第２容量素子の第１端子と、によって、第３トランジスタのゲートの前記第２電位を保持する機能を有し、第３機能は、第１容量素子の第１端子に、第１電位と第３電位の和を書き込む機能と、第１容量素子の第１端子に第１電位と第３電位の和が書き込まれたことによって、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に保持されている第２電位が、第２電位と第４電位の和に変動する機能と、を有し、第４機能は、第３トランジスタの第１端子‐第２端子間に、第２電位と第４電位の和に応じた電流が流れる機能を有し、第２電位は、上位ビットのデータに相当し、第４電位は、下位ビットのデータに相当することを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、上記（１）の構成において、第１乃至第３トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、上記（１）又は（２）の構成において、第４トランジスタと、発光素子と、を有し、第４トランジスタの第１端子は、第３トランジスタの第１端子と、第２容量素子の第２端子と、に電気的に接続され、発光素子の入力端子は、第４トランジスタの第２端子に電気的に接続されていることを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、上記（３）の構成において、第４トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
（５）
又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、第１トランジスタの第１端子は、第１容量素子の第１端子に電気的に接続され、第２トランジスタの第１端子は、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続されている半導体装置であって、第１機能乃至第３機能を有し、第１機能は、第１トランジスタをオン状態にして、第１容量素子の第１端子に第１電位を書き込む機能と、第２トランジスタをオン状態にして、第１容量素子の第２端子と、第２容量素子の第１端子と、に第２電位を書き込む機能と、を有し、第２機能は、第２トランジスタをオフ状態にして、第１容量素子の第２端子と、第２容量素子の第１端子と、の前記第２電位を保持する機能を有し、第３機能は、第１容量素子の第１端子に、第１電位と第３電位の和を書き込む機能と、第１容量素子の第１端子に第１電位と第３電位の和が書き込まれたことによって、第１容量素子の第２端子と、第２容量素子の第１端子と、に保持されている第２電位が、第２電位と第４電位の和に変動する機能と、を有し、第２電位は、上位ビットのデータに相当し、第４電位は、下位ビットのデータに相当することを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、上記（５）の構成において、第１、第２トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、上記（５）、又は上記（６）の構成において、液晶素子を有し、液晶素子の入力端子は、第２トランジスタの第１端子に電気的に接続されていることを特徴とする半導体装置である。
（８）
又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成の半導体装置と、デジタルアナログ変換回路とを有し、デジタルアナログ変換回路の出力端子は、第１トランジスタの第１端子と、第２トランジスタの第１端子と、に電気的に接続され、デジタルアナログ変換回路は、第１電位、第２電位、又は第１電位と第３電位の和を生成して、デジタルアナログ変換回路の出力端子から第１電位、第２電位、又は第１電位と第３電位の和を出力する機能を有することを特徴とする表示装置である。
（９）
又は、本発明の一態様は、上記（８）の構成の表示装置と、筐体と、を有することを特徴とする電子機器である。
本発明の一態様によって、多階調の画像データを生成できる半導体装置を提供することができる。又は、本発明の一態様によって、当該半導体装置を有する表示装置を提供することができる。又は、本発明の一態様によって、当該表示装置を有する電子機器を提供することができる。
又は、本発明の一態様によって、回路面積の小さいソースドライバ回路を有する表示装置を提供することができる。又は、本発明の一態様によって、消費電力の小さいソースドライバ回路を有する表示装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
表示装置の一例を示すブロック図。 画素の一例を示す回路図。 画素の一例を示す回路図。 画素の動作例を説明するためのタイミングチャート。 画素の一例を示す回路図。 画素の一例を示す回路図。 画素の動作例を説明するためのタイミングチャート。 表示装置の一例を示す上面図。 タッチパネルの一例を示す斜視図。 表示装置の一例を示す断面図。 表示装置の一例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、及び当該半導体装置を有する表示装置について説明する。
＜表示装置の回路構成＞
初めに、表示装置の構成の例について説明する。図１は、無機ＥＬ素子、有機ＥＬ素子などの発光素子、又は液晶素子を有する表示装置の一例を示したブロック図である。表示装置ＤＤは、表示部ＰＡと、ソースドライバ回路ＳＤと、ゲートドライバ回路ＧＤと、を有する。
表示部ＰＡは、複数の画素ＰＩＸを有する。なお、図１は、表示部ＰＡ内が有する複数の画素ＰＩＸのうち一つのみを図示されており、他の画素ＰＩＸについては省略している。また、表示部ＰＡが有する複数の画素ＰＩＸは、マトリクス状に配置されていることが好ましい。
図１では、画素ＰＩＸは、配線ＳＬを介して、ソースドライバ回路ＳＤと電気的に接続されている。加えて、画素ＰＩＸは、配線ＧＬを介して、ゲートドライバ回路ＧＤと電気的に接続されている。なお、表示部ＰＡは、画素ＰＩＸを複数有しているため、配線ＳＬに電気的に接続される画素ＰＩＸは複数としてもよい。同様に、配線ＧＬに電気的に接続される画素ＰＩＸも複数としてもよい。また、配線ＳＬ及び配線ＧＬのそれぞれは、表示部ＰＡに含まれる画素ＰＩＸの個数に応じて、複数設けてもよい。更に、画素ＰＩＸの回路構成によっては、一つの画素ＰＩＸに対して、複数の配線ＳＬ、又は複数の配線ＧＬを電気的に接続する構成としてもよい。
画素ＰＩＸは、１つ以上の副画素を有する構成とすることができる。例えば、画素ＰＩＸには、副画素を１つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）などのいずれか一つの色）、副画素を３つ有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色など）、あるいは、副画素を４つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４色、または、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４色など）を適用できる。なお、副画素に適用される色要素は、上記に限定されず、必要に応じて、シアン（Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。
ソースドライバ回路ＳＤは、表示部ＰＡに含まれる画素ＰＩＸに入力するための画像データを生成する機能と、当該画像データを画素ＰＩＸに送信する機能と、を有する。
ソースドライバ回路ＳＤは、例えば、シフトレジスタＳＲと、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、データバス配線ＤＢと、を有することができる。図１では、シフトレジスタＳＲの出力端子がラッチ回路ＬＡＴのクロック入力端子に電気的に接続され、ラッチ回路ＬＡＴの入力端子がデータバス配線ＤＢに電気的に接続され、ラッチ回路ＬＡＴの出力端子がレベルシフト回路ＬＶＳの入力端子に電気的に接続され、レベルシフト回路ＬＶＳの出力端子がデジタルアナログ変換回路ＤＡＣの入力端子に電気的に接続され、デジタルアナログ変換回路ＤＡＣの出力端子がアンプ回路ＡＭＰの入力端子に電気的に接続され、アンプ回路ＡＭＰの出力端子が表示部ＰＡに電気的に接続されている。
なお、図１に図示しているラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、は１本の配線ＳＬに対して設けられている。つまり、配線ＳＬの本数に応じて、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、のそれぞれを複数設ける必要がある。なお、この場合、シフトレジスタＳＲは、複数のラッチ回路ＬＡＴのクロック入力端子のそれぞれに対して、順次パルス信号を送信する構成とすればよい。
データバス配線ＤＢは、表示部ＰＡに入力するための画像データを含むデジタル信号を送信するための配線である。当該画像データは、階調度を有しており、階調度が大きいほど、色又は明るさの変化をなめらかなグラデーションで表現でき、自然に近い画像を表示部ＰＡに表示することができる。但し、階調度が大きいほど、当該画像データのデータ量は大きくなり、且つ分解能の高いデジタルアナログ変換回路を用いる必要がある。
ラッチ回路ＬＡＴの入力端子には、データバス配線ＤＢから画像データを含むデジタル信号が入力される。そして、ラッチ回路ＬＡＴは、シフトレジスタＳＲから送信される信号によって、当該画像データの保持、又は保持した当該画像データを出力端子から出力、のどちらか一方の動作を行う。
レベルシフト回路ＬＶＳは、入力信号をより大きい振幅電圧またはより小さい振幅電圧の出力信号に変換する機能を有する。図１に示すレベルシフト回路ＬＶＳは、ラッチ回路ＬＡＴから送られる画像データを含むデジタル信号の振幅電圧を、デジタルアナログ変換回路ＤＡＣが適切に動作する振幅電圧に変換する役割を有する。
デジタルアナログ変換回路ＤＡＣは、入力された画像データを含むデジタル信号をアナログ信号に変換する機能と、当該アナログ信号を出力端子から出力する機能と、を有する。特に、表示部ＰＡに多階調の画像データを表示する場合、デジタルアナログ変換回路ＤＡＣは高分解能のデジタルアナログ変換回路とする必要がある。
アンプ回路ＡＭＰは、入力端子に入力されたアナログ信号を増幅して、出力端子に出力する機能を有する。デジタルアナログ変換回路ＤＡＣと表示部ＰＡとの間にアンプ回路ＡＭＰを設けることにより、画像データを安定的に表示部ＰＡに送ることができる。アンプ回路ＡＭＰとしては、オペアンプなどを有するボルテージフォロワ回路などを適用することができる。なお、アンプ回路として差動入力回路を有する回路を用いる場合、当該差動入力回路のオフセット電圧は、限りなく０Ｖとすることが好ましい。
ソースドライバ回路ＳＤは、上述の動作を行うことによって、データバス配線ＤＢから送られる、画像データを含むデジタル信号をアナログ信号に変換して、表示部ＰＡに送信することができる。
ゲートドライバ回路ＧＤは、表示部ＰＡに含まれる複数の画素ＰＩＸのうち、画像データの入力先となる画素ＰＩＸを選択する機能を有する。
表示部ＰＡに画像データを入力する方法としては、例えば、ゲートドライバ回路ＧＤは、ある一本の配線ＧＬに電気的に接続されている複数の画素ＰＩＸに選択信号を送信して、複数の画素ＰＩＸに含まれる、画像データの書き込みスイッチング素子をオン状態とし、その後、ソースドライバ回路ＳＤから、配線ＳＬを介して、複数の画素ＰＩＸに画像データを送信して、書き込みを行えばよい。
なお、本発明の一態様は、図１に示した表示装置ＤＤの構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、表示装置ＤＤの構成要素を適宜変更したものとすることができる。
ところで、多階調の画像を表示部ＰＡに表示する場合、デジタルアナログ変換回路ＤＡＣの分解能を高くすればよいが、この場合、デジタルアナログ変換回路ＤＡＣが大きくなるため、ソースドライバ回路ＳＤの回路面積が大きくなる場合がある。ソースドライバ回路ＳＤの回路面積を小さくするため、ソースドライバ回路ＳＤが有する回路に含まれるトランジスタや容量素子などの回路素子を小さくすると、寄生抵抗の影響や回路素子の作製時に起因する構造のバラつきの影響などによって、回路素子の電気的特性が損なわれる可能性がある。
＜画素の回路構成＞
本発明の一態様は、上記を鑑みなされたもので、画素ＰＩＸの画像データの保持部の電位を、容量結合によって、デジタルアナログ変換回路ＤＡＣの出力可能な電位よりも精度の高い電位に変動させる構成となっている。換言すれば、本発明の一態様によって、デジタルアナログ変換回路ＤＡＣの出力可能な電位よりも細かく調整した電位を、画素ＰＩＸの画像データの保持部に与えることができる。これにより、デジタルアナログ変換回路の分解能を高くする必要がなくなるため、分解能の低いデジタルアナログ変換回路を用いることができる。そのため、デジタルアナログ変換回路ＤＡＣを含むソースドライバ回路ＳＤの回路面積を小さくすることができ、またソースドライバ回路ＳＤの消費電力を低減することができる。
＜＜発光素子を有する画素ＰＩＸ＞＞
本発明の一態様の半導体装置である、発光素子を有する画素ＰＩＸの回路構成の例を図２に示す。
図２（Ａ）に図示している画素ＰＩＸは、トランジスタＴｒ１乃至トランジスタＴｒ５と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＬＤと、を有する。また、配線ＤＬ、配線ＷＤＬ、配線ＧＬ１乃至配線ＧＬ３、配線ＶＬ、配線ＡＬ、配線ＣＡＴは、画素ＰＩＸと電気的に接続されている。
トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、及びトランジスタＴｒ５のそれぞれは、スイッチング素子として機能する。トランジスタＴｒ３は、発光素子ＬＤに流れる電流を制御する駆動トランジスタとして機能する。また、トランジスタＴｒ１乃至トランジスタＴｒ５は、実施の形態３に記載の構成を適用することができる。
配線ＤＬ、及び配線ＷＤＬのそれぞれは、画素ＰＩＸに画像データを送信するための配線であり、図１の表示装置ＤＤの配線ＳＬに相当する配線である。加えて、配線ＧＬ１乃至配線ＧＬ３のそれぞれは、画素ＰＩＸに対する選択信号線であり、図１の表示装置ＤＤの配線ＧＬに相当する配線である。
配線ＶＬは、画素ＰＩＸ内の特定のノードに所定の電位を与えるための配線である。加えて、配線ＡＬは、発光素子ＬＤに流すための電流を供給するための配線である。
配線ＣＡＴは、発光素子ＬＤの出力端子に所定の電位を与えるための配線である。所定の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとすることができる。
トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ２の第１端子は、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＷＤＬに電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２に電気的に接続されている。
なお、図２（Ａ）、後述する図２（Ｂ）、図３では、トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子と、の電気的接続点をノードＮＤ１と図示し、トランジスタＴｒ２の第１端子と、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、の電気的接続点をノードＮＤ２と図示している。
トランジスタＴｒ３の第１端子は、配線ＡＬに電気的に接続され、トランジスタＴｒ３の第２端子は、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、に電気的に接続されている。トランジスタＴｒ４の第２端子は、配線ＶＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ５の第２端子は、発光素子ＬＤの入力端子に電気的に接続され、トランジスタＴｒ５のゲートは、配線ＧＬ３に電気的に接続されている。発光素子ＬＤの出力端子は、配線ＣＡＴに電気的に接続されている。
図２（Ａ）の画素ＰＩＸにおいて、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物を含むことが好ましい。また、当該酸化物は、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５に適用することで、トランジスタのオフ電流を非常に低くすることができる。容量素子Ｃ１の第１端子（ノードＮＤ１）にデータを保持する場合、トランジスタＴｒ１をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ１に保持されたデータの破壊を防ぐことができる。同様に、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子（ノードＮＤ２）とにデータを保持する場合、トランジスタＴｒ２をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ２に保持されたデータの破壊を防ぐことができる。また、発光素子ＬＤの発光を一時的に止める場合、トランジスタＴｒ５をＯＳトランジスタとすることで、オフ電流による発光素子ＬＤの発光を防ぐことができる。
トランジスタＴｒ３、及び／又はトランジスタＴｒ４としては、例えば、チャネル形成領域にシリコンを有するトランジスタを適用することができる（以後、Ｓｉトランジスタと記載する。）。シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。
また、トランジスタＴｒ３、及び／又はトランジスタＴｒ４としては、ＯＳトランジスタを適用することができる。特に、トランジスタＴｒ１乃至トランジスタＴｒ５の全てをＯＳトランジスタとすることによって、それぞれのトランジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することができる場合がある。つまり、表示部ＰＡの生産時間を短くすることができるため、一定時間当たりの生産数を増加することができる。
なお、本発明の一態様に係る画素ＰＩＸの構成、及び画素ＰＩＸに電気的に接続される配線の構成は、図２（Ａ）に図示された構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、画素ＰＩＸ、及び各配線の構成要素を適宜変更したものとすることができる。
具体例としては、図２（Ａ）の画素ＰＩＸが有するトランジスタＴｒ１乃至トランジスタＴｒ５の少なくとも一は、バックゲートを有するトランジスタとしてもよい。トランジスタのバックゲートに電位を印加することによって、当該トランジスタのしきい値電圧を増減することができる。
また、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続することによって、当該トランジスタがオン状態のときに流れるソース‐ドレイン電流をより大きくすることができる。図２（Ｂ）は、図２（Ａ）の画素ＰＩＸが有するトランジスタＴｒ１乃至トランジスタＴｒ５の全てを、バックゲートを有するトランジスタとし、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続した構成を示している。
また、別の具体例としては、配線ＤＬ、及び配線ＷＤＬをまとめて一本の配線としてもよい（図３参照）。
〔動作例１〕
次に、図２（Ａ）に図示した画素ＰＩＸの動作例について説明する。なお、図２（Ａ）の画素ＰＩＸに画像データを送信するため、画素ＰＩＸの配線ＤＬ、及び配線ＷＤＬは図１のソースドライバ回路ＳＤと電気的に接続されているものとする。
図４は、図２（Ａ）に図示した画素ＰＩＸの動作例を示したタイミングチャートである。図４に示すタイミングチャートは、時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻における、配線ＤＬ、配線ＷＤＬ、配線ＶＬ、配線ＧＬ１乃至配線ＧＬ３、ノードＮＤ１、及びノードＮＤ２の電位の変化を示している。なお、図４に記載しているｈｉｇｈは高レベル電位を指し、ｌｏｗは低レベル電位を指す。また、図４に記載しているＶＧＮＤは、基準電位を指す。
なお、配線ＶＬは、時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻において、常にＶＧＮＤが印加されているものとする。
なお、本動作例において、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５と、は、特に断りのない場合は、線形領域で動作するものとする。すなわち、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされているものとする。
また、本動作例において、トランジスタＴｒ３は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ３のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ３の動作が、理想的な飽和領域での動作からずれていても、出力される電流の精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ３のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
［時刻Ｔ１より前］
時刻Ｔ１より前において、配線ＧＬ１及び配線ＧＬ２には低レベル電位、配線ＧＬ３には高レベル電位が印加されている。配線ＧＬ１の電位が低レベル電位であるとき、トランジスタＴｒ１及びトランジスタＴｒ４のそれぞれのゲートに、低レベル電位が印加されるため、トランジスタＴｒ１及びトランジスタＴｒ４がオフ状態となる。つまり、配線ＤＬと、ノードＮＤ１と、の間は、電気的に接続されていない状態となる。同様に、配線ＧＬ２の電位が低レベル電位であるとき、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。つまり、配線ＷＤＬと、ノードＮＤ２と、の間は、電気的に接続されていない状態となる。更に、配線ＧＬ３の電位が高レベル電位であるとき、トランジスタＴｒ５のゲートに、高レベル電位が印加されるため、トランジスタＴｒ５がオン状態となる。つまり、発光素子ＬＤの入力端子と、トランジスタＴｒ５の第１端子と、の間は、電気的に接続されている状態となる。
ところで、ノードＮＤ２の電位と、トランジスタＴｒ３のソースの電位と、の差（ゲート‐ソース電圧）が、トランジスタＴｒ３のしきい値電圧よりも高い場合、トランジスタＴｒ３はオン状態となり、トランジスタＴｒ３のゲート‐ソース電圧に応じて、トランジスタＴｒ３のソース‐ドレイン間に流れる電流が決まる。このとき、トランジスタＴｒ３の第２端子がソースとなる場合、配線ＡＬから、トランジスタＴｒ３及びトランジスタＴｒ５を介して、発光素子ＬＤの入力端子へ電流が流れる。これによって、発光素子ＬＤが発光する。なお、図４に示すタイミングチャートでは、ノードＮＤ２の電位は、トランジスタＴｒ３がオフ状態となるような電位として、Ｖ０と記載している（つまり、Ｖ０と、トランジスタＴｒ３のソースの電位と、の差は、トランジスタＴｒ３のしきい値電圧よりも低くなり、発光素子ＬＤも発光しない。）。
また、本動作例を簡易的に説明するため、時刻Ｔ１より前における、ノードＮＤ１の電位もＶ０とする。
時刻Ｔ１より前は、ソースドライバ回路ＳＤから画素ＰＩＸに画像データが送られていないものとし、配線ＤＬ、及び配線ＷＤＬには、ＶＧＮＤが印加されているものとする。
［時刻Ｔ１］
時刻Ｔ１において、配線ＧＬ３には低レベル電位が印加される。そのため、時刻Ｔ１から時刻Ｔ２までの間において、トランジスタＴｒ５のゲートに、低レベル電位が印加されるため、トランジスタＴｒ５がオフ状態となる。これにより、トランジスタＴｒ３がオン状態、又はオフ状態であるかに関わらず、発光素子ＬＤの入力端子に電流が流れなくなるため、発光素子ＬＤの発光は行われない。
［時刻Ｔ２］
時刻Ｔ２において、配線ＧＬ１には高レベル電位が印加される。そのため、時刻Ｔ２から時刻Ｔ３までの間において、トランジスタＴｒ１及びトランジスタＴｒ４のそれぞれのゲートに、高レベル電位が印加されるため、トランジスタＴｒ１及びトランジスタＴｒ４がオン状態となる。
トランジスタＴｒ１がオン状態となると、配線ＤＬと、ノードＮＤ１と、の間が電気的に接続される。そのため、ノードＮＤ１の電位は、ＶＧＮＤとなる。また、トランジスタＴｒ４がオン状態になると、配線ＶＬと、容量素子Ｃ２の第２端子と、の間が電気的に接続される。そのため、容量素子Ｃ２の第２端子の電位は、ＶＧＮＤとなる。
また、容量素子Ｃ１の第２端子（ノードＮＤ２）はフローティング状態となっているので、ノードＮＤ１の電位が変化すると、容量結合によって、ノードＮＤ２の電位も変化する。なお、ノードＮＤ２の電位の変化量は、ノードＮＤ１の電位の変化量、容量素子Ｃ１の静電容量などによって決まる。本動作例では、ノードＮＤ１の電位がＶ０からＶＧＮＤに低下したため、ノードＮＤ２の電位はＶ０から低下する。
［時刻Ｔ３］
時刻Ｔ３において、配線ＧＬ２には高レベル電位が印加される。そのため、時刻Ｔ３から時刻Ｔ４までの間において、トランジスタＴｒ２のゲートに、高レベル電位が印加されるため、トランジスタＴｒ２がオン状態となる。
トランジスタＴｒ２がオン状態となると、配線ＷＤＬと、ノードＮＤ２と、の間が電気的に接続される。そのため、ノードＮＤ２の電位は、ＶＧＮＤとなる。なお、トランジスタＴｒ１がオン状態となっているため、ノードＮＤ１の電位は、ノードＮＤ２の電位の変化によって、変動しない。同様に、トランジスタＴｒ４がオン状態となっているため、容量素子Ｃ２の第２端子の電位も、ノードＮＤ２の電位の変化によって、変動しない。
［時刻Ｔ４］
時刻Ｔ４において、配線ＤＬ、及び配線ＷＤＬには、画像データとしてアナログ信号が、ソースドライバ回路ＳＤから送信される。ここでは、アナログ信号の電位として、Ｖｄａｔａが配線ＤＬ、及び配線ＷＤＬに入力される。
トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、容量素子Ｃ１の第１端子（ノードＮＤ１）に、Ｖｄａｔａが印加される。また、トランジスタＴｒ２もオン状態となっているため、配線ＷＤＬから、トランジスタＴｒ３のゲート、容量素子Ｃ１の第２端子、及び容量素子Ｃ２の第１端子（ノードＮＤ２）に、Ｖｄａｔａが印加される。なお、容量素子Ｃ２の第２端子の電位は、トランジスタＴｒ４がオン状態となっているため、ノードＮＤ１及びノードＮＤ２の電位の変化によって、変動しない。
［時刻Ｔ５］
時刻Ｔ５において、配線ＧＬ２には低レベル電位が印加される。そのため、時刻Ｔ５から時刻Ｔ６までの間において、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。
トランジスタＴｒ２がオフ状態となると、配線ＷＤＬと、ノードＮＤ２と、の間が電気的に接続されない状態となる。そのため、ノードＮＤ２は、フローティング状態となる。
［時刻Ｔ６］
時刻Ｔ６において、配線ＤＬ、及び配線ＷＤＬには、時刻Ｔ４から時刻Ｔ６までの間に入力された電位Ｖｄａｔａに、ΔＶｄａｔａの高さの電位を加えた信号が、ソースドライバ回路ＳＤから送信される。つまり、配線ＤＬ、及び配線ＷＤＬのそれぞれの電位は、Ｖｄａｔａ＋ΔＶｄａｔａとなる。
トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、ノードＮＤ１に、Ｖｄａｔａ＋ΔＶｄａｔａが印加される。つまり、ノードＮＤ１の電位は、時刻Ｔ４から時刻Ｔ６までの間のＶｄａｔａから、Ｖｄａｔａ＋ΔＶｄａｔａに変動する。
トランジスタＴｒ２はオフ状態となっているため、配線ＷＤＬから、ノードＮＤ２に、Ｖｄａｔａ＋ΔＶｄａｔａが印加されない。しかし、ノードＮＤ１の電位がＶｄａｔａからＶｄａｔａ＋ΔＶｄａｔａに変動したこと、且つノードＮＤ２がフローティング状態となっているので、ノードＮＤ１の電位が変動することで、容量素子Ｃ１の容量結合によって、ノードＮＤ２の電位も変動する。図４のタイミングチャートでは、ノードＮＤ２の電位の変動量をΔＶｇと記載しているが、ΔＶｇは次の式（Ｅ１）で見積もることができる。
したがって、ノードＮＤ２の電位をＶＮＤ２とし、容量素子Ｃ１の静電容量の値をＣ１とし、容量素子Ｃ２の静電容量の値をＣ２としたとき、ＶＮＤ２は次の式（Ｅ２）で表される。
なお、時刻Ｔ６において、配線ＷＤＬの電位をＶｄａｔａ＋ΔＶｄａｔａとしているが、図２（Ａ）に示す回路の構成例では、配線ＷＤＬの電位Ｖｄａｔａ＋ΔＶｄａｔａはどの素子に対しても入力されていない。このため、図２（Ａ）に示す回路の構成例では、時刻Ｔ６において、配線ＷＤＬの電位をＶｄａｔａ＋ΔＶｄａｔａとしなくてもよい。
［時刻Ｔ７］
時刻Ｔ７において、配線ＧＬ１には低レベル電位が印加される。そのため、時刻Ｔ７から時刻Ｔ８までの間において、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。このため、ノードＮＤ１はフローティング状態となり、ノードＮＤ１の電位は容量素子Ｃ１によって保持される。
また、時刻Ｔ７から時刻Ｔ８までの間において、トランジスタＴｒ４のゲートに、低レベル電位が印加されるため、トランジスタＴｒ４がオフ状態となる。このとき、容量素子Ｃ２の第２端子の電位はＶＧＮＤであり、トランジスタＴｒ３のゲート（ノードＮＤ２）の電位は、ＶＮＤ２となっているため、ＶＮＤ２−ＶＧＮＤがトランジスタＴｒ３のしきい値電圧よりも高い場合、トランジスタＴｒ３はオン状態となる。また、トランジスタＴｒ３のソース‐ドレイン間に流れる電流は、ＶＮＤ２−ＶＧＮＤに応じて決まる。
［時刻Ｔ８］
時刻Ｔ８において、配線ＧＬ３には高レベル電位が印加される。そのため、時刻Ｔ８以降において、トランジスタＴｒ５のゲートに、高レベル電位が印加されるため、トランジスタＴｒ５がオン状態となる。これにより、配線ＡＬから流れる電流は、トランジスタＴｒ３及びトランジスタＴｒ５を介して、発光素子ＬＤの入力端子に入力されるため、発光素子ＬＤが発光する。このとき、発光素子ＬＤの入力端子と出力端子との間において、電圧がかかっており、かつ配線ＣＡＴに所定の電位が与えられているため、トランジスタＴｒ３の第２端子と、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、の電気的接続点の電位は高くなる。そして、ノードＮＤ１、ノードＮＤ２のそれぞれはフローティング状態であるため、当該電気的接続点の電位が高くなることによって、ノードＮＤ１、ノードＮＤ２のそれぞれの電位も容量結合によって高くなる場合がある。図４のタイミングチャートでは、時刻Ｔ８以降のノードＮＤ１、ノードＮＤ２のそれぞれの電位は、時刻Ｔ７から時刻Ｔ８までの間におけるノードＮＤ１、ノードＮＤ２のそれぞれの電位よりも高く示している。
なお、発光素子ＬＤの輝度は、発光素子ＬＤに流れる電流によって決まる。キルヒホッフの法則により、発光素子ＬＤに流れる電流は、トランジスタＴｒ３のソース‐ドレイン間に流れる電流と概ね等しいため、発光素子ＬＤの輝度は、トランジスタＴｒ３のゲート‐ソース電圧で決まる。
上記の通り、図２（Ａ）に図示した画素ＰＩＸについて、図４のタイミングチャートの時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻の動作を行うことにより、デジタルアナログ変換回路ＤＡＣよりも大きい分解能の電位を、画素ＰＩＸの画像データの保持部（ノードＮＤ２）に与えることができる。
＜＜液晶素子を有する画素ＰＩＸ＞＞
ここでは、本発明の一態様の半導体装置である、液晶素子を有する画素ＰＩＸの回路構成の例を図５に示す。
図５（Ａ）に図示している画素ＰＩＸは、トランジスタＴｒ１、トランジスタＴｒ２と、容量素子Ｃ１と、容量素子Ｃ２と、液晶素子ＬＣと、を有する。また、配線ＤＬ、配線ＷＤＬ、配線ＧＬ１、配線ＧＬ２、配線ＶＣＯＭは、画素ＰＩＸと電気的に接続されている。
トランジスタＴｒ１、トランジスタＴｒ２のそれぞれは、スイッチング素子として機能する。特に、トランジスタＴｒ２は、液晶素子ＬＣの第１端子に電圧の印加を行う駆動トランジスタとして機能する。また、トランジスタＴｒ１、トランジスタＴｒ２は、実施の形態３に記載の構成を適用することができる。
配線ＤＬ、及び配線ＷＤＬのそれぞれは、画素ＰＩＸに画像データを送信するための配線であり、図１の表示装置ＤＤの配線ＳＬに相当する配線である。加えて、配線ＧＬ１、配線ＧＬ２のそれぞれは、画素ＰＩＸに対する選択信号線であり、図１の表示装置ＤＤの配線ＧＬに相当する配線である。
配線ＶＣＯＭは、液晶素子ＬＣの第２端子に所定の電位を与えるための配線である。所定の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとすることができる。また、配線ＶＣＯＭは、表示部ＰＡが有する複数の画素ＰＩＸのそれぞれに含まれる液晶素子ＬＣの第２端子に対して、共通の電位を与えることができる。
トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ２の第１端子は、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、液晶素子ＬＣの第１端子と、に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＷＤＬに電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２に電気的に接続されている。
なお、図５（Ａ）、後述する図５（Ｂ）、図６において、トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子と、の電気的接続点をノードＮＤ１と図示し、トランジスタＴｒ２の第１端子と、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、液晶素子ＬＣの第１端子と、の電気的接続点をノードＮＤ２と図示している。
液晶素子ＬＣの第２端子は、配線ＶＣＯＭに電気的に接続されている。また、容量素子Ｃ２の第２端子は、配線ＶＣＯＭと電気的に接続されている。
図５（Ａ）の画素ＰＩＸにおいて、トランジスタＴｒ１、トランジスタＴｒ２は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物を含むことが好ましい。また、当該酸化物は、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ１、トランジスタＴｒ２に適用することで、トランジスタのオフ電流を非常に低くすることができる。容量素子Ｃ１の第１端子（ノードＮＤ１）にデータを保持する場合、トランジスタＴｒ１をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ１に保持されたデータの破壊を防ぐことができる。同様に、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、液晶素子ＬＣの第１端子（ノードＮＤ２）とにデータを保持する場合、トランジスタＴｒ２をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ２に保持されたデータの破壊を防ぐことができる。
トランジスタＴｒ１、及び／又はトランジスタＴｒ２としては、例えば、前述したＳｉトランジスタを適用することができる。
また、トランジスタＴｒ１、及びトランジスタＴｒ２のそれぞれのチャネル形成領域は、同一の材料で形成されるのが好ましい。例えば、トランジスタＴｒ１、及びトランジスタＴｒ２のそれぞれをＯＳトランジスタとすることによって、それぞれのトランジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することができる場合がある。つまり、表示部ＰＡの生産時間を短くすることができるため、一定時間当たりの生産数を増加することができる。
〔動作例２〕
次に、図５（Ａ）に図示された画素ＰＩＸの動作例について説明する。なお、図５（Ａ）の画素ＰＩＸに画像データを送信するため、画素ＰＩＸの配線ＤＬ、及び配線ＷＤＬは図１のソースドライバ回路ＳＤと電気的に接続されているものとする。
図７は、図５（Ａ）に図示した画素ＰＩＸの動作例を示したタイミングチャートである。図７に示すタイミングチャートは、時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻における、配線ＤＬ、配線ＷＤＬ、配線ＶＣＯＭ、配線ＧＬ１、配線ＧＬ２、ノードＮＤ１、及びノードＮＤ２の電位の変化を示している。なお、図７に記載しているｈｉｇｈは高レベル電位を指し、ｌｏｗは低レベル電位を指す。また、図７に記載しているＶＧＮＤは、基準電位を指す。
なお、配線ＶＣＯＭは、時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻において、常にＶＧＮＤが印加されているものとする。
なお、本動作例において、トランジスタＴｒ１と、トランジスタＴｒ２と、は、特に断りのない場合は、線形領域で動作するものとする。すなわち、トランジスタＴｒ１と、トランジスタＴｒ２と、のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされているものとする。
なお、本発明の一態様に係る画素ＰＩＸの構成、及び画素ＰＩＸに電気的に接続される配線の構成は、図５（Ａ）に図示された構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、画素ＰＩＸ、及び各配線の構成要素を適宜変更したものとすることができる。
具体例としては、図５（Ａ）の画素ＰＩＸが有するトランジスタＴｒ１、トランジスタＴｒ２の少なくとも一は、バックゲートを有するトランジスタとしてもよい。トランジスタのバックゲートに電位を印加することによって、当該トランジスタのしきい値電圧を増減することができる。
また、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続することによって、当該トランジスタがオン状態のときに流れるソース‐ドレイン電流をより大きくすることができる。図５（Ｂ）は、図５（Ａ）の画素ＰＩＸが有するトランジスタＴｒ１、トランジスタＴｒ２の全てを、バックゲートを有するトランジスタとし、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続した構成を示している。
また、別の具体例としては、配線ＤＬ、及び配線ＷＤＬをまとめて一本の配線としてもよい（図６参照）。なお、図６に図示された画素ＰＩＸの動作方法は、上述の動作例を参酌する。
［時刻Ｔ１より前］
時刻Ｔ１より前において、配線ＧＬ１及び配線ＧＬ２には低レベル電位が印加されている。配線ＧＬ１の電位が低レベル電位であるとき、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。つまり、配線ＤＬと、ノードＮＤ１と、の間は、電気的に接続されていない状態となる。同様に、配線ＧＬ２の電位が低レベル電位であるとき、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。つまり、配線ＷＤＬと、ノードＮＤ２と、の間は、電気的に接続されていない状態となる。
ところで、液晶素子ＬＣの第１端子（ノードＮＤ２）と第２端子との間に一定以上の電位差が生じた場合、液晶素子ＬＣに含まれる液晶分子が当該電位差に従って配向する。配向された液晶分子は、表示装置ＤＤに含まれているバックライトユニットからの光を透過するため、これにより、画素ＰＩＸから当該光が射出される。当該光の強度は、液晶素子ＬＣの第１端子（ノードＮＤ２）と第２端子との間にかかる電圧、つまり、ノードＮＤ２の電位によって決まるため、当該電位を調整することで階調表示を行うことができる。なお、図７に示すタイミングチャートの時刻Ｔ１より前において、画素ＰＩＸから光が射出されない程度に、液晶素子ＬＣの第１端子（ノードＮＤ２）と第２端子との間の電位差が生じているものとし、このような電位を、Ｖ０とする。つまり、図７に示すタイミングチャートにおいて、ノードＮＤ２の電位をＶ０と記載している。なお、Ｖ０は、ＶＧＮＤ、又はＶＧＮＤよりも低い電位であってもよい。本動作例では、Ｖ０は、ＶＧＮＤよりも大きく、かつ画素ＰＩＸから光が射出されない程度の電位として、説明する。
また、本動作例を簡易的に説明するため、時刻Ｔ１より前における、ノードＮＤ１の電位もＶ０とする。
時刻Ｔ１より前は、ソースドライバ回路ＳＤから画素ＰＩＸに画像データが送られていないものとし、配線ＤＬ、及び配線ＷＤＬには、ＶＧＮＤが印加されているものとする。
［時刻Ｔ１］
時刻Ｔ１において、配線ＧＬ１には高レベル電位が印加される。そのため、時刻Ｔ１から時刻Ｔ２までの間において、トランジスタＴｒ１のゲートに、高レベル電位が印加されるため、トランジスタＴｒ１がオン状態となる。
トランジスタＴｒ１がオン状態となると、配線ＤＬと、ノードＮＤ１と、の間が電気的に接続される。そのため、ノードＮＤ１の電位は、ＶＧＮＤとなる。
また、容量素子Ｃ１の第２端子（ノードＮＤ２）はフローティング状態となっているので、ノードＮＤ１の電位が変化すると、容量結合によって、ノードＮＤ２の電位も変化する。なお、ノードＮＤ２の電位の変化量は、ノードＮＤ１の電位の変化量、容量素子Ｃ１の静電容量などによって決まる。本動作例では、ノードＮＤ１の電位がＶ０からＶＧＮＤに低下したため、ノードＮＤ２の電位はＶ０から低下する。
［時刻Ｔ２］
時刻Ｔ２において、配線ＧＬ２には高レベル電位が印加される。そのため、時刻Ｔ２から時刻Ｔ３までの間において、トランジスタＴｒ２のゲートに、高レベル電位が印加されるため、トランジスタＴｒ２がオン状態となる。
トランジスタＴｒ２がオン状態となると、配線ＷＤＬと、ノードＮＤ２と、の間が電気的に接続される。そのため、ノードＮＤ２の電位は、ＶＧＮＤとなる。なお、トランジスタＴｒ１がオン状態となっているため、ノードＮＤ１の電位は、ノードＮＤ２の電位の変化によって、変動しない。
［時刻Ｔ３］
時刻Ｔ３において、配線ＤＬ、及び配線ＷＤＬには、画像データとしてアナログ信号が、ソースドライバ回路ＳＤから送信される。ここでは、アナログ信号の電位として、Ｖｄａｔａが配線ＤＬ、及び配線ＷＤＬに入力される。
トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、容量素子Ｃ１の第１端子（ノードＮＤ１）に、Ｖｄａｔａが印加される。また、トランジスタＴｒ２もオン状態となっているため、配線ＷＤＬから、容量素子Ｃ１の第２端子、容量素子Ｃ２の第１端子（ノードＮＤ２）、及び液晶素子ＬＣの第１端子に、Ｖｄａｔａが印加される。
［時刻Ｔ４］
時刻Ｔ４において、配線ＧＬ２には低レベル電位が印加される。そのため、時刻Ｔ４から時刻Ｔ５までの間において、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。
トランジスタＴｒ２がオフ状態となると、配線ＷＤＬと、ノードＮＤ２と、の間が電気的に接続されない状態となる。そのため、ノードＮＤ２は、フローティング状態となる。
［時刻Ｔ５］
時刻Ｔ５において、配線ＤＬ、及び配線ＷＤＬには、時刻Ｔ３から時刻Ｔ５までの間に入力された電位Ｖｄａｔａに、ΔＶｄａｔａの高さの電位を加えた信号が、ソースドライバ回路ＳＤから送信される。つまり、配線ＤＬ、及び配線ＷＤＬのそれぞれの電位は、Ｖｄａｔａ＋ΔＶｄａｔａとなる。
トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、ノードＮＤ１に、Ｖｄａｔａ＋ΔＶｄａｔａが印加される。つまり、ノードＮＤ１の電位は、時刻Ｔ３から時刻Ｔ５までの間のＶｄａｔａから、Ｖｄａｔａ＋ΔＶｄａｔａに変動する。
トランジスタＴｒ２はオフ状態となっているため、配線ＷＤＬから、ノードＮＤ２に、Ｖｄａｔａ＋ΔＶｄａｔａが印加されない。しかし、ノードＮＤ１の電位がＶｄａｔａからＶｄａｔａ＋ΔＶｄａｔａに変動したこと、且つノードＮＤ２がフローティング状態となっているので、ノードＮＤ１の電位の変動することで、容量素子Ｃ１の容量結合によって、ノードＮＤ２の電位も変動する。図７のタイミングチャートでは、ノードＮＤ２の電位の変動量をΔＶｇと記載しているが、容量素子Ｃ１の静電容量の値をＣ１とし、容量素子Ｃ２の静電容量の値をＣ２としたとき、ΔＶｇは、動作例１と同様に式（Ｅ１）で見積もることができる。
したがって、ノードＮＤ２の電位をＶＮＤ２としたとき、ＶＮＤ２は、動作例１と同様に式（Ｅ２）で表される。
なお、本動作例において、式（Ｅ１）、式（Ｅ２）については、液晶素子ＬＣの第１端子と第２端子との間に発生する寄生容量を無視している。しかし、液晶素子ＬＣの第１端子と容量素子Ｃ２の第１端子は互いに電気的に接続され、液晶素子ＬＣの第２端子と容量素子Ｃ２の第２端子のそれぞれは、配線ＶＣＯＭと電気的に接続されているため、両者は電気的に並列に接続された構成とみなせる。したがって、式（Ｅ１）、式（Ｅ２）の静電容量の値Ｃ２は、液晶素子の寄生容量を考慮した値として扱うことができる。
なお、時刻Ｔ５から時刻Ｔ６までの間において、配線ＷＤＬの電位をＶｄａｔａ＋ΔＶｄａｔａとしているが、図５（Ａ）に示す回路の構成例では、配線ＷＤＬの電位Ｖｄａｔａ＋ΔＶｄａｔａはどの素子に対しても入力されていない。このため、図５（Ａ）に示す回路の構成例では、時刻Ｔ６において、配線ＷＤＬの電位をＶｄａｔａ＋ΔＶｄａｔａとしなくてもよい。
［時刻Ｔ６］
時刻Ｔ６において、配線ＧＬ１には低レベル電位が印加される。そのため、時刻Ｔ６以降において、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。このため、ノードＮＤ１はフローティング状態となり、ノードＮＤ１の電位は容量素子Ｃ１によって保持される。
ここで、時刻Ｔ５以降の液晶素子ＬＣについて着目する。液晶素子ＬＣの第１端子と第２端子との間には、ＶＮＤ２＝Ｖｄａｔａ＋ΔＶｇの電圧がかかっている。このため、時刻Ｔ５以降において、液晶素子ＬＣに含まれる液晶分子は、電位ＶＮＤ２に応じて配向し、画素ＰＩＸから光が射出される。
なお、画素ＰＩＸから射出される光の輝度は、液晶素子ＬＣの第１端子‐第２端子間にかかる電圧によって決まる。
上記の通り、図５（Ａ）に図示した画素ＰＩＸについて、図７のタイミングチャートの時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻の動作を行うことにより、デジタルアナログ変換回路ＤＡＣよりも高い分解能の電位を、画素ＰＩＸの画像データの保持部（ノードＮＤ２）に与えることができる。
＜＜具体例＞＞
ここでは、上述の動作例１（又は、動作例２）によって、デジタルアナログ変換回路ＤＡＣから出力される画像データよりも多階調の画像データを、表示装置ＤＤの表示部ＰＡに表示する一例について説明する。
この一例では、ソースドライバ回路ＳＤのデジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路を設け、画素ＰＩＸに含まれる容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比が、Ｃ１：Ｃ２＝１：１５とする。
デジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路ＤＡＣを用いることによって、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に書き込まれるＶｄａｔａは、２進数表記で“００００００”から“１１１１１１”までの値をとることができる。ここで、“１１１１１１”の電圧値を６．３Ｖとすると、デジタルアナログ変換回路ＤＡＣが出力できるＶｄａｔａの取り得る電圧値は、０．１Ｖ刻みで、０Ｖから６．３Ｖまでの範囲となる。
したがって、上述の動作例１の時刻Ｔ４から時刻Ｔ５までの間において（又は、上述の動作例２の時刻Ｔ３から時刻Ｔ４までの間）において、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２には、０Ｖから６．３Ｖまでの範囲のＶｄａｔａを書き込むことができる。
［Ｖｄａｔａが０Ｖから４．８Ｖまでの値をとる場合］
初めに、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に０Ｖから４．８Ｖまで（２進数表記で“００００００”から“１１００００”まで）の範囲のＶｄａｔａが書き込まれた場合を説明する。
容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比は、Ｃ１：Ｃ２＝１：１５なので、Ｃ１：Ｃ２＝１：１５と、式（Ｅ１）と、から次の式（Ｅ３）が導き出される。
ここで、ΔＶｄａｔａは、例えば、２進数表記で“００００００”から“００１１１１”までの値をとることができるものとする。このとき、ΔＶｄａｔａの取り得る電圧値は、０．１Ｖ刻みで、０Ｖから１．５Ｖまでの範囲となる。つまり、式（Ｅ３）より、ΔＶｇは、０．００６２５Ｖ刻みで、０Ｖから０．０９３７５Ｖまでの値を取り得る。
したがって、動作例１の時刻Ｔ６から時刻Ｔ７までの間において（動作例２の時刻Ｔ５から時刻Ｔ６までの間において）、画素ＰＩＸのノードＮＤ２の電位は、式（Ｅ２）、（Ｅ３）より、０．００６２５Ｖ刻みで、０Ｖから４．８＋０．０９３７５Ｖまでの値をとることができる。
［Ｖｄａｔａが４．９Ｖから６．３Ｖまでの値をとる場合］
次に、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に４．９Ｖから６．３Ｖまで（２進数表記で“１１０００１”から“１１１１１１”まで）の範囲のＶｄａｔａが書き込まれた場合を説明する。
容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比は、「Ｖｄａｔａが０Ｖから４．８Ｖまでの値をとる場合」と同じなので、この場合も式（Ｅ３）を用いることができる。
ここで、ΔＶｄａｔａは、例えば、０．１Ｖ刻みで、−１．５Ｖから０Ｖまでの範囲の電圧値を取るものとする。つまり、ΔＶｄａｔａは負の値としており、Ｖｄａｔａ＋ΔＶｄａｔａは、３．４Ｖから６．３Ｖまで（２進数表記で“１０００１０”から“１１１１１１”まで）の値をとることができるものとしている。
このとき、式（Ｅ３）より、ΔＶｇは、０．００６２５Ｖ刻みで、−０．０９３７５Ｖから０Ｖまでの値を取り得る。
したがって、動作例１の時刻Ｔ６から時刻Ｔ７までの間において（動作例２の時刻Ｔ５から時刻Ｔ６までの間において）、画素ＰＩＸのノードＮＤ２の電位は、式（Ｅ２）、（Ｅ３）より、０．００６２５Ｖ刻みで、４．９−０．０９３７５Ｖから６．３Ｖまでの値をとることができる。
上述の具体例をまとめると、デジタルアナログ変換回路ＤＡＣとして、０．１Ｖ刻みで、０Ｖから６．３Ｖまでのアナログ値の出力が可能なデジタルアナログ変換回路（６ビット）を設け、画素ＰＩＸに含まれる容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比をＣ１：Ｃ２＝１：１５とすることで、ノードＮＤ２には、０．００６２５Ｖ刻みで、０Ｖから６．３Ｖまでの電位を与えることができる。
つまり、図２（Ａ）、又は図５（Ａ）に示す画素ＰＩＸにおいて、上述の動作例を行うことにより、６ビットのデジタルアナログ変換回路ＤＡＣでは出力できない、より細かい電圧値をノードＮＤ２に与えることができる。上述の具体例では、デジタルアナログ変換回路ＤＡＣでは０．１Ｖ刻みの電位の出力を行うが、画素ＰＩＸのノードＮＤ２には、０．００６２５Ｖ刻みの電位を書き込むことができる。換言すると、６ビットのデジタルアナログ変換回路ＤＡＣよりも高い分解能の電位（画像データ）を画素ＰＩＸに書き込むことができる。
上述の具体例では、６ビットのデジタルアナログ変換回路ＤＡＣが与えるＶｄａｔａは、画像データの上位６ビットに相当し、画素ＰＩＸの容量結合によってノードＮＤ２に付与されるΔＶｇは、画像データの下位４ビットに相当する。つまり、図２（Ａ）又は図５（Ａ）の画素ＰＩＸによって、デジタルアナログ変換回路ＤＡＣが与える上位６ビットの画像データに、下位４ビットの画像データを補完することができる。
また、本発明の一態様の半導体装置、又は表示装置の動作方法は、上述の動作例、又は具体例に限定されない。当該動作方法は、例えば、素子、回路、配線などに電位を与える順序や、当該電位の値を適宜変更することができる。また、上述の通り、発明の一態様の半導体装置、又は表示装置の構成を適宜変更することができるため、当該構成に応じて、半導体装置、又は表示装置の動作方法も変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、ＥＬ素子を用いた表示装置、又は液晶素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した、ソースドライバ回路ＳＤから出力された画像データに、下位ビットの画像データを付与する動作および機能の説明は省略する。
図８（Ａ）に示す表示装置は、第１の基板４００１と、第２の基板４００６と、を有する。当該表示装置において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５が第１の基板４００１、シール材４００５および第２の基板４００６によって封止されている。
表示部２１５には、実施の形態１に示した画素ＰＩＸを有する画素アレイが設けられる。
図８（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したソースドライバ回路ＳＤの機能を有する。走査線駆動回路２２１ａは、実施の形態１に示したゲートドライバ回路ＧＤの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した配線ＣＡＴ又は配線ＶＣＯＭに規定の電位を供給する機能を有する。
走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。
走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。
なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。
図８（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ基板４００１上に一体形成して、システムオンパネルを形成することができる。
図８（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
また、図８（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
また、図８（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装しても良い。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、ＯＳトランジスタ、又は、Ｓｉトランジスタを適用することができる。
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
また、第２の基板４００６上には入力装置４２００を設けることができる。図８に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。
本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。
本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。
本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。
図９（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図９（Ａ）は、タッチパネル４２１０の斜視図である。図９（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。
タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。
タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。
入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。
または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。
図１０は、図８（Ｂ）に示す表示装置を、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）とした場合における、図８（Ｂ）中の一点鎖線Ｎ１−Ｎ２で示された部位の一例の断面図である。また、図１１は、図８（Ｂ）に示す表示装置を、液晶素子を有する表示装置とした場合における、図８（Ｂ）中の一点鎖線Ｎ１−Ｎ２で示された部位の一例の断面図である。
なお、図１０及び図１１の表示装置に関する説明は、初めに、特に断りがない場合において両者に共通する構成について説明し、次に、図１０及び図１１の表示装置の互いに異なる構成について説明する。
図１０及び図１１に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１０及び図１１では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１０及び図１１では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１０及び図１１では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。また、トランジスタ４０１１は、実施の形態１で説明したゲートドライバ回路ＧＤに含まれていてもよい。
図１０及び図１１では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。また、図１０に示す表示装置では、絶縁層４１１２上に隔壁４５１０が形成されている。
また、図１０及び図１１において、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。
また、図１０及び図１１に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。なお、容量素子４０２０は、例えば、実施の形態１で説明した画素ＰＩＸの容量素子Ｃ１、又は容量素子Ｃ２とすることができる。
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間に、電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続される。
図１０及び図１１に示す表示装置は、絶縁層４１１１と絶縁層４１０２を有する。絶縁層４１１１と絶縁層４１０２として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０２でトランジスタを挟むことで、外部から半導体層への不純物の浸入を防ぐことができる。
ここで、図１０の表示装置に含まれている有機ＥＬ素子について詳述する。ＥＬ素子は、エレクトロルミネッセンスを利用する発光素子であって、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
ここで、表示素子として発光素子を用いた、図１０の表示装置について説明する。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。つまり、トランジスタ４０１０は、実施の形態１で説明したトランジスタＴｒ５に対応し、発光素子４５１３は、実施の形態１で説明した発光素子ＬＤに対応する。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などとすることができる。
カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
次に、表示素子として透過型液晶素子を用いた、図１１の表示装置（「液晶表示装置」ともいう。）について説明する。図１１において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。表示部２１５に設けられたトランジスタ４０１０は、液晶素子４０１３と電気的に接続されている。つまり、トランジスタ４０１０は、例えば、実施の形態１で説明したトランジスタＴｒ２とすることができ、液晶素子４０１３は、例えば、実施の形態１で説明した画素ＰＩＸの液晶素子ＬＣとすることができる。
第１の電極層４０３０、及び第２の電極層４０３１としては、可視光を透過する導電性材料を用いるのが好適である。当該導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）から選ばれた一種以上を含む材料を用いることができる。具体的には、酸化インジウム、酸化錫インジウム（ＩＴＯ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛等が挙げられる。なお、グラフェンを含む膜を用いることができる。グラフェンを含む膜は、例えば絶縁体、導電体などの膜上に形成された酸化グラフェンを含む膜を還元して形成することができる。
液晶素子４０１３としては、例えば、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子とすることができる。また、一般的に、液晶材料には、誘電率の異方性（Δε）が正であるポジ型の液晶材料と、負であるネガ型の液晶材料がある。本実施の形態に示す、液晶素子４０１３には、両者の材料を適用することができ、適用するモード及び設計に応じて最適な液晶材料を用いることができる。
本実施の形態に示す表示装置では、ネガ型の液晶材料を用いることが好ましい。ネガ型液晶では、液晶分子の分極に由来するフレクソエレクトリック効果の影響を抑制でき、極性による透過率の差がほとんどない。したがって、表示装置の使用者からフリッカーが視認されることを抑制できる。フレクソエレクトリック効果とは、主に分子形状に起因し、配向歪みにより分極が発生する現象である。ネガ型の液晶材料は、広がり変形や曲げ変形の配向歪みが生じにくい。
なお、ここでは液晶素子４０１３としてＦＦＳモードが適用された素子を用いたが、これに限られず様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ−ＩＰＳモード、ゲストホストモード等が適用された液晶素子を用いることができる。
また、本実施の形態に示す表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。
なお、液晶素子は、液晶の光学変調作用によって光の透過または非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
図１１では、縦電界方式の液晶素子を有する表示装置の例を示したが、本発明の一態様には、横電界方式の液晶素子を有する表示装置を適用することができる。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良または破損を軽減することができる。
スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライトユニット、サイドライトユニットなどを用いてもよい。また、上記バックライトユニット、およびサイドライトユニットとして、マイクロＬＥＤなどを用いても良い。図１１に図示された表示装置の場合、例えば、第２の基板４００６の表面（着色層４１３１及び遮光層４１３２が設けられた面の反対側）と、第１の基板４００１の裏面（絶縁層４１０２が設けられた面の反対側）と、にそれぞれ偏光基板を設け、第１の基板４００１裏面側に、偏光基板を介して、バックライトユニットを設けた構成とすればよい（図示しない。）。
図１１に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
遮光層４１３２として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層４１３２に、着色層４１３１の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層４１３１に用いる材料を含む膜と、他の色の光を透過する着色層４１３１に用いる材料を含む膜との積層構造を用いることができる。着色層４１３１と遮光層４１３２の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
着色層４１３１に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。
絶縁層４１３３としては、平坦化機能を有するオーバーコートであることが好ましい。絶縁層４１３３が平坦化機能を有することによって、それぞれの厚さが異なる着色層４１３１及び遮光層４１３２の形成面上に、平坦な絶縁膜を形成することができる。絶縁層４１３３が平坦化することによって、第２の電極層４０３１を平坦に形成することができるため、液晶層４００８の厚さのばらつきを低減することができる。このような絶縁層４１３３としては、アクリル樹脂などが挙げられる。
また、本実施の形態では、表示装置の構成例について説明したが、状況に応じて、適宜、回路構成、回路素子などの変更を行ってもよい。例えば、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けてもよい。また、保護回路は、非線形素子を用いて構成することが好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置、又は表示装置に用いることができるトランジスタの構成について説明する。
本発明の一態様の半導体装置、又は表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。
〔ボトムゲート型トランジスタ〕
図１２（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。図１２（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能し、絶縁層７２６はゲート絶縁層として機能することができる。
また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。
絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋領域という場合がある。）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。
図１２（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能する電極７２３を有する点で、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能することができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。
なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネル形成領域が形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図１２（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点で、トランジスタ８１０と異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図１２（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能する電極７２３を有する点で、トランジスタ８２０と異なる。
絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。
また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図１２（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
図１２（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点で、トランジスタ８２５と異なる。
〔トップゲート型トランジスタ〕
図１３（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａおよび電極７４４ｂを形成する点でトランジスタ８１０、８１１、８２０、８２１、８２５、８２６と異なる。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成されている開口部において半導体層７４２と電気的に接続する。
また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１３（Ａ３））。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図１３（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点でトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。
また、図１３（Ｂ１）に示すトランジスタ８４４および図１３（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１３（Ｃ１）に示すトランジスタ８４６および図１３（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。
トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる（図１３（Ａ３））。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ‐ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ‐ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＣは機能、又は材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域を有するトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置、又は表示装置を電子機器に適用した製品例について説明する。
＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置、又は表示装置は、情報端末装置に備えられるディスプレイに適用することができる。図１４（Ａ）は、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
本発明の一態様の半導体装置、又は表示装置は、ウェアラブル端末に適用することができる。図１４（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１４（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１４（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
本発明の一態様の半導体装置、又は表示装置は、ビデオカメラに適用することができる。図１４（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
本発明の一態様の半導体装置、又は表示装置は、携帯電話に適用することができる。図１４（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図１４（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１４（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜テレビジョン装置＞
本発明の一態様の半導体装置、又は表示装置は、テレビジョン装置に適用することができる。図１４（Ｅ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
本発明の一態様の半導体装置、又は表示装置は、移動体である自動車の運転席周辺に適用することができる。
例えば、図１４（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図１４（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
＜電子広告用の電子機器＞
本発明の一態様の半導体装置、又は表示装置は、電子広告を用途とするディスプレイに適用することができる。図１５（Ａ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図１５（Ａ）は、電子看板６２００が壁６２０１に取り付けられている様子を示している。
＜折り畳み式のタブレット型情報端末＞
本発明の一態様の半導体装置、又は表示装置は、タブレット型の情報端末に適用することができる。図１５（Ｂ）には、折り畳むことができる構造を有するタブレット型の情報端末を示している。図１５（Ｂ）に示す情報端末は、筐体５３２１ａと、筐体５３２１ｂと、表示部５３２２と、操作ボタン５３２３と、を有している。特に、表示部５３２２は可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現できる。
また、筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
また、図示していないが、図１４（Ａ）乃至（Ｃ）、（Ｅ）、図１５（Ａ）、（Ｂ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
また、図示していないが、図１４（Ａ）、（Ｂ）、（Ｄ）、図１５（Ａ）、（Ｂ）に示した電子機器は、カメラを有する構成であってもよい。
また、図示していないが、図１４（Ａ）乃至（Ｆ）、図１５（Ａ）、（Ｂ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図１４（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図１４（Ａ）乃至（Ｆ）、図１５（Ａ）、（Ｂ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
また、図１４（Ａ）乃至（Ｅ）、図１５（Ａ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図１４（Ａ）乃至（Ｅ）、図１５（Ａ）に示した電子機器のように平らな面を有する筐体だけでなく、図１４（Ｆ）に示したダッシュボード、ピラーのように、曲面を有するような筐体の電子機器を実現することができる。
図１４（Ａ）乃至（Ｆ）、図１５（Ａ）、（Ｂ）の表示部に適用できる、可撓性を有する基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
ＤＤ 表示装置、ＰＡ 表示部、ＧＤ ゲートドライバ回路、ＳＤ ソースドライバ回路、ＰＩＸ 画素、ＳＲ シフトレジスタ、ＬＡＴ ラッチ回路、ＬＶＳ レベルシフト回路、ＤＡＣ デジタルアナログ変換回路、ＡＭＰ アンプ回路、ＧＬ 配線、ＳＬ 配線、ＤＢ データバス配線、Ｔｒ１ トランジスタ、Ｔｒ２ トランジスタ、Ｔｒ３ トランジスタ、Ｔｒ４ トランジスタ、Ｔｒ５ トランジスタ、Ｃ１ 容量素子、Ｃ２ 容量素子、ＧＬ１ 配線、ＧＬ２ 配線、ＧＬ３ 配線、ＤＬ 配線、ＷＤＬ 配線、ＡＬ 配線、ＶＬ 配線、ＣＡＴ 配線、ＶＣＯＭ 配線、ＮＤ１ ノード、ＮＤ２ ノード、２１５ 表示部、２２１ａ 走査線駆動回路、２３１ａ 信号線駆動回路、２３２ａ 信号線駆動回路、２４１ａ 共通線駆動回路、７２３ 電極、７２６ 絶縁層、７２８ 絶縁層、７２９ 絶縁層、７４１ 絶縁層、７４２ 半導体層、７４４ａ 電極、７４４ｂ 電極、７４６ 電極、７５５ 不純物、７７１ 基板、７７２ 絶縁層、８１０ トランジスタ、８１１ トランジスタ、８２０ トランジスタ、８２１ トランジスタ、８２５ トランジスタ、８２６ トランジスタ、８４２ トランジスタ、８４３ トランジスタ、８４４ トランジスタ、８４５ トランジスタ、８４６ トランジスタ、８４７ トランジスタ、４００１ 第１の基板、４００５ シール材、４００６ 第２の基板、４０１０ トランジスタ、４０１１ トランジスタ、４０１４ 配線、４０１５ 電極、４０１７ 電極、４０１８ ＦＰＣ、４０１９ 異方性導電層、４０２０ 容量素子、４０２１ 電極、４０３０ 第１の電極層、４０３１ 第２の電極層、４０３２ 絶縁層、４０３３ 絶縁層、４０４１ プリント基板、４０４２ 集積回路、４１０２ 絶縁層、４１０３ 絶縁層、４１１０ 絶縁層、４１１１ 絶縁層、４１１２ 絶縁層、４１３３ 絶縁層、４２００ 入力装置、４２１０ タッチパネル、４２２７ 電極、４２２８ 電極、４２３７ 配線、４２３８ 配線、４２３９ 配線、４２６３ 基板、４２７２ｂ ＦＰＣ、４２７３ｂ ＩＣ、４５１０ 隔壁、５３２１ａ 筐体、５３２１ｂ 筐体、５３２１ｃ ヒンジ部、５３２２ 表示部、５３２３ 操作ボタン、５４０１ 筐体、５４０２ 表示部、５４０３ キーボード、５４０４ ポインティングデバイス、５５０１ 筐体、５５０２ 表示部、５５０３ マイク、５５０４ スピーカ、５５０５ 操作ボタン、５７０１ 表示パネル、５７０２ 表示パネル、５７０３ 表示パネル、５７０４ 表示パネル、５８０１ 第１筐体、５８０２ 第２筐体、５８０３ 表示部、５８０４ 操作キー、５８０５ レンズ、５８０６ 接続部、５９０１ 筐体、５９０２ 表示部、５９０３ 操作ボタン、５９０４ 操作子、５９０５ バンド、６２００ 電子看板、６２０１ 壁、９０００ 筐体、９００１ 表示部、９００３ スピーカ、９００５ 操作キー、９００６ 接続端子

Claims (9)

  1. 第１乃至第３トランジスタと、第１、第２容量素子と、を有し、
    前記第１トランジスタの第１端子は、前記第１容量素子の第１端子に電気的に接続され、
    前記第２トランジスタの第１端子は、前記第３トランジスタのゲートと、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２容量素子の第２端子と、に電気的に接続されている半導体装置であって、
    第１機能乃至第４機能を有し、
    前記第１機能は、
    前記第１トランジスタをオン状態にして、前記第１容量素子の第１端子に第１電位を書き込む機能と、
    前記第２トランジスタをオン状態にして、前記第３トランジスタのゲートと、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に第２電位を書き込む機能と、
    を有し、
    前記第２機能は、前記第２トランジスタをオフ状態にして、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、によって、前記第３トランジスタのゲートの前記第２電位を保持する機能を有し、
    前記第３機能は、
    前記第１容量素子の第１端子に、前記第１電位と第３電位の和を書き込む機能と、
    前記第１容量素子の第１端子に前記第１電位と前記第３電位の和が書き込まれたことによって、前記第３トランジスタのゲートに保持されている前記第２電位が、前記第２電位と第４電位の和に変動する機能と、
    を有し、
    前記第４機能は、前記第３トランジスタの第１端子‐第２端子間に、前記第２電位と前記第４電位の和に応じた電流が流れる機能を有し、
    前記第２電位は、上位ビットのデータに相当し、
    前記第４電位は、下位ビットのデータに相当することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１乃至第３トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  3. 請求項１、又は請求項２において、
    第４トランジスタと、発光素子と、を有し、
    前記第４トランジスタの第１端子は、前記第３トランジスタの第１端子と、前記第２容量素子の第２端子と、に電気的に接続され、
    前記発光素子の入力端子は、前記第４トランジスタの第２端子に電気的に接続されていることを特徴とする半導体装置。
  4. 請求項３において、
    前記第４トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  5. 第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、
    前記第１トランジスタの第１端子は、前記第１容量素子の第１端子に電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に電気的に接続されている半導体装置であって、
    第１機能乃至第３機能を有し、
    前記第１機能は、
    前記第１トランジスタをオン状態にして、前記第１容量素子の第１端子に第１電位を書き込む機能と、
    前記第２トランジスタをオン状態にして、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に第２電位を書き込む機能と、
    を有し、
    前記第２機能は、前記第２トランジスタをオフ状態にして、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、の前記第２電位を保持する機能を有し、
    前記第３機能は、
    前記第１容量素子の第１端子に、前記第１電位と第３電位の和を書き込む機能と、
    前記第１容量素子の第１端子に前記第１電位と前記第３電位の和が書き込まれたことによって、前記第１容量素子の第２端子と、前記第２容量素子の第１端子と、に保持されている前記第２電位が、前記第２電位と第４電位の和に変動する機能と、
    を有し、
    前記第２電位は、上位ビットのデータに相当し、
    前記第４電位は、下位ビットのデータに相当することを特徴とする半導体装置。
  6. 請求項５において、
    前記第１トランジスタ、第２トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  7. 請求項５、又は請求項６において、
    液晶素子を有し、
    前記液晶素子の入力端子は、前記第２トランジスタの第１端子に電気的に接続されていることを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一に記載の半導体装置と、デジタルアナログ変換回路とを有し、
    前記デジタルアナログ変換回路の出力端子は、前記第１トランジスタの第１端子と、前記第２トランジスタの第１端子と、に電気的に接続され、
    前記デジタルアナログ変換回路は、前記第１電位、前記第２電位、又は前記第１電位と前記第３電位の和を生成して、前記デジタルアナログ変換回路の出力端子から前記第１電位、前記第２電位、又は前記第１電位と前記第３電位の和を出力する機能を有することを特徴とする表示装置。
  9. 請求項８に記載の表示装置と、筐体と、を有することを特徴とする電子機器。
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