KR102599902B1 - 정적 아날로그 캘리브레이션 회로를 사용하는 클로킹된 데이터 샘플러의 동적 적분 시간 조정 - Google Patents

정적 아날로그 캘리브레이션 회로를 사용하는 클로킹된 데이터 샘플러의 동적 적분 시간 조정 Download PDF

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파반 쿠마르 잠파니
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Abstract

공통 모드 전압 입력 및 밴드 갭 생성기(band gap generator)를 통해 획득된 기준 전류에 기초하여 기준 분기 회로에서 프로세스-전압-온도(process-voltage-temperature, PVT)-종속 기준 전압을 생성하고, 공통 모드 전압 입력 및 조정 가능한 전류에 응답하여 정적 아날로그 캘리브레이션 회로의 PVT-종속 출력 전압을 생성하고, PVT-종속 출력 전압과 PVT-종속 기준 전압의 비교에 응답하여 생성되는 제어 신호에 따라 정적 아날로그 캘리브레이션 회로를 통해 조정 가능한 전류를 조정하며, 제어 신호를 클로킹된 데이터 샘플러에 제공함으로써 PVT-캘리브레이트된 전류로 클로킹된 데이터 샘플러를 구성하기 위한 방법들 및 시스템들이 설명된다.

Description

정적 아날로그 캘리브레이션 회로를 사용하는 클로킹된 데이터 샘플러의 동적 적분 시간 조정
관련 출원 상호 참조
본 출원은 Milad Ataei Ashtiani 이름으로 2019년 4월 8일자로 출원된 "Dynamic Integration Time Adjustment of a Clocked Data Sampler Using a Static Analog Calibration Circuit(정적 아날로그 캘리브레이션 회로를 사용한 클록 데이터 샘플러의 동적 적분 시간 조정)"이라는 명칭의 미국 출원 제16/378,467호에 대한 우선권을 주장하며, 이는 모든 목적을 위해 전문이 원용된다.
참조문헌들
다음의 선출원은 모든 목적을 위해 전문이 본 명세서에 원용된다:
Armin Tajalli 이름으로 2017년 4월 21일자로 출원된 "Calibration Apparatus and Method for Sampler with Adjustable High Frequency Gain(조정 가능한 고주파수 이득을 가진 샘플러에 대한 캘리브레이션 장치 및 방법)"이라는 명칭의 출원 제15/494,435호의 미국 특허 공보 US-2017-0309346-A1(이하, [Tajalli I]로서 식별됨).
Armin Tajalli 이름으로 2017년 10월 24일자로 출원된 "Cascaded Sampler with Increased Wideband Gain(광대역 이득이 증가된 계단식 샘플러)"이라는 명칭의 출원 제15/792,696호의 미국 특허 공10,200,218(이하, [Tajalli II]로서 식별됨).
기술분야
본 발명은 일반적으로 통신 시스템 회로들에 관한 것이고, 더 구체적으로는 제공된 기준 신호 레벨 및 클록에 관한 입력 신호의 진폭 측정치를 순간적으로 획득하는 회로들의 조정 및 제어에 관한 것이다.
최신 디지털 시스템들에서, 디지털 정보는 신뢰할 수 있고 효율적인 방식으로 처리되어야 한다. 이와 관련하여, 디지털 정보는 이산적인, 즉 불연속적인 값들로 이용 가능한 정보로서 이해될 것이다. 비트들, 비트군, 뿐만 아니라 유한 집합으로부터의 숫자들도 디지털 정보를 나타내는데 사용될 수 있다.
대부분의 칩 간, 또는 디바이스 간 통신 시스템들에서, 통신은 복수의 와이어들을 통해 이루어져 총 대역폭(aggregate bandwidth)을 증가시킨다. 이들 와이어들 중 하나 또는 쌍은 채널 또는 링크라고 지칭될 수 있고, 다수의 채널들은 전자 부품들 간에 통신 버스를 생성한다. 물리적 회로 레벨에서, 칩 간 통신 시스템들에서, 버스들은 전형적으로 칩들과 마더보드들 간 패키지에, 인쇄 회로 기판(printed circuit board, "PCB") 기판들 상에 또는 PCB들 간 케이블들 및 커넥터들에 전도체들로 만들어진다. 고주파 애플리케이션들에서는, 마이크로 스트립 또는 스트립 선로 PCB 트레이스들이 사용될 수 있다.
버스 와이어들을 통해 신호들을 송신하기 위한 일반적인 방법들은 단종단(single-ended) 및 차동 시그널링(differential signaling) 방법들을 포함한다. 고속 통신을 필요로 하는 애플리케이션들에서, 이들 방법들은 특히 고속 통신시, 전력 소비 및 핀 효율(pin-efficiency) 면에서 또한 최적화될 수 있다. 좀 더 최근에는, 칩 간 통신 시스템들의 전력 소비, 핀 효율 및 노이즈 강건성 간의 절충을 또한 최적화하기 위한 벡터 시그널링 방법들이 제안되었다. 이들 벡터 시그널링 시스템들에서, 송신기에서의 디지털 정보는 송신 채널 속성들 및 통신 시스템 설계 제약들에 기초하여 전력 소비, 핀 효율 및 속도 절충을 최적화하기 위해 선택되는 벡터 코드워드의 형태의 상이한 표현 공간으로 변환된다. 본 명세서에서, 이 프로세스는 "인코딩"이라고 지칭된다. 인코딩된 코드워드는 신호들의 그룹으로서 송신기로부터 하나 이상의 수신기로 통신된다. 수신기에서, 코드워드에 대응하는 수신된 신호들은 원래의 디지털 정보 표현 공간으로 다시 변환된다. 본 명세서에서, 이 프로세스는 "디코딩"이라고 지칭된다.
사용된 인코딩 방법에 관계없이, 수신 디바이스에 제공된 수신 신호들은 송신 채널 지연, 간섭, 및 노이즈에 관계없이, 원래의 송신된 값들을 가장 잘 나타내는 간격들로 샘플링(또는 이것들의 신호 값이 다른 방법으로 레코딩)되어야 한다. 이 샘플링은 시간 도메인에서 (예들로서, 아날로그 도메인에서 샘플 홀드 회로(sample-and-hold circuit)를 사용하여, 또는 디지털 도메인에서 클로킹된 래치를 사용하여), 그리고 진폭 도메인에서 (예들로서, 비교기 또는 슬라이서를 사용하여), 또는 시간 및 진폭 조합 샘플링 동작으로서, 클로킹된 비교기 또는 샘플러를 사용하여 독립적으로 일어날 수 있다. 이 샘플링 또는 슬라이싱 동작의 타이밍은 적절한 샘플 타이밍을 결정하는 관련 클록 및 데이터 정렬(Clock and Data Alignmen, CDA) 타이밍 시스템에 의해 제어된다.
공통 모드 전압 입력 및 밴드 갭 생성기(band gap generator)를 통해 획득된 기준 전류에 기초하여 기준 분기 회로(reference branch circuit)에서 프로세스-전압-온도(process-voltage-temperature, PVT)-종속 기준 전압을 생성하고, 조정 가능한 전류 및 공통 모드 전압 입력에 응답하여 정적 아날로그 캘리브레이션 회로의 PVT-종속 출력 전압을 생성하고, PVT-종속 출력 전압과 PVT-종속 기준 전압의 비교에 응답하여 생성되는 제어 신호에 따라 정적 아날로그 캘리브레이션 회로를 통해 조정 가능한 전류를 조정하며, 제어 신호를 클로킹된 데이터 샘플러에 제공함으로써 PVT-캘리브레이트된 전류로 클로킹된 데이터 샘플러를 구성하기 위한 방법들 및 시스템들이 설명된다.
당업계에 "샘플러들(samplers)"로서 통칭되는, 타이밍된 신호 진폭 측정들을 수행하는 회로들이 알려져 있다. 아날로그 샘플 홀드 또는 디지털 래치들의 시간 샘플링 거동을 디지털 비교기 또는 슬라이서의 진폭 비교 거동과 조합하면, 이것들은 데이터 통신 수신기들의 공통 요소이며, 통상적으로 프론트 엔드 아날로그 신호 처리와 백 엔드 디지털 데이터 핸들링 사이의 인터페이스를 제공한다.
샘플러 회로들은 아날로그 신호 비교기들, 클로킹된 디지털 래치들, 및 다른 혼합된 아날로그/디지털 회로 아키텍처들로부터 유도되었으며, 각각의 이러한 아키텍처 변화는 알려져 있는 이점들 및 제한들을 가진다. 하나의 아키텍처 특히, 클로킹된 동적 적분기/샘플러는 여전히 낮은 공급 전류를 인출하면서 고속 동작을 가능하게 하는 능력으로 인정받고 있다. [Tajalli I]에서 제시된 바와 같은 전형적인 아날로그 차동 비교기로부터 유도된, 샘플러는 동적으로 동작하여, 클록 신호의 제어 하에서 내부 회로 노드를 충전하고, 이어서 비교 회로를 통해 해당 노드를 방전하여, 클록 신호 전이 순간에 활성 및 기준 입력 신호들의 타이밍된 비교를 제공한다. [Tajalli II]에서는 클로킹된 동적 샘플러의 일 실시예가 설명된다.
고속이고 저전력을 인출하지만, 이들 회로들의 동적 특성은 생산 환경에서 드리프트 및 안정성 이슈들을 초래할 수 있다. 소정의 집적 회로 내의 개별 MOS 트랜지스터들이 근접하게 정합(match)될 수 있지만, 이것들의 절대 동작 파라미터들, 특히 게이트 문턱 전압, 이득, 및 채널 저항은 온도 및 공급 전압의 변화들에 따라 다이 내에서뿐만 아니라 다이 사이에서 상당히 변할 수 있다. 이러한 변화들은 디바이스들 사이의 데이터 검출 정확도의 차이들을 초래할 수 있고, 또한 동작 조건들의 변화들에 따라 디바이스 내의 데이터 검출의 저하를 초래할 수 있다.
이러한 변화들의 영향을 완화시키기 위해 폐루프 제어 시스템의 일부로서 샘플러들의 동작 특성들을 측정하기 위한 실시예들이 설명된다. 생산 데이터 검출 경로에 미치는 영향을 최소화하기 위해, 동적 생산 회로의 동작 특성들에 대한 측정 프록시로서 독립적인 정적 아날로그 회로가 사용된다.
도 1은 클로킹된 동적 적분기/샘플러 회로의 일 실시예를 도시한다.
도 2는 도 1과 같은 동적 회로를 위한 측정 프록시로서 사용될 수 있는 정적 아날로그 캘리브레이션 회로의 일 실시예를 도시한다.
도 3은 제어 신호 생성기에 대한 결정 입력으로서 측정된 값과 비교될 알려져 있는 기준 신호를 제공하는 기준 분기 회로의 일 실시예를 도시한다.
도 4는 실시예에 따른 하나의 방법을 도시하는 흐름도이다.
통신 시스템을 통해 송신된 데이터 값들을 신뢰성 있게 검출하기 위해, 통신 수신기는 주의 깊게 선택된 시간들에서, 전형적으로 전이들 사이에서 안정한, 자신의 수신된 신호의 구간의 중심에서 또는 부근에서(즉, 수신 단위 간격(unit interval) 또는 UI마다 한 번) 자신의 수신된 신호 값 진폭들을 정확하게 측정해야 한다. 수신된 신호의 소스는 하나의 와이어 신호로부터 유도될 수 있거나, 벡터 시그널링 코드들을 검출하는데 사용되는 다중 입력 비교기(Multi Input Comparator, MIC) 또는 믹서에 의해 제공되는 바와 같은 다수의 와이어 신호들의 가중된 선형 조합으로부터 유도될 수 있다.
일부 실시예들에서, 수신된 신호의 값은 먼저 샘플 홀드(sample-and-hold) 또는 트랙 홀드(track-and-hold) 회로를 사용하여 선택된 시간에 캡처되고, 이어서 알려져 있는 전압 비교기 회로를 사용하여 하나 이상의 기준 값과 비교하여 결과적인 값이 측정된다. 대안적으로, 비교기 또는 "슬라이서(slicer)"를 사용하여 기준 전압과 비교하여 수신된 신호의 아날로그 레벨이 측정될 수 있으며, 디지털 결과는 클로킹된 디지털 래치에 의해 캡처된다.
수신된 신호가 측정되는 최적점은 통상적으로 (신호 진폭 대 클록 간격의 잘 알려져 있는 "눈 다이어그램"을 참조하여) "눈의 중심"으로서 기술된다. 시간 차원에서, 샘플링 지점은 전형적으로 바람직한 샘플링 시간에 발생하도록 구성된 로컬 "수신 클록"의 사용에 의해 결정된다. 이러한 수신 클록 타이밍의 생성 및 진행중인 제어는 클록 데이터 정렬(CDA, 또한 클록 데이터 복원(Clock Data Recovery) 또는 CDR로서 알려져 있음) 시스템들이 샘플 타이밍 대 수신 신호 안정성 시간을 측정하고 점진적으로 조정하여 샘플 타이밍을 최적화하는 것으로, 당업계에서 잘 이해된다.
유사하게, 수신된 신호의 진폭 비교를 위한 최적의 기준 레벨은 동적으로 생성될 수 있다. 결정 피드백 이퀄라이제이션(Decision Feedback Equalization) 또는 DFE는 직렬 통신 시스템들에서 신호 검출 능력들을 개선하기 위해 사용되는 바와 같은 기술 중 하나이다. 송신기와 수신기 사이의 통신 채널의 송신 라인 특성들이 불완전함에 따라, 이전에 송신된 비트들과 연관된 에너지가 (예를 들어, 임피던스 섭동으로부터의 반사로서) 채널에 남아 후속 비트들의 수신에 부정적으로 영향을 줄 수 있다고 가정한다. 수신기의 DFE 시스템은 통신 채널의 시뮬레이션을 통해 과거 단위 간격(UI)에서 검출된 각 비트를 처리하여 후속 단위 간격에 미치는 해당 비트의 영향의 추정치를 생성한다. 본 명세서에서 "DFE 보정(DFE correction)"이라 불리는 이 추정치는 예측되는 심볼간 간섭을 보상하기 위해 수신된 신호로부터 감산될 수 있다. 대안적인 실시예들은 DFE 정정 신호로부터 유도되는 기준 전압 레벨에서 (예를 들어, 차동 비교기를 사용하여) 수신된 신호를 측정함으로써, 이러한 감산의 기능적으로 등가인 동작을 수행할 수 있다. 실제 DFE 시스템들은 데이터 비트를 검출하기 전에 다수의 이전 단위 간격들으로부터 유도된 DFE 보정치들(본 명세서에서는 각각 "DFE 팩터들"로서 기술됨)을 수신된 신호에 적용한다.
당업계에 "샘플러들(samplers)"로서 통칭되는, 조합된 신호/시간 측정 수행하는 회로들이 또한 알려져 있다. 아날로그 샘플 홀드 또는 디지털 래치들의 시간 샘플링 거동을 디지털 비교기 또는 슬라이서의 진폭 비교 거동과 조합하면, 이것들은 데이터 통신 수신기들의 공통 요소이며, 통상적으로 프론트 엔드 아날로그 신호 처리와 백 엔드 디지털 데이터 핸들링 사이의 인터페이스를 제공한다. 샘플러 회로들은 아날로그 신호 비교기들, 클로킹된 디지털 래치들, 및 다른 혼합된 아날로그/디지털 회로 아키텍처들로부터 유도되었으며, 각각의 이러한 아키텍처 변화는 알려져 있는 이점들 및 제한들을 가진다.
하나의 샘플러 아키텍처 특히, 클로킹된 동적 적분기/샘플러는 여전히 낮은 공급 전류를 인출하면서 고속 동작을 가능하게 하는 능력으로 인정받고 있다. [Tajalli I]에서 제시된 바와 같은 전형적인 아날로그 차동 비교기로부터 유도된, 샘플러는 동적으로 동작하여, 클록 신호의 제어 하에서 내부 회로 노드를 충전하고, 이어서 비교 회로를 통해 해당 노드를 방전하여, 클록 신호 전이 순간에 활성 및 기준 입력 신호들의 타이밍된 비교를 제공한다. [Tajalli II]에서는 클로킹된 동적 샘플러의 일 실시예가 설명된다.
고속이고 저전력을 인출하지만, 이들 회로들의 동적 특성은 생산 환경에서 드리프트 및 안정성 이슈들을 초래할 수 있다. 소정의 집적 회로 내의 개별 MOS 트랜지스터들이 근접하게 정합(match)될 수 있지만, 이것들의 절대 동작 파라미터들, 특히 게이트 문턱 전압, 이득, 및 채널 저항은 온도 및 공급 전압의 변화들에 따라 다이 내에서뿐만 아니라 다이 사이에서 상당히 변할 수 있다. 이러한 변화들은 디바이스들 사이의 데이터 검출 정확도의 차이들을 초래할 수 있고, 또한 동작 조건들의 변화들에 따라 디바이스 내의 데이터 검출의 저하를 초래할 수 있다.
이러한 변화들의 영향을 완화시키기 위해 폐루프 제어 시스템의 일부로서 샘플러들의 동작 특성들을 측정하기 위한 실시예들이 설명된다. 생산 데이터 검출 경로에 미치는 영향을 최소화하기 위해, 동적 생산 회로의 동작 특성들에 대한 측정 프록시로서 독립적인 정적 아날로그 캘리브레이션 회로가 사용된다.
도 1은 일 특정 실시예에서 DFE 계산 서브 시스템의 구성요소인, 클로킹된 동적 적분기/샘플러 회로의 일 실시예를 도시한다. 동적 회로들은 전형적으로 입력 클록 신호에 의해 제어됨에 따라, 다수의 활동 단계들에서 작동한다. 도 1의 회로에 대해, 트랜지스터들(111, 112, … 119)은 입력 클록(Clk)이 로우일 때 충전 경로를 제공해, 전류가 Vdd로부터 흐를 수 있게 하여 내부 회로 노드(125)의 분산된 커패시턴스를 충전한다. 충전 레이트는 제어 신호들 [ b 1 , b 2 , … b n ]을 사용하여 하나보다 많은 충전 트랜지스터들을 인에이블함으로써 구성될 수 있다. 줄임표에 의해 표시된 바와 같이, 220과 같은 추가적인 인스턴스들이 추가적인 제어 비트들을 지원하기 위해 충전 경로 트랜지스터들(111, 112 등)과 병렬로 포함될 수 있다. 소정의 지속 기간의 클록-로우 충전 간격 및 노드 커패시턴스에 대해, 노드(225)의 단자 전압은 제어 신호 [ b 1 , b 2 , … b n ]의 더 큰 값들에 대해 증가할 것이다(즉, 더 많은 트랜지스터들이 인에이블됨). 충전 경로들이 인에이블될 때, 전류는 입력 신호들(Vin+ 및 Vin-)의 차이들에 비례하는 양이 차동 입력 트랜지스터들(130 및 131)을 통해 흐른다. 이에 따라, Vout- 및 Vout+에서의 출력 전압들은 처음에 로우(방전)일 것이고, 트랜지스터들(130 및 131) 상의 입력 신호들(Vin+ 및 Vin-)에 의해 각각 결정되는 레이트들로 Clk의 하강 에지에서 시작하여 Vdd를 향해 증가할 것이다. 따라서, 적분기/샘플러의 적분 시간으로서도 알려져 있는 이 충전의 지속 시간은 하강 클록 에지에서 시작되고, 출력 노드들 중 하나의 출력 전압이 트랜지스터 중 어느 하나(140 또는 141)가 더 이상 온으로 남아 있을 충분한 게이트-드레인 전압을 갖지 않을 정도로 충분히 높아질 때 종료된다.
입력 클록(Clk)이 하이가 될 때, 충전 경로는 인터럽트되고, 두 개의 분기들을 통하는 방전 경로들이 후속 샘플링 간격 이전에 출력 노드 쌍을 리셋하도록 인에이블된다. 도 1에 도시된 바와 같이, 방전 경로들은 트랜지스터들(130, 140, 150), 및 트랜지스터들(131, 141, 151)을 포함할 수 있다. 제어 신호(en)는 이들 방전 경로들을 추가적으로 인에이블 또는 디스에이블한다; 이 설명을 위해, en은 트랜지스터들(140 및 141)이 온이 되도록 구성되고, 이에 따라 방전 경로들은 클록 신호(Clk)에 의해 인에이블될 수 있다고 가정될 수 있다.
일부 실시예들에서, 클로킹된 데이터 샘플러의 구조는 반전될 수 있으며, 여기서 출력 노드 쌍은 샘플링 클록에 따라 미리 충전되고, 후속해서 입력 신호(Vin+ 및 Vin-)에 따라 가변 레이트들로 방전된다. 차동 출력 노드들(Vout+ 및 Vout-)에 연결되는 래치들은 어느 하나의 구현을 위해 적분된 신호를 래칭된 디지털 출력으로 변환하기 위해 사용될 수 있다.
결과적인 차동 결과(Vout)는 입력 신호들에 의존할 뿐만 아니라, 입력 트랜지스터들(130/131)의 이득 및 트랜지스터들(140, 141, 150, 151)의 채널 특성들에도 의존하며, 이들은 집적 회로 프로세스, 전류, 및 시간 및 온도에 따라 달라지는 것으로 알려져 있다. 이에 따라, 관련 제어 생성기는 전형적으로 제어 신호들 [ b 1 , b 2 , … b n ]을 조정하여, 출력 노드 쌍(Vout+ 및 Vout-)을 충전할 때 일관된 차동 결과를 얻기 위해 전류의 크기를 변경할 것이다.
일부 시나리오들에서, 전류가 적절한 샘플링 간격을 제공함을 보장하기 위해 샘플러 캘리브레이션이 공통 모드 값에 기초하여 전류를 조정하고, 이어서 샘플러 성능을 측정함으로써 수행될 수 있다. 이러한 시나리오들은 도 1에서와 같은 이중 동적 샘플러를 제공하지만, 이것은 일차 샘플러와 동일한 레이트로 클로킹될 필요가 있을 것이고 이러한 회로 중복은 고속 출력 측정의 필요성을 제거하지 않을 것이다.
대안적으로, 본 명세서에서 설명된 바와 같이, 도 1의 회로와 같은 동적 회로에 대한 측정 프록시로서 정적 아날로그 캘리브레이션 회로가 이용된다. 도 1의 거동에서 프로세스를 변화시키고 환경을 변화시키는 고유 트랜지스터 특성들은 트랜지스터 이득, 트랜지스터 문턱 전압, 및 트랜지스터 채널 특성들 이를테면 "온" 저항이고, 이들 요소들 모두는 정적 또는 정상 상태 측정에 도움이 된다는 점을 유념한다.
도 2는 도 1의 동적 회로의 구조와 똑같지만 클로킹 동작을 생략한 정적 아날로그 캘리브레이션 회로의 일 실시예를 도시한다. 도 2의 회로에서의 각 트랜지스터는 도 1의 등가 디바이스와 동일한 크기 및 설계 특성들을 가진다. 이에 따라, 예들로서, 도 2의 정적 전류들(i 1 , i 2 , … i n )는 제어 신호들 [ b 1 , b 2 , … b n ]의 동일한 값들에 대해 도 1에서의 초기(즉, 피크) 충전 전류들(i 1 , i 2 , … i n )과 기본적으로 동일할 것이다. 총 전류는 본 명세서에서 설명의 편의상 라고 불린다. 도 2의 정적 실시예에서, 신호 입력들 양자는 Vcm에 결부되어, 활성 입력들(Vin+ 및 Vin-)의 공통 모드 전압 입력에 대응한다. 입력 신호들이 용량성으로 결합되는 시스템들에 대해, 이는 포스트-커패시터 바이어스 전압과 균등할 것이다. 정적 아날로그 캘리브레이션 회로는 트랜지스터들(211, 212,…,219)을 통해 제공되는 조정 가능한 전류 및 공통 모드 전압 입력에 기초하여 프로세스-전압-온도(PVT)-종속 출력 전압(Vfb)을 생성한다.
도 3은 제어 신호 생성기에 대한 결정 입력으로서 측정된 값과 비교될 알려져 있는 기준 신호를 제공하는 기준 분기 회로의 일 실시예를 도시한다. 기준 분기는 전류 소스(320) 및 트랜지스터들(330, 340, 350) - 각각, 이전 회로들(예를 들어, 130, 140, 150)의 하나의 분기와 위상학적으로 동일함 - 을 포함하며, 트랜지스터들은 비슷한 크기 및 설계 특성들의 가진다. 그러나, 기준 전류 소스(320)에 의해 제공되는 전류는 표준 밴드 갭 기준으로부터 유도되고, 프로세스 변화들뿐만 아니라 디바이스 전압 및 온도에 걸쳐 일관될 것이다. 이에 따라, Vref는 공통 모드 전압 입력(Vcm)에 따라 밴드 갭 생성기로부터 획득되는 알려져 있고 표준화된 기준 전류를 트랜지스터들(330, 340, 및 350)에 인가함으로써 생성되는 PVT-종속 기준 전압을 나타낼 것이다.
비교기(310)는 도 2로부터 획득된 PVT-종속 출력 전압(Vfb)을 PVT-종속 기준 전압(Vref)과 비교하여, 제어 신호들 [ b 1 , b 2 , … b n ]에 대한 보정 변화들을 통지하는 제어 신호 생성기(380)에 대한 에러 표시를 생성하고, 이에 따라 조정 가능한 전류(I tot )를 조정한다. 설명의 단순화를 위해, 380은 업/다운 누산기(381)를 통합하는 것으로서 도시되며, 이는 310의 결과에 기초하여 카운트 업 또는 다운하며, 이에 따라 도 2의 정적 아날로그 캘리브레이션 회로 및 도 3의 기준 분기 회로로부터 기본적으로 동일한 결과들을 생성하도록, 제어 [ b 1 , b 2 , … b n ] 그리고 이에 따라 소싱되는 전류(I tot )를 변경한다. 이어서 동일한 제어 신호 값 [ b 1 , b 2 , … b n ]이 능동 동적 회로에 업데이트된 제어 값들을 제공하기 위해 정적 회로의 프록시 측정을 사용하여, 도 1에 도시된 바와 같은 클로킹된 동적 적분기/샘플러 회로들에 적용될 수 있다.
도 4는 일부 실시예들에 따른, 방법(400)의 흐름도이다. 도시된 바와 같이, 방법(400)은 공통 모드 전압 입력 및 밴드 갭 생성기를 통해 획득된 기준 전류에 기초하여 기준 분기 회로에서 프로세스-전압-온도(process-voltage-temperature, PVT)-종속 기준 전압을 생성하는 단계(410), 조정 가능한 전류 및 공통 모드 전압 입력에 응답하여 정적 아날로그 캘리브레이션 회로의 PVT-종속 출력 전압을 생성하는 단계(420), PVT-종속 출력 전압과 PVT-종속 기준 전압의 비교에 응답하여 생성되는 제어 신호에 따라 정적 아날로그 캘리브레이션 회로를 통해 조정 가능한 전류를 조정하는 단계(430), 및 제어 신호를 클로킹된 데이터 샘플러에 제공함으로써 PVT-캘리브레이트된 전류로 클로킹된 데이터 샘플러를 구성하는 단계(440)를 포함한다.
일부 실시예들에서, 조정 가능한 전류는 PVT-종속 출력 전압이 PVT-종속 기준과 동일하거나, 또는 일부 미리 결정된 문턱값 내에 있을 때까지 조정된다. 일부 실시예들에서, 기준 분기 회로는 정적 아날로그 캘리브레이션 회로에서의 분기 회로의 복제에 대응한다. 일부 실시예들에서, 조정 가능한 전류는 정적 아날로그 캘리브레이션 회로의 두 개의 분기 회로들로 나눠지고 기준 전류의 2배 크기인 크기를 가진다.
일부 실시예들에서, 본 방법은 인에이블 트랜지스터들을 통해 정적 아날로그 캘리브레이션 회로 및 기준 분기 회로를 인에이블하는 단계를 더 포함한다. 이러한 일부 실시예들에서, 정적 아날로그 캘리브레이션 회로는 PVT-캘리브레이트된 전류를 캘리브레이트하도록 인에이블된다. 일부 실시예들에서, 정적 아날로그 캘리브레이션 회로 및 기준 분기 회로는 온도의 변화에 응답하여 인에이블된다. 일부 실시예들에서, 정적 아날로그 캘리브레이션 회로 및 기준 분기 회로는 시스템 개시 시 인에이블된다. 일부 실시예들에서, 정적 아날로그 캘리브레이션 회로 및 기준 분기 회로는 공통 모드 입력 전압의 변화에 응답하여 인에이블된다.
일부 실시예들에서, 제어 신호는 복수의 비트들을 포함한다. 일부 실시예들은 클록키된 데이터 샘플러에서 병렬로 연결된 상이한 크기들을 갖는 대응하는 전류 소스들을 인에이블하기 위해 이진 코드 제어 신호를 이용할 수 있다. 대안적인 실시예들은 클로킹된 데이터 샘플러에서 병렬로 연결된 대응하는 동일한 크기의 전류 소스들을 인에이블하기 위해 서모미터 코드 제어 신호를 이용할 수 있다.
일부 실시예들에서, PVT-종속 출력 전압과 PVT-종속 기준 전압 간 비교치들이 누산 회로에 누산된다. 이러한 누산기 회로는 최하위 비트(least-significant-bit, LSB) 부분에서 비교기(310)로부터의 비교치들을 누산하는 한편, 최상위 비트 부분은 다중 비트 제어 신호를 제공하도록 구성된 디지털 누산기일 수 있다. 대안적인 누산 디바이스들이 또한 사용될 수 있다. 일부 실시예들에서, PVT-종속 출력 전압과 PVT-종속 기준 전압 간 비교치들은 도 3에 도시된 바와 같은 초퍼 증폭기(310)를 사용하여 생성된다. 이러한 증폭기는 50MHz와 같은 적절한 레이트로 시스템 클록에 의해 클로킹될 수 있다.
일부 실시예들에서, 본 방법은 가변 이득 증폭기(variable gain amplifier, VGA)의 출력에 연결된 저항기-커패시터(RC) 네트워크를 통해 공통 모드 전압 입력을 획득하는 단계를 더 포함하며, 저항기-캐패시터 네트워크는 클로킹된 데이터 샘플러에 의해 처리되는 정보 신호에 대해 동작한다. 이러한 RC 네트워크는 저역 통과 필터에 대응할 수 있다.
제어 신호 생성기(380)의 다른 실시예들은 설명된 생성, 측정, 조정, 및 구성 동작들을 수행하기 위해 유한 상태 머신들, 내장형 프로세서 상에서 실행되는 소프트웨어 또는 펌웨어, 또는 전용 하드웨어를 통합할 수 있다. 일부 실시예들에서, 제어 신호 동작들은 주기적으로 발생한다. 일부 실시예들에서, 정적 아날로그 캘리브레이션 회로 및 기준 분기 회로의 일부 또는 전부는 전체 전력 소비를 감소시키기 위해 측정들 사이에서 전원 차단되거나 디스에이블될 수 있다. 일부 실시예들은 프로세스 관련 회로 차이들을 측정하고 보상하기 위해 초기 시스템 개시 시 동작한다. 추가 실시예들은 PVT 관련 변화들을 측정하고 보상하기 위해 정상 시스템 동작의 일부 부분 동안 동작한다. 제어 신호들 및/또는 이들의 대응하는 조정들은 서모미터 코드로 인코딩되는 동일한 크기의 변화들, 이진 또는 그레이 코드로 표현되는 이진 가중 조정들, 및/또는 다른 기능적 인코딩들을 나타낼 수 있다.

Claims (15)

  1. 장치로서,
    PVT-캘리브레이트된 전류를 생성하기 위해 제어 신호를 수신하도록 구성된 충전 트랜지스터들을 갖는 클로킹된 데이터 샘플러(clocked data sampler) - 상기 클로킹된 데이터 샘플러는 또한, 활성 입력 신호 쌍을 수신하도록 구성됨 -;
    상기 활성 입력 신호 쌍의 공통 모드 전압에 결부되는 신호 입력들을 갖고 밴드 갭 생성기(band gap generator)를 통해 획득되는 기준 전류에 기초하여 프로세스-전압-온도(process-voltage-temperature, PVT)-종속 기준 전압을 생성하도록 구성된 기준 분기 회로(reference branch circuit);
    조정 가능한 전류 및 상기 활성 입력 신호 쌍의 상기 공통 모드 전압에 응답하여 PVT-종속 출력 전압을 생성하도록 구성되고 상기 활성 입력 신호 쌍의 상기 공통 모드 전압에 결부되는 신호 입력들을 갖는 정적 아날로그 캘리브레이션 회로; 및
    상기 PVT-종속 출력 전압을 상기 PVT-종속 기준 전압과 비교하고, 이에 응답하여 상기 정적 아날로그 캘리브레이션 회로를 통해 상기 조정 가능한 전류를 조정하기 위해 상기 제어 신호에 대한 업데이트를 통해 상기 PVT-종속 출력 전압을 조정하도록 구성된 제어 신호 생성기를 포함하며, 상기 제어 신호는 또한, 상기 PVT-캘리브레이트된 전류로 상기 클로킹된 데이터 샘플러를 구성하기 위해 상기 충전 트랜지스터들에 제공되는 것인, 장치.
  2. 제1항에 있어서, 상기 제어 신호 생성기는 상기 PVT-종속 출력 전압이 상기 PVT-종속 기준 전압의 문턱값 내에 있을 때까지 상기 PVT-종속 출력 전압을 조정하도록 구성되는 것인, 장치.
  3. 제1항에 있어서, 상기 기준 분기 회로는 상기 정적 아날로그 캘리브레이션 회로에서의 분기 회로의 복제(replica)인 것인, 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 정적 아날로그 캘리브레이션 회로 및 상기 기준 분기 회로 각각은 인에이블 트랜지스터들을 포함하고, 상기 인에이블 트랜지스터들은 상기 PVT-캘리브레이트된 전류를 캘리브레이트하도록 선택적으로 인에이블되는 것인, 장치.
  5. 제4항에 있어서, 상기 인에이블 트랜지스터들은 온도의 변화에 응답하여 선택적으로 인에이블되는 것인, 장치.
  6. 제4항에 있어서, 상기 인에이블 트랜지스터들은 공통 모드 전압의 변화에 응답하여 선택적으로 인에이블되는 것인, 장치.
  7. 제1항에 있어서, 상기 제어 신호 생성기는 상기 PVT-종속 출력 전압과 상기 PVT-종속 기준 전압 간 비교치들을 누산하도록 구성된 누산기를 포함하는 것인, 장치.
  8. 제7항에 있어서, 상기 제어 신호 생성기는 상기 PVT-종속 출력 전압과 상기 PVT-종속 기준 전압 간 상기 비교치들을 생성하도록 구성된 초퍼 증폭기(chopper amplifier)를 포함하는 것인, 장치.
  9. 방법으로서,
    클로킹된 데이터 샘플러에서 수신되는 활성 신호 쌍으로부터 공통 모드 전압을 생성하는 단계 - 상기 클로킹된 데이터 샘플러는 PVT-캘리브레이트된 전류를 생성하기 위해 제어 신호를 수신하기 위한 충전 트랜지스터들을 가짐 -;
    상기 공통 모드 전압 및 밴드 갭 생성기를 통해 획득된 기준 전류에 기초하여 기준 분기 회로에서 프로세스-전압-온도(PVT)-종속 기준 전압을 생성하는 단계;
    조정 가능한 전류 및 상기 공통 모드 전압 입력에 결부되는 신호 입력들을 갖는 정적 아날로그 캘리브레이션 회로의 출력에서 PVT-종속 출력 전압을 생성하는 단계;
    상기 제어 신호에 따라 상기 정적 아날로그 캘리브레이션 회로를 통해 상기 조정 가능한 전류에 대한 업데이트를 통해 상기 PVT-종속 출력 전압을 조정하는 단계 - 상기 제어 신호는 상기 PVT-종속 출력 전압과 상기 PVT-종속 기준 전압의 비교에 응답하여 업데이트됨 - , 및
    상기 제어 신호를 상기 클로킹된 데이터 샘플러에서의 상기 충전 트랜지스터들에 제공함으로써 상기 PVT-캘리브레이트된 전류로 상기 클로킹된 데이터 샘플러를 구성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 PVT-종속 출력 전압은 상기 PVT-종속 출력 전압이 상기 PVT-종속 기준 전압의 문턱값 내에 있을 때까지 조정되는 것인, 방법.
  11. 제9항에 있어서, 상기 기준 분기 회로는 상기 정적 아날로그 캘리브레이션 회로에서의 분기 회로의 복제인 것인, 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 PVT-캘리브레이트된 전류를 캘리브레이트하기 위해 인에이블 트랜지스터들을 통해 상기 정적 아날로그 캘리브레이션 회로 및 상기 기준 분기 회로를 인에이블하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서, 상기 정적 아날로그 캘리브레이션 회로 및 상기 기준 분기 회로는 온도의 변화에 응답하여 인에이블되는 것인, 방법.
  14. 제12항에 있어서, 상기 정적 아날로그 캘리브레이션 회로 및 상기 기준 분기 회로는 공통 모드 전압의 변화에 응답하여 인에이블되는 것인, 방법.
  15. 제9항에 있어서, 상기 정적 아날로그 캘리브레이션 회로를 통하는 상기 조정 가능한 전류는 상기 기준 전류의 2배 크기인 것인, 방법.
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