KR102541738B1 - 발진기를 위한 주파수 제어 워드 선형화 - Google Patents

발진기를 위한 주파수 제어 워드 선형화 Download PDF

Info

Publication number
KR102541738B1
KR102541738B1 KR1020217010037A KR20217010037A KR102541738B1 KR 102541738 B1 KR102541738 B1 KR 102541738B1 KR 1020217010037 A KR1020217010037 A KR 1020217010037A KR 20217010037 A KR20217010037 A KR 20217010037A KR 102541738 B1 KR102541738 B1 KR 102541738B1
Authority
KR
South Korea
Prior art keywords
fcw
capacitor
oscillator
bits
output
Prior art date
Application number
KR1020217010037A
Other languages
English (en)
Other versions
KR20210041116A (ko
Inventor
퍼 콘래드선
양 수
사라 무노즈 에르모소
Original Assignee
이노페이즈 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노페이즈 인크. filed Critical 이노페이즈 인크.
Publication of KR20210041116A publication Critical patent/KR20210041116A/ko
Application granted granted Critical
Publication of KR102541738B1 publication Critical patent/KR102541738B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
    • H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
    • H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
    • H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/1262—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising switched elements
    • H03B5/1265—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising switched elements switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/1293—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator having means for achieving a desired tuning characteristic, e.g. linearising the frequency characteristic across the tuning voltage range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
    • H03B2200/003—Circuit elements of oscillators
    • H03B2200/005—Circuit elements of oscillators including measures to switch a capacitor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
    • H03B2201/02—Varying the frequency of the oscillations by electronic means
    • H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

복수의 커패시터 뱅크에 의해 제어되는 발진기의 주파수 응답을 선형화하기 위한 방법 및 회로가 개시된다. 개시하는 방법에 있어서, 발진기의 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크에 대해, 커패시터 뱅크의 각각의 감도 특성이 결정된다. 또한, 발진기의 연관된 주파수 세트에 대한 참조 출력 주파수 제어 워드(FCW, frequency control word) 세트가 결정된다. 입력 FCW가 수신되고, 이에 응답하여 (i) 참조 출력 FCW 세트 중 2개의 참조 출력 FCW 사이의 보간 및 (ii) 발진기의 적어도 2개의 커패시터 뱅크의 각각의 감도 특성에 기초해 출력 FCW가 제공된다. 그런 다음 출력 FCW는 발진기의 적어도 2개의 커패시터 뱅크에 인가된다.

Description

발진기를 위한 주파수 제어 워드 선형화
[관련 출원과의 교차 참조]
본원은 2018년 9월 7일 출원한 미국 특허출원 번호 16/125,510[발명의 명칭: FREQUENCY CONTROL WORD LINEARIZATION FOR AN OSCILLATOR]에 대해 우선권을 주장하며, 이것은 여기에서의 인용에 의해 본 명세서에 그 전체가 포함된다.
일반적으로, 극성 타입의 디지털 송신기의 경우, [π, π) (또는 등가의 (0, 2π]) 범위의 위상 신호 φ(t)는 무선 주파수(RF) 반송파 상에서 위상 변조된다. 이것을 달성하기 위해, 극성 송신기 회로는 예컨대 직접 위상 변조될 수 있는 디지털 제어 발진기(DCO, digitally-controlled oscillator)를 포함할 수 있다. 이와 관련하여, 위상 신호는 DCO의 탱크 회로에서 커패시턴스 값을 디지털로 제어하는 데에 사용될 수 있는 디지털 제어 신호 형태로 대응하는 (순간) 디지털 주파수 값을 획득하기 위해 그에 따라 프로세싱될 수 있다. 각각의 제어 신호가 DCO에 입력으로서 제공될 때에, DCO 공진 특성이 변경되어 DCO는 위상 값에 따라 대응하는 위상 변조된 신호를 생성하게 된다.
일부 구현예에서, DCO의 탱크 신호(즉, 공진 회로)는 다중 커패시터 뱅크의 형태로 다수의 커패시터를 포함할 수 있는데, 각각의 탱크 뱅크 내의 커패시터는 DCO로부터 원하는 주파수를 획득하기 위해 선택적으로 턴온 및 턴오프될 수 있다. 이러한 솔루션은 사용하기에는 적절하였으나 비교적 저속의 통신 시스템이다.
현대 통신 시스템의 높은 변조율에 의해, 초광대역 및 초저 출력 왜곡을 갖는 변조기가 요구되고 있다. 따라서, 개선된 특성을 가진 변조기에 대한 요구가 있다.
여러 도면들에서 유사한 참조 번호가 동일하거나 기능적으로 유사한 엘리먼트를 가리키는 첨부 도면은 이하의 상세한 설명과 함께, 청구하는 발명을 포함한 원리의 실시형태들을 추가로 예시하고 이들 실시형태의 다양한 이론 및 장점을 설명하는 데 소용된다.
도 1은 일부 실시형태에 따른 선형화 회로를 포함하는 예시적인 위상 고정 루프 변조기 회로의 블록도이다.
도 2는 일부 실시형태에 따른 도 1의 DCO의 일례의 구조를 도시한다.
도 3은 도 2의 커패시터 뱅크를 포함하는 일련의 커패시터 뱅크를 더 상세하게 도시한다.
도 4는 선형화되지 않는 주파수 제어 워드에 응답하는 DCO의 주파수 응답의 그래프의 예를 도시한다.
도 5는 일부 실시형태에 따라 도 4의 그래프의 일부의 예를 더 상세하게 도시한다.
도 6은 일부 실시형태에 따른 도 1의 선형화 회로의 블록도이다.
도 7은 피스와이즈(piece-wise) 선형 N 포인트 룩업 테이블의 일례를 도시한다.
도 8은 일부 실시형태에 따른 도 6의 선형화 회로의 구성 및 동작의 추가 상세를 보여주는 일 회로 구현예를 도시한다.
도 9는 FCW의 선형화 이후의 DCO의 주파수 응답을 예시한다.
도 10은 변조기 회로에 대한 위상 신호 프로세싱의 블록도이다.
도 11은 일부 실시형태에 따른, 복수의 커패시터 뱅크에 의해 제어되는 발진기의 주파수 응답을 선형화하는 방법을 예시하는 흐름도이다.
숙련된 기술자라면 도면내 엘리먼트가 단순하고 명료하게 예시되었으며 반드시 일정한 비율에 따라 작도된 것이 아님을 이해할 것이다. 예를 들어, 도면내 엘리먼트의 일부는 본 발명의 실시형태의 이해를 높이기 위해 다른 엘리먼트에 비해 확대될 수도 있다.
장치 및 방법의 컴포넌트들은. 본 명세서의 혜택을 보는 당업자에게 용이하게 이해될 세부사항으로 개시내용을 모호하게 하지 않기 위해 본 발명의 실시형태를 이해하기에 적절한 특정 상세만을 보여주도록, 도면에서 적절한 경우 통상의 기호로 표현되었다.
여기에는 발진기, 예컨대 DCO의 주파수 응답을 용이하게 선형화하는 방법 및 회로가 설명된다. 예시적인 실시형태에 따르면, 본 개시내용은 발진기의 비선형적 거동을 보상하기 위해 복수의 커패시터 뱅크를 가진 발진기에 제공될 입력 주파수 제어 워드(FCW, frequency control word)를 조정하기 위한 선형화 방법 및 회로를 제공한다.
보다 구체적으로, 일부 실시형태에서, 선형화 회로는 연관된 주파수 세트에 대한 참조 출력 FCW의 세트를 생성하도록 동작한다. 선형화 회로는 변조기로부터 생성된 입력 FCW(이하, "이상적" FCW라고 함)을 수신할 경우, 이에 응답하여 (i) 참조 출력 FCW 세트 중 2개의 참조 출력 FCW 사이의 보간 및 (ii) 발진기의 적어도 2개의 커패시터 뱅크의 각각의 감도 특성에 기초하여 출력 FCW를 생성할 수 있다. 또한, 선형화 회로는 출력 FCW에 따라 디지털로 제어되는 발진기의 적어도 2개의 커패시터 뱅크에 인가될 출력 FCW를 생성할 수 있다. 이에, 발진기는 출력 FCW에 대응하는 주파수를 가진 출력 신호를 생성할 수 있다.
도 1은 일부 실시형태에 따른 선형화 회로를 포함하는 예시적인 위상 고정 루프 변조기 회로의 블록도이다. 도 1을 참조하면, 위상 고정 루프 구성(100)은 미분기(102), 선형화 회로(104), 디지털 제어 발진기(DCO)(106), 주파수 분할기(108), 시간-디지털 컨버터(TDC)(110), 루프 필터(112), 및 합산기(114)를 포함한다.
동작시, 미분기(102)는 입력 위상 신호를 수신하고 위상 신호의 시간차(time differential)를 취하여 입력 주파수 제어 워드(FCW)(도 1에 도시함)에 대응하는 미분 위상 신호를 생성하도록 구성된다. 예시하는 실시형태에서, 미분기(102)에 제공되는 위상 신호 값은 (π, π](또는 등가의 [0, 2π))의 범위의 래핑된 위상 신호 φ(n)를 커버하는 N비트 위상 코드 워드일 수 있다. 이와 관련하여, 위상 코드 워드는 해당 범위 중에서 균등하게 분할되어 2N개의 디지털 위상 값을 생성할 수 있다. 위상 값은 변조기를 구비한 신호 맵퍼로부터 생성된 동위상 및 직교 신호(I/Q)를 변환하는 데 사용되는 CORDIC 회로로부터 제공될 수 있다.
일부 실시형태에서, 미분기(102)는 2개의 순차적인 위상 코드 워드 간의 차이를 생성함으로써 동작할 수 있다. 예를 들면, 미분기(102)는 위상 신호의 현재 값으로부터 위상 신호의 이전 값을 감산함으로써 동작할 수 있다. 일례로서, 일부 실시형태에 있어서, 미분기는 f[n]=x[n]-x[n-1]와 같은 간단한 차분 방정식을 나타내는 2탭 필터에 의해 구현될 수 있다. 다른 실시형태에서는, 미분기(102)가 다른 식을 구성될 수도 있다.
예시적인 실시형태에서, 원하는 주파수를 가진 출력 신호를 생성하기 위해서 미분기(102)에 의해 출력된 주파수 값은 N비트 디지털 코드 워드의 형태, 또는 보다 구체적으로는 DCO(106)를 제어하기 위한 미분 위상 값에 이상적으로 대응하는, 입력 FCW(예컨대, 18비트 FCW)일 수도 있다. 알려진 바와 같이, 반송파 신호의 위상을 변경하는 것은 반송파 주변의 주파수에서 주파수 편차를 일으킴으로써 수행될 수 있다. 그런 다음 입력 FCW는 입력 FCW을 조정하고 DCO(106)에 인가되는 출력 FCW(도 1에 도시함)를 생성하도록 동작하는 선형화 회로(104)에 제공된다. 도 1에서 상세하게 도시하지는 않지만, DCO(106)는 선형화 회로(104)로부터 제공되는 출력 FCW에 따라 디지털로 제어되는 다중 커패시터 뱅크를 구비한 탱크 회로를 포함한다.
또한 도 1에 예시하는 바와 같이, 원하는 주파수를 가진 발진 신호가 DCO에 의해 생성될 수 있고, 여기서 주파수는 DCO 내의 무효 성분에 의해 결정된 다음 FCW에 의해 제어된다. FCW는 DCO(106)의 다중 커패시터 뱅크 중의 연관된 커패시터 뱅크를 각각 제어하는 출력 FCW의 분수 부분(fractional portion)(또는 비트 세트)를 각각 전달하는 다중 입력을 포함할 수 있다. 또한 도 1에 도시하는 바와 같이, DCO에 입력되는 입력 수는 DCO의 탱크 회로 내의 커패시터 뱅크의 수에 따라 달라질 수 있다. 발진기 출력 신호가 주파수 분할기(108)에 피드백되는데, 주파수 분할기는 주파수 분할된 신호를 생성하기 위해 주파수 디바이저 N으로 발진 신호의 주파수를 분할한다. 일부 실시형태에서, 주파수 분할기(108)는, 주파수 디바이저 N이 주파수 분할 제어 로직에 의해 제어되고, 도 10에 도시하는 바와 같이 분수 분할 비율[k] + Phase_2pi_mod[k] 신호의 합산에 의해 구동되는 다중 모듈러스 주파수 분할기(MMD, multi-modulus frequency divider)이다. 다중 모듈러스 주파수 분할기는 예컨대 캐스케이드 체인의 주파수 분할 섹션을 사용하여 구현될 수 있다. 디바이저 N은 정수 디바이저일 수도 분수 디바이저일 수도 있다. 일부 실시형태에서, 다중 모듈러스 분할기는 2π 위상 에러가 TDC에 의해 삽입되고 측정되어 위상 래핑된 입력에서 2π 위상 점프를 완전히 오프셋하거나 또는 상쇄시키기 위하여, 위상 래핑된 입력 신호에서의 위상 점프의 발생을 고려하도록 동적으로 조정된다. 참조로 본 명세서에는 2016년 7월 12일에 공표된 발명의 명칭이 "Wideband Direct Modulation with Two-Point Injection in Digital Phase Locked Loops"인 미국 특허 9,391,625가 포함된다.
추가로, 위상 고정 루프 구성(100)은 측정된 위상 신호를 생성하기 위하여 주파수 분할기(108)로부터의 주파수 분할된 신호의 위상을 주기적 참조 신호의 위상과 비교하도록 동작하는 시간-디지털 컨버터(TDC)(110)에 입력으로서 참조 신호(예컨대, 클록 신호)를 제공할 수 있는 참조 발진기(114)를 포함한다. 시간-디지털 컨버터(100)는 예컨대 주파수 분할 신호의 상승 엣지와 참조 신호의 상승 엣지 간의 경과 시간을 측정함으로써 동작할 수 있다.
위상 고정 루프 구성(100)은 또한 위상 래핑된 입력 신호 상에서 동작하는 가산기일 수 있는 합산기(116)를 포함한다. 일부 실시형태에서, 합산기(116)는 위상 래핑된 입력 신호를 피드백 루프에 삽입하도록 동작한다. 특히, 합산 로직(116)은 위상 래핑된 입력 신호를 측정된 위상 신호와 합산하여 에러 신호를 생성하도록 동작한다. 에러 신호는 DCO(106)로부터의 발진 신호의 위상과 위상 래핑된 입력 신호 사이의 차이를 표현한다. DCO(106)로부터의 신호가 위상 랩핑된 입력 신호가 나타내는 위상과 동일한 위상을 갖는다면, 에러 신호는 실질적으로 제로와 같다. DCO(106)로부터의 신호가 위상 랩핑된 입력 신호가 나타내는 위상과 위상차를 갖는다면, 에러 신호는 DCO(106)를 제어하는 제어 신호에 기여한다.
도 1에 도시하는 바와 같이, 에러 신호는 디지털 비례 적분(PI, proportional-integral) 필터일 수 있는 루프 필터(112)에 의해 필터링되어 필터링된 에러 신호를 생성한다. 그런 다음, 필터링된 에러 신호는 선형화 회로(104)에 입력으로서 제공된다. 전술한 바와 같이, 일부 실시형태에서는, 필터링된 에러 신호가 DCO(106)를 제어하는 제어 신호에 기여한다. 말하자면, 이하에서 상세하게 설명하겠지만, 일부 실시형태에서, 필터링된 위상 에러 신호는 DCO(106)의 발진 주파수를 제어하기 위해 선형화 회로에 의해 생성되는 출력 FCW의 적어도 일부에 기여할 것이다.
DCO(106)과 같은 발진기의 비이상적 거동으로 인해, DCO의 주파수 응답이 비선형적일 수 있다. 보다 구체적으로, DCO 주파수 응답의 비선형성은 DCO(106)의 탱크 회로에서 커패시터 뱅크 내의 커패시터의 비이상적 거동으로 인해 발생할 수 있다.
도 2는 일부 실시형태에 따른 도 1의 DCO의 일례의 구조를 도시한다. 보다 구체적으로, 도시하는 바와 같이, DCO(106)의 탱크 회로는 다중 개재형 커패시터 뱅크(200-204)를 포함할 수 있고 뱅크 각각은 각각의 복수의 커패시터를 포함하고 가변 커패시턴스를 제공한다. 이와 관련하여, 커패시터 뱅크에 인가되는 FCW의 각각의 비트 세트는 예컨대 제어 입력(206-210)을 통해 커패시터 뱅크의 복수의 커패시터를 선택적으로 제어하는 데 사용될 수 있다.
즉, 도 2의 실시형태에서, 주어진 커패시터 뱅크와 연관된 각각의 비트 세트는 해당 뱅크 내의 트랜지스터의 게이트에 인가되어, 선택된 커패시터를 활성화함으로써 뱅크의 전체 커패시터를 변경하기 위하여 스위치를 온 또는 오프로 선택적으로 둘 수 있다. 도 2에는 3개의 커패시터 뱅크를 도시하고 있지만, 다른 실시형태에서는, DCO(106)가 2개의 커패시터 뱅크만을 또는 3개보다 더 많은 커패시터 뱅크를 포함할 수 있음을 알아야 한다. 일부 실시형태에서, 프로세스, 전압 및 온도(PVT, process, voltage, and temperature) 변동에 따라 전체의 최초 발진 범위를 조정하기 위해 추가 커패시터 뱅크가 제공될 수 있다. 도 3은 도 2의 커패시터 뱅크를 포함하는 일련의 커패시터 뱅크를 더 상세하게 도시한다.
예를 들어, 일부 실시형태에서, 커패시터 뱅크(200-204)에 인가되는 FCW는 18비트 제어 워드일 수 있다. 일례로 5 비트인, 출력 FCW의 최상위 비트 세트는, 개략적(coarse) 커패시턴스 분해능을 제공하기 위해 최대 사이즈의 커패시터를 포함할 수 있는 제1 커패시터 뱅크(200)("뱅크 0"으로 표시)의 커패시턴스를 선택적으로 변경하는 데에 사용될 수 있다. 그 결과, 25, 즉 32개의 커패시턴스 값이 가능하다. 출력 FCW의 비트의 다음 6비트 세트(또는 부분)는, 중간 커패시턴스 분해능을 제공하기 위해 예컨대 중간 사이즈의 커패시터를 포함할 수 있는 제2 커패시터 뱅크의 커패시턴스를 선택적으로 변경하는 데에 사용될 수 있다. 그 결과, 26, 즉 128개의 커패시턴스 값이 가능하다. 마지막으로, 출력 FCW의 최하위 비트의 7비트 세트는, 정밀한 커패시턴스 분해능을 제공하기 위해 예컨대 최소 사이즈의 커패시터를 포함할 수 있는 제3 커패시터 뱅크(206)의 커패시턴스를 선택적으로 변경하는 데에 사용될 수 있다. 그 결과, 27, 즉 256개의 커패시턴스 값이 가능하다.
예시하는 실시형태에서, 각각의 커패시터 뱅크는 예컨대 도 3에 도시하는 바와 같이 커패시터 뱅크마다 다른 주어진 커패시턴스 사이즈의 각각인 커패시터 세트를 포함한다. DCO의 공진은 일반적으로 1/
Figure 112021039594827-pct00001
에 따라 커패시턴스가 증가하면 감소한다. 상이한 커패시터 뱅크들이 DCO(200)의 공진 주파수를 조정하는 데 사용될 수 있다. 보통, 뱅크 0과 같은 대형 사이즈의 커패시터를 갖는 커패시터 뱅크의 커패시터는, 뱅크 내의 각각의 커패시터가 점진적으로 추가 또는 제거될 때에 최대 주파수 스텝(즉, 주파수 변화)를 제공할 것이다(커패시터의 제거는 주파수 상승을 초래한다). 반면, 뱅크 3과 같은 최소 사이즈의 커패시터를 갖는 커패시터 뱅크의 커패시터는, 뱅크 내의 각각의 커패시터가 연속으로 턴온/활성화, 또는 제거될 때에 최소 주파수 스텝(즉, 주파수 변화)를 제공할 것이다. 이에, 최대 주파수 스텝 사이에서 중간 주파수를 취하기 위해서, 다른 2개의 뱅크 내의 중간 및 최소 값의 커패시터가 그에 따라 설정된다.
동작시, 발진기의 전체 주파수 동작 범위(예컨대, 0부터 2π까지의 위상 값의 범위에 대응하는 주파수 범위)를 커버하기 위해, 뱅크 2 내의 커패시터(즉, 최정밀 커패시턴스 분해능을 가진 커패시터)가 우선적으로 활성/제거될 수 있다. 해당 뱅크 내의 모든 커패시터가 활성화되면, 더 큰 주파수 스텝을 가진 커패시터들, 즉 뱅크 1 내의 커패시터가 하나씩 연속으로 활성화되며, 그리고 각 증분마다, 뱅크 2 내의 커패시터가 제로로 리셋된 다음 연속으로 활성화된다. 뱅크 1 내의 커패시터가 전부 소모되면, 뱅크 1 및 뱅크 2 내의 점진적 증가의 사이클을 재시작할 때마다 최대 주파수 스텝을 가진 커패시터가 연속으로 활성화될 수 있다. 뿐만 아니라 DCO는 이하의 수학식에 따라, 원하는 위상 변화에 따라 원하는 대역폭을 제공하도록 구성될 수 있다:
desired_phase_change = 2π* DCO_freq_excursion*time_at_that_frequency,
여기서, 일 실시형태에서 1 클록 사이클 내의 원하는 위상 변화는 다음과 같다:
desired_phase_change = 2π*DCO_freq_excursion*1/160MHz = 2π*DCO_freq_change*6.25ns.
이에, π의 변화에 대해, 2π*80MHz*6.25ns = π이다.
당업자라면, 주어진 뱅크 내의 각각의 추가 커패시터를 하나씩 선택하는 것을 용이하게 하기 위해 각각의 2진 코드 워드가 대응하는 온도계 코드로 변환될 수 있음을 이해할 것이다. 일반적으로, 온도계 코딩의 경우, 계수된 수에 "1" 비트의 수가 합산된다. 따라서, 코드 워드 변경마다, 해당 온도계 코드가 추가 "1" 비트만큼 변할 것이다.
그러나, 발진기의 주어진 커패시터 뱅크 내의 커패시터의 비이상적인 거동으로 인해, 각각의 커패시터 뱅크는 일반적으로 해당 커패시터 뱅크가 해당 뱅크 내의 커패시터의 점진적 추가(incremental addition)에 응답하는 방식을 나타내는 각각의 기울기 또는 감도 특성을 갖는다. 말하자면, 커패시터 뱅크의 각각의 감도 특성은 커패시터 뱅크 내의 각각의 커패시터의 점진적 추가의 결과로서 발생하는 발진기의 주파수의 변화, 또는 해당 특정 커패시터 뱅크를 제어하는 제어 워드 내의 점진적 비트 변화에 따른 주파수의 변화를 나타낸다.
다시 말해, 커패시터 뱅크의 각각의 감도 특성은 발진기의 뱅크에 인가되는 FCW의 비트 세트의 점진적 비트 변화에 응답하는 발진기의 주파수의 변화를 나타낸다. 커패시터 뱅크의 각각의 감도 특성은 제거된 커패시터에 따른 주파수의 변화를 나타내는 주파수 값(또는 델타(Δ) 주파수)에 대응하는 값이다.
각각의 커패시터 뱅크가 그 자체의 감도 특성을 갖는다고 하면, DCO(104)와 같은 DCO의 출력 주파수 응답은 각각의 커패시터 뱅크 내의 커패시터들이 선택적으로 제거되고(주파수가 상승함) 또는 추가되기(주파수가 하강함) 때문에, 보통 비선형적일 것이다. 도 4는 선형화되지 않는 주파수 제어 워드에 응답하는 DCO의 주파수 응답의 그래프의 예를 도시한다.
이 예에서, FCW는 18 비트 FCW일 수 있는데, 여기서 도 3의 뱅크 0과 같은 최대 사이즈 커패시터를 구비한 커패시터 뱅크의 커패시턴스를 변경하는 데에 FCW의 5개의 최상위 비트가 사용될 수 있다. 상세하게는 도시하지 않지만, 각각의 라인 세그먼트(도 4에 도시)은, 18비트 FCW의 나머지(즉, 13 비트)에 의해 제어되는 도 3의 뱅크 1 및 뱅크 2와 같은, 추가 커패시터 뱅크를 사용하여 얻어진 더 정밀한 주파수 스텝을 포함한다. 한편, 각각의 하강 엣지(또는 불연속성, 도 4에 도시)는 다음의 더 정밀한 뱅크 내의 커패시터들의 재설정/설정과 결합되는, 뱅크 0와 같은 최대 사이즈의 커패시터를 갖는 커패시터 뱅크 내의 각각의 커패시터의 점진적 추가(또는 제거)에 의한 주파수 응답의 변화를 나타낸다.
그리고 도 5는 도 4의 그래프의 일부의 예를 더 상세하게 도시한다. 보다 구체적으로, 도 5는 도 3의 뱅크 0-2와 같은, 각각의 커패시터 뱅크들의 상이한 감도 특성(주파수 공진의 기울기)의 결과로서 DCO 출력 주파수에서 발생할 수 있는 비선형성의 일례를 도시한다. 또한, 도 5는 각각의 커패시터의 뱅크와 연관된 각각의 감도 특성(기울기)을 도시한다.
전술한 바와 같이, 예시적인 실시형태에서, 발진기의 주파수 응답을 실질적으로 선형화하기 위해 발진기의 커패시터 뱅크에 인가될 입력 FCW를 조정하도록 선형화 회로가 제공된다. 도 6은 일부 실시형태에 따른 도 1의 선형화 회로의 블록도이다.
도 6에 도시하는 바와 같이, 일부 실시형태에서, 선형화 회로(104)는 피스와이즈 보간 회로(300) 및 스케일링 회로(302)를 포함한다. 피스와이즈 선형화 회로(300)는 보간기(304) 및 피스와이즈 선형 N포인트 룩업 테이블(LUT)(306)을 더 포함한다. 도 6에 도시하는 바와 같이, 선형화 회로(304)는 입력 FCW(예컨대, 도 1의 미분기(102)로부터의 입력 FCW)를 수신하고 발진기(예컨대, 도 1의 DCO(106))에 인가될 출력 FCW를 제공한다.
동작시, 피스와이즈 보간 회로(300)의 피스와이즈 선형 N포인트 룩업 테이블은 N개의 참조 출력 FCW를 발진기의 주파수 세트와 연관시키는 N 포인트의 세트를 저장한다. 보다 구체적으로, 일부 실시형태에서, LUT(306)은 발진기의 커패시터 뱅크에서의 실제 커패시터 설정 조정에 기초하여 발진기의 주파수 응답의 측정을 수반할 수 있는 교정 프로세스를 사용해서 결정된다. 일부 실시형태에서, 발진기의 실제 비선형화된 주파수 응답은 주파수 카운터를 사용하여 측정될 수 있다.
일부 실시형태에서, 발진기의 연관된 주파수 세트에 대한 참조 출력 FCW의 세트를 결정하기 위하여, 교정 프로세스는: (i) 원하는 주파수의 수를 선택하는 것과, (ii) 발진기의 각각의 선택된 원하는 주파수마다: (a) 발진기로 하여금 대략적으로 원하는 주파수를 생성하게 하기 위하여 최초 FCW(예컨대, 18비트 FCW)를 발진기에 제공하고 이어서 발진기의 다중 커패시터 뱅크의 커패시턴스 값을 선택적으로 설정함으로써 최초 FCW를 조정하는 것과, (b) 조정된 최초 FCW를 해당 원하는 주파수와 연관된 참조 출력 FCW로서 설정하는 것을 포함할 수 있다.
이와 관련하여, 최초 FCW는 "이상적" 출력 FCW에 대응하거나, 또는 발진기의 선형 거동을 가정할 경우의 발진기의 원하는 주파수에 이상적으로 대응하는 입력 FCW에 대응한다. 최초 FCW는, 발진기의 실제 커패시터 뱅크에 인가될 때에, 실질적으로 "이상적" 입력 FCW와 연관된 주파수를 생성하는 제어 워드를 검색함으로써 조정될 수 있다. 일부 실시형태에서, 원하는 주파수의 수는 예컨대 발진기의 동작 주파수 범위를, N 포인트에 의해 정의된 균등한 세그먼트로 분할함으로써 결정될 수 있다. 일 예시적인 실시형태에서, 포인트의 수(N)는 아홉(9) 포인트일 수 있다.
그러나, 전술한 실시형태는 균등하게 이격된 주파수 세트를 상정하고 있지만, 다른 실시형태에서는, 원하는 주파수 범위를 균등하게 이격되지 않은 세그먼트로 분할할 수도 있음을 알아야 한다. 이와 관련하여, 일부 주파수 범위는 다른 범위보다 더 민감한 것으로 또는 비선형적으로 결정될 수 있다. 그래서, 보다 가깝게 이격되는 등의 추가 주파수 포인트를 제공하는 것이 바람직할 수 있다. 이와 같이, 9 이상의 포인트도 사용될 수 있다. 일부 실시형태에서, 범위는 최고의 비선형성이 관찰되는 영역에서 더 작을 수 있다.
도 7은 도 6의 피스와이즈 선형 N포인트 룩업 테이블의 일례를 도시한다. 도 7에 도시하는 바와 같이, 테이블(306)은 "원하는 주파수", "최초 FCW", 및 "참조 출력 FCW"를 비롯한 변수를 저장할 수 있다. 한편, 원하는 주파수 및 최초 FCW는 명시적으로 저장된 값이라기보다는, 구조에 따라 또는 테이블의 어드레싱에 따라 암시적으로 결정될 수도 있다. 전술한 바와 같이, "최초 FCW"는 "이상적" 출력 FCW에 대응하거나, 발진기의 선형 거동을 가정할 경우의 발진기의 원하는 주파수에 이상적으로 대응하는 입력 FCW에 대응한다. 한편, "참조 출력 FCW"는 실질적으로 발진기로 하여금 "이상적" 입력 FCW와 연관된 원하는 주파수를 출력하게 하도록 조정된 최초 FCW에 대응한다.
또한 도 6에 도시하는 바와 같이, 선형화 회로(300)는 보간기(304)도 포함한다. 동작시, 입력 FCW가 피스와이즈 보간 회로(300)에 입력되면, 보간기(304)는 (i) 입력 FCW가 사이에 있게 되는 2개의 참조 출력 FCW를 결정하고, (ii) 보간된 출력 FCW를 생성하도록 구성될 수 있다. 일부 실시형태에서, 보간된 출력 FCW는 보간기(304)에 의해 해당 2개의 참조 출력 FCW의 가중합으로서 계산될 수 있다. 일례로서, 보간된 출력 FCW가 2개의 출력 FCW의 각각으로부터 얼마나 멀리 있는지에 따라, 보간된 출력 FCW는 예컨대 가중합으로서 다음의 형태로 계산될 수 있다: 참조 출력 FCW1의 X% 및 참조 출력 FCW2의 Y%. "%"의 사용은 2개의 저장된 포인트 사이에서 입력 FCW의 이진 값, 또는 그 부분에 따라 용이하게 해석된다. 그러나, 다른 실시형태에서는 보간된 출력 FCW를 다른 방식으로 결정하는 것도 가능하다.
일부 실시형태에서, 보간된 다른 FCW은 또한 스케일링 회로(308)에도 제공될 수 있다. 전술한 바와 같이, 발진기의 탱크 회로 내의 다중 커패시터 뱅크는 통상적으로 상이한 감도 특성을 가지며, 그래서 발진기의 비선형적 주파수 응답이 생성된다. 보간된 출력 FCW가, 단일 커패시터 뱅크가 생성할 수 있는 것보다 더 정밀한 커패시턴스 분해능(주파수 스텝)에 대응하는 비트의 잔여 부분을 갖는 경우, 여기에 설명하는 시스템 및 방법은 더 작은 주파수 스텝을 생성할 수 있는 적어도 하나의 다른 커패시터 뱅크를 사용한다. 그러나, 다른 커패시터 뱅크도 상이한 감도 특성을 가질 것이다. 이와 같이, 보간된 출력 FCW의 비트의 나머지는, 그래서 스케일링 회로(308)에 의해, 스케일링되거나 또는 정규화될 필요가 있다.
전술한 바와 같이, 피스와이즈 N포인트 LUT(306)은 실제 발진기 주파수 응답을 사용하는 교정 프로세스를 통해 결정될 수 있다. 마찬가지로, 일부 실시형태에서, 다중 커패시터 뱅크 각각의 감도 특성은, 각각의 뱅크가 해당 뱅크 내의 커패시터의 점진적 추가에 어떻게 응답하는지를 결정하기 위해 이러한 교정 프로세스 동안에 측정될 수 있다.
일부 실시형태에서, 스케일링 회로(304)(또는 도 6에 도시하지 않은 다른 엘리먼트)는 개별 커패시터 뱅크의 각각의 감도 특성(예컨대, 도 3에 도시하는 뱅크 0-2의 임의의 뱅크의 감도 특성)을 결정하도록 구성될 수 있다. 일반적인 방식으로서, 각각의 커패시터 뱅크의 감도는 커패시터 뱅크에 인가되는 각각의 FCW에 응답하여 2개의 주파수 포인트를 선택적으로 측정함으로써 결정될 수 있다.
보다 구체적으로, 각각의 감도는 (i) 커패시터 뱅크 내의 제1 수의 커패시터를 턴온하여 하나의 주파수를 측정한 다음 (ii) 해당 커패시터 뱅크 내의 제2 수의 커패시터를 턴온하여 다른 주파수를 측정함으로써 발진기의 두 주파수를 측정하여 결정될 수 있다. 그런 다음 두 주파수 사이의 차이 및 제1 및 제2 수의 커패시터 사이의 차이에 기초하여 커패시터 뱅크의 감도 특성이 결정될 수 있다.
예를 들어, 커패시터 뱅크는 (예컨대, 해당 뱅크의 커패시터들의 절반을 턴온함으로써) 해당 동작 범위의 중간에 설정될 수 있다. 이어서, FCW는 5개의 추가 커패시터를 턴오프함으로써 오(5)만큼 증가하여 주파수를 더 낮게 이동시켜서 freq1를 측정할 수 있고, 그런 다음 FCW는 10씩(중간 포인트로부터 약 5 FCW 높게) 증분되어 freq2를 측정할 수 있다. 그러면 주파수 변화(또는 델타)는 (freq2-freq1)/10이다. 이 계산의 결과는 해당 특정 뱅크에 대한 커패시터마다의 주파수 값에 관하여 표현되는 기울기, 또는 감도 특성을 제공하게 된다.
일부 실시형태에서, 발진기의 다른 잔여 커패시터 뱅크도 마찬가지로, 해당 커패시터 뱅크로 인한 비이상적 주파수 응답을 고려하여 해당 동작 범위의 중간에 설정될 수 있다.
또한, 일부 다른 실시형태에서, 예컨대 발진기의 동작 범위의 상이한 주파수 세그먼트에 있어서, 특정 커패시터 뱅크의 다수의 감도 특성도 결정될 수 있다. 이 경우에, 입력 FCW가 선형화 회로(104)에 제공되고, 보간된 FCW가 전술한 바와 같은 주어진 주파수 출력 세그먼트 내에서 발견될 수 있으며, 해당 주파수 세그먼트에 대응하는 주어진 감도 특성은 스케일링 회로에 의해 수행되는 스케일링 프로세스 동안에 사용될 수 있다.
도 8은 일부 실시형태에 따른 도 6의 선형화 회로의 구성 및 동작의 추가 상세를 보여주는 일 회로 구현예를 도시한다.
도 8에 도시하는 바와 같이, 회로(400)는 피스와이즈 보간 회로(300) 및 스케일링 회로(302)를 포함한 선형화 회로(104)를 포함한다. 또한, 선형화 회로(104)의 출력이, DCO(106)의 다중 커패시터 뱅크 중의 연관된 커패시터 뱅크를 각각 제어하는 출력 FCW의 분수 부분(fractional portion)(또는 비트 세트)를 각각 전달하는 다중 입력의 형태로 DCO(106)에 인가된다.
도 2와 도 3에 도시하는 바와 같이, DCO(106)는, 상이한 감도 특성을 가지며 DCO(106)에 인가되는 FCW의 5비트, 6비트, 및 7비트 분수 부분에 의해 각각 제어되는, 3개의 커패시터 뱅크, 뱅크 0, 뱅크 1, 및 뱅크 2를 포함한다. 그러나, 전술한 바와 같이, DCO에 입력되는 입력 수는 DCO의 탱크 회로 내의 커패시터 뱅크의 수에 따라 달라질 수도 있다.
도 8에 도시하는 바와 같이, 본 예에서는, 18비트 길이일 수 있는, 입력 FCW(주파수 도메인에서 Freq[k]로 표현)이 보간 회로(300)에 전송되며, 보간 회로(300)는 전술한 바와 같이 보간된 출력 FCW를 출력할 수 있다. 보간된 출력 FCW도 18비트 길이이다.
일반적인 방식으로서, 일부 실시형태에서는, 선형화 회로(104)에 의해 프로세싱되면, 도 1의 DCO(106)과 같은 발진기의 적어도 2개의 커패시터 뱅크에 인가되는 출력 FCW는 보간된 출력 FCW의 최상위 비트에 대응하는 제1 비트 세트 및 보간된 출력 FCW의 비트의 나머지를 사용하여 결정되는 적어도 하나의 제2 비트 세트를 포함한다.
일부 실시형태에서, 각각의 제2 비트 세트는 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크의 감도 특성에 따라 적어도 보간된 출력 FCW의 비트의 나머지를 스케일링하여 얻어진 비트 세트에 대응한다. 이와 관련하여, 일부 실시형태에서, 주어진 제2 비트 세트는, (i) 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크의 감도 특성에 따라 보간된 출력 FCW의 비트의 나머지를 스케일링하여 얻어진 비트 세트 및 (ii) 발진기의 출력 신호에 기초하여 생성된 위상 에러 신호에 기초한다.
이하, 전술한 실시형태에 대해 더 상세하게 설명한다. 일반적으로, 보간된 출력 FCW의 최상위 비트는 최대 사이즈의 커패시터를 포함하는 커패시터 뱅크, 이 경우엔 뱅크 0의 커패시턴스를 변경하는 데 사용되는 다중 비트이다.
그러나, 도 8에 도시하는 바와 같이, 일부 실시형태에서, 최상위 비트는, 연관된 커패시터 뱅크를 제어하는 비트 세트(즉, 도 7에 도시한 5 비트)를 탈락시키고 탈락된 비트의 값을 라운드업 또는 라운드다운하는 기능을 하는 양자화기(308)에 의해 추가로 양자화될 수 있다.
보다 구체적으로, 일 실시형태에서, 양자화기의 출력은 다음과 같이 결정될 수 있다:
acq_q = round (pwl_output, number of acq bits)
여기서, acq_q는 양자화기(308)의 출력이고, pwl_output는 전술한 피스와이즈 보간으로부터 얻어진 보간된 출력 FCW이다. 스케일링 회로(104)의 나머지부로 내려가는 잔여 비트, 즉 13비트는 다음과 같이 결정될 수 있다:
acq_residue = pwl_output - acq_q;
여기서, acq_q는 양자화기의 출력이고, acq_residue는 다음 커패시터 뱅크, 이 경우엔 뱅크 1과 연관된 로직으로 내려가는 것이다. acq_residue는 감산기(312)를 사용하여 계산될 수도 있다. 추가로, 양자화기에 의해 라운드된 5 비트의 세트는 5비트 워드를 바이어스 0 신호와 합산하여 DCO(106)의 뱅크 0에 인가되는 최종 5 비트 세트를 생성하는 합산기(310)(예컨대, 가산기)에 피드된다. FCW 워드는 반송파 주파수에 대한 편차 주파수(deviation frequency)를 나타내는 것임을 알아야 한다. DCO는 바이어스 0, 바이어스 1, 및 바이어스 2 신호에 의해 설정되는 베이스 FCW 성분에 의해 결정되는 반송파 주파수로 구성된다.
스케일링 회로(104)의 나머지부로 내려가는 잔여 13비트는 뱅크 0의 주파수 스텝의 분수 부분, 즉 다른 2개의 커패시터 뱅크, 뱅크 1과 뱅크 2에서 더 작은 분해능 커패시터에 의해 제어되는 부분을 나타낸다.
그러나, 원하는 DCO 주파수에 도달하기 위한 시도에서 이루어진 다음 조정에서 뱅크 0의 주파수 스텝들 사이에 하위 비트의 설정을 포함할 것이라고 하면(즉, 뱅크 0 스텝들이 너무 개략적이라서 더 작은 커패시터를 가진 뱅크를 사용해야 하기 때문임), 해당 커패시터 뱅크(또는 최대 사이즈의 커패시터를 가진 뱅크)의, 기울기 또는 감도 특성을 사용하여 해당 잔여 비트를 수정해야 한다.
보다 구체적으로, 감산기(312)에 의해 출력되는 잔여 비트(즉, 13 비트)(또는 나머지)는 다음의 더 작은 사이즈의 커패시터 뱅크와 연관된 로직으로 내려간다. 잔여 비트(5개의 최상위 비트를 탈락시킨 후에 남아 있는 비트)를 적절하게 보간하기 위해서는, 먼저, 잔여 비트를 다음의 비율을 나타내는 이득 엘리먼트(314)와 곱함으로써, 출력 FCW의 나머지가 정규화된다:
G1 = 뱅크 1의 감도 특성/뱅크 0의 감도 특성.
다시 말해, 이 정규화는, 잔여 비트를 뱅크 0 감도 특성(또는 교정 과정에서 측정될 수 있는 해당 주파수 응답의 기울기, G0라고 함)으로 나누어 그 효과를 제거한 다음 그 결과를 다음 커패시터 뱅크의 감도 특성, 본 예에서는 뱅크 1의 감도 특성과 곱함으로써 수행된다. 일반적으로, 이 계산은 뱅크 1의 기울기에 따라 적절하게 보간되는 실제 커패시턴스 값을 제공한다.
뱅크 1 내의 커패시터를 제어하는 비트와 관련하여, 일부 실시형태에서, G1 엘리먼트(314)에 의해 출력되는 결과가 또한 합산기(316)(예컨대, 가산기)에도 피드되어 정규화된 13비트 나머지가 도 1에 도시하는 루프 필터(112)로부터의 필터링된 에러 신호와 결합된다.
이에, 양자화기(318)에 의해 양자화되기 전에, DCO(106)의 출력 신호에 기초하여 생성되는 필터링된 에러 신호는 스케일링된 잔여 비트, 또는 제2 비트 세트에 가산된다.
DCO의 위상과 참조 신호의 위상 사이의 위상차를 나타내는 에러 신호는 상대적으로 작을 수 있음을 알아야 한다. 이에, 보다 정밀한 커패시턴스 분해능을 제공하는 커패시터 뱅크의 커패시턴스(및 DCO 출력 주파수)의 조정과 관련하여 에러 신호의 기여를 고려해야 할 필요가 있다. 도시하는 실시형태에서는, 뱅크 1 및 2에 영향을 미치기 위해 위상 에러 신호가 삽입된다. 예를 들어, 다른 실시형태에서는, 에러 신호가, 보다 정밀한 커패시턴스 분해능만 제공하는 뱅크 2만 제어하여 그에 따라 주파수 출력을 제어하는 출력 FCW의 일부의 값에 기여할 수 있는 것이 가능하다.
합산기(316)에 의해 출력되는 결과는, 연관된 커패시터 뱅크를 제어하는 비트 세트(즉, 도 9에 도시한 6 비트)를 탈락시키고 탈락된 비트의 값을 라운드업 또는 라운드다운하는 기능을 하는 양자화기(318)에 피드된다. 합산기(320)(예컨대, 가산기)와 감산기(322)는 DCO(106)의 뱅크 0와 관련하여 전술한 바와 같은 방식으로 동작할 수 있다.
스케일링 회로(104)의 나머지부로 내려가는, 감산기(322)로부터의 잔여 7비트는 뱅크 1의 주파수 스텝의 분수 부분, 즉 남은 뱅크 2에서 더 작은 분해능 커패시터에 의해 제어되는 부분을 나타낸다. 여기에 설명하는 본 실시형태와 같이, 훨씬 더 정밀할 커패시터 값으로 구성된 제3 커패시터 뱅크를 가진 실시형태에서, 제3 감도 특성 또는 해당 뱅크의 주파수 공진의 기울기가 존재할 수 있다. 이전 커패시터 뱅크의 보간 및 스케일링 이후에 남아 있는 최하위 비트는 먼저, 뱅크 1의 분수 스텝의 보간으로부터 뱅크 1의 기울기를 제거하기 위해 정규화될 수 있고, 이어서 그 비트는 뱅크 2 커패시터 뱅크의 기울기에 따라 보간될 수 있다.
전술한 뱅크 1의 경우에서와 같이, 잔여 7 비트는 다음과 같은 비율을 나타내는 이득 엘리먼트(G2)(324)와 곱해질 수 있다.
G2 = 뱅크 2의 감도 특성/뱅크 1의 감도 특성.
정규화 후에, G2 엘리먼트(324)의 출력은 그에 따라 잔여 7 비트를 라운드업 또는 라운드다운할 수 있는 양자화기(326)에 피드된다. 합산기(328)(예컨대, 가산기)는 DCO(106)의 다른 커패시터 뱅크와 관련하여 전술한 바와 같은 방식으로 동작할 수 있다. 선형화 회로의 출력을 사용하면, 원래의 보간된 FCW
Figure 112021039594827-pct00002
가 다음과 같이 표현될 수 있다:
Figure 112021039594827-pct00003
,
여기서
Figure 112021039594827-pct00004
는 뱅크 0에 대한 코드 워드 부분이고,
Figure 112021039594827-pct00005
는 뱅크 1에 대한 코드 워드 부분이고,
Figure 112021039594827-pct00006
는 뱅크 2에 대한 코드 워드 부분이다.
일부 실시형태에서는, VHSIC 하드웨어 디스크립션 랭귀지(VHDL) 또는 유사한 언어를 사용하여, 선형화 회로(104)와 연관되는 다양한 로직이 구현될 수 있다. 당업자라면 여기에 설명하는 다양한 기능들을 구현하기 위해 이러한 언어를 사용하는 방법에 대해 잘 알고 있을 것이다. 그러나, 다른 실시형태에서는 다른 구현도 가능할 수 있다.
선형화 회로에 의해 수행되는 선형화 프로세스의 결과로서, DCO(104)의 주파수 응답의 비선형성이 완화될 수 있다. 다시 도 4를 참조하면, 발진기에 입력된 FCW이 선형화되기 이전의 DCO 주파수 응답은 다중 DCO 커패시터 뱅크의 상이한 감도 특성에 의해 적어도 부분적으로 야기된 비이상적 거동으로 인해 상대적으로 비선형적이었다. 반면, 도 9는 본 개시내용의 선형화 회로에 의해 수행되는 프로세싱의 결과에 따른 DCO의 주파수 응답을 보여주는 그래프이다. 도 9에 도시하는 바와 같이, 발진기에 인가된 FCW는 발진기의 주파수 응답이 실질적으로 선형화되도록 조정되고 있다.
도 9는 DCO의 선형화된 출력 거동을 도시하고 있다. 도 10은 DCO의 일 특정 실시형태에서 선형화 회로에 대한 입력을 생성하는 데 사용되는 위상 신호 프로세싱을 나타낸다. 임의의 DCO(단일 포인트 삽입 시스템도 포함됨)가 효과적으로 여기에 설명하는 선형화 시스템 및 방법을 사용할 수 있음을 알아야 한다.
도 11은 일부 실시형태에 따른, 복수의 커패시터 뱅크에 의해 제어되는 발진기의 주파수 응답을 선형화하는 방법을 예시하는 흐름도이다. 단계 500은 발진기의 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크에 대해, 커패시터 뱅크의 각각의 감도 특성을 결정하는 것을 포함한다. 단계 502는 발진기의 연관된 주파수 세트에 대한 참조 출력 주파수 제어 워드(FCW) 세트를 결정하는 것을 포함한다. 또한, 단계 504는, 입력 FCW를 수신하는 것과, 이에 응답하여 (i) 참조 출력 FCW 세트 중 2개의 참조 출력 FCW 사이의 보간 및 (ii) 발진기의 적어도 2개의 커패시터 뱅크의 각각의 감도 특성에 기초해 출력 FCW를 제공하는 것을 포함한다. 마지막으로, 단계 506은 발진기의 적어도 2개의 커패시터 뱅크에 출력 FCW를 인가하는 것을 포함한다.
이상의 명세서에는 특정 실시형태가 설명되었다. 그러나, 당업자라면 이하의 청구범위에 기재하는 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있음을 이해할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아닌 예시적인 의미로 간주되어야 하며, 이러한 모든 수정은 본 교시의 범위 내에 포함되는 것이다.
효과, 이점, 문제 해결책, 그리고 효과, 이점 또는 해결책을 존재하게 하거나 더 두드러지게 만들 수 있는 모든 요소들은 임의의 또는 전체 청구범위의 중요하거나 필수적이거나 본질적인 피처로 해석되어서는 안 된다. 본 발명은 본 출원의 계류 과정에서 이루어지는 임의의 보정을 포함하는 첨부 청구범위 및 공표되는 해당 청구범위의 모든 등가물에 의해서만 규정된다.
뿐만아니라 이 문서에 있어서 제1 및 제2, 상부 및 하부 등과 같은 관계 용어들은 한 엔티티 또는 액션을 다른 엔티티 또는 액션으로부터, 이러한 임의의 실제 관계 또는 이들 엔티티 또는 액션 간의 순서를 요구하거나 암시하지 않고서, 구별하기 위해서만 사용될 수 있다. 용어 "포함한다(comprise)", "포함하는", "갖는다(have)", "갖는", "내포한다(include)", "내포하는", "함유한다(contain)", "함유하는" 또는 이들의 기타 변화형은, 엘리먼트의 목록을 포함하는, 갖는, 내포하는, 함유하는 프로세스, 방법, 물품 또는 장치 등에 있어서, 이들 엘리먼트만 포함하는 것이 아니라 이러한 프로세스, 방법, 물품 또는 장치에 고유하거나 명시적으로 나열되지 않은 다른 엘리먼트를 포함할 수 있도록, 비배타적 포함을 포함하는 것이다. "…을 포함한다(comprise)", "…을 갖는다(have)", "…을 내포한다(include)", "…을 함유한다(contain)"가 뒤따르는 엘리먼트는 더 많은 제약 없이 이 엘리먼트를 포함하는, 갖는, 내포하는, 함유하는 프로세스, 방법, 물품, 또는 장치에서의 추가 동일한 엘리먼트의 존재를 배제하지 않는다. 용어 "한 및 하나의(a 및 an)"는 본 명세서에서 달리 명시적으로 언급하지 않는 한 하나 이상으로 정의된다. 용어 "실질적으로", "본질적으로", "대략적으로", "약" 또는 이들의 임의의 다른 변형은 당업자가 이해하는 바와 같이 유사한 것으로 정의되고, 이 용어가 일 비제한적 실시형태에서는 10% 이내, 다른 실시형태엥서는 5% 이내, 다른 실시형태에서는 1% 이내, 다른 실시형태에서는 0.5% 이내로 정의된다. 본 명세서에서 사용되는 용어 "결합되는(coupled)"은, 반드시 직접적일 필요는 없으며 기계적으로 반드시 필요한 것은 아니지만, 연결되는 것으로 정의된다. 특정 방식으로 "구성되는" 장치 또는 구조는 적어도 그런 방식으로 구성되지만, 나열되지 않은 방식으로 구성될 수도 있다.
일부 실시형태는 마이크로프로세서, 디지털 신호 프로세서, 맞춤형 프로세서와 FPGA(field programmable gate array), 및 특정 비프로세서 회로와 함께, 여기에 설명하는 방법 및/또는 장치의 일부, 대부분 또는 모든 기능을 구현하도록 제어하는 고유의 저장된 프로그램 명령어(소프트웨어 및 펌웨어 둘 다를 포함)와 같은 하나 이상의 일반 또는 특수 프로세서(또는 "프로세싱 디바이스")로 구성될 수 있음을 이해할 것이다. 대안으로, 일부 또는 모든 기능은 저장된 프로그램 명령어가 없는 상태 머신에 의해 또는 하나 이상의 ASIC(application specific integrated circuits)으로 구현될 수 있으며, 여기서 각 기능 또는 특정 기능의 일부 조합은 커스텀 로직으로서 구현된다. 물론 두 가지 접근방식의 조합이 사용될 수 있다.
더욱이, 실시형태는 여기에 설명되고 청구되는 방법을 수행하기 위해 컴퓨터(예컨대, 프로세서를 포함함)를 프로그래밍하기 위한 컴퓨터 판독 가능 코드가 저장된 컴퓨터 판독 가능 저장 매체로서 구현될 수 있다. 이러한 컴퓨터 판독 가능 저장 매체의 예는 하드 디스크, CD-ROM, 광학 저장 디바이스, 자기 저장 디바이스, ROM(리드 온리 메모리), PROM(프로그래머블 리드 온리 메모리), EPROM(소거 가능 프로그래머블 리드 온리 메모리), EEPROM(전기적으로 소거 가능 프로그래머블 리드 온리 메모리) 및 플래시 메모리를 포함하나 이들에 제한되지 않는다. 또한, 당업자라면, 예를 들어 가용 시간, 현재 기술, 및 경제 사정에 의해 동기 부여된 다수의 설계 선택과 상당한 노력에도 불구하고, 여기에 개시하는 개념과 원칙에 의해 안내되는 경우, 최소한의 실험으로 그러한 소프트웨어 명령어과 프로그램 및 IC를 용이하게 생성할 수 있을 것으로 예상된다.
본 개시의 요약서는 독자들이 기술적인 개시내용의 특징을 신속하게 파악할 수 있게 하기 위해 제공되는 것이다. 그것은 청구범위의 범주 또는 의미를 해석 또는 제한하는 데 사용되지 않을 것이라는 이해로 제출된 것이다. 또한, 전술한 상세한 설명에서, 본 개시를 간소화하기 위해 다양한 피처들이 다양한 실시형태에서 함께 그룹화되어 있음을 볼 수 있다. 본 개시 방법은 청구하는 실시형태가 각 청구범위에 명시적으로 언급된 것보다 더 많은 피처를 필요로 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 그보다는, 이하의 청구범위가 반영하는 바와 같이, 발명의 주제는 하나의 개시된 실시형태의 모든 특징보다 적게 제시되어 있다. 따라서, 이하의 청구범위는 상세한 설명에 통합되며, 각각의 청구항은 별개로 청구하는 주제로서 그 자체로 존재한다.

Claims (19)

  1. 복수의 커패시터 뱅크에 의해 제어되는 발진기의 주파수 응답을 선형화하는 방법에 있어서,
    발진기의 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크에 대해, 상기 커패시터 뱅크의 각각의 감도 특성을 결정하는 단계;
    상기 발진기의 연관된 주파수 세트에 대한 참조 출력 주파수 제어 워드(FCW, frequency control word) 세트를 결정하는 단계;
    입력 FCW를 수신하고, 이에 응답하여 (i) 상기 참조 출력 FCW 세트 중 2개의 참조 출력 FCW 사이의 보간 및 (ii) 상기 발진기의 적어도 2개의 커패시터 뱅크의 각각의 감도 특성에 기초해 출력 FCW를 제공하는 단계; 및
    상기 발진기의 적어도 2개의 커패시터 뱅크에 상기 출력 FCW를 인가하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 커패시터 뱅크의 각각의 감도 특성은, 상기 커패시터 뱅크 내의 각각의 커패시터의 점진적 추가(incremental addition)의 결과로서 발생하는 상기 발진기의 주파수의 변화를 나타내는, 방법.
  3. 제1항에 있어서,
    상기 적어도 2개의 커패시터 뱅크 각각은 각각의 복수의 커패시터를 포함하고,
    상기 출력 FCW의 각각의 비트 세트가 상기 커패시터 뱅크의 적어도 2개의 커패시터를 선택적으로 제어하는 데 사용되는, 방법.
  4. 제1항에 있어서,
    상기 발진기의 적어도 2개의 커패시터 뱅크에 인가되는 출력 FCW는, 보간된 출력 FCW의 최상위 비트에 대응하는 제1 비트 세트 및 상기 보간된 출력 FCW의 비트의 나머지를 사용하여 결정되는 적어도 하나의 제2 비트 세트를 포함하는, 방법.
  5. 제4항에 있어서, 각각의 제2 비트 세트는 상기 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크의 감도 특성에 따라 적어도 상기 보간된 출력 FCW의 비트의 나머지를 스케일링하여 얻어진 비트 세트에 대응하는, 방법.
  6. 제5항에 있어서, 주어진 제2 비트 세트는, (i) 상기 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크의 감도 특성에 따라 상기 보간된 출력 FCW의 비트의 나머지를 스케일링하여 얻어진 상기 비트 세트 및 (ii) 상기 발진기의 출력 신호에 기초하여 생성된 위상 에러 신호에 기초하는, 방법.
  7. 제4항에 있어서, 상기 보간된 출력 FCW의 최상위 비트는 상기 적어도 2개의 커패시터 뱅크 중 최대 사이즈의 커패시터를 포함하는 주어진 커패시터 뱅크의 커패시턴스를 변경하는 데 사용되는 다중 비트인, 방법.
  8. 제4항에 있어서, 상기 최상위 비트는 추가로 양자화되는 상기 보간된 출력 FCW의 최상위 비트에 대응하는, 방법.
  9. 제5항에 있어서,
    상기 발진기의 적어도 2개의 커패시터 뱅크는 제1 커패시터 뱅크 및 제2 커패시터 뱅크이고,
    상기 발진기의 적어도 2개의 커패시터 뱅크에 인가되는 상기 출력 FCW는, 상기 보간된 출력 FCW의 최상위 비트에 대응하는 상기 제1 비트 세트와, 상기 제1 커패시터 뱅크 및 제2 커패시터 뱅크의 각각의 감도 특성의 비율만큼 적어도 스케일링되는 상기 보간된 출력 FCW의 최하위 비트에 대응하는 제2 비트 세트를 포함하고,
    상기 제1 비트 세트는 상기 제1 커패시터 뱅크에 인가되고,
    상기 제2 비트 세트는 상기 제2 커패시터 뱅크에 인가되는, 방법.
  10. 제9항에 있어서,
    상기 보간된 출력 FCW의 최상위 비트에 대응하는 상기 제1 비트 세트는 상기 제1 비트 세트가 상기 제1 커패시터 뱅크에 인가되기 전에 양자화되고,
    상기 발진기의 출력 신호에 기초하여 생성되는 위상 에러 신호는 상기 제2 비트 세트가 상기 제2 커패시터 뱅크에 인가되기 전에 상기 스케일링된 제2 비트 세트에 추가되는, 방법.
  11. 제9항에 있어서,
    상기 제1 커패시터 뱅크는 제1 복수의 커패시터를 포함하고,
    상기 제2 커패시터 뱅크는 제2 복수의 커패시터를 포함하고,
    상기 보간된 출력 FCW의 최상위 비트는 상기 제1 커패시터 뱅크의 제1 복수의 커패시터를 선택적으로 제어하는 데 사용되는 비트이고, 상기 제1 복수의 커패시터 각각은 상기 제2 커패시터 뱅크의 제2 복수의 커패시터 각각의 커패시턴스 값보다 큰 커패시턴스 값을 갖고,
    상기 보간된 출력 FCW의 최하위 비트는 상기 제2 커패시터 뱅크의 제2 복수의 커패시터를 선택적으로 제어하기 위해 상기 비율만큼 스케일링되는 상기 보간된 출력 FCW의 비트의 나머지인, 방법.
  12. 제1항에 있어서, 상기 발진기의 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크에 대해, 상기 커패시터 뱅크의 각각의 감도 특성을 결정하는 단계는:
    (i) 상기 커패시터 뱅크 내의 제1 수의 커패시터를 턴온하여 제1 주파수를 측정하고 (ii) 상기 커패시터 뱅크 내의 제2 수의 커패시터를 턴온하여 제2 주파수를 측정함으로써 상기 발진기의 제1 및 제2 주파수를 측정하는 단계; 및
    상기 제1 및 제2 주파수 사이의 차이 및 상기 제1 수 및 제2 수의 커패시터 사이의 차이에 기초하여 상기 커패시터 뱅크의 각각의 감도 특성을 결정하는 단계를 포함하는, 방법.
  13. 제1항에 있어서, 상기 발진기의 연관된 주파수 세트에 대한 참조 출력 FCW 세트를 결정하는 단계는:
    상기 발진기의 원하는 주파수의 수를 선택하는 단계;
    상기 발진기의 각각의 원하는 주파수에 대해:
    상기 발진기에 최초 FCW를 제공한 다음에, 상기 발진기로 하여금 상기 원하는 주파수를 생성하게 하기 위하여 상기 발진기의 적어도 2개의 커패시터 뱅크의 커패시턴스 값을 선택적으로 설정함으로써 상기 최초 FCW를 조정하는 단계; 및
    상기 조정된 최초 FCW를 상기 원하는 주파수와 연관된 참조 출력 FCW로서 설정하는 단계를 포함하는, 방법.
  14. 제1항에 있어서, 상기 참조 출력 FCW, 상기 입력 FCW, 및 상기 출력 FCW 각각은 18비트 길이인, 방법.
  15. 회로에 있어서,
    발진기 회로 - 상기 발진기 회로는 복수의 커패시터 뱅크를 갖는 탱크 회로를 포함하고, 상기 발진기의 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크는 각각의 감도 특성을 가짐 -; 및
    상기 발진기 회로에 결합되는 선형화 회로를 포함하고,
    상기 선형화 회로는:
    연관된 주파수 세트에 대한 참조 출력 주파수 제어 워드(FCW) 세트를 생성하고;
    입력 FCW를 수신하고, 이에 응답하여 (i) 상기 참조 출력 FCW 세트 중 2개의 참조 출력 FCW 사이의 보간 및 (ii) 상기 적어도 2개의 커패시터 뱅크의 각각의 감도 특성에 기초해 상기 발진기의 적어도 2개의 커패시터 뱅크에 인가될 출력 FCW를 생성하고;
    상기 발진기의 적어도 2개의 커패시터 뱅크에 출력 FCW를 인가하도록 동작하고,
    상기 발진기의 적어도 2개의 커패시터 뱅크는 상기 출력 FCW에 따라 디지털로 제어되고, 상기 발진기는 상기 출력 FCW를 수신하고 상기 출력 FCW에 대응하는 주파수를 갖는 출력 신호를 생성하도록 동작하는, 회로.
  16. 제15항에 있어서,
    상기 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크는 주어진 커패시턴스 사이즈의 각각인 각각의 복수의 커패시터를 포함하고,
    상기 주어진 커패시턴스 사이즈는 커패시터 뱅크마다 다른, 회로.
  17. 제15항에 있어서, 상기 커패시터 뱅크의 각각의 감도 특성은, 상기 커패시터 뱅크 내의 각각의 커패시터의 점진적 추가의 결과로서 발생하는 상기 발진기의 주파수의 변화를 나타내는, 회로.
  18. 제15항에 있어서,
    상기 발진기의 적어도 2개의 커패시터 뱅크에 인가되는 출력 FCW는, 보간된 출력 FCW의 최상위 비트에 대응하는 제1 비트 세트 및 상기 보간된 출력 FCW의 비트의 나머지를 사용하여 결정되는 적어도 하나의 제2 비트 세트를 포함하는, 회로.
  19. 제18항에 있어서, 각각의 제2 비트 세트는 상기 적어도 2개의 커패시터 뱅크의 각각의 커패시터 뱅크의 감도 특성에 따라 상기 보간된 출력 FCW의 비트의 나머지를 스케일링하여 얻어진 비트 세트에 대응하는, 회로.
KR1020217010037A 2018-09-07 2019-09-04 발진기를 위한 주파수 제어 워드 선형화 KR102541738B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/125,510 2018-09-07
US16/125,510 US10840921B2 (en) 2018-09-07 2018-09-07 Frequency control word linearization for an oscillator
PCT/US2019/049493 WO2020072165A2 (en) 2018-09-07 2019-09-04 Frequency control word linearization for an oscillator

Publications (2)

Publication Number Publication Date
KR20210041116A KR20210041116A (ko) 2021-04-14
KR102541738B1 true KR102541738B1 (ko) 2023-06-13

Family

ID=69719771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217010037A KR102541738B1 (ko) 2018-09-07 2019-09-04 발진기를 위한 주파수 제어 워드 선형화

Country Status (5)

Country Link
US (1) US10840921B2 (ko)
EP (1) EP3847754A4 (ko)
KR (1) KR102541738B1 (ko)
CN (1) CN113169739A (ko)
WO (1) WO2020072165A2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10826738B2 (en) 2019-01-07 2020-11-03 Innophase Inc. Systems and methods for maximizing power efficiency of a digital power amplifier in a polar transmitter
US10651876B1 (en) 2019-06-12 2020-05-12 Innophase Inc. System and method for dividing the carrier center frequency of an RF modulated signal by a non-integer divisor
US11277096B2 (en) * 2020-02-25 2022-03-15 Stmicroelectronics International N.V. Digitally controlled LC oscillator
TWI733415B (zh) * 2020-04-16 2021-07-11 瑞昱半導體股份有限公司 鎖相迴路裝置與時脈產生方法
KR20220017291A (ko) * 2020-08-04 2022-02-11 삼성전기주식회사 커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템
US11031945B1 (en) * 2020-09-11 2021-06-08 Apple Inc. Time-to-digital converter circuit linearity test mechanism
TWI789080B (zh) * 2021-10-27 2023-01-01 瑞昱半導體股份有限公司 振盪器頻率調整查找表建立方法及相關傳收器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100271137A1 (en) 2009-04-22 2010-10-28 Freescale Semiconductor, Inc. Vco control and methods therefor

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322819A (en) 1974-07-22 1982-03-30 Hyatt Gilbert P Memory system having servo compensation
US4271412A (en) 1979-10-15 1981-06-02 Raytheon Company Range tracker utilizing spectral analysis
US5325095A (en) 1992-07-14 1994-06-28 The United States Of America As Represented By The United States Department Of Energy Stepped frequency ground penetrating radar
US5493581A (en) 1992-08-14 1996-02-20 Harris Corporation Digital down converter and method
JPH07221570A (ja) 1994-01-27 1995-08-18 Yagi Antenna Co Ltd チャンネル増幅器
US5668831A (en) 1995-06-07 1997-09-16 Discovision Associates Signal processing apparatus and method
US6307868B1 (en) 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
JPH11112461A (ja) 1997-08-05 1999-04-23 Sony Corp デジタル通信の受信機
JPH1188064A (ja) 1997-09-02 1999-03-30 Matsushita Electric Ind Co Ltd 広帯域増幅器
US6161420A (en) 1997-11-12 2000-12-19 Fisher Controls International, Inc. High frequency measuring circuit
US6700939B1 (en) 1997-12-12 2004-03-02 Xtremespectrum, Inc. Ultra wide bandwidth spread-spectrum communications system
US6373337B1 (en) 1999-06-30 2002-04-16 Infineon Technologies Ag Differential amplifier
US7346022B1 (en) 1999-09-28 2008-03-18 At&T Corporation H.323 user, service and service provider mobility framework for the multimedia intelligent networking
MXPA02011008A (es) 2000-05-09 2004-08-19 Advanced Navigation & Position Sistema de supervision de vehiculo.
WO2001089081A2 (en) 2000-05-16 2001-11-22 Chandler Stephen Anthony Gerar Radio frequency feedback amplifier circuits
US6369659B1 (en) 2000-06-29 2002-04-09 Tektronix, Inc. Clock recovery system using wide-bandwidth injection locked oscillator with parallel phase-locked loop
US6934341B2 (en) 2000-08-29 2005-08-23 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for plurality signal generation
US6566949B1 (en) 2000-08-31 2003-05-20 International Business Machines Corporation Highly linear high-speed transconductance amplifier for Gm-C filters
US6694129B2 (en) 2001-01-12 2004-02-17 Qualcomm, Incorporated Direct conversion digital domain control
JP4857466B2 (ja) 2001-01-18 2012-01-18 株式会社デンソー 時間測定装置及び距離測定装置
US6980051B2 (en) 2001-05-08 2005-12-27 Nokia Corporation Gain adjusting and circuit arrangement
US6696900B2 (en) 2001-09-24 2004-02-24 Finepoint Innovations, Inc. Method for demodulating PSK modulated signals
US7313198B2 (en) 2002-03-12 2007-12-25 Motorola Inc. Self calibrating transmit path correction system
US7095274B2 (en) 2002-03-15 2006-08-22 Seiko Epson Corporation System for demodulation of phase shift keying signals
WO2003079624A1 (es) 2002-03-15 2003-09-25 Seiko Epson Corporation Sistema y metodo para la conversion de señales con modulacion digital de fase (psk) en señales con modulacion digital de amplitud (ask)
CA2395891A1 (en) 2002-08-12 2004-02-12 Ralph Dickson Mason Injection locking using direct digital tuning
US20040146118A1 (en) 2003-01-23 2004-07-29 Talwalkar Sumit A. Method and apparatus for RF carrier suppression in a multi-modulator transmitter
US7447272B2 (en) 2003-04-22 2008-11-04 Freescale Semiconductor, Inc. Filter method and apparatus for polar modulation
US7042958B2 (en) 2003-06-04 2006-05-09 Tropian, Inc. Digital time alignment in a polar modulator
US7446601B2 (en) 2003-06-23 2008-11-04 Astronix Research, Llc Electron beam RF amplifier and emitter
US7081796B2 (en) 2003-09-15 2006-07-25 Silicon Laboratories, Inc. Radio frequency low noise amplifier with automatic gain control
US7358826B2 (en) 2004-03-22 2008-04-15 Mobius Microsystems, Inc. Discrete clock generator and timing/frequency reference
TWI241776B (en) 2004-10-11 2005-10-11 Realtek Semiconductor Corp Clock generator and data recovery circuit
US7202740B2 (en) 2005-01-05 2007-04-10 Broadcom Corporation Gain boosting for tuned differential LC circuits
DE602005025254D1 (de) 2005-02-04 2011-01-20 Signal Proc Devices Sweden Ab Schätzung von timing-fehlern in einem zeitlich ver
EP1696623B1 (en) 2005-02-28 2008-04-23 Seiko Epson Corporation Method and apparatus for the coherent demodulation of binary phase shift keying signals (BPSK)
US7193462B2 (en) 2005-03-22 2007-03-20 Powerwave Technologies, Inc. RF power amplifier system employing an analog predistortion module using zero crossings
JP4682673B2 (ja) 2005-04-01 2011-05-11 株式会社デンソー 電波時計
US7332973B2 (en) 2005-11-02 2008-02-19 Skyworks Solutions, Inc. Circuit and method for digital phase-frequency error detection
US7400203B2 (en) 2006-08-03 2008-07-15 Broadcom Corporation Circuit with Q-enhancement cell having feedback loop
US9413315B2 (en) 2006-08-31 2016-08-09 Texas Instruments Incorporated Low noise amplifier with embedded filter and related wireless communication unit
US7773713B2 (en) 2006-10-19 2010-08-10 Motorola, Inc. Clock data recovery systems and methods for direct digital synthesizers
US7734002B2 (en) 2006-11-14 2010-06-08 Integrated Device Technology, Inc. Phase difference detector having concurrent fine and coarse capabilities
US7920535B2 (en) 2007-01-16 2011-04-05 Texas Instruments Incorporated Idle connection state power consumption reduction in a wireless local area network using beacon delay advertisement
US20120244824A1 (en) 2007-02-12 2012-09-27 Texas Instruments Incorporated Minimization of rms phase error in a phase locked loop by dithering of a frequency reference
US7889801B2 (en) 2007-02-14 2011-02-15 Telefonaktiebolaget L M Ericsson (Publ) Multi transmit antenna synchronization channel transmission cell ID detection
US8019015B2 (en) 2007-02-26 2011-09-13 Harris Corporation Linearization of RF power amplifiers using an adaptive subband predistorter
JP2008241695A (ja) 2007-02-27 2008-10-09 Fujifilm Corp 測距装置及び測距方法
US7949322B2 (en) 2007-03-09 2011-05-24 Qualcomm, Incorporated Frequency selective amplifier with wide-band impedance and noise matching
US7869543B2 (en) 2007-03-13 2011-01-11 Pine Valley Investments, Inc. System and method for synchronization, power control, calibration, and modulation in communication transmitters
US8009765B2 (en) 2007-03-13 2011-08-30 Pine Valley Investments, Inc. Digital polar transmitter
US7888973B1 (en) 2007-06-05 2011-02-15 Marvell International Ltd. Matrix time-to-digital conversion frequency synthesizer
US7602244B1 (en) 2007-11-27 2009-10-13 Nortel Networks Limited Power amplifier bias synchronization
US7944298B2 (en) 2007-12-18 2011-05-17 Qualcomm, Incorporated Low noise and low input capacitance differential MDS LNA
EP2106058B1 (en) 2008-03-28 2012-06-27 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Method and arrangement for adjusting time alignment of a sampled data stream
US8022849B2 (en) 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
US7746187B2 (en) 2008-06-02 2010-06-29 Panasonic Corporation Self-calibrating modulator apparatuses and methods
US7772931B2 (en) 2008-06-08 2010-08-10 Advantest Corporation Oscillator and a tuning method of a loop bandwidth of a phase-locked-loop
WO2010037100A1 (en) 2008-09-29 2010-04-01 Marvell World Trade Ltd. Physical layer data unit format
US8666325B2 (en) 2008-12-03 2014-03-04 Intel Mobile Communications GmbH Polar feedback receiver for modulator
US8314653B1 (en) 2009-02-18 2012-11-20 Rf Micro Devices, Inc. Using degeneration in an active tunable low-noise radio frequency bandpass filter
US8743848B2 (en) 2009-05-26 2014-06-03 Broadcom Corporation Hybrid location determination for wireless communication device
US9374100B2 (en) 2009-07-01 2016-06-21 Qualcomm Incorporated Low power LO distribution using a frequency-multiplying subharmonically injection-locked oscillator
US8487670B2 (en) 2009-09-03 2013-07-16 Qualcomm, Incorporated Divide-by-two injection-locked ring oscillator circuit
KR101578512B1 (ko) 2009-11-19 2015-12-18 삼성전자주식회사 Ｌｃ 탱크 필터를 포함하는 수신기
US8423028B2 (en) 2009-12-29 2013-04-16 Ubidyne, Inc. Active antenna array with multiple amplifiers for a mobile communications network and method of providing DC voltage to at least one processing element
JP2011199772A (ja) 2010-03-23 2011-10-06 Advantest Corp 変調装置、設定方法および試験装置
US9099966B2 (en) 2010-04-22 2015-08-04 Samsung Electronics Co., Ltd. Dual time alignment architecture for transmitters using EER/ET amplifiers and others
US9154166B2 (en) 2010-06-03 2015-10-06 Broadcom Corporation Front-end module network
US8655299B2 (en) 2010-06-03 2014-02-18 Broadcom Corporation Saw-less receiver with RF frequency translated BPF
US8248127B2 (en) 2010-08-05 2012-08-21 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Digital phase lock system with dithering pulse-width-modulation controller
GB2483898B (en) 2010-09-24 2015-07-22 Cambridge Silicon Radio Ltd Injection-locked oscillator
FR2976405B1 (fr) 2011-06-08 2014-04-04 Commissariat Energie Atomique Dispositif de generation d'energie photovoltaique avec gestion individuelle des cellules
US20140021987A1 (en) 2011-03-31 2014-01-23 Semiconductor Technology Academic Research Center Injection-locked-type frequency-locked oscillator
US8362848B2 (en) 2011-04-07 2013-01-29 Qualcomm Incorporated Supply-regulated VCO architecture
WO2012166502A1 (en) 2011-06-03 2012-12-06 Marvell World Trade, Ltd. Method and apparatus for local oscillation distribution
US9121883B2 (en) 2011-10-14 2015-09-01 Landis+Gyr, Inc. Magnetic tampering detection and correction in a utility meter
KR101214976B1 (ko) 2011-11-01 2012-12-24 포항공과대학교 산학협력단 델타-시그마 변조방식을 이용한 노이즈 세이핑 시간-디지털 변환기
US8854091B2 (en) 2011-11-28 2014-10-07 Rambus Inc. Integrated circuit comprising fractional clock multiplication circuitry
TWI442739B (zh) 2011-12-02 2014-06-21 Univ Nat Sun Yat Sen 應用注入鎖定技術之極座標接收機
KR101873300B1 (ko) 2012-01-30 2018-07-02 삼성전자주식회사 가변 커패시터를 이용하는 전압 제어 발진기 및 이를 이용하는 위상고정루프
US8542779B2 (en) 2012-01-31 2013-09-24 Innophase Inc. Receiver architecture and methods for demodulating binary phase shift keying signals
US8929486B2 (en) 2013-03-15 2015-01-06 Innophase Inc. Polar receiver architecture and signal processing methods
US9264282B2 (en) 2013-03-15 2016-02-16 Innophase, Inc. Polar receiver signal processing apparatus and methods
US8941441B2 (en) 2013-03-15 2015-01-27 Innophase Inc. LNA with linearized gain over extended dynamic range
US9024696B2 (en) 2013-03-15 2015-05-05 Innophase Inc. Digitally controlled injection locked oscillator
US8618967B2 (en) 2012-03-30 2013-12-31 Broadcom Corporation Systems, circuits, and methods for a sigma-delta based time to digital converter
US20140106681A1 (en) * 2012-10-12 2014-04-17 Qualcomm Incorporated Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION
US9054642B2 (en) 2012-11-15 2015-06-09 Intel Mobile Communications GmbH Systems and methods to provide compensated feedback phase information
US8781049B1 (en) 2012-12-27 2014-07-15 Intel Mobile Communications GmbH Signal delay estimator with absolute delay amount and direction estimation
US9240914B2 (en) 2013-01-15 2016-01-19 Samsung Electronics Co., Ltd. Communication system with frequency synthesis mechanism and method of operation thereof
US9083588B1 (en) 2013-03-15 2015-07-14 Innophase, Inc. Polar receiver with adjustable delay and signal processing metho
JP6135217B2 (ja) 2013-03-18 2017-05-31 富士通株式会社 信号補正装置、送信装置、信号補正方法、及び伝送システム
KR102123901B1 (ko) 2013-07-12 2020-06-17 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
GB2517152A (en) 2013-08-12 2015-02-18 Gde Technology Ltd Position sensor
DE102013114797B4 (de) 2013-12-23 2021-06-10 Apple Inc. Sendeempfängervorrichtung und Verfahren zum Erzeugen eines Kompensationssignals
TWI533647B (zh) 2014-01-17 2016-05-11 國立中山大學 頻率鍵移讀取電路
JP6177155B2 (ja) 2014-02-10 2017-08-09 ソニーセミコンダクタソリューションズ株式会社 発振回路および周波数シンセサイザ
US9813033B2 (en) 2014-09-05 2017-11-07 Innophase Inc. System and method for inductor isolation
US9429919B2 (en) 2014-11-17 2016-08-30 Intel Deutschland Gmbh Low power bipolar 360 degrees time to digital converter
US9819524B2 (en) 2014-11-21 2017-11-14 Silicon Laboratories Inc. Image rejection calibration with a passive network
US9548158B2 (en) 2014-12-02 2017-01-17 Globalfoundries Inc. 3D multipath inductor
US9236873B1 (en) 2014-12-17 2016-01-12 Integrated Device Technology, Inc. Fractional divider based phase locked loops with digital noise cancellation
US9497055B2 (en) 2015-02-27 2016-11-15 Innophase Inc. Method and apparatus for polar receiver with digital demodulation
US9391625B1 (en) 2015-03-24 2016-07-12 Innophase Inc. Wideband direct modulation with two-point injection in digital phase locked loops
US10158509B2 (en) 2015-09-23 2018-12-18 Innophase Inc. Method and apparatus for polar receiver with phase-amplitude alignment
US9673828B1 (en) 2015-12-02 2017-06-06 Innophase, Inc. Wideband polar receiver architecture and signal processing methods
US9673829B1 (en) 2015-12-02 2017-06-06 Innophase, Inc. Wideband polar receiver architecture and signal processing methods
US9985618B2 (en) 2015-12-23 2018-05-29 Qualcomm Incorporated Digital duty cycle correction for frequency multiplier
EP3190704B1 (en) * 2016-01-06 2018-08-01 Nxp B.V. Digital phase locked loops
CA3018453C (en) 2017-01-11 2021-01-26 Abl Ip Holding Llc Asset tracking using active wireless tags that report via a local network of connected beacons
US10148230B2 (en) 2017-03-28 2018-12-04 Innophase, Inc. Adaptive digital predistortion for polar transmitter
US10122397B2 (en) 2017-03-28 2018-11-06 Innophase, Inc. Polar receiver system and method for Bluetooth communications
US10292104B2 (en) 2017-08-21 2019-05-14 Redpine Signals, Inc. Quick decision preamble detector with hierarchical processing
US10622959B2 (en) 2018-09-07 2020-04-14 Innophase Inc. Multi-stage LNA with reduced mutual coupling

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100271137A1 (en) 2009-04-22 2010-10-28 Freescale Semiconductor, Inc. Vco control and methods therefor

Also Published As

Publication number Publication date
US10840921B2 (en) 2020-11-17
WO2020072165A3 (en) 2020-06-18
EP3847754A4 (en) 2022-06-01
EP3847754A2 (en) 2021-07-14
KR20210041116A (ko) 2021-04-14
CN113169739A (zh) 2021-07-23
US20200083893A1 (en) 2020-03-12
WO2020072165A2 (en) 2020-04-09

Similar Documents

Publication Publication Date Title
KR102541738B1 (ko) 발진기를 위한 주파수 제어 워드 선형화
US11095296B2 (en) Phase modulator having fractional sample interval timing skew for frequency control input
US10804914B2 (en) Adaptive non-linearity identification and compensation using orthogonal functions in a mixed signal circuit
US9020089B2 (en) Phase-locked loop (PLL)-based frequency synthesizer
US8692599B2 (en) Interpolative divider linearity enhancement techniques
EP3269040B1 (en) Phase locked loop (pll) architecture
US7855610B2 (en) VCO capacitor bank trimming and calibration
US9007109B2 (en) Automatic loop-bandwidth calibration for a digital phased-locked loop
US20080122496A1 (en) Generation of an Oscillation Signal
US10103740B2 (en) Method and apparatus for calibrating a digitally controlled oscillator
US8896386B2 (en) Calibration device for oscillator and method thereof
US7161443B2 (en) Temperature compensated crystal oscillator
KR20170083816A (ko) 디지털 위상 고정 루프 및 그의 구동방법
WO2016032665A1 (en) Foreground and background bandwidth calibration techniques for phase-locked loops
US9698807B1 (en) Time signal conversion using dual time-based digital-to-analog converters
US11356061B2 (en) Method of calibrating and a calibration circuit for a two-point modulation phase locked loop
US8674780B2 (en) Oscillator with frequency adjustment
WO2021178147A1 (en) Phase modulator having fractional sample interval timing skew for frequency control input
JP6258722B2 (ja) タイムデジタルコンバータ及びこれに用いられるキャリブレーション方法
US11424748B1 (en) Modified PID loop filter to suppress high frequency noise in digital phase locked loop
EP1890382B1 (en) Phase locked loop with improved linearity
US20160373122A1 (en) Frequency synthesizer circuit
CN118276427A (zh) 数字时间转换器校准
US7443328B2 (en) Apparatus and method of using spread pulse modulation to increase the control resolution of an electronic device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant