KR20220017291A - 커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템 - Google Patents

커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템 Download PDF

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황원선
허영식
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Abstract

커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템이 개시된다. 커패시터 회로는 제1 커패시터 뱅크와 제2 커패시터 뱅크를 포함할 수 있다. 상기 제1 커패시터 뱅크는, 서로 간에 병렬로 연결되는 p(p는 2 이상의 자연수)개의 스위치-커패시터 회로를 포함할 수 있으며, 상기 p개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트를 기초로 서로 다른 커패시턴스 값을 가질 수 있다. 상기 제2 커패시터 뱅크는, 서로 간에 병렬로 연결되는 q(q은 p보다 큰 자연수)개의 스위치-커패시터 회로를 포함하며, 상기 q개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트와 다른 값을 가지는 제2 웨이트를 기초로 서로 다른 커패시턴스 값을 가질 수 있다.

Description

커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템{CAPACITOR CIRCUIT AND VARIABLE CAPACITANCE SYSTEM INCLUDING THE SAME}
본 기재는 커패시터 회로 및 이를 포함하는 가변 커패시턴스 시스템에 관한 것이다.
최근의 통신 시스템은 다양한 주파수 밴드가 사용되고 있으며, 이를 지원하는 RF 장치도 다양한 주파수 밴드를 지원하는 것이 필요하다. 이에 따라, 멀티 밴드를 지원하는 안테나의 설계가 점점 어려워지고 있으며 복잡해지고 있다. 멀티 밴드를 지원하기 위해, 안테나의 임피던스(impedance)를 조정할 수 있는 스위치의 필요성이 대두되고 있다.
임피던스를 조정하기 위한 방법으로서, 어레이 커패시터가 제안되었다. 어레이 커패시터를 이용하여 다양한 커패시턴스를 제공하기 위해, 기존에는 바이너리 가중치(Binary Weighted) 방식이 사용되었다. 바이너리 가중치 방식에서 어레이 형식으로 배열된 복수의 커패시터는 바이너리 가중치를 가지는 커패시턴스 값을 가지며, 복수의 커패시터 중에서 선택된 커패시터를 통해 전체 커패시턴 값이 결정될 수 있다.
이러한 바이너리 가중치 방식은 안테나의 임피던스를 튜닝하는데는 적절하지 않을 수 있다. 바이너리 가중치 방식이 적용된 어레이 커패시터는 균일한 분포를 가지는 커패시턴스 값을 제공할 수 있지만 안테나의 임피던스 매칭 주파수가 균일하지 않다. 공진 주파수(f), 커패시턴스(L), 그리고 인덕턴스(L)간에는 아래의 수학식 1의 관계를 가진다.
Figure pat00001
상기 수학식 1에서 인턴턴스 값이 동일하다고 가정할 때, 균일한 분포를 가지는 커패시턴스 값에 의해 주파수 분포가 균일하지 않다. 균일한 분포를 가지는 커패시턴스 값(예를 들면, 0.5pF, 1pF, 2pF…..)에 의해, 주파수가 높아짐에 따라 러프한(rough) 주파수 분포가 나타나고, 주파수가 낮아짐에 따라 조밀한 주파수 분포가 나타난다.
이러한 이유로 인해, 바이너리 가중치 방식을 이용하여 안테나를 튜닝하는 경우, 다양한 주파수 밴드를 효과적으로 튜닝하는데 있어서 한계가 존재한다.
실시예들 중 적어도 하나의 실시예는 안테나 튜닝의 자유도를 향상시키는 커패시터 회로 및 가변 커패시턴스 시스템을 제공하는 것이다.
실시예들 중 적어도 하나의 실시예에 따르면, 커패시터 회로가 제공될 수 있다. 상기 커패시터 회로는, 서로 간에 병렬로 연결되는 p(p는 2 이상의 자연수)개의 스위치-커패시터 회로를 포함하며, 상기 p개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트를 기초로 서로 다른 커패시턴스 값을 가지는 제1 커패시터 뱅크, 그리고 서로 간에 병렬로 연결되는 q(q은 p보다 큰 자연수)개의 스위치-커패시터 회로를 포함하며, 상기 q개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트와 다른 값을 가지는 제2 웨이트를 기초로 서로 다른 커패시턴스 값을 가지는 제2 커패시터 뱅크를 포함할 수 있다.
상기 p개의 스위치-커패시터 회로는 각각 서로 직렬로 연결되는 제1 커패시터와 제1 스위치를 포함할 수 있으며, 상기 p개의 스위치-커패시터 회로에 포함된 상기 제1 커패시터는 각각 상기 제1 웨이트를 기초로 서로 다른 커패시턴스 값을 가질 수 있다.
상기 q개의 스위치-커패시터 회로는 각각 서로 직렬로 연결되는 제2 커패시터와 제2 스위치를 포함할 수 있으며, 상기 q개의 스위치-커패시터 회로에 포함된 상기 제2 커패시터는 각각 상기 제2 웨트를 기초로 서로 다른 커패시턴스 값을 가질 수 있다.
상기 p개의 스위치-커패시터 회로 및 상기 q개의 스위치-커패시터 회로를 제어하는 제어 비트는 적어도 q비트일 수 있다.
상기 q개의 스위치-커패시터 회로를 제어하는 제어 비트 중 제1 비트에 의해, 상기 q개의 스위치-커패시터 회로 중 어느 하나의 스위치-커패시터 회로가 턴온되는 경우, 상기 p개의 스위치-커패시터 회로는 모두 턴온 상태를 유지할 수 있다.
상기 제어 비트의 최상위 비트는 상기 제1 커패시터 뱅크와 상기 제2 커패시터 뱅크 중 어느 하나를 선택하는데 사용될 수 있다.
상기 제1 비트는 상기 제어 비트의 최상위 비트일 수 있다.
상기 제1 커패시터의 커패시턴스 값은 각각 상기 제1 웨이트를 기초로 2의 지수 승에 대응하는 값일 수 있으며, 상기 제2 커패시터의 커패시턴스 값은 각각 상기 제2 웨이트를 기초로 2의 지수 승에 대응하는 값일 수 있다.
상기 제2 웨이트의 값은 상기 제1 웨이트의 값보다 클 수 있다.
상기 제1 커패시터 뱅크가 안테나에 제공하는 튜닝 범위와 상기 제2 커패시터 뱅크가 상기 안테나에 제공하는 튜닝 범위가 서로 다를 수 있다.
실시예들 중 적어도 하나의 실시예에 따르면, 가변 커패시턴스 시스템이 제공될 수 있다. 상기 가변 커패시턴스 시스템은, 안테나에 임피던스를 제공하며, 제1 커패시터 뱅크와 제2 커패시터 뱅크를 포함하는 커패시터 회로, 그리고 상기 제1 및 제2 커패시터 뱅크가 제공하는 커패시턴스 값을 제어하는 제어부를 포함할 수 있으며, 상기 제1 커패시터 뱅크는 복수의 제1 커패시터를 포함하며, 상기 복수의 제1 커패시터는 각각 제1 가중치에 의해 서로 다른 커패시턴스 값을 가질 수 있으며, 상기 제2 커패시터 뱅크는 복수의 제2 커패시터를 포함하며, 상기 복수의 제2 커패시터는 각각 상기 제1 가중치와 다른 제2 가중치에 의해 서로 다른 커패시턴스 값을 가질 수 있다.
상기 복수의 제1 커패시터는 p개(p는 2 이상의 자연수)일 수 있으며, 상기 복수의 제2 커패시터는 q개(q는 p보다 큰 자연수)일 수 있다.
상기 제1 커패시터 뱅크는 상기 복수의 제1 커패시터에 각각 연결되는 복수의 제1 스위치를 더 포함할 수 있으며, 상기 제2 커패시터 뱅크는 상기 복수의 제2 커패시터에 각각 연결되는 복수의 제2 스위치를 더 포함할 수 있으며, 상기 복수의 제1 스위치 및 상기 복수의 제2 스위치는 상기 제어부에 의해 턴온 또는 턴오프될 수 있다.
상기 제어부는 적어도 q비트를 가지는 제어 비트를 통해 상기 복수의 제1 스위치 및 상기 복수의 제2 스위치를 제어될 수 있다.
상기 복수의 제2 스위치 중 적어도 하나의 스위치가 턴온되는 경우, 상기 복수의 제1 스위치는 모두 턴온 상태를 유지할 수 있다.
상기 제어부는 제어 비트를 통해 상기 복수의 제1 스위치 및 상기 복수의 제2 스위치를 제어할 수 있으며, 상기 턴온되는 상기 적어도 하나의 스위치는 상기 제어 비트의 최상 비트에 의해 턴온되며, 상기 복수의 제1 스위치는 모두 상기 제어 비트의 최상 비트에 의해 턴온 상태를 유지할 수 있다.
실시예들 중 적어도 하나의 실시예에 따르면, 서로 다른 가중치를 가지는 적어도 2개의 커패시터 뱅크를 통해, 다양한 범위의 커패시턴스 값을 제공할 수 있다.
실시예들 중 적어도 하나의 실시예에 따르면, 서로 다른 개수의 스위치-커패시터 회로를 포함하는 적어도 2개의 커패시터 뱅크를 통해, 제어 비트의 활용성을 높일 수 있다.
도 1은 한 실시예에 따른 커패시터 회로를 나타내는 도면이다.
도 2는 한 실시예에 따른 커패시터 회로의 내부 구성을 나타내는 도면이다.
도 3은 한 실시예에 따른 커패시터 회로의 각 커패시터가 가지는 커패시턴스 값을 나타내는 표이다.
도 4는 한 실시예에 따른 가변 커패시터 시스템을 나타내는 블록도이다.
도 5는 한 실시예에 따른 커패시터 회로의 구체적인 예를 나타내는 회로도이다.
도 6은 도 5의 커패시터 회로에서 제어 비트에 따른 스위칭 신호 및 총 커패시턴스 값을 나타내는 표이다.
도 7을 한 실시예에 따른 제어 로직을 나타내는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "커플링(coupling)"되어 있다고 할 때, 이는 "직접적으로 또는 물리적으로 커플링"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 또는 비접촉 커플링"되어 있는 경우를 포함한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 또는 물리적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 또는 비접촉 연결"되어 있는 경우, 또는 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, RF 신호는 Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들에 따른 형식을 가질 수 있으나, 이에 한정되지 않는다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 한 실시예에 따른 커패시터 회로(100)를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 한 실시예에 따른 커패시터 회로(100)는 복수의 커패시터 뱅크(100_1 ~ 100_n)을 포함한다.
복수의 커패시터 뱅크는 제1 커패시터 뱅크(100_1), 제2 커패시터 뱅크(100_2), 제3 커패시터 뱅크(100_3), 제n 커패시터 뱅크(100_n)을 포함할 수 있다. 커패시터 회로(100)은 적어도 2개의 커패시터 뱅크를 포함할 수 있으므로, n는 2이상의 자연수일 수 있다.
커패시터 회로(100)는 안테나(200)에 연결되며, 안테나(200)의 튜닝을 위한 커패시턴스 성분을 제공한다. 안테나의 임피던스를 튜닝하기 위해서는, 커패시턴스 성분과 인덕턴스 성분이 필요하다. 한 실시예에 따른 커패시터 회로(100)는 두 성분 중에서 커패시턴스 성분을 안테나(200)에 제공한다. 도 1에서 Lcom은 인덕던스 성분이 제공되는 공통 부분(라인)을 나타내며, 커패시터 회로(100)는 Lcom으로 제공되는 인덕턴스 성분과 함께 안테나(200)의 튜닝을 위한 임피던스를 제공할 수 있다. 이에 따라, 커패시터 회로(100)는 Lcom에 연결될 수 있다. 즉, 복수의 커패시터 뱅크(100_1~100_n)는 Lcom에 연결될 수 있다.
한편, 복수의 커패시터 뱅크(100_1 ~ 100_n)는 각각 서로간에 병렬로 연결되는 복수의 스위치-커패시터 회로를 포함한다. 그리고 복수의 커패시터 뱅크(100_1 ~ 100_n)는 각각 소정의 웨이트(weight)(K1 ~ Kn)를 가질 수 있다. 여기서, 웨이트(K1 ~ Kn)는 각 스위치-커패시터 회로가 제공하는 커패시턴스 값의 기준 커패시턴스 값을 나타낸다. 즉, 제1 커패시터 뱅크(100_1)는 웨이트(K1)을 가지고, 제2 커패시터 뱅크(100_2)를 웨이트(K2)를 가지고, 제3 커패시터 뱅크(100_3)는 웨이트(K3)를 가지며, 제n 커패시터 뱅크(100_n)은 웨이트(Kn)을 가질 수 이다. 여기서, 웨이트(K1~Kn) 중 적어도 두 개의 웨이트는 서로 다른 값을 가질 수 있다. 그리고, 복수의 커패시터 뱅크(100_1 ~ 100n)는 각각 소정 개수의 스위치-커패시터 회로를 포함할 수 있다. 여기서, 복수의 커패시터 뱅크(100_1 ~ 100_n) 중 적어도 2개의 커패시터 뱅크는 서로 다른 개수의 스위치-커패시터 회로를 포함할 수 있다. 스위치-커패시터 회로의 구체적인 구성에 대해서는 아래의 도 2에서 상세히 설명한다.
도 2는 한 실시예에 따른 커패시터 회로(100)의 내부 구성을 나타내는 도면이며, 도 3은 한 실시예에 따른 커패시터 회로(100)의 각 커패시터가 가지는 커패시턴스 값을 나타내는 표이다.
도 2에 나타낸 바와 같이, 제1 커패시터 뱅크(100_1)는 복수의 스위치-커패시터 회로(SC1_1 ~ SC1_p)를 포함한다. 즉, 제1 커패시터 뱅크(100_1)는 p개의 스위치-커패시터 회로를 포함하며, p는 2 이상의 자연수일 수 있다. 복수의 스위치-커패시터 회로(SC1_1 ~ SC1_p)는 서로간에 병렬로 연결된다. 그리고 복수의 스위치-커패시터 회로(SC1_1 ~ SC1_p) 각각은 서로 직렬로 연결되는 커패시터와 스위치를 포함한다. 즉, 스위치-커패시터 회로(SC1_1)는 서로 직렬로 연결되는 커패시터(C1_1)와 스위치(S1_1)를 포함하며, 스위치-커패시터 회로(SC1_p)는 서로 직렬로 연결되는 커패시터(C1_p)와 스위치(S1_p)를 포함한다. 여기서, 각 스위치(S1_1 ~ S1_p)의 턴온/턴오프에 의해, 제1 커패시터 뱅크(100_1)가 제공하는 커패시턴스 값이 결정될 수 있다. 한편, 도 2에서, 커패시터와 스위치의 위치는 서로 변경될 수 있다.
제1 커패시터 뱅크(100_1)는 웨이트(K1)을 가질 수 있다. 제1 커패시터 뱅크(100_1)에 포함된 각 커패시터는 웨이트(K1)에 의해 커패시턴스 값이 결정된다. 즉, 제1 커패시터 뱅크(100_1)에 포함된 각 커패시터는 웨이트(K1)를 기초로 하여 커패시턴스 값이 결정된다. 도 3의 310은 제1 커패시터 뱅크(100_1)의 각 커패시터(C1_1 ~ C1_p)에 대한 커패시턴스 값을 나타낸다. 도 3의 310을 참조하면, 각 커패시터(C1_1 ~ C1_p)의 커패시턴스 값은 웨이트(K1)에 대해서 2의 지수 승으로 증가할 수 있다. 즉, 커패시터(C1_1)는 K1*(2^0) pF를 가질 수 있고, 커패시터(C1_2)는 K1*(2^1) pF를 가질 수 있으며, 커패시터(C_p)는 K1*(2^(p-1)) pF를 가질 수 있다. 한편, 각 커패시터(C1_1 ~ C1_p)의 커패시턴스 값은 K1에 대해서 2의 지수 승이 아니라 3의 지수 승, 4의 지수 승 등으로 증가할 수 있다.
도 2에 나타낸 바와 같이, 제2 커패시터 뱅크(100_2)는 복수의 스위치-커패시터 회로(SC2_1 ~ SC2_p+1)를 포함한다. 즉, 제2 커패시터 뱅크(100_2)는 p+1개의 스위치-커패시터 회로를 포함하며, p는 2 이상의 자연수일 수 있다. 여기서, 제2 커패시터 뱅크(100_2)는 제1 커패시터 뱅크(100_1)보다 적어도 하나 더 많은 스위치-커패시터 회로를 포함할 수 있다. 복수의 스위치-커패시터 회로(SC2_1 ~ SC2_p+1)는 서로간에 병렬로 연결된다. 그리고 복수의 스위치-커패시터 회로(SC2_1 ~ SC2_p+1) 각각은 서로 직렬로 연결되는 커패시터와 스위치를 포함한다. 즉, 스위치-커패시터 회로(SC2_1)는 서로 직렬로 연결되는 커패시터(C2_1)와 스위치(S2_1)를 포함하며, 스위치-커패시터 회로(SC2_p+1)는 서로 직렬로 연결되는 커패시터(C2_p+1)와 스위치(S2_p+1)를 포함한다. 여기서, 각 스위치(S2_1 ~ S2_p+1)의 턴온/턴오프에 의해, 제2 커패시터 뱅크(100_2)가 제공하는 커패시턴스 값이 결정될 수 있다.
제2 커패시터 뱅크(100_2)는 웨이트(K2)을 가질 수 있다. 제2 커패시터 뱅크(100_2)에 포함된 각 커패시터는 웨이트(K2)에 의해 커패시턴스 값이 결정된다. 즉, 제2 커패시터 뱅크(100_2)에 포함된 각 커패시터는 웨이트(K2)를 기초로 하여 커패시턴스 값이 결정된다. 도 3의 320은 제2 커패시터 뱅크(100_2)의 각 커패시터(C2_1 ~ C2_p+1)에 대한 커패시턴스 값을 나타낸다. 도 3의 320을 참조하면, 각 커패시터(C2_1 ~ C2_p+1)의 커패시턴스 값은 웨이트(K2)에 대해서 2의 지수 승으로 증가할 수 있다. 즉, 커패시터(C2_1)는 K2*(2^0) pF를 가질 수 있고, 커패시터(C2_2)는 K2*(2^1) pF를 가질 수 있으며, 커패시터(C2_p)는 K2*(2^(p-1)) pF를 가질 수 있다. 한편, 제2 커패시터 뱅크(100_2)에서 마지막 번째 커패시터(C2_p+1)는 첫 번째 커패시터(C2_1)과 동일한 커패시턴스 값인 K2*(2^0) pF를 가질 수 있다. 이는 각 스위치를 제어하는 제어 비트를 최대한 활용할 수 있게 하는데, 이에 대해서는 아래의 도 6에서 좀 더 상세히 설명한다. 한편, 각 커패시터(C2_1 ~ C2_p+1)의 커패시턴스 값은 웨이트(K2)에 대해서 2의 지수 승이 아니라 3의 지수 승, 4의 지수 승 등으로 증가할 수 있다.
도 2에 나타낸 바와 같이, 제n 커패시터 뱅크(100_n)는 복수의 스위치-커패시터 회로(SCn_1 ~ SCn_p+(n-1))를 포함한다. 즉, 제n 커패시터 뱅크(100_n)는 p+(n-1) 개의 스위치-커패시터 회로를 포함할 수 있다. 여기서, 제n 커패시터 뱅크(100_n)는 제1 커패시터 뱅크(100_1)보다 적어도 n-1개 더 많은 스위치-커패시터 회로를 포함할 수 있다. 복수의 스위치-커패시터 회로(SCn_1 ~ SCn_p+(n-1))는 서로간에 병렬로 연결된다. 그리고 복수의 스위치-커패시터 회로(SCn_1 ~ SCn_p+(n-1)) 각각은 서로 직렬로 연결되는 커패시터와 스위치를 포함한다. 즉, 스위치-커패시터 회로(SCn_1)는 서로 직렬로 연결되는 커패시터(Cn_1)와 스위치(Sn_1)를 포함하며, 스위치-커패시터 회로(SCn_p+(n-1))는 서로 직렬로 연결되는 커패시터(Cn_p+(n-1))와 스위치(Sn_p+(n-1))를 포함한다. 여기서, 각 스위치(Sn_1 ~ Sn_p+(n-1))의 턴온/턴오프에 의해, 제n 커패시터 뱅크(100_n)가 제공하는 커패시턴스 값이 결정될 수 있다.
제n 커패시터 뱅크(100_n)는 웨이트(Kn)을 가질 수 있다. 제n 커패시터 뱅크(100_n)에 포함된 각 커패시터는 웨이트(Kn)에 의해 커패시턴스 값이 결정된다. 즉, 제1 커패시터 뱅크(100_n)에 포함된 각 커패시터는 웨이트(Kn)를 기초로 하여 커패시턴스 값이 결정된다. 도 3의 330은 제n 커패시터 뱅크(100_n)의 각 커패시터(Cn_1 ~ Cn_p+(n-1))에 대한 커패시턴스 값을 나타낸다. 도 3의 330을 참조하면, 각 커패시터(Cn_1 ~ Cn_p+(n-1))의 커패시턴스 값은 웨이트(Kn)에 대해서 2의 지수 승으로 증가할 수 있다. 즉, 커패시터(Cn_1)는 Kn*(2^0) pF를 가질 수 있고, 커패시터(Cn_2)는 Kn*(2^1) pF를 가질 수 있으며, 커패시터(Cn_p)는 K2*(2^(p-1)) pF를 가질 수 있다. 한편, 제n 커패시터 뱅크(100_n)에서 마지막 번째 커패시터(Cn_p+(n-1))는 첫 번째 커패시터(Cn_1)과 동일한 커패시턴스 값인 Kn*(2^0) pF를 가질 수 있다. 이는 각 스위치를 제어하는 제어 비트를 최대한 사용할 수 있게 하는데, 이에 대해서는 아래의 도 6에서 좀 더 상세히 설명한다. 한편, 각 커패시터(Cn_1 ~ Cn_p+(n-1))의 커패시턴스 값은 웨이트(Kn)에 대해서 2의 지수 승이 아니라 3의 지수 승, 4의 지수 승등으로 증가할 수 있다.
한편, 상기에서 설명한 복수의 웨이트(K1~Kn) 중 적어도 두 개의 웨이트는 서로 다른 값을 가질 수 있다. 복수의 웨이트(K1 ~ Kn)의 양(+)의 실수 값일 수 있다. 하나의 예로, 복수의 웨이트(K1~Kn)는 바이어너리 웨이트를 가질 수 있다. 즉, 바이너리 웨이트로서, K2 = 2*K1, K3 = 3*K1,.. Kn = n*K1 일수 있다. 한편, 복수의 웨이트(K1~Kn)는 2배수 웨이트 및 3배수 웨이트와 같이 다양한 웨이트를 가질 수 있다. 복수의 웨이트(K1~Kn)이 각각 다른 값을 가지는 경우, 복수의 커패시터 뱅크(100_1 ~ 100n)는 각각 다른 튠 범위(tune range)를 가지는 커패시턴스 값을 제공할 수 있다.
도 4는 한 실시예에 따른 가변 커패시턴스 시스템(400)을 나타내는 블록도이다.
도 4에 나타낸 바와 같이, 가변 커패시턴스 시스템(400)는 제어부(410), 버퍼부(420), 커패시터 회로(430)를 포함할 수 있다.
제어부(410)는 제어 비트(control bit)를 입력 받으며, 제어 비트에 대응하는 스위칭 신호를 출력한다. 제어 비트의 수는 복수의 커패시터 뱅크(100_1 ~ 100_n) 중에서 가장 많은 개수의 스위치-커패시터 회로를 가지는 커패시터 뱅크에 의해 결정될 수 있다. 예를 들어, 제n 커패시터 뱅크(100_n)이 p+(n-1) 개의 스위치-커패시터 회로를 가지는 경우, 제어 비트의 수는 p + (n-1) 개일 수 있다. 즉, 제어 비트는 CB0:CB(p+n-2)을 가질 수 있다. 스위칭 신호는 각 스위치-커패시터 회로에 포함되어 있는 스위치의 턴온/턴오프를 제어하는 신호이다. 스위칭 신호의 개수는 커패시터 회로(100)의 총 스위치 개수에 대응될 수 있다. 한편, 제어 비트의 최상위 비트(Most Significant Bit, MSB)는 복수의 커패시터 뱅크(100_1 ~ 100_n)를 선택하는 선택 신호로서의 역할도 수행할 수 있다.
버퍼부(420)는 제어부(400)로부터 스위칭 신호를 입력 받으며, 스위칭 신호를 스위치를 구동할 수 있는 구동 신호로 변환한다. 스위칭 신호가 디지털 신호인 경우, 스위칭 신호가 바로 스위치를 구동할 수 없다. 이에 따라, 버퍼부(420)는 스위칭 신호를 스위치를 구동할 수 있는 신호로 변환한다. 한편, 버퍼부(420)는 복수의 버퍼를 포함할 수 있는데, 복수의 버퍼는 복수의 스위치에 일대일로 대응될 수 있다. 즉, 복수의 버퍼의 개수는 커패시터 회로(100)의 총 스위치 개수에 대응될 수 있다.
커패시터 회로(430)는 상기에서 설명한 커패시터 회로(100)일 수 있다. 커패시터 회로(430)는 복수의 커패시터 뱅크를 포함할 수 있으며, 복수의 커패시터 뱅크는 각각 복수의 스위치-커패시터 회로를 포함할 수 있다. 여기서, 스위치-커패시터 회로에 포함되는 스위치는 버퍼부(420)의 구동 신호에 의해 턴온/턴오프될 수 있다.
이하에서는 도 5 내지 도 7을 참조하여, 커패시터 회로(100)의 동작 방법에 대해서 설명한다. 설명의 편의를 위해, 커패시터 회로(100)가 제1 및 제2 커패시터 뱅크(100_1, 100_2)로 구성되고, 제1 커패시터 뱅크(100_1)가 4개의 스위치-커패시터 회로로 구성되고, 제2 커패시터 뱅크(100_2)가 5개의 스위치-커패시터 회로로 구성된 경우에 대해서 설명한다. 다만, 아래의 설명들은 커패시터 회로(100)가 3개 이상의 커패시터 뱅크를 포함하는 경우에도 확장될 수 있음은 당연하다.
도 5는 한 실시예에 따른 커패시터 회로(100)의 구체적인 예를 나타내는 회로도이다.
도 5에서, 제1 커패시터 뱅크(100_1)는 4개의 스위치-커패시터 회로(SC1_1 ~ SC1_4)를 포함할 수 있다. 4개의 스위치-커패시터 회로(SC1_1 ~ SC1_4)는 서로간에 병렬로 연결된다. 그리고 4개의 스위치-커패시터 회로(SC1_1 ~ SC1_4)는 각각 서로 직렬로 연결되는 커패시터와 스위치를 포함한다. 스위치-커패시터 회로(SC1_1)는 서로 직렬로 연결되는 커패시터(C1_1)와 스위치(S1_1)를 포함하며, 스위치-커패시터 회로(SC1_2)는 서로 직렬로 연결되는 커패시터(C1_2)와 스위치(S1_2)를 포함한다. 그리고 스위치-커패시터 회로(SC1_3)는 서로 직렬로 연결되는 커패시터(C1_3)와 스위치(S1_3)를 포함하며, 스위치-커패시터 회로(SC1_4)는 서로 직렬로 연결되는 커패시터(C1_4)와 스위치(S1_4)를 포함한다. 그리고, 4개의 커패시터(C1_1 ~ C1_4)는 웨이트(K1)에 의해 커패시턴스 값이 결정된다.
제2 커패시터 뱅크(100_2)는 5개의 스위치-커패시터 회로(SC2_1 ~ SC2_5)를 포함할 수 있다. 5개의 스위치-커패시터 회로(SC2_1 ~ SC2_5)는 서로간에 병렬로 연결된다. 그리고 5개의 스위치-커패시터 회로(SC2_1 ~ SC2_5)는 각각 서로 직렬로 연결되는 커패시터와 스위치를 포함한다. 스위치-커패시터 회로(SC2_1)는 서로 직렬로 연결되는 커패시터(C2_1)와 스위치(S2_1)를 포함하며, 스위치-커패시터 회로(SC2_2)는 서로 직렬로 연결되는 커패시터(C2_2)와 스위치(S2_2)를 포함한다. 스위치-커패시터 회로(SC2_3)는 서로 직렬로 연결되는 커패시터(C2_3)와 스위치(S2_3)를 포함하며, 스위치-커패시터 회로(SC2_4)는 서로 직렬로 연결되는 커패시터(C2_4)와 스위치(S2_4)를 포함한다. 스위치-커패시터 회로(SC_5)는 서로 직렬로 연결되는 커패시터(C2_5)와 스위치(S2_5)를 포함한다. 그리고, 5개의 커패시터(C2_1 ~ C2_5)는 웨이트(K2)에 의해 커패시턴스 값이 결정된다.
도 6은 도 5의 커패시터 회로에서 제어 비트에 따른 스위칭 신호 및 총 커패시턴스 값을 나타내는 표이다.
도 6에서, 제1 커패시터 뱅크(100_1)의 웨이트(K1)이 0.25이며, 제2 커패시터 뱅크(100_2)의 웨이트(K2)는 0.5인 경우를 가정한다. 그리고, 커패시터(C1_1 ~ C1_4)의 커패시턴스 값은 2의 지수 승으로 증가하며, 커패시터(C2_1 ~ C2_4)의 커패시턴스 값도 2의 지수 승으로 증가하는 것을 가정한다. 이에 따라, 도 6을 참조하면, C1_1 = 0.25pF, C1_2 = 0.5pF, C1_3 = 1pF, C1_4 = 2pF 이며, C2_1 = 0.5pF, C2_2 = 1pF, C2_3 = 2pF, C2_4 = 4pF 이다. 그리고 제2 커패시터 뱅크(100_2)의 마지막 번째인 커패시터(C2_5)는 첫 번째 커패시터(C2_1)와 동일한 커패시터스 값을 가지는 것을 가정한다. 즉, C2_5 = 0.5*2^0= 0.5pF 이다. 도 6에서, 제어 비트의 수는 5개(CB0:CB4)인 것을 가정한다. 도 6에서, ON, OFF 표시는 각 스위치의 턴온 및 턴오프를 나타낸다.
도 6에서, 최상위 제어 비트(CB4)의 상태에 따라, 크게 제1 구간(610)과 제2 구간(620)으로 나눌 수 있다. 최상위 제어 비트(CB4)인 0인 제1 구간(610)에서, 제어 비트(CB0:CB4)는 제1 커패시터 뱅크(100_1)의 스위치를 제어하는 스위칭 신호에 사용된다. 그리고 최상위 제어 비트(CB4)인 1인 제2 구간(620)에서, 제어 비트(CB0:CB4)는 제2 커패시터 뱅크(100_2)의 스위치를 제어하는 스위칭 신호에 사용된다. 즉, 최상위 제어 비트(CB4)가 제1 및 제2 커패시터 뱅크(100_2) 중 어느 하나를 선택하는 선택 신호로 사용될 수 있다.
먼저, 최상위 제어 비트(CB4)가 0인 제1 구간(610)의 동작에 대해서 설명한다. 최상위 제어 비트(CB4)이 0이므로, 제어 비트(CB0:CB4)는 제1 커패시터 뱅크(100_1)의 스위치들(S1_1 ~ S1_4)을 제어하는 스위칭 신호에 사용된다.
제어 비트(CB0:CB4)가 00000인 경우에는, 스위치(S1_1 ~ S1_4)가 모두 턴오프되며, 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0 이다.
제어 비트(CB0:CB4)가 00001인 경우에는, 스위치(S1_1)는 턴온되고, 스위치(S1_2 ~ S1_4)는 턴오프되며, 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0.25 pF이다.
그리고 제어 비트(CB0:CB4)가 00010인 경우에는, 스위치(S1_2)는 턴온되고, 스위치(S1_1, S1_3, S1_4)는 턴오프되며, 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0.5 pF이다.
제어 비트(CB0:CB4)가 01111인 경우에는, 스위치(S1_1 _ S1_4)가 모두 턴온되며, 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 3.75pF 이다.
다음으로, 최상위 제어 비트(CB4)가 1인 제2 구간(620)의 동작에 대해서 설명한다. 최상위 제어 비트(CB4)가 1이므로, 제어 비트(CB0:CB4)는 제2 커패시터 뱅크(100_2)의 스위치들(S2_1 ~ S2_5)을 제어하는 스위칭 신호에 사용된다. 한편, 최상위 제어 비트(CB4)가 1 인 경우에는 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이러한 턴온 상태의 유지 방법은 아래의 도 7에서 좀 더 상세히 설명한다.
제어 비트(CB0:CB4)가 10000인 경우에는, 스위치(S2_5)가 턴온되고, 스위치(S2_1 ~ S2_4)가 모두 턴오프된다. 그리고 최상위 비트인(CB4)(2^4)가 1이므로, 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0.5 pF + 3.75pF = 4.25pF 이 된다.
제어 비트(CB0:CB4)가 10001인 경우에는, 스위치(S2_5, S2_1)가 턴온되고, 스위치(S2_2 ~ S2_4)가 턴오프된다. 그리고 최상위 비트인(CB4)(2^4)가 1이므로, 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0.5 pF + 0.5 pF 3.75pF = 4.75pF 이 된다.
제어 비트(CB0:CB4)가 10010인 경우에는, 스위치(S2_5, S2_2)가 턴온되고, 스위치(S2_1, S2_3, S2_4)가 턴오프된다. 그리고 최상위 비트인(CB4)(2^4)가 1이므로, 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 0.5 pF + 1pF 3.75pF = 5.25pF 이 된다.
그리고 제어 비트(CB0:CB4)가 11111인 경우에는, 스위치(S2_1 ~ S2_5)가 모두 턴온된다. 그리고 최상위 비트인(CB4)(2^4)가 1이므로, 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이에 따라 커패시터 회로(100)가 제공하는 총 커패시턴스 값은 11.75pF 이 된다.
한편, 제1 구간(610)에서는 커패시터 회로(100)가 제공하는 커패시턴스 값의 튠 범위(tune range)는 0.25pF이다. 즉, 제1 구간(610)에서는 제어 비트의 값이 증가함에 따라 0.25pF씩 커패시턴스 값이 증가한다. 이러한 제1 구간(610)의 튠 범위(0.25pF)는 제1 커패시터 뱅크(100_1)의 가중치(K1=0.25)에 대응된다.
제2 구간(620)에서는 커패시터 회로(100)가 제공하는 커패시턴스 값의 튠 범위(tune range)는 0.5pF이다. 즉, 제2 구간(620)에서는 제어 비트의 값이 증가함에 따라 0.5pF씩 커패시턴스 값이 증가한다. 이러한 제2 구간(620)의 튠 범위(0.5pF)는 제2 커패시터 뱅크(100_2)의 가중치(K2=0.5)에 대응된다.
도 6을 참조하면, 제어 비트(CB0:CB4)가 커패시터 회로(100)의 커패시턴스 값을 설정하는데 모두 사용되고 있다. 그리고 제1 구간(610)에서 제2 구간(620)으로 변경되는 지점에서도, 커패시터 회로(100)는 연속적인 커패스턴스 값을 제공할 수 있다. 즉, 제어 비트(CB0:CB4)가 01111인 경우 총 커패시턴스 값이 3.75pF이며, 제어 비트(CB0:CB4)가 10000인 경우 총 커패시턴스 값이 4.25pF이다. 이는 제2 커패시터 뱅크(100_2)의 스위치-커패시터 회로 개수가 제1 커패시터 뱅크(100_1)의 스위치-커패시터 회로 개수보다 적어도 하나 더 많기 때문이다. 즉, 제2 커패시터 뱅크(100_2)는 스위치-커패시터 회로(SC_5)를 더 포함한다. 도 6에서는, 커패시터(C2_5)의 커패시턴스 값이 커패시터(C2_1)의 커패시턴스 값과 동일한 것으로 나타내었지만, 커패시터(C2_5)의 커패시턴스 값은 다른 값으로 설정될 수 있다.
상기에서 설명한 바와 같이, 제2 구간(620)에서는 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 즉, 최상위 제어 비트(CB4)가 1 인 경우에는 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다. 이러한 동작이 가능하게 하는 제어 로직(control logic)에 대해서 도 7을 참조하여 설명한다.
도 7을 한 실시예에 따른 제어 로직(700)을 나타내는 도면이다.
도 7에 나타낸 바와 같이, 한 실시예에 따른 제어 로직(700)는 제1 내지 제4 OR 게이트(710 ~ 740)를 포함한다. 제어 로직(700)은 도 4의 제어부(410)에 포함될 수 있다.
제1 OR 게이트(710)는 제어 비트(CB0)와 제어 비트(CB4)를 입력 받으며, 두 입력 비트에 대응하여 출력 신호(SS1_1)를 생성한다. 여기서, 출력 신호(SS1_1)는 제1 커패시터 뱅크(100_1)의 스위치(S1_1)를 제어하는 스위칭 신호이다.
제2 OR 게이트(720)는 제어 비트(CB1)와 제어 비트(CB4)를 입력 받으며, 두 입력 비트에 대응하여 출력 신호(SS1_2)를 생성한다. 여기서, 출력 신호(SS1_2)는 제1 커패시터 뱅크(100_1)의 스위치(S1_2)를 제어하는 스위칭 신호이다.
제3 OR 게이트(730)는 제어 비트(CB2)와 제어 비트(CB4)를 입력 받으며, 두 입력 비트에 대응하여 출력 신호(SS1_3)를 생성한다. 여기서, 출력 신호(SS1_3)는 제1 커패시터 뱅크(100_1)의 스위치(S1_3)를 제어하는 스위칭 신호이다.
제4 OR 게이트(740)는 제어 비트(CB3)와 제어 비트(CB4)를 입력 받으며, 두 입력 비트에 대응하여 출력 신호(SS1_4)를 생성한다. 여기서, 출력 신호(SS1_4)는 제1 커패시터 뱅크(100_1)의 스위치(S1_4)를 제어하는 스위칭 신호이다.
이와 같이, 제1 내지 제4 OR 게이트(710 ~ 740) 모두가 제어 비트의 최상위 비트(CB4)를 입력 받는다. 이에 따라, 최상위 비트(CB4)가 1인 경우, 스위칭 신호(SS1_1 ~ SS1_4)가 모두 턴온 상태로 된다. 즉, 제2 구간(620)에서는 제1 커패시터 뱅크(100_1)의 스위치(S1_1 ~ S1_4)는 모두 턴온 상태를 유지한다.
한편, 한 실시 예에 따른 가변 시스템의 제어부(410)는 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등)), 입력디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)이 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.
상기 컴퓨팅 환경은 개인 컴퓨터, 서버 컴퓨터, 핸드헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 소비자 전자기기, 미니 컴퓨터, 메인프레임 컴퓨터, 임의의 전술된 시스템 또는 디바이스를 포함하는 분산 컴퓨팅 환경 등으로 구현될 수 있으나, 이에 한정되지 않는다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 커패시터 회로
100_1 ~ 100_n: 제1 내지 제n 커패시터 뱅크
200: 안테나
SC1_1 ~ SC1_p: 복수의 스위치-커패시터 회로
SC2_1 ~ SC2_p+1: 복수의 스위치-커패시터 회로
SCn_1 ~ SCn_p+(n-1): 복수의 스위치-커패시터 회로
400: 가변 커패시터 시스템
410: 제어부
420: 버퍼부
430: 커패시터 회로
700: 제어 로직
710: 제1 OR 게이트
720: 제2 OR 게이트
730: 제3 OR 게이트
740: 제4 OR 게이트

Claims (16)

  1. 서로 간에 병렬로 연결되는 p(p는 2 이상의 자연수)개의 스위치-커패시터 회로를 포함하며, 상기 p개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트를 기초로 서로 다른 커패시턴스 값을 가지는 제1 커패시터 뱅크, 그리고
    서로 간에 병렬로 연결되는 q(q은 p보다 큰 자연수)개의 스위치-커패시터 회로를 포함하며, 상기 q개의 스위치-커패시터 회로 중 적어도 2개의 스위치-커패시터 회로는 제1 웨이트와 다른 값을 가지는 제2 웨이트를 기초로 서로 다른 커패시턴스 값을 가지는 제2 커패시터 뱅크를 포함하는 커패시터 회로.
  2. 제1항에 있어서,
    상기 p개의 스위치-커패시터 회로는 각각 서로 직렬로 연결되는 제1 커패시터와 제1 스위치를 포함하며,
    상기 p개의 스위치-커패시터 회로에 포함된 상기 제1 커패시터는 각각 상기 제1 웨이트를 기초로 서로 다른 커패시턴스 값을 가지는 커패시터 회로.
  3. 제2항에 있어서,
    상기 q개의 스위치-커패시터 회로는 각각 서로 직렬로 연결되는 제2 커패시터와 제2 스위치를 포함하며,
    상기 q개의 스위치-커패시터 회로에 포함된 상기 제2 커패시터는 각각 상기 제2 웨트를 기초로 서로 다른 커패시턴스 값을 가지는 커패시터 회로.
  4. 제1항에 있어서,
    상기 p개의 스위치-커패시터 회로 및 상기 q개의 스위치-커패시터 회로를 제어하는 제어 비트는 적어도 q비트인 커패시터 회로.
  5. 제1항에 있어서,
    상기 q개의 스위치-커패시터 회로를 제어하는 제어 비트 중 제1 비트에 의해, 상기 q개의 스위치-커패시터 회로 중 어느 하나의 스위치-커패시터 회로가 턴온되는 경우, 상기 p개의 스위치-커패시터 회로는 모두 턴온 상태를 유지하는 커패시터 회로.
  6. 제4항에 있어서,
    상기 제어 비트의 최상위 비트는 상기 제1 커패시터 뱅크와 상기 제2 커패시터 뱅크 중 어느 하나를 선택하는데 사용되는 커패시터 회로.
  7. 제5항에 있어서,
    상기 제1 비트는 상기 제어 비트의 최상위 비트인 커패시터 회로.
  8. 제3항에 있어서,
    상기 제1 커패시터의 커패시턴스 값은 각각 상기 제1 웨이트를 기초로 2의 지수 승에 대응하는 값이며,
    상기 제2 커패시터의 커패시턴스 값은 각각 상기 제2 웨이트를 기초로 2의 지수 승에 대응하는 값인 커패시터 회로.
  9. 제1항에 있어서,
    상기 제2 웨이트의 값은 상기 제1 웨이트의 값보다 큰 커패시터 회로.
  10. 제1항에 있어서,
    상기 제1 커패시터 뱅크가 안테나에 제공하는 튜닝 범위와 상기 제2 커패시터 뱅크가 상기 안테나에 제공하는 튜닝 범위가 서로 다른 커패시터 회로.
  11. 안테나에 임피던스를 제공하며, 제1 커패시터 뱅크와 제2 커패시터 뱅크를 포함하는 커패시터 회로, 그리고
    상기 제1 및 제2 커패시터 뱅크가 제공하는 커패시턴스 값을 제어하는 제어부를 포함하며,
    상기 제1 커패시터 뱅크는 복수의 제1 커패시터를 포함하며, 상기 복수의 제1 커패시터는 각각 제1 가중치에 의해 서로 다른 커패시턴스 값을 가지며,
    상기 제2 커패시터 뱅크는 복수의 제2 커패시터를 포함하며, 상기 복수의 제2 커패시터는 각각 상기 제1 가중치와 다른 제2 가중치에 의해 서로 다른 커패시턴스 값을 가지는 가변 커패시턴스 시스템.
  12. 제11항에 있어서,
    상기 복수의 제1 커패시터는 p개(p는 2 이상의 자연수)이며, 상기 복수의 제2 커패시터는 q개(q는 p보다 큰 자연수)인 가변 커패시턴스 시스템.
  13. 제12항에 있어서,
    상기 제1 커패시터 뱅크는 상기 복수의 제1 커패시터에 각각 연결되는 복수의 제1 스위치를 더 포함하며,
    상기 제2 커패시터 뱅크는 상기 복수의 제2 커패시터에 각각 연결되는 복수의 제2 스위치를 더 포함하며,
    상기 복수의 제1 스위치 및 상기 복수의 제2 스위치는 상기 제어부에 의해 턴온 또는 턴오프되는 가변 커패시턴스 시스템.
  14. 제13항에 있어서,
    상기 제어부는 적어도 q비트를 가지는 제어 비트를 통해 상기 복수의 제1 스위치 및 상기 복수의 제2 스위치를 제어하는 가변 커패시터 시스템.
  15. 제13항에 있어서,
    상기 복수의 제2 스위치 중 적어도 하나의 스위치가 턴온되는 경우, 상기 복수의 제1 스위치는 모두 턴온 상태를 유지하는 가변 커패시턴스 시스템.
  16. 제15항에 있어서,
    상기 제어부는 제어 비트를 통해 상기 복수의 제1 스위치 및 상기 복수의 제2 스위치를 제어하며,
    상기 턴온되는 상기 적어도 하나의 스위치는 상기 제어 비트의 최상 비트에 의해 턴온되며, 상기 복수의 제1 스위치는 모두 상기 제어 비트의 최상 비트에 의해 턴온 상태를 유지하는 가변 커패시턴스 시스템.
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