KR102528133B1 - 반도체 장치, 그 충전 방법, 및 전자 기기 - Google Patents
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Abstract
신규 반도체 장치, 또는 과충전을 방지할 수 있는 반도체 장치를 제공한다. 수전부는 충전이 완료되었을 때 급전부로부터 송신되는 무선 신호를 캔슬하기 위한 신호를 생성하는 기능을 가진다. 구체적으로, 수전부의 배터리 잔량이 100% 또는 소정의 기준값 이상일 때, 수전부는 급전부로부터 송신되는 전자기파를 캔슬하기 위한 전자기파를 생성하는 기능을 가진다. 이에 의하여, 급전부로부터 송신되는 전자기파로 형성된 자계를 캔슬하기 위한 자계가 형성되어, 수전부의 과전류를 방지할 수 있다.
Description
본 발명의 일 형태는 반도체 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 축전 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 및 이들의 제작 방법이 포함된다.
본 명세서 등에서, 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다. 트랜지스터, 반도체 회로, 연산 장치, 및 기억 장치 등은 각각 반도체 장치의 일 형태이다. 또한 표시 장치, 촬상 장치, 전기 광학 장치, 발전 장치(예를 들어 박막 태양 전지 및 유기 박막 태양 전지), 및 전자 기기는 각각 반도체 장치를 포함하여도 좋다.
근년, 휴대 정보 단말기(스마트폰으로 대표됨), 전동 공구, 및 전기 자동차 등 다양한 전자 기기에 배터리가 탑재되고 있다. 충전에 의하여 전기를 축적함으로써 반복적으로 사용될 수 있는 리튬 이온 배터리 등의 이차 전지가 널리 사용되고 있다. 배터리가 탑재된 전자 기기를 급전 장치에 접속함으로써 배터리를 충전할 수 있다.
또한 배터리가 탑재된 전자 기기에 급전 장치로부터 전력을 무선으로 공급함으로써, 급전 장치에 물리적으로 접속되지 않고 배터리를 충전할 수 있다. 예를 들어, 특허문헌 1은 전자기 유도 급전 방법 및 자계 공명 급전 방법을 개시한 것이다.
본 발명의 일 형태의 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 과충전을 방지할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 고속 충전이 가능한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 범용성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 면적이 작은 반도체 장치를 제공하는 것이다.
또한 본 발명의 일 형태는 상술한 모든 과제를 반드시 달성할 필요는 없으며, 상기 과제들 중 적어도 하나를 달성하기만 하면 된다. 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 명세서, 청구항, 및 도면 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 송수신 회로 및 배터리를 포함한다. 송수신 회로는 급전부로부터 송신된 제 1 전자기파를 수신하여 배터리에 전력을 공급하고, 배터리의 전력을 사용하여 제 2 전자기파를 생성한다. 제 2 전자기파는 배터리의 충전이 완료되었을 때 배터리의 전력을 사용하여 생성된다. 제 2 전자기파는 제 1 전자기파를 캔슬한다.
본 발명의 일 형태에 따른 반도체 장치에서, 송수신 회로는 안테나 회로 및 제어 회로를 포함한다. 안테나 회로는 제 1 전자기파를 수신하고 제 2 전자기파를 송신한다. 제어 회로는 과충전에 관한 정보에 기초하여 제 2 전자기파를 생성할지 여부를 판정한다. 제어 회로는 제 2 전자기파를 생성하기로 판정한 경우에 제 2 전자기파를 생성하기 위한 교류 신호를 안테나 회로에 공급하여도 좋다.
본 발명의 일 형태에 따른 반도체 장치에서, 송수신 회로는 안테나 회로 및 제어 회로를 포함한다. 제어 회로는 판정 회로 및 신호 생성 회로를 포함한다. 안테나 회로는 제 1 전자기파를 수신하고 제 2 전자기파를 송신한다. 판정 회로는 과충전에 관한 정보에 기초하여 제 2 전자기파를 생성할지 여부를 판정한다. 신호 생성 회로는 제 1 전자기파에 기초하여 생성된 제 1 교류 신호 및 배터리로부터 공급된 전력을 사용하여, 제 2 전자기파를 생성하기 위한 제 2 교류 신호를 안테나 회로에 공급하여도 좋다.
본 발명의 일 형태에 따른 반도체 장치에서, 과충전에 관한 정보에는 센서에 의하여 측정된 온도에 관한 정보, 또는 제 1 전자기파의 수신 시간에 관한 정보가 포함되어도 좋다.
본 발명의 일 형태에 따른 반도체 장치에서, 송수신 회로는 신경망을 포함한다. 신경망의 입력층에는 과충전에 관한 정보에 대응하는 데이터가 입력되어도 좋다. 신경망의 출력층으로부터는 제 2 전자기파를 생성할지 여부를 판정한 결과에 대응하는 데이터가 출력되어도 좋다.
본 발명의 임의의 일 형태에 따른 반도체 장치는 배터리의 충전이 완료되었을 때 제 1 전자기파를 강화시키기 위한 제 3 전자기파를 송신하여도 좋다.
본 발명의 일 형태는 상술한 반도체 장치를 포함한 전자 기기이다.
본 발명의 일 형태에 따라 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 과충전을 방지할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 신뢰성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 고속 충전이 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 범용성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라 면적이 작은 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A), (B1), (B2), 및 (C)는 급전 시스템의 구성예를 도시한 것이다.
도 2는 수전부의 구성예를 도시한 것이다.
도 3은 안테나 회로의 구성예를 도시한 것이다.
도 4의 (A1), (A2), (B1), 및 (B2)는 정류 회로 및 충전 회로의 구성예를 도시한 것이다.
도 5의 (A), (B), 및 (C)는 제어 회로의 구성예를 도시한 것이다.
도 6은 흐름도이다.
도 7의 (A) 및 (B)는 흐름도이다.
도 8의 (A) 및 (B)는 급전 시스템의 구성예를 도시한 것이다.
도 9는 수전부의 구성예를 도시한 것이다.
도 10의 (A) 및 (B)는 지연 회로 및 안테나 회로의 구성예를 도시한 것이다.
도 11은 제어 회로의 구성예를 도시한 것이다.
도 12의 (A), (B), 및 (C)는 신경망의 구성예를 각각 도시한 것이다.
도 13은 반도체 장치의 구성예를 도시한 것이다.
도 14는 기억 회로의 구성예를 도시한 것이다.
도 15는 메모리 셀의 구성예를 도시한 것이다.
도 16은 회로의 구성예를 도시한 것이다.
도 17은 타이밍 차트.
도 18의 (A), (B), 및 (C)는 트랜지스터의 구조예를 도시한 것이다.
도 19는 에너지 밴드 다이어그램이다.
도 20은 반도체 장치의 구조예를 도시한 것이다.
도 21의 (A), (B), (C), (D), (E), 및 (F)는 전자 기기의 구조예를 도시한 것이다.
도 22의 (A) 및 (B)는 전자 기기의 구조예를 도시한 것이다.
도 23은 전자 기기의 구조예를 도시한 것이다.
도 2는 수전부의 구성예를 도시한 것이다.
도 3은 안테나 회로의 구성예를 도시한 것이다.
도 4의 (A1), (A2), (B1), 및 (B2)는 정류 회로 및 충전 회로의 구성예를 도시한 것이다.
도 5의 (A), (B), 및 (C)는 제어 회로의 구성예를 도시한 것이다.
도 6은 흐름도이다.
도 7의 (A) 및 (B)는 흐름도이다.
도 8의 (A) 및 (B)는 급전 시스템의 구성예를 도시한 것이다.
도 9는 수전부의 구성예를 도시한 것이다.
도 10의 (A) 및 (B)는 지연 회로 및 안테나 회로의 구성예를 도시한 것이다.
도 11은 제어 회로의 구성예를 도시한 것이다.
도 12의 (A), (B), 및 (C)는 신경망의 구성예를 각각 도시한 것이다.
도 13은 반도체 장치의 구성예를 도시한 것이다.
도 14는 기억 회로의 구성예를 도시한 것이다.
도 15는 메모리 셀의 구성예를 도시한 것이다.
도 16은 회로의 구성예를 도시한 것이다.
도 17은 타이밍 차트.
도 18의 (A), (B), 및 (C)는 트랜지스터의 구조예를 도시한 것이다.
도 19는 에너지 밴드 다이어그램이다.
도 20은 반도체 장치의 구조예를 도시한 것이다.
도 21의 (A), (B), (C), (D), (E), 및 (F)는 전자 기기의 구조예를 도시한 것이다.
도 22의 (A) 및 (B)는 전자 기기의 구조예를 도시한 것이다.
도 23은 전자 기기의 구조예를 도시한 것이다.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 따라서 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
본 명세서 등에서 금속 산화물이란 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 사용되는 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 증폭 기능, 정류 기능, 및 스위칭 기능 중 적어도 하나를 가지는 금속 산화물을 금속 산화물 반도체, 또는 줄여서 OS라고 부를 수 있다. 이하의 기재에서는 채널 형성 영역에 금속 산화물을 포함한 트랜지스터를 OS 트랜지스터라고도 한다.
본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 상세한 사항에 대해서는 나중에 설명한다.
본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 뜻한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다. 여기서, X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 간의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 간에 접속되지 않는 경우, 및 X와 Y가 X와 Y 간의 전기적 접속을 가능하게 하는 소자를 개재(介在)하지 않고 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 간의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)를 X와 Y 간에 접속시킬 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프가 되어, 전류를 흘릴지 여부를 결정한다. 또는 스위치는 전류 패스를 선택하고 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
X와 Y가 기능적으로 접속되는 경우에는, 예를 들어 X와 Y 간의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 컨버터 또는 스텝다운 컨버터) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 간에 접속될 수 있다. 예를 들어, X와 Y 간에 또 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다. 또한 X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 그리고 X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 뜻한다. 즉, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 기재와 동일하다.
도면에서 독립된 구성요소들이 서로 전기적으로 접속되더라도, 하나의 구성요소가 복수의 구성요소의 기능을 가지는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 따라서 본 명세서에서 "전기적인 접속"은, 하나의 도전막이 복수의 구성요소의 기능을 가지는 경우를 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는, 각각 본 발명의 일 형태인 반도체 장치 및 급전 시스템에 대하여 설명한다.
<급전 시스템의 구성예>
도 1의 (A)는 급전 시스템(10)의 구성예를 도시한 것이다. 급전 시스템(10)은 급전부(11) 및 수전부(12)를 포함한다. 급전 시스템(10)은 급전부(11)로부터 송신되는 무선 신호에 응하여 수전부(12)를 충전하는 기능을 가진다. 이하, 무선 신호를 사용한 급전을 무선 급전 또는 RF(radio frequency) 급전이라고도 한다.
또한 급전부(11) 및 수전부(12) 각각은 반도체 장치를 사용하여 형성될 수 있다. 따라서, 급전부(11) 및 수전부(12) 각각을 반도체 장치라고 할 수도 있다.
급전부(11)는 무선 신호에 응하여 수전부(12)에 전력을 공급하는 기능을 가진다. 구체적으로는, 급전부(11)는 수전부(12)를 충전하기 위하여 사용되는 전자기파 Wf를 생성하는 기능을 가진다. 급전부(11)로서, 수전부(12)에 대한 비접촉 무선 급전을 수행하는 급전기(power feeding appliance), 또는 급전 패드 상에 제공된 수전부(12)에 대하여 무선 급전을 수행하는 급전기 등을 사용할 수 있다.
수전부(12)는 급전부(11)로부터 송신되는 무선 신호에 응하여 충전되는 기능을 가진다. 구체적으로, 수전부(12)는 배터리를 포함하고, 급전부(11)로부터 수신된 전자기파 Wf를 사용하여 생성된 전력을 배터리에 공급함으로써 배터리를 충전하는 기능을 가진다. 수전부(12)에는, 휴대 정보 단말기(예를 들어 휴대 전화, 스마트폰, 태블릿, 노트북형 컴퓨터, 및 전자 책), 디지털 카메라, 휴대용 게임기, 휴대용 음악 플레이어, 전동 공구, 가전 제품, 및 의료 기기 등의 전자 기기, 또는 차량 등을 사용할 수 있다.
급전부(11)와 수전부(12) 간의 전자기파 Wf 전송 방식은 사양 등에 따라 적절히 정할 수 있다. 예를 들어 전송 방식으로서는, 전자기 결합 방식, 전자기 유도 방식, 또는 마이크로파 방식 등을 사용할 수 있다. 급전부(11)에 의하여 생성되는 전자기파 Wf의 주파수는 특별히 한정되지 않는다. 예를 들어, 300GHz 이상 3THz 미만인 서브밀리미터파, 30GHz 이상 300GHz 미만인 극고주파, 3GHz 이상 30GHz 미만인 마이크로파, 300MHz 이상 3GHz 미만인 극초단파, 30MHz 이상 300MHz 미만인 초단파, 3MHz 이상 30MHz 미만인 단파, 300kHz 이상 3MHz 미만인 중파, 30kHz 이상 300kHz 미만인 장파, 또는 3kHz 이상 30kHz 미만인 초장파를 사용하여도 좋다.
도 1의 (A)에 나타낸 바와 같이, 급전부(11)는 전자력 Wf를 복수의 수전부(12)에 송신할 수 있다. 이로써, 복수의 수전부(12)를 동시에 충전할 수 있다.
그러나, 복수의 수전부(12)에 있어서 충전 완료의 타이밍은 항상 일치하지는 않는다. 따라서 도 1의 (B1)에 나타낸 바와 같이, 충전된 수전부(12)(도면에서 해칭된 수신부(12)) 및 충전되지 않은 수전부(12)가 혼재(混在)될 수 있다. 급전부(11)는 충전되지 않은 수전부(12)가 잔존하는 한, 전자기파 Wf를 계속 송신한다. 따라서, 충전된 수전부(12)는 전자기파 Wf에 계속 노출되어 과충전되기 때문에, 수전부(12)에서 과전류가 생긴다. 이것이 수전부(12)의 금속 부분 등에서 발열을 일으켜, 수전부(12)의 부품(예를 들어 소자 또는 배터리)에 열화 또는 발화가 일어날 수 있다. 일반적으로, 배터리의 잔량이 100%일 때 온도 상승으로 인한 열화가 특히 현저해진다. 따라서, 충전이 완료된 후에 수전부(12)가 전자기파 Wf를 계속 받으면, 발열로 인한 배터리 열화가 일어나기 더 쉬워진다.
여기서, 본 발명의 일 형태의 수전부(12)는 충전이 완료되었을 때, 급전부(11)로부터 송신되는 무선 신호를 캔슬하기 위한 신호를 생성하는 기능을 가진다. 구체적으로, 수전부(12)의 배터리 잔량이 100%, 또는 소정의 기준값 이상일 때, 도 1의 (B2)에 나타낸 바와 같이 수전부(12)는 급전부(11)로부터 송신된 전자기파 Wf를 캔슬하기 위한 전자기파 Wc를 생성하는 기능을 가진다. 이로써 도 1의 (C)에 나타낸 바와 같이, 급전부(11)로부터 송신된 전자기파 Wf로 형성된 자계 Hf를 캔슬하기 위한 자계 Hc가 형성되어, 수전부(12)의 과전류를 방지할 수 있다. 이에 의하여, 수전부(12)의 열화 및 발화를 방지할 수 있어, 신뢰성이 있는 수전부(12)로 할 수 있다.
또한 전자기파 Wc로서는, 전자기파 Wf를 캔슬할 수 있기만 하면 어떤 전자기파라도 사용할 수 있다. 예를 들어 전자기파 Wc로서는, 주파수가 전자기파 Wf의 주파수와 동기되고 급전부(11)에 방출되는 전자기파를 사용할 수 있다. 구체적으로, 전자기파 Wc의 주파수는 전자기파 Wf의 주파수의 정수배이다.
또한 본 발명의 열 형태의 수전부(12)는 충전이 완료된 배터리에 저장된 전력을 사용하여 전자기파 Wc를 생성하는 기능을 가진다. 이에 의하여, 배터리 잔량을 100% 미만(예를 들어 약 95%)으로 유지할 수 있고 온도 변화로 인한 배터리 열화를 방지할 수 있다.
또한 본 명세서에서, "전자기파 Wf를 캔슬함"에는, 수전부(12)에 의하여 수신되는 전자기파 Wf를 완전히 캔슬하는 것뿐만 아니라, 수전부(12)에 의하여 수신되는 전자기파 Wf를 약화시키는 것도 포함된다. 바꿔 말하면, 본 발명의 일 형태에는 수전부(12)가 전자기파 Wc를 수신하는 것을 전자기파 Wf가 막는 형태뿐만 아니라, 수전부(12)가 수신하는 전자기파 Wf를 전자기파 Wc가 약화시키는 형태도 포함된다.
<수전부의 구조예>
상술한 기능을 가지는 수전부(12)의 구체적인 구조예를 도 2에 도시하였다. 도 2에 도시된 수전부(12)는 송수신 회로(20), 배터리(30), 센서(40), 및 타이머(50)를 포함한다.
송수신 회로(20)는 전자기파 Wf를 수신하고 배터리(30)에 전력을 공급하는 기능, 및 배터리(30)의 전력을 사용하여 전자기파 Wc를 생성하는 기능을 가진다. 송수신 회로(20)는 안테나 회로(21), 정류 회로(22), 충전 회로(23), 및 제어 회로(24)를 포함한다.
안테나 회로(21)는 급전부(11)에 의하여 생성되는 전자기파 Wf를 수신하고, 전자기파 Wf를 교류 신호로 변환하고, 교류 신호를 정류 회로(22) 및 제어 회로(24)에 공급하는 기능을 가진다. 또한 안테나 회로(21)는 제어 회로(24)로부터 공급된 교류 신호를 전자기파 Wc로 변환하고 그것을 수전부(12)의 외부에 송신하는 기능을 가진다.
안테나는 전자기파 Wf를 수신하고 전자기파 Wc를 송신하기 위하여 사용될 수 있다. 전송 방식에 따라 안테나의 형상을 정할 수 있다. 예를 들어, 전송 방식으로서 전자기 결합 방식 또는 전자기 유도 방식(예를 들어 13.56MHz대)을 사용하는 경우, 자계 밀도의 변화에 의하여 일어나는 전자기 유도를 사용한다. 따라서, 고리 형상을 가지는 도전막(예를 들어 루프 안테나) 또는 나선 형상을 가지는 도전막(예를 들어 스파이럴 안테나)을 안테나로서 사용하는 것이 바람직하다. 마이크로파 방식(예를 들어, UHF대(860MHz 내지 960MHz대) 또는 2.45GHz대 등)을 사용하는 경우, 전자기파의 파장을 고려하여, 길이 등, 안테나로서 기능하는 도전막의 길이 또는 형상을 적절히 설정할 수 있다. 예를 들어, 선 형상을 가지는 도전막(예를 들어 다이폴 안테나) 또는 평탄 형상을 가지는 도전막(예를 들어 패치 안테나)을 안테나로서 사용할 수 있다. 또한 안테나로서 기능하는 도전막의 형상은 이에 한정되지 않는다. 예를 들어 전자기파의 파장을 고려하여, 곡면 형상 및/또는 사행(蛇行) 형상을 사용하여도 좋다. 또는, 복수의 형상을 조합하여 전자기파의 복수의 주파수대에 대응한 안테나를 사용할 수 있다.
도 3은 안테나 회로(21)의 구조예를 나타낸 것이다. 안테나 회로(21)는 수신 회로(101) 및 송신 회로(102)를 포함한다. 수신 회로(101)는 전자기파 Wf를 교류 신호로 변환하고 이 교류 신호를 정류 회로(22) 및 제어 회로(24)에 공급하는 기능을 가진다. 송신 회로(102)는 제어 회로(24)로부터 공급된 교류 신호를 전자기파 Wc로 변환하고 그것을 외부에 송신하는 기능을 가진다.
수신 회로(101)는 안테나 코일(111) 및 커패시터(112)를 포함한다. 커패시터(112)는 공진 커패시터의 기능을 가진다. 커패시터(112)로서 가변 커패시터를 사용하여 용량값을 제어함으로써, 수신하는 전자기파의 주파수를 제어할 수 있다. 송신 회로(102)는 안테나 코일(113) 및 커패시터(114)를 포함한다. 커패시터(114)는 공진 커패시터의 기능을 가진다. 송신 회로(102)에 의하여 생성되는 전자기파 Wc의 주파수는, 제어 회로(24)로부터 입력되는 교류 신호의 주파수에 따라 제어할 수 있다. 또한 수신 회로(101) 및 송신 회로(102) 각각으로서 공진 회로를 사용하는 것이 바람직하다.
도 3에서는 수신 회로(101) 및 송신 회로(102)가 개별로 제공되지만, 공유된 회로가 제공되어도 좋다. 예를 들어, 도 3에서 송신 회로(102)를 생략하고 수신 회로(101)가 송신 회로(102)의 기능을 가져도 좋다.
정류 회로(22)는 안테나 회로(21)로부터 공급된 교류 회로를 정류하여 교류 신호를 직류 신호로 변환하는 기능을 가진다. 도 4의 (A1)은 정류 회로(22)의 구조예를 나타낸 것이다. 정류 회로(22)는 다이오드(121), 커패시터(122), 및 다이오드(123)를 포함한다. 커패시터(122)는 평활 커패시터로서 기능한다. 정류 회로(22)에 의하여 생성된 직류 신호는 충전 회로(23)에 공급된다.
또한 다이오드(121) 및 다이오드(123) 각각은 다이오드 접속의 트랜지스터이어도 좋다. 도 4의 (A2)는 다이오드(121) 및 다이오드(123)로서 트랜지스터를 사용한 구조예를 나타낸 것이다.
전류의 역류를 방지하기 위하여, 다이오드(121 및 123)로서 사용되는 트랜지스터의 오프 상태 전류는 매우 작은 것이 바람직하다. 이 이유로, 트랜지스터로서는 OS 트랜지스터가 바람직하다. 채널 폭으로 정규화된 OS 트랜지스터의 오프 상태 전류는 예를 들어 실온(약 25℃)에서 10V의 소스-드레인 전압으로 10×10-21A/μm(10zA/μm) 이하로 할 수 있다. 따라서, OS 트랜지스터는 전류의 역류를 효과적으로 방지할 수 있다. OS 트랜지스터에 대해서는 실시형태 5에서 자세히 설명한다.
충전 회로(23)는 정류 회로(22)로부터 공급된 직류 신호의 전압 레벨을 제어하고 이 전압을 배터리(30)에 공급하는 기능을 가진다. 이에 의하여, 배터리(30)에 소정의 전압이 인가됨으로써 배터리(30)를 충전할 수 있다.
도 4의 (B1)은 충전 회로(23)의 구조예를 나타낸 것이다. 충전 회로(23)는 레귤레이터(131) 및 스위치(132)를 포함한다. 레귤레이터(131)는 정류 회로(22)로부터 입력된 전압을 제어하는 기능을 가진다. 레귤레이터(131)에 의하여 변환된 전압은 스위치(132)를 통하여 배터리(30)에 공급된다.
스위치(132)는 배터리(30)에 대한 전력 공급을 제어하는 기능을 가진다. 배터리(30)가 충전되는 동안 스위치(132)는 온이고, 배터리(30)가 충전되지 않는 동안 스위치(132)는 오프이다.
또한 도 4의 (B2)에 나타낸 바와 같이 스위치(132)로서 트랜지스터를 사용할 수 있다. 이 경우, 트랜지스터의 게이트 전압을 제어함으로써 스위치(132)의 온/오프를 제어할 수 있다. 스위치(132)로서 사용되는 트랜지스터는 백 게이트를 가져도 좋다.
배터리(30)로부터의 전력 누설을 방지하기 위하여, 스위치(132)로서 사용되는 트랜지스터의 오프 상태 전류는 작은 것이 바람직하다. 이 이유로, 스위치(132)로서는 OS 트랜지스터가 바람직하다.
배터리(30)는 수전부(12)에 포함되는 다른 회로에 전력을 공급하는 기능을 가진다. 또한 배터리(30)의 종류는 특별히 한정되지 않는다. 배터리(30)의 예에는 리튬 이온 이차 전지, 납 축전지, 리튬 이온 폴리머 이차 전지, 니켈 수소 축전지, 니켈 카드뮴 축전지, 니켈 철 축전지, 니켈 아연 축전지, 및 산화 은 아연 축전지 등의 이차 전지; 레독스 플로우 전지, 아연 염소 전지, 및 아연 브로민 전지 등의 이차 플로우 전지; 알루미늄 공기 전지, 아연 공기 전지, 및 철 공기 전지 등의 기계적으로 재충전 가능한 이차 전지; 그리고 소듐 황 전지 및 리튬 황화 철 전지 등의 고온 동작형 이차 전지가 포함된다.
제어 회로(24)는 전자기파 Wc의 생성을 제어하는 기능을 가진다. 구체적으로, 제어 회로(24)는 외부로부터 입력되는 과충전에 관한 정보(이하, 과충전 정보라고도 함)에 기초하여 전자기파 Wc를 생성할지 여부를 판정하는 기능을 가진다. 전자기파 Wc를 생성하기로 판정한 경우, 제어 회로(24)는 안테나 회로(21)에 교류 신호를 공급한다. 도 2는 과충전 정보가 센서(40) 및 타이머(50)로부터 제어 회로(24)에 입력되는 구조예를 나타낸 것이다.
센서(40)는 수전부(12)의 온도를 측정하는 기능을 가진다. 또한 측정 지점은 특별히 한정되지 않는다. 예를 들어, 수전부(12)가 전자 기기인 경우, 센서(40)는 전자 기기의 하우징의 온도를 측정하여도 좋고, 전자 기기의 어느 지점의 온도를 측정하여도 좋다. 센서(40)는 배터리(30)의 표면의 온도를 측정하여도 좋다. 센서(40)에 의하여 측정된 온도는 신호로 변환되고 제어 회로(24)에 입력된다.
타이머(50)는 무선 급전의 시간을 측정하는 기능을 가진다. 예를 들어, 타이머(50)는 수전부(12)가 전자기파 Wf를 연속적으로 수신한 총시간, 또는 배터리(30)의 충전이 완료된 후에 수전부(12)가 전자기파 Wf를 연속적으로 수신한 시간을 측정할 수 있다. 타이머(50)에 의하여 측정된 시간은 신호로 변환되고 제어 회로(24)에 입력된다.
센서(40)에 의하여 얻어진 온도 정보 및 타이머(50)에 의하여 얻어진 무선 급전 시간의 정보가 과충전 정보로서 제어 회로(24)에 공급된다. 제어 회로(24)는 과충전 정보에 기초하여 전자기파 Wc를 생성할지 여부를 판정하는 기능을 가진다. 예를 들어, 수전부(12)의 온도가 소정값에 도달하거나 소정값을 초과한 경우, 또는 수전부(12)가 전자기파 Wf를 연속적으로 수신한 총시간이 소정값에 도달하거나 소정값을 초과한 경우에, 제어 회로(24)는 전자기파 Wc를 생성하여 무선 급전을 정지할 수 있다.
또한 이 구조예에 나타낸 센서(40) 및 타이머(50) 중 한쪽을 생략할 수 있다. 센서(40) 및 타이머(50) 중 한쪽 또는 양쪽 대신에, 다른 과충전 정보(예를 들어, 급전부(11)와 수전부(12) 사이의 거리, 자속 밀도, 또는 배터리 잔량)를 측정하는 회로를 제공할 수 있다.
도 5의 (A)는 제어 회로(24)의 구조예를 나타낸 것이다. 제어 회로(24)는 판정 회로(141), 신호 생성 회로(142), 및 스위치 회로(143)를 포함한다. 센서(40) 및 타이머(50) 등으로부터 출력된 과충전 정보는 판정 회로(141)에 입력된다.
판정 회로(141)는 과충전 정보에 기초하여 전자기파 Wc를 생성할지 여부를 판정하는 기능을 가진다. 예를 들어, 판정 회로(141)는 수전부(12)의 온도가 소정값에 도달하거나 소정값을 초과한 경우, 또는 수전부(12)가 전자기파 Wf를 수신한 총시간이 소정값에 도달하거나 소정값을 초과한 경우에 전자기파 Wc를 생성하기로 판정할 수 있다. 전자기파 Wc가 생성되어야 한다고 판정한 경우, 판정 회로(141)는 전자기파 Wc의 생성을 지시하는 신호를 신호 생성 회로(142)에 공급하는 기능을 가진다.
또한 판정 회로(141)는 판정 결과에 응하여 제어 신호를 스위치 회로(143)에 출력하는 기능을 가진다. 구체적으로 판정 회로(141)는 전자기파 Wc가 생성되어야 한다고 판정한 경우에, 전력이 배터리(30)로부터 신호 생성 회로(142)에 공급되도록 스위치 회로(143)의 온/오프를 제어하는 기능을 가진다. 이로써, 신호 생성 회로(142)는 배터리(30)로부터의 전력을 사용하여 전자기파 Wc를 생성할 수 있다.
신호 생성 회로(142)는 판정 회로(141)의 판정 결과에 기초하여 전자기파 Wc를 생성하기 위한 신호를 생성하는 기능을 가진다. 구체적으로는, 전자기파 Wc가 생성되어야 한다고 판정 회로(141)가 판정한 경우에, 신호 생성 회로(142)는 안테나 회로(21)로부터 공급되는 교류 신호 및 배터리(30)로부터 공급되는 전력을 사용하여 교류 신호를 생성하는 기능을 가진다. 전자기파 Wc를 생성할 필요가 없다고 판정 회로(141)가 판정한 경우, 배터리(30)로부터 신호 생성 회로(142)에 전력이 공급되지 않고 신호 생성 회로(142)는 교류 신호를 생성하지 않는다.
도 5의 (B)는 신호 생성 회로(142)의 구조예를 도시한 것이다. 신호 생성 회로(142)는 버퍼 회로(150)를 포함한다. 버퍼 회로(150)는 판정 회로(141)로부터 입력되는 신호에 응하여, 안테나 회로(21)로부터 입력되는 교류 신호의 출력을 제어하는 기능을 가진다. 구체적으로는, 안테나 회로(21)가 급전부(11)로부터 수신한 전자기파 Wf에 응하여, 버퍼 회로(150)에 입력되는 교류 신호가 생성된다. 전자기파 Wc의 생성 필요성에 대응하는 신호가 판정 회로(141)로부터 버퍼 회로(150)에 입력된다. 그리고, 전자기파 Wc가 생성되어야 한다고 판정 회로(141)가 판정한 경우에 버퍼 회로(150)는 교류 신호를 안테나 회로(21)에 출력한다. 이로써, 주파수가 전자기파 Wf의 주파수와 동기된 교류 신호가 안테나 회로(21)에 공급된다. 그리고, 안테나 회로(21)는 신호 생성 회로(142)로부터 공급된 교류 신호를 전자기파 Wc로 변환하고 그것을 외부에 송신한다.
도 5의 (C)는 버퍼 회로(150)의 구체적인 구조예를 도시한 것이다. 버퍼 회로(150)는 트랜지스터(151 내지 156) 및 인버터(157)를 포함한다. 트랜지스터(151 내지 154)로 제 1 인버터가 구성된다. 트랜지스터(155 및 156)로 제 2 인버터가 구성된다. 또한 트랜지스터(153 및 154)에 입력되는 신호에 의하여 제 1 인버터의 동작 상태를 제어할 수 있다.
안테나 회로(21)로부터 출력된 교류 신호는 트랜지스터(151 및 152)의 각 게이트에 입력된다. 트랜지스터(151 및 152)의 소스 및 드레인 중 각 한쪽은 트랜지스터(155 및 156)의 게이트에 접속된다. 트랜지스터(155 및 156)의 소스 및 드레인 중 각 한쪽은 안테나 회로(21)에 접속된다.
전자기파 Wc의 생성 필요성에 대응하는 신호가 판정 회로(141)로부터 트랜지스터(153)의 게이트에 입력된다. 판정 회로(141)로부터 입력된 신호는 인버터(157)에 의하여 반전되고 트랜지스터(154)의 게이트에 입력된다. 트랜지스터(153 및 155)에는 고전원 전위 VDD가 공급된다. 트랜지스터(154 및 156)에는 저전원 전위 VSS가 공급된다. 또한 고전원 전위 VDD 및 저전원 전위 VSS는 배터리(30)로부터 스위치 회로(143)를 통하여 버퍼 회로(150)에 공급될 수 있다.
전자기파 Wc가 생성될 때, 판정 회로(141)로부터 공급되는 신호에 응하여 트랜지스터(153 및 154)가 온이 된다. 이로써, 주파수가 전자기파 Wf의 주파수와 동기된 교류 신호가 트랜지스터(155 및 156)의 소스 및 드레인 중 각 한쪽으로부터 안테나 회로(21)에 공급된다. 전자기파 Wc를 생성할 필요가 없을 때는, 판정 회로(141)로부터 공급되는 신호에 응하여 트랜지스터(153 및 154)가 오프가 된다. 이로써, 버퍼 회로(150)에 의한 교류 신호의 생성이 정지된다.
상술한 바와 같이, 본 발명의 일 형태의 수전부(12)는, 충전 상태에 응하여 전자기파 Wc를 생성함으로써 수전부(12)에 대한 급전을 제어할 수 있다. 또한 도 2에 나타낸 바와 같이, 급전부(11)는 배터리(30)의 충전이 완료되었는지 여부에 관한 정보, 배터리(30) 잔량의 정보, 및 충전 시간의 정보 등을 요구하는 신호 Sr를 수전부(12)에 출력하는 기능을 가져도 좋다. 신호 Sr가 급전부(11)로부터 출력되면, 수전부(12)는 요구된 정보에 대응하는 신호 Sq를 급전부(11)에 출력한다. 이로써, 급전부(11)는 수전부(12)의 충전 상태를 모니터하여 전자기파 Wf를 송신할지 여부를 선택할 수 있다.
<급전 시스템의 동작예>
다음으로, 급전 시스템(10)의 동작예에 대하여 도 6을 참조하여 설명한다. 도 6은 급전 시스템(10)의 동작예를 나타낸 흐름도이다. 또한 여기서 설명하는 예에서는, 급전부(11)로부터 송신되는 전자기파 Wf에 의하여 복수의 수전부(12)가 충전된다. 여기서는, 과충전 정보로서 수전부(12)의 온도가 사용되고, 수전부(12)의 온도에 기초하여 전자기파 Wc의 생성 필요성이 판정된다.
우선, 급전부(11)는 무선 충전되도록 배치된 수전부(12)에 전자기파 Wf를 송신한다(단계 S1). 그리고, 전자기파 Wf가 안테나 회로(21), 정류 회로(22), 및 충전 회로(23)를 통하여 배터리(30)에 공급됨으로써, 배터리(30)가 충전된다(단계 S2).
배터리(30)의 충전이 완료되면(단계 S3에서 예), 다른 수전부(12) 모두의 충전이 완료되었는지 여부가 확인된다(단계 S4). 단계 S4는, 급전부(11)가 모든 수전부(12)에 신호 Sr를 송신하고 각 수전부(12)로부터 신호 Sq를 수신하는 식으로 실행될 수 있다(도 2 참조). 모든 수전부(12)의 충전이 완료되었을 때(단계 S4에서 예), 급전부(11)는 전자기파 Wf의 송신을 정지한다(단계 S5).
또한 배터리(30)의 충전 완료의 기준은 자유로이 정할 수 있다. 예를 들어, 배터리 잔량이 소정값(예를 들어 100%)에 도달하였는지 여부를 상기 기준으로 할 수 있다. 급전부(11)는 소정의 빈도로 신호 Sr를 송신함으로써 수전부(12)의 충전 상태를 모니터할 수 있다.
한편, 수전부(12) 중 어느 것에서 충전이 아직 완료되지 않은 경우(단계 S4에서 아니오), 전자기파 Wf의 송신은 계속된다. 충전이 완료된 수전부(12)의 온도가 센서(40)에 의하여 측정된다. 수전부(12)의 온도가 기준값 이상인 경우(단계 S6에서 예), 배터리(30)의 방전에 의하여 제어 회로(24)에 전력이 공급되어(단계 S7), 전자기파 Wc가 생성된다(단계 S8). 그 결과, 전자기파 Wf가 캔슬되고 수전부(12)의 충전이 정지되기 때문에, 과충전이 방지된다. 방전에 의하여 배터리(30)의 잔량이 100% 미만이 되어, 배터리(30)의 열화가 방지된다.
그 후, 배터리(30)의 잔량이 기준값 이상으로 유지되는 경우(단계 S9에서 아니오), 단계 S6부터 단계 S8까지의 동작이 반복된다. 또한 수전부(12)의 온도가 기준값 미만인 경우, 발열의 영향이 적고 전자기파 Wc를 생성할 필요가 없다고 수전부(12)가 판정하여도 좋다(단계 S6에서 아니오).
전자기파 Wc의 생성에 의하여 배터리(30)의 잔량이 기준값보다 아래로 떨어진 경우(단계 S9에서 예), 배터리(30)의 충전이 재개된다(단계 S2). 그리고, 모든 수전부(12)의 충전이 완료될 때까지 단계 S3 이후의 동작이 계속된다.
상술한 동작을 거쳐, 과충전을 방지하면서 모든 수전부(12)를 충전할 수 있다. 또한 단계 S6에서의 온도의 기준값 및 단계 S9에서의 배터리(30) 잔량의 기준값은 배터리(30)의 특성 등에 따라 자유로이 정할 수 있다. 예를 들어, 배터리(30)의 최고 허용 온도가 T℃인 경우, 온도의 기준값을 (T-20)℃ 이상 T℃ 이하, (T-15)℃ 이상 T℃ 이하, (T-10)℃ 이상 T℃ 이하, 또는 (T-5)℃ 이상 T℃ 이하 등으로 할 수 있다. 배터리(30) 잔량의 기준값을 95%, 90%, 85%, 또는 80% 등으로 할 수 있다.
[추가 동작 1]
급전 시스템(10)의 동작은 도 6에 한정되지 않고, 다른 동작을 적절히 추가할 수 있다. 예를 들어, 도 6에서는 충전이 완료된 수전부(12)의 온도를 측정하지만(단계 S6), 발열을 방지하기 위하여 수전부(12)의 충전 중에도 수전부(12)의 온도가 기준값 이상이 된 경우에 충전을 정지할 수 있다. 도 7의 (A)에는 수전부(12)의 온도에 따라 충전을 일시적으로 정지하는 동작예를 도시하였다.
수전부(12)의 온도가 기준값 이상인 것이 검출되면(단계 S21), 배터리(30)의 충전이 완료되었는지 여부에 상관없이 충전이 정지된다(단계 S22). 그 후, 충전 정지 상태가 유지된다. 수전부(12)의 온도가 기준값보다 아래로 떨어진 경우(단계 S23에서 예), 배터리(30)의 충전이 재개된다(단계 S24). 이러한 동작은 충전 시의 발열을 저감할 수 있다.
[추가 동작 2]
도 6 및 도 7의 (A)에는 수전부(12)의 온도에 기초하여 충전의 정지가 판정되는 동작을 도시하였지만, 충전의 정지는 다른 과충전 정보에 기초하여 판정되어도 좋다. 도 7의 (B)에는 전자기파 Wf의 수신 시간에 따라 충전을 일시적으로 정지하는 동작예를 도시하였다.
우선, 수전부(12)가 전자기파를 연속적으로 수신하는 기간이 기준값을 초과하였다고 검출되면(단계 S31), 배터리(30)의 충전이 완료되었는지 여부에 상관없이 충전이 정지된다(단계 S32). 충전 정지 상태가 소정 기간 지나면(단계 S33에서 예), 배터리(30)의 충전이 재개된다(단계 S34). 이러한 동작은 수전부(12)의 발열을 방지할 수 있다.
또한 단계 S22 및 단계 S32에서의 충전 정지의 방법은 특별히 한정되지 않는다. 예를 들어, 전자기파 Wc를 생성시키거나, 또는 도 4의 (B1) 및 (B2)에 나타낸 스위치(132)를 오프하는 등에 의하여, 충전을 정지할 수 있다.
도 7의 (A) 및 (B)에 나타낸 동작은 도 6에 나타낸 동작에 인터랩트 동작으로서 추가할 수 있다.
상술한 바와 같이 본 발명의 일 형태에서는, 배터리(30) 잔량이 소정값 이상을 유지하는 경우에, 급전부(11)에 의하여 생성되는 전자기파를 캔슬함으로써, 수전부(12)의 열화 및 발화를 방지할 수 있다. 또한 전자기파를 캔슬하기 위하여 배터리(30)의 전력을 사용함으로써, 배터리(30)의 잔량을 기준값 이상 100% 미만으로 유지할 수 있어 배터리 열화를 방지할 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서 설명한 급전 시스템의 변형예에 대하여 설명한다.
도 8의 (A)는 급전 시스템(10)의 다른 구성예를 도시한 것이다. 도 8의 (A)에 도시된 급전 시스템(10)은 수전부(12)가 전자기파 We를 생성하는 기능을 가지는 점이 도 1의 (A) 내지 (C)와 상이하다. 다른 구성에 대해서는 실시형태 1의 설명을 참조할 수 있다.
도 8의 (A)에 도시된 바와 같이, 충전이 완료된 수전부(12)(도면에서는 해칭된 수전부(12))는 전자기파 Wf를 사용하여, 충전이 완료되지 않은 다른 수전부(12)에 전자기파 We를 송신하는 기능을 가진다. 전자기파 We는 충전이 완료되지 않은 수전부(12)가 수신하는 전자기파 Wf를 강화시키는 전자기파이다. 도 8의 (B)에 도시된 바와 같이, 전자기파 We에 의하여 자계 He가 형성되고 전자기파 Wf에 의하여 형성된 자계 Hf를 강화시킴으로써, 충전이 완료되지 않은 수전부(12)가 수신하는 전자기파 Wf가 강화된다. 이로써, 충전이 완료되지 않은 수전부(12)의 충전 효율이 높아져 충전 속도를 높일 수 있다.
전자기파 We로서는 전자기파 Wf를 강화시킬 수 있기만 하면 어떤 전자기파라도 사용할 수 있다. 예를 들어, 주파수 및 위상이 전자기파 Wf의 주파수 및 위상과 동기된 전자기파를 전자기파 We로서 사용할 수 있다. 또한 전자기파 Wf와 전자기파 We의 위상은 완전히 같을 필요는 없고, 충전이 완료되지 않은 수전부(12)의 충전을 촉진할 수 있을 정도로 일치되기만 하면 좋다.
또한 수전부(12)는 전자기파 We뿐만 아니라, 실시형태 1에서 설명한 전자기파 Wf도 송신하는 기능을 가져도 좋다.
도 9에는 전자기파 We를 송신하는 기능을 가지는 수전부(12)의 구체적인 구조예를 도시하였다. 도 9에 도시된 수전부(12)는 스위치 회로(25), 지연 회로(26), 및 안테나 회로(27)를 포함하는 점이 도 2와 상이하다. 다른 구성에 대해서는 도 2의 설명을 참조할 수 있다.
스위치 회로(25)는 안테나 회로(21)로부터 공급된 교류 신호의 지연 회로(26)에 대한 공급을 제어하는 기능을 가진다. 전자기파 We가 생성되면, 스위치 회로(25)가 온이 되어 안테나 회로(21)로부터 지연 회로(26)에 교류 신호가 공급된다.
안테나 회로(21)로부터 지연 회로(26)에 교류 신호를 공급하는 기준은 자유로이 정할 수 있다. 예를 들어 배터리(30)의 충전 완료를 상기 기준으로 할 수 있다.
지연 회로(26)는 안테나 회로(21)로부터 스위치 회로(25)를 통하여 공급된 교류 신호를 지연시키는 기능을 가진다. 그 결과, 전자기파 Wf에 응하여 생성된 교류 신호의 위상이 시프트되어 상기 신호는 안테나 회로(27)에 공급된다. 즉, 지연 회로(26)는 안테나 회로(27)에 공급되는 교류 신호의 위상을 제어할 수 있다.
도 10의 (A)는 지연 회로(26)의 구성예를 도시한 것이다. 지연 회로(26)는 복수의 인버터(161)를 포함한다. 복수의 인버터(161)는 직렬로 접속되어, 정류 회로(22)로부터 출력된 신호를 지연시키고 위상을 시프트시킨다. 또한 직렬로 접속되는 인버터(161)의 개수는 특별히 한정되지 않고, 원하는 위상 시프트양에 따라 적절히 선택할 수 있다. 인버터(161)들 사이에는 레지스터 또는 커패시터를 적절히 제공할 수 있다.
또한 지연 회로(26)는 배터리(30)의 전력을 사용하여도 좋다. 이 경우, 전자기파 We가 생성되는 기간에 배터리(30)의 전력이 지연 회로(26)에 공급된다.
안테나 회로(27)는 지연 회로(26)에 의하여 생성된 신호를 전자기파 We로 변환하고 그것을 외부에 출력하는 기능을 가진다. 도 10의 (B)는 안테나 회로(27)의 구성예를 도시한 것이다. 안테나 회로(27)는 안테나 코일(171) 및 커패시터(172)를 포함한다. 커패시터(172)는 공진 커패시터의 기능을 가진다. 또한 안테나 회로(27)로서 공진 회로를 사용하는 것이 바람직하다.
이 구조에서는 안테나 회로(27)와 안테나 회로(21)가 따로 제공되지만, 안테나 회로(21)가 안테나 회로(27)의 기능을 가지는 경우에는 안테나 회로(27)를 생략할 수 있다.
상술한 바와 같이, 충전이 완료된 수전부(12)가, 충전이 완료되지 않은 수전부(12)에 전자기파 We를 송신함으로써, 충전이 완료되지 않은 수전부(12)를 효율적으로 충전할 수 있다. 그 결과, 충전 속도를 높일 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태는, 상술한 실시형태에서 설명한 급전 시스템에 인공 지능(AI: artificial intelligence)을 사용한 구성예에 대하여 설명한다.
또한 인공 지능은 인간의 지능을 모방한 컴퓨터의 총칭이다. 본 명세서 등에 있어서 인공 지능은 인공 신경망(ANN: artificial neural network)을 포함한다. 인공 신경망은 뉴런과 시냅스로 구성되는 신경망을 닮은 회로이다. 본 명세서 등에 있어서 "신경망"이라는 용어는 특히 인공 신경망을 말한다.
<제어 회로의 구성예>
도 11은 제어 회로(24)의 구성예를 도시한 것이다. 도 11에 도시된 제어 회로(24)는 판정 회로(141)가 신경망(NN)을 포함하는 점이 도 5의 (A)와 상이하다. 다른 구성에 대해서는 도 5의 (A)의 설명을 참조할 수 있다.
신경망(NN)은 입력층(IL), 출력층(OL), 및 은닉층(중간층)(HL)을 포함한다. 센서(40) 및 타이머(50) 등에 의하여 얻어진 과충전 정보에 대응하는 데이터가 입력층(IL)에 입력된다.
출력층(OL), 입력층(IL), 및 은닉층(HL) 각각은 하나 또는 복수의 유닛(뉴런 회로)을 포함하고, 각 유닛의 출력에 가중치(접속 강도)를 곱한 후 상이한 층에 제공된 유닛에 공급된다. 또한 각 층의 유닛의 개수는 자유로이 설정할 수 있다. 신경망(NN)은 복수의 은닉층(HL)을 포함한 네트워크(심층 신경망(DNN))이어도 좋다. 심층 신경망에서의 학습을 딥 러닝이라고 하는 경우가 있다.
신경망(NN)은 과충전 정보(예를 들어 센서(40)에 의하여 얻어진 온도 및 타이머(50)에 의하여 얻어진 시간 등)에 기초하여 전자기파 Wc의 생성 필요성을 선택하는 기능을 취득한다. 과충전 정보에 대응하는 데이터가 신경망(NN)의 입력층에 입력되면 각 층에서 연산 처리가 수행된다. 각 층에서의 연산 처리는 예를 들어 앞의 층의 유닛으로부터 출력된 데이터와 가중 계수의 적화 연산(product-sum operation)에 의하여 수행된다. 또한 층들 간의 접속은 모든 유닛들이 서로 접속되는 전접속(full connection)이어도 좋고, 일부의 유닛들이 서로 접속되는 부분 접속이어도 좋다. 그리고, 전자기파 Wc를 생성할지 여부를 판정한 결과에 대응하는 데이터가 출력층(OL)으로부터 출력된다.
이런 식으로, 신경망(NN)을 사용한 판정 회로(141)는 과충전에 대한 다양한 정보에 기초하여 전자기파 Wc를 생성할지 여부를 적절히 판정할 수 있다. 따라서, 제어 회로(24)의 범용성을 높일 수 있다.
<신경망의 구성예>
다음으로 신경망(NN)의 더 구체적인 구성예에 대하여 설명한다. 도 12의 (A) 내지 (C)는 신경망의 구성예를 도시한 것이다. 신경망은 뉴런 회로(NC), 및 뉴런 회로들 사이에 제공된 시냅스 회로(SC)를 포함한다.
도 12의 (A)는 뉴런 회로(NC) 및 시냅스 회로(SC)의 구성예를 도시한 것이다. 입력 데이터 x1 내지 입력 데이터 x L (L은 자연수)가 시냅스 회로(SC)에 입력된다. 또한 각 시냅스 회로(SC)는 가중 계수 w k (k는 1 내지 L의 정수)를 저장하는 기능을 가진다. 가중 계수 w k 는 뉴런 회로(NC) 간의 접속 강도에 대응한다.
시냅스 회로(SC)에 입력 데이터 x1 내지 입력 데이터 x L 가 입력되면, 시냅스 회로(SC)에 입력된 입력 데이터 x k 와 시냅스 회로(SC)에 저장된 가중 계수 w k 의 곱(x k w k )의, k=1 내지 L에 대한 합(즉, x1w1+x2w2+...+x L w L ), 즉, x k 와 w k 의 적화 연산에 의하여 얻어진 값이 뉴런 회로(NC)에 입력된다. 이 값이 뉴런 회로(NC)의 문턱값 θ보다 큰 경우, 뉴런 회로(NC)는 하이 레벨 신호 y를 출력한다. 이 현상을 뉴런 회로(NC)의 발화(firing)라고 한다.
도 12의 (B)는 뉴런 회로(NC) 및 시냅스 회로(SC)를 사용한 계층 신경망의 모델을 나타낸 것이다. 신경망은 입력층(IL), 은닉층(HL), 및 출력층(OL)을 포함한다. 입력층(IL)은 입력 뉴런 회로(IN)를 포함한다. 은닉층(HL)은 은닉 시냅스 회로(HS) 및 은닉 뉴런 회로(HN)를 포함한다. 출력층(OL)은 출력 시냅스 회로(OS) 및 출력 뉴런 회로(ON)를 포함한다. 입력 뉴런 회로(IN), 은닉 뉴런 회로(HN), 및 출력 뉴런 회로(ON)의 문턱값 θ를 각각 θ I , θ H , 및 θ O 라고 표기한다.
과충전 정보에 대응하는 데이터 x1 내지 데이터 x i (i는 자연수)가 입력층(IL)에 공급되고, 입력층(IL)의 출력은 은닉층(HL)에 공급된다. 그 후 입력층(IL)으로부터 출력된 데이터와 은닉 시냅스 회로(HS)에 유지된 가중 계수 w를 사용한 적화 연산에 의하여 얻어진 값이 은닉 뉴런 회로(HN)에 공급된다. 은닉 뉴런 회로(HN)의 출력과 출력 시냅스 회로(OS)에 유지된 가중 계수 w를 사용한 적화 연산에 의하여 얻어진 값이 출력 뉴런 회로(ON)에 공급된다. 그리고, 전자기파 Wc의 생성 필요성에 대응하는 데이터 y가 출력 뉴런 회로(ON)로부터 출력된다.
상술한 바와 같이, 도 12의 (B)에 도시된 신경망은 과충전 정보에 기초하여 전자기파 Wc의 생성 필요성을 판정하는 기능을 가진다.
신경망의 학습에는 경사 하강법 등을 사용할 수 있고, 경사의 산출에는 오차역전파법을 사용할 수 있다. 도 12의 (C)는 오차역전파법을 사용하여 지도 학습을 수행하는 신경망의 모델을 나타낸 것이다.
오차역전파법은 신경망으로부터의 출력 데이터와 교사 데이터 간의 오차가 저감되도록 시냅스 회로의 가중 계수를 변경하는 방법 중 하나이다. 구체적으로는 출력 데이터(데이터 y) 및 교사 데이터(데이터 t)에 기초하여 결정되는 오차 δ O 에 따라 은닉 시냅스 회로(HS)의 가중 계수 w가 변경된다. 또한 은닉 시냅스 회로(HS)의 가중 계수 w의 변경량에 따라 앞의 단의 시냅스 회로(SC)의 가중 계수 w가 변경된다. 이런 식으로 교사 데이터에 기초하여 시냅스 회로(SC)의 가중 계수를 순차적으로 변경함으로써 신경망(NN)은 학습을 수행할 수 있다.
또한 도 12의 (B) 및 (C)의 각각에 있어서 은닉층(HL)의 수는 하나이지만 2개 이상이어도 좋다. 이로써 딥 러닝을 수행할 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 설명한 신경망에 사용할 수 있는 반도체 장치의 구성예에 대하여 설명한다.
신경망이 하드웨어로 구성되는 경우, 신경망에서의 적화 연산은 적화 연산 소자를 사용하여 수행할 수 있다. 본 실시형태에서는, 신경망(NN)의 적화 연산 소자로서 사용할 수 있는 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 13은 반도체 장치(200)의 구성예를 도시한 것이다. 도 13에 도시된 반도체 장치(200)는 기억 회로(210)(MEM), 참조 기억 회로(220)(RMEM), 회로(230), 및 회로(240)를 포함한다. 반도체 장치(200)는 전류원 회로(250)(CREF)를 더 포함하여도 좋다.
기억 회로(210)(MEM)는 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q]) 등의 메모리 셀(MC)을 포함한다. 메모리 셀(MC)은 입력 전위를 전류로 변환하는 기능을 가지는 소자를 포함한다. 이러한 기능을 가지는 소자로서 예를 들어 트랜지스터 등의 능동 소자를 사용할 수 있다. 도 13은 메모리 셀(MC)이 트랜지스터(Tr11)를 포함하는 예를 도시한 것이다.
제 1 아날로그 전위가 배선(WD[q]) 등의 배선(WD)을 통하여 메모리 셀(MC)에 입력된다. 제 1 아날로그 전위는 제 1 아날로그 데이터에 대응한다. 메모리 셀(MC)은 제 1 아날로그 전위에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 구체적으로는 제 1 아날로그 전위가 트랜지스터(Tr11)의 게이트에 공급될 때 얻어지는 트랜지스터(Tr11)의 드레인 전류를 제 1 아날로그 전류로서 사용할 수 있다. 이후, 메모리 셀(MC[p, q])을 흐르는 전류를 I[p, q]로 나타내고, 메모리 셀(MC[p+1, q])을 흐르는 전류를 I[p+1, q]로 나타낸다.
또한 포화 영역에서 동작하는 트랜지스터(Tr11)의 드레인 전류는 소스와 드레인 간의 전압에 의존하지 않고, 게이트 전압과 문턱 전압 간의 차이에 의하여 제어된다. 그러므로 트랜지스터(Tr11)는 포화 영역에서 동작하는 것이 바람직하다. 트랜지스터(Tr11)의 게이트 전압 및 소스와 드레인 사이의 전압 각각은 트랜지스터(Tr11)가 포화 영역에서 동작하는 전압으로 적절히 설정된다.
구체적으로, 도 13에 도시된 반도체 장치(200)에서는 제 1 아날로그 전위(Vx[p, q]) 또는 제 1 아날로그 전위(Vx[p, q])에 대응하는 전위가 배선(WD[q])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])은 제 1 아날로그 전위(Vx[p, q])에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 이것은 이 경우에 메모리 셀(MC[p, q])을 흐르는 전류(I[p, q])가 제 1 아날로그 전류에 대응하는 것을 뜻한다.
또한 도 13에 도시된 반도체 장치(200)에서는 제 1 아날로그 전위(Vx[p+1, q]) 또는 제 1 아날로그 전위(Vx[p+1, q])에 대응하는 전위가 배선(WD[q])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])은 제 1 아날로그 전위(Vx[p+1, q])에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 이것은 이 경우에 메모리 셀(MC[p+1, q])을 흐르는 전류(I[p+1, q])가 제 1 아날로그 전류에 대응하는 것을 뜻한다.
메모리 셀(MC)은 제 1 아날로그 전위를 유지하는 기능을 가진다. 바꿔 말하면, 메모리 셀(MC)은 제 1 아날로그 전위에 대응하는 제 1 아날로그 전류를 유지하는 기능을 가진다.
또한 제 2 아날로그 전위가 배선(RW[p]) 및 배선(RW[p+1]) 등의 배선(RW)을 통하여 메모리 셀(MC)에 입력된다. 제 2 아날로그 전위는 제 2 아날로그 데이터에 대응한다. 메모리 셀(MC)은 유지된 제 1 아날로그 전위에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 더하는 기능 및 이 가산에 의하여 얻어진 제 3 아날로그 전위를 유지하는 기능을 가진다. 메모리 셀(MC)은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능도 가진다. 바꿔 말하면, 메모리 셀(MC)은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 유지하는 기능을 가진다.
구체적으로, 도 13에 도시된 반도체 장치(200)에서는 제 2 아날로그 전위(Vw[p, q])가 배선(RW[p])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])은 제 1 아날로그 전위(Vx[p, q]) 및 제 2 아날로그 전위(Vw[p, q])에 대응하는 제 3 아날로그 전위를 유지하는 기능을 가진다. 메모리 셀(MC[p, q])은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능도 가진다. 이것은 이 경우에 메모리 셀(MC[p, q])을 흐르는 전류(I[p, q])가 제 2 아날로그 전류에 대응하는 것을 뜻한다.
또한 도 13에 도시된 반도체 장치(200)에서는 제 2 아날로그 전위(Vw[p+1, q])가 배선(RW[p+1])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])은 제 1 아날로그 전위(Vx[p+1, q]) 및 제 2 아날로그 전위(Vw[p+1, q])에 대응하는 제 3 아날로그 전위를 유지하는 기능을 가진다. 메모리 셀(MC[p+1, q])은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능도 가진다. 이것은 이 경우에 메모리 셀(MC[p+1, q])을 흐르는 전류(I[p+1, q])가 제 2 아날로그 전류에 대응하는 것을 뜻한다.
전류(I[p, q])는 메모리 셀(MC[p, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다. 전류(I[p+1, q])는 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다. 따라서 전류(I[p, q])와 전류(I[p+1, q])의 합에 대응하는 전류(I[q])가 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다.
참조 기억 회로(220)(RMEM)는 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1]) 등의 메모리 셀(MCR)을 포함한다. 또한 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR)에 입력된다. 메모리 셀(MCR)은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 이후, 메모리 셀(MCR[p])을 흐르는 전류를 IREF[p]로 나타내고, 메모리 셀(MCR[p+1])을 흐르는 전류를 IREF[p+1]로 나타낸다.
구체적으로, 도 13에 도시된 반도체 장치(200)에서는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p])에 입력된다. 메모리 셀(MCR[p])은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 이것은 이 경우에 메모리 셀(MCR[p])을 흐르는 전류(IREF[p])가 제 1 참조 전류에 대응하는 것을 뜻한다.
또한 도 13에 도시된 반도체 장치(200)에서는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p+1])에 입력된다. 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 이것은 이 경우에 메모리 셀(MCR[p+1])을 흐르는 전류(IREF[p+1)가 제 1 참조 전류에 대응하는 것을 뜻한다.
메모리 셀(MCR)은 제 1 참조 전위(VPR)를 유지하는 기능을 가진다. 바꿔 말하면, 메모리 셀(MCR)은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 유지하는 기능을 가진다.
또한 제 2 아날로그 전위가 배선(RW[p]) 및 배선(RW[p+1]) 등의 배선(RW)을 통하여 메모리 셀(MCR)에 입력된다. 메모리 셀(MCR)은 유지된 제 1 참조 전위(VPR)에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 더하는 기능 및 이 가산에 의하여 얻어진 제 2 참조 전위를 유지하는 기능을 가진다. 메모리 셀(MCR)은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능도 가진다. 바꿔 말하면, 메모리 셀(MCR)은 제 2 참조 전위에 대응하는 제 2 참조 전류를 유지하는 기능을 가진다.
구체적으로, 도 13에 도시된 반도체 장치(200)에서는 제 2 아날로그 전위(Vw[p, q])가 배선(RW[p])을 통하여 메모리 셀(MCR[p])에 입력된다. 메모리 셀(MCR[p])은 제 1 참조 전위(VPR) 및 제 2 아날로그 전위(Vw[p, q])에 대응하는 제 2 참조 전위를 유지하는 기능을 가진다. 메모리 셀(MCR[p])은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능도 가진다. 이것은 이 경우에 메모리 셀(MCR[p])을 흐르는 전류(IREF[p])가 제 2 참조 전류에 대응하는 것을 뜻한다.
또한 도 13에 도시된 반도체 장치(200)에서는 제 2 아날로그 전위(Vw[p+1, q])가 배선(RW[p+1])을 통하여 메모리 셀(MCR[p+1])에 입력된다. 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR), 및 제 2 아날로그 전위(Vw[p+1, q])에 대응하는 제 2 참조 전위를 유지하는 기능을 가진다. 메모리 셀(MCR[p+1])은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능도 가진다. 이것은 이 경우에 메모리 셀(MCR[p+1])을 흐르는 전류(IREF[p+1])가 제 2 참조 전류에 대응하는 것을 뜻한다.
전류(IREF[p])는 메모리 셀(MCR[p])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다. 전류(IREF[p+1])는 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다. 따라서 전류(IREF[p])와 전류(IREF[p+1])의 합에 대응하는 전류(IREF)가 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다.
전류원 회로(250)는 배선(BL)에, 배선(BLREF)을 통하여 흐르는 전류(IREF)와 값이 같은 전류를 공급하거나 또는 전류(IREF)에 대응하는 전류를 공급하는 기능을 가진다. 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐르는 전류(I[q])가 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐르는 전류(IREF)와 달라 후술한 바와 같이 오프셋 전류를 설정하는 경우, 차이에 대응하는 전류는 회로(230) 또는 회로(240)를 흐른다. 회로(230)는 전류 소스 회로로서 기능하고, 회로(240)는 전류 싱크 회로로서 기능한다.
구체적으로, 전류(I[q])가 전류(IREF)보다 높을 때 회로(230)는 전류(I[q])와 전류(IREF) 간의 차이에 대응하는 전류(ΔI[q])를 생성하는 기능을 가진다. 회로(230)는 생성된 전류(ΔI[q])를 배선(BL[q])에 공급하는 기능도 가진다. 이것은 회로(230)가 전류(ΔI[q])를 유지하는 기능을 가지는 것을 뜻한다.
전류(I[q])가 전류(IREF)보다 낮을 때 회로(240)는 전류(I[q])와 전류(IREF) 간의 차이에 대응하는 전류(ΔI[q])를 생성하는 기능을 가진다. 회로(240)는 생성된 전류(ΔI[q])를 배선(BL[q])으로부터 끌어들이는 기능도 가진다. 이것은 회로(240)가 전류(ΔI[q])를 유지하는 기능을 가지는 것을 뜻한다.
다음으로, 도 13에 도시된 반도체 장치(200)의 동작예에 대하여 설명한다.
먼저, 제 1 아날로그 전위에 대응하는 전위를 메모리 셀(MC[p, q])에 저장한다. 구체적으로는 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위(Vx[p, q])를 뺌으로써 얻어진 전위(VPR-Vx[p, q])가 배선(WD[q])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])은 전위(VPR-Vx[p, q])를 유지한다. 또한 메모리 셀(MC[p, q])은 전위(VPR-Vx[p, q])에 대응하는 전류(I[p, q])를 생성한다. 제 1 참조 전위(VPR)는 예를 들어 접지 전위보다 높은 전위이다. 구체적으로 제 1 참조 전위(VPR)는 접지 전위보다 높고 전류원 회로(250)에 공급되는 하이 레벨 전위(VDD)와 같은 정도이거나 그것보다 낮은 것이 바람직하다.
또한 제 1 참조 전위(VPR)가 메모리 셀(MCR[p])에 저장된다. 구체적으로는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p])에 입력된다. 메모리 셀(MCR[p])은 제 1 참조 전위(VPR)를 유지한다. 또한 메모리 셀(MCR[p])은 제 1 참조 전위(VPR)에 대응하는 전류(IREF[p])를 생성한다.
또한 제 1 아날로그 전위에 대응하는 전위가 메모리 셀(MC[p+1, q])에 저장된다. 구체적으로는 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위(Vx[p+1, q])를 뺌으로써 얻어진 전위(VPR-Vx[p+1, q])가 배선(WD[q])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])은 전위(VPR-Vx[p+1, q])를 유지한다. 또한 메모리 셀(MC[p+1, q])은 전위(VPR-Vx[p+1, q])에 대응하는 전류(I[p+1, q])를 생성한다.
또한 제 1 참조 전위(VPR)가 메모리 셀(MCR[p+1])에 저장된다. 구체적으로는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p+1])에 입력된다. 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR)를 유지한다. 또한 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR)에 대응하는 전류(IREF[p+1])를 생성한다.
상술한 동작 동안에 배선(RW[p]) 및 배선(RW[p+1]) 각각을 기준 전위로 설정한다. 기준 전위로서 예를 들어 접지 전위, 또는 접지 전위보다 낮은 로 레벨 전위(VSS)를 사용할 수 있다. 또는 전위(VSS)와 전위(VDD) 간의 전위를 접지 전위로서 사용하여도 좋다. 이것은 제 2 아날로그 전위(Vw)가 양인지 음인지에 상관없이 배선(RW)의 전위를 기준 전위보다 높게 할 수 있기 때문에 신호 생성이 용이해지고 양 또는 음의 아날로그 데이터의 곱셈이 가능해지므로 바람직하다.
상술한 동작의 결과로서, 배선(BL[q])에 접속된 메모리 셀(MC)에서 생성된 전류의 합에 대응하는 전류가 배선(BL[q])을 흐른다. 구체적으로는 도 13에서, 메모리 셀(MC[p, q])에서 생성된 전류(I[p, q])와 메모리 셀(MC[p+1, q])에서 생성된 전류(I[p+1, q]))의 합인, 전류(I[q])가 배선(BL[q])을 흐른다. 또한 상술한 동작의 결과로서, 배선(BLREF)에 접속된 메모리 셀(MCR)에서 생성된 전류의 합에 대응하는 전류가 배선(BLREF)을 흐른다. 구체적으로는 도 13에서, 메모리 셀(MCR[p])에서 생성된 전류(IREF[p])와 메모리 셀(MCR[p+1])에서 생성된 전류(IREF[p+1]))의 합인, 전류(IREF)가 배선(BLREF)을 흐른다.
다음으로, 배선(RW[p]) 및 배선(RW[p+1])을 기준 전위로 유지하면서, 제 1 아날로그 전위를 입력함으로써 얻어지는 전류(I[q])와 제 1 참조 전위를 입력함으로써 얻어지는 전류(IREF) 간의 차이인 오프셋 전류(Ioffset[q])를 회로(230) 또는 회로(240)에 유지한다.
구체적으로는 전류(I[q])가 전류(IREF)보다 높을 때 회로(230)는 전류(Ioffset[q])를 배선(BL[q])에 공급한다. 이것은 회로(230)를 흐르는 전류(ICM[q])가 전류(Ioffset[q])에 대응하는 것을 뜻한다. 전류(ICM[q])는 회로(230). 전류(I[q])가 전류(IREF)보다 낮을 때 회로(240)는 전류(Ioffset[q])를 배선(BL[q])으로부터 끌어들인다. 이것은 회로(240)를 흐르는 전류(ICP[q])가 전류(Ioffset[q])에 대응하는 것을 뜻한다. 전류(ICP[q])는 회로(240)에 유지된다.
그리고, 메모리 셀(MC[p, q])에 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에 더하도록, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 메모리 셀(MC[p, q])에 저장한다. 구체적으로는 배선(RW[p])의 전위를 기준 전위보다 Vw[p]만큼 높은 전위로 설정할 때, 제 2 아날로그 전위(Vw[p])가 배선(RW[p])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])은 전위(VPR-Vx[p, q]+Vw[p])를 유지한다. 또한 메모리 셀(MC[p, q])은 전위(VPR-Vx[p, q]+Vw[p])에 대응하는 전류(I[p, q])를 생성한다.
또한 메모리 셀(MC[p+1, q])에 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에 더하도록, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 메모리 셀(MC[p+1, q])에 저장한다. 구체적으로는 배선(RW[p+1])의 전위를 기준 전위보다 Vw[p+1]만큼 높은 전위로 설정할 때, 제 2 아날로그 전위(Vw[p+1])가 배선(RW[p+1])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])은 전위(VPR-Vx[p+1, q]+Vw[p+1])를 유지한다. 또한 메모리 셀(MC[p+1, q])은 전위(VPR-Vx[p+1, q]+Vw[p+1])에 대응하는 전류(I[p+1, q])를 생성한다.
전위를 전류로 변환하기 위한 소자로서 포화 영역에서 동작하는 트랜지스터(Tr11)를 사용하는 경우, 메모리 셀(MC[p, q])에 포함되는 트랜지스터(Tr11)의 드레인 전류는 전류(I[p, q])에 대응하기 때문에 제 2 아날로그 전류는 아래의 수학식 1로 나타내어진다. 또한 Vw[p]는 배선(RW[p])의 전위이고, Vw[p+1]는 배선(RW[p+1])의 전위이고, k는 계수이고, Vth는 트랜지스터(Tr11)의 문턱 전압이다.
I[p, q]=k(Vw[p]-Vth+VPR-Vx[p, q])2 (수학식 1)
또한 메모리 셀(MCR[p])에 포함되는 트랜지스터(Tr11)의 드레인 전류는 전류(IREF[p])에 대응하기 때문에 제 2 참조 전류는 아래의 수학식 2로 나타내어진다.
IREF[p]=k(Vw[p]-Vth+VPR)2 (수학식 2)
메모리 셀(MC[p, q])을 흐르는 전류(I[p, q])와 메모리 셀(MC[p+1, q])을 흐르는 전류(I[p+1, q])의 합에 대응하는 전류(I[q])를 ∑iI[p, q]로 나타낼 수 있다. 메모리 셀(MCR[p])을 흐르는 전류(IREF[p])와 메모리 셀(MCR[p+1])을 흐르는 전류(IREF[p+1])의 합에 대응하는 전류(IREF)를 ∑iIREF[p]로 나타낼 수 있다. 따라서 전류(I[q])와 전류(IREF) 간의 차이에 대응하는 전류(ΔI[q])는 아래의 수학식 3으로 나타내어진다.
ΔI[q]=IREF-I[q]=∑iIREF[p]-∑iI[p, q] (수학식 3)
아래의 수학식 4로 나타낸 바와 같이 전류(ΔI[q])는 수학식 1 내지 3으로부터 얻을 수 있다.
ΔI[q]
=∑i{k(Vw[p]-Vth+VPR)2-k(Vw[p]-Vth+VPR-Vx[p, q])2}
=2k∑i(Vw[p]·Vx[p, q])-2k∑i(Vth-VPR)·Vx[p, q]-k∑iVx[p, q]2 (수학식 4)
수학식 4의 항 2k∑i(Vw[p]·Vx[p, q])는 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 대응한다.
또한 배선(RW[p])의 전위를 모두 기준 전위로 설정할 때, 즉 제 2 아날로그 전위(Vw[p]) 및 제 2 아날로그 전위(Vw[p+1])의 양쪽 모두가 0일 때의 전류(ΔI[q])로 전류(Ioffset[q])를 정의하면, 수학식 4로부터 아래의 수학식 5를 얻을 수 있다.
Ioffset[q]=-2k∑i(Vth-VPR)·Vx[p, q]-k∑iVx[p, q]2 (수학식 5)
수학식 3 내지 수학식 5로부터, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화에 대응하는 2k∑i(Vw[p]·Vx[p, q])는 아래의 수학식 6으로 나타내어지는 것을 알 수 있다.
2k∑i(Vw[p]·Vx[p, q])=IREF-I[q]-Ioffset[q] (수학식 6)
I[q]가 메모리 셀(MC)을 흐르는 전류의 합이고, IREF가 메모리 셀(MCR)을 흐르는 전류의 합이고, Ioffset[q]가 회로(230) 또는 회로(240)를 흐르는 전류이면, 배선(RW[p])의 전위가 Vw[p]이고 배선(RW[p+1])의 전위가 Vw[p+1]일 때, 배선(BL[q])을 흐르는 전류(Iout[q])는 IREF-I[q]-Ioffset[q]로 나타내어진다. 수학식 6에 따르면, 전류(Iout[q])는 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 대응하는 2k∑i(Vw[p]·Vx[p, q])와 동등하다.
트랜지스터(Tr11)는 포화 영역에서 동작하는 것이 바람직하다. 그러나 트랜지스터(Tr11)의 동작 영역이 이상적인 포화 영역에서 벗어나더라도, 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 대응하는 전류를 원하는 범위 내의 정확도로 얻는 데 문제가 없는 한 트랜지스터(Tr11)는 포화 영역에서 동작하는 것으로 간주된다.
본 발명의 일 형태에 따르면, 아날로그 데이터를 디지털 데이터로 변환하지 않고 연산 처리할 수 있기 때문에 반도체 장치의 회로 규모를 저감할 수 있거나 아날로그 데이터의 연산 처리에 필요한 시간을 단축할 수 있다. 또는 본 발명의 일 형태에 따르면, 아날로그 데이터의 연산 처리에 필요한 시간을 단축하면서 반도체 장치의 소비전력을 저감할 수 있다.
<기억 회로의 구성예>
다음으로 기억 회로(210)(MEM) 및 참조 기억 회로(220)(RMEM)의 구체적인 구성예에 대하여 도 14를 참조하여 설명한다.
도 14는 기억 회로(210)(MEM)가 y행 x열(x 및 y는 자연수)의 메모리 셀(MC)을 포함하고, 참조 기억 회로(220)(RMEM)가 y행 1열의 메모리 셀(MCR)을 포함하는 예를 도시한 것이다.
또한 본 명세서 등에서 트랜지스터의 소스는, 채널 형성 영역으로서 기능하는 반도체층의 일부인 소스 영역, 또는 반도체층에 접속되는 소스 전극 등을 뜻한다. 마찬가지로 트랜지스터의 드레인은, 반도체층의 일부인 드레인 영역, 또는 반도체층에 접속되는 드레인 전극 등을 뜻한다. 트랜지스터의 게이트는 게이트 전극 등을 뜻한다.
트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 도전형 또는 단자에 인가되는 전위의 레벨에 따라 서로 바뀐다. 일반적으로, n채널 트랜지스터에서는, 저전위가 인가되는 단자는 소스라고 불리고, 고전위가 인가되는 단자는 드레인이라고 불린다. p채널 트랜지스터에서는, 저전위가 인가되는 단자는 드레인이라고 불리고, 고전위가 인가되는 단자는 소스라고 불린다. 본 명세서에서는, 편의상 소스 및 드레인이 고정되는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.
기억 회로(210)는 배선(RW), 배선(WW), 배선(WD), 배선(VR), 및 배선(BL)에 접속된다. 도 14에 도시된 예에서는 배선(RW[1] 내지 RW[y]) 및 배선(WW[1] 내지 WW[y])이 각 행의 메모리 셀(MC)에 접속된다. 또한 배선(WD[1] 내지 WD[x]), 배선(BL[1] 내지 BL[x]), 및 배선(VR[1] 내지 VR[x])이 각 열의 메모리 셀(MC)에 접속된다. 또한 배선(VR[1] 내지 VR[x])은 서로 접속되어도 좋다.
참조 기억 회로(220)는 배선(RW), 배선(WW), 배선(WDREF), 배선(VRREF), 및 배선(BLREF)에 접속된다. 도 14에 도시된 예에서는 배선(RW[1] 내지 RW[y]) 및 배선(WW[1] 내지 WW[y])이 각 행의 메모리 셀(MCR)에 접속된다. 또한 배선(WDREF), 배선(BLREF), 및 배선(VRREF)은 1열의 메모리 셀(MCR)에 접속된다. 또한 배선(VRREF)은 배선(VR[1] 내지 VR[x])에 접속되어도 좋다.
도 15는 예로서 도 14에 도시된 메모리 셀(MC) 중 임의의 2행 2열의 메모리 셀(MC)과 도 14에 도시된 메모리 셀(MCR) 중 임의의 2행 1열의 메모리 셀(MCR)의 구체적인 회로 구성 및 구체적인 접속 관계를 도시한 것이다.
구체적으로는 도 15는 p행 q열째의 메모리 셀(MC[p, q]), p+1행 q열째의 메모리 셀(MC[p+1, q]), p행 q+1열째의 메모리 셀(MC[p, q+1]), 및 p+1행 q+1열째의 메모리 셀(MC[p+1, q+1])을 도시한 것이다. 또한 도 15에는 p행째의 메모리 셀(MCR[p]) 및 q+1행째의 메모리 셀(MCR[p+1])을 도시하였다. 또한 p 및 p+1은 각각 1 내지 y 중 임의의 수이고, q 및 q+1은 각각 1 내지 x 중 임의의 수이다.
p행째의 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 및 메모리 셀(MCR[p])은 배선(RW[p]) 및 배선(WW[p])에 접속된다. p+1행째의 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 및 메모리 셀(MCR[p+1])은 배선(RW[p+1]) 및 배선(WW[p+1])에 접속된다.
q열째의 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])은 배선(WD[q]), 배선(VR[q]), 및 배선(BL[q])에 접속된다. q+1열째의 메모리 셀(MC[p, q+1]) 및 메모리 셀(MC[p+1, q+1])은 배선(WD[q+1]), 배선(VR[q+1]) 및 배선(BL[q+1])에 접속된다. p행째의 메모리 셀(MCR[p]) 및 p+1행째의 메모리 셀(MCR[p+1])은 배선(WDREF), 배선(VRREF), 및 배선(BLREF)에 접속된다.
메모리 셀(MC 및 MCR) 각각은 트랜지스터(Tr11), 트랜지스터(Tr12), 및 커패시터(C11)를 포함한다. 트랜지스터(Tr12)는 메모리 셀(MC) 또는 메모리 셀(MCR)에 대한 제 1 아날로그 전위의 입력을 제어하는 기능을 가진다. 트랜지스터(Tr11)는 그 게이트에 입력된 전위에 따라 아날로그 전류를 생성하는 기능을 가진다. 커패시터(C11)는 메모리 셀(MC) 또는 메모리 셀(MCR)에 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 더하는 기능을 가진다.
구체적으로는 도 15에 도시된 메모리 셀(MC)에서 트랜지스터(Tr12)의 게이트는 배선(WW)에 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 하나는 배선(WD)에 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 다른 하나는 트랜지스터(Tr11)의 게이트에 접속된다. 또한 트랜지스터(Tr11)의 소스 및 드레인 중 하나는 배선(VR)에 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 다른 하나는 배선(BL)에 접속된다. 커패시터(C11)의 제 1 전극은 배선(RW)에 접속되고, 커패시터(C11)의 제 2 전극은 트랜지스터(Tr11)의 게이트에 접속된다.
또한 도 15에 도시된 메모리 셀(MCR)에서 트랜지스터(Tr12)의 게이트는 배선(WW)에 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 하나는 배선(WDREF)에 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 다른 하나는 트랜지스터(Tr11)의 게이트에 접속된다. 또한 트랜지스터(Tr11)의 소스 및 드레인 중 하나는 배선(VRREF)에 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 다른 하나는 배선(BLREF)에 접속된다. 커패시터(C11)의 제 1 전극은 배선(RW)에 접속되고, 커패시터(C11)의 제 2 전극은 트랜지스터(Tr11)의 게이트에 접속된다.
여기서 메모리 셀(MC)의 트랜지스터(Tr11)의 게이트를 노드(N)라고 부른다. 메모리 셀(MC)에서 제 1 아날로그 전위가 트랜지스터(Tr12)를 통하여 노드(N)에 입력된다. 그리고, 트랜지스터(Tr12)가 오프가 되면, 노드(N)는 부유 상태가 되어, 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위가 노드(N)에 유지된다. 메모리 셀(MC)에서 노드(N)가 부유 상태가 되면, 커패시터(C11)의 제 1 전극에 입력된 제 2 아날로그 전위가 노드(N)에 인가된다. 상술한 동작의 결과, 노드(N)는 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 더함으로써 얻어지는 전위를 가질 수 있다.
커패시터(C11)의 제 1 전극의 전위는 커패시터(C11)를 통하여 노드(N)에 인가되기 때문에 실제로는 제 1 전극의 전위 변화량은 노드(N)의 전위 변화량과 정확히 동일하지는 않다. 구체적으로는 노드(N)의 정확한 전위 변화량은, 커패시터(C11)의 용량값, 트랜지스터(Tr11)의 게이트 용량값, 및 기생 용량값에 의하여 일의적으로 결정되는 결합 계수에 제 1 전극의 전위 변화량을 곱하여 계산할 수 있다. 다음 설명에서는 이해를 쉽게 하기 위하여 제 1 전극의 전위 변화량은 노드(N)의 전위 변화량과 실질적으로 같은 것으로 가정한다.
트랜지스터(Tr11)의 드레인 전류는 노드(N)의 전위에 따라 결정된다. 그래서 트랜지스터(Tr12)가 오프가 되면, 노드(N)의 전위와 함께 트랜지스터(Tr11)의 드레인 전류의 값도 유지된다. 상기 드레인 전류는 제 1 아날로그 전위 및 제 2 아날로그 전위의 영향을 받는다.
여기서 메모리 셀(MCR)의 트랜지스터(Tr11)의 게이트를 노드(NREF)라고 부른다. 메모리 셀(MCR)에서 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위가 트랜지스터(Tr12)를 통하여 노드(NREF)에 입력된다. 그리고, 트랜지스터(Tr12)가 오프가 되면, 노드(NREF)는 부유 상태가 되어, 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위가 노드(NREF)에 유지된다. 메모리 셀(MCR)에서 노드(NREF)가 부유 상태가 되면, 커패시터(C11)의 제 1 전극에 입력된 제 2 아날로그 전위가 노드(NREF)에 인가된다. 상술한 동작의 결과, 노드(NREF)는 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위에, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 더함으로써 얻어지는 전위를 가질 수 있다.
트랜지스터(Tr11)의 드레인 전류는 노드(NREF)의 전위에 따라 결정된다. 이로써 트랜지스터(Tr12)가 오프가 되면, 노드(NREF)의 전위와 함께 트랜지스터(Tr11)의 드레인 전류의 값도 유지된다. 상기 드레인 전류는 제 1 참조 전위 및 제 2 아날로그 전위의 영향을 받는다.
메모리 셀(MC[p, q])의 트랜지스터(Tr11)의 드레인 전류가 전류(I[p, q])이고, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr11)의 드레인 전류가 전류(I[p+1, q])일 때, 배선(BL[q])을 통하여 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])에 공급되는 전류의 합은 전류(I[q])이다. 메모리 셀(MC[p, q+1])의 트랜지스터(Tr11)의 드레인 전류가 전류(I[p, q+1])이고, 메모리 셀(MC[p+1, q+1])의 트랜지스터(Tr11)의 드레인 전류가 전류(I[p+1, q+1])일 때, 배선(BL[q+1])을 통하여 메모리 셀(MC[p, q+1]) 및 메모리 셀(MC[p+1, q+1])에 공급되는 전류의 합은 전류(I[q+1])이다. 메모리 셀(MCR[p])의 트랜지스터(Tr11)의 드레인 전류가 전류(IREF[p])이고, 메모리 셀(MCR[p+1])의 트랜지스터(Tr11)의 드레인 전류가 전류(IREF[p+1])일 때, 배선(BLREF)을 통하여 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])에 공급되는 전류의 합은 전류(IREF)이다.
<회로(230), 회로(240), 및 전류원 회로의 구성예>
다음으로 회로(230), 회로(240), 전류원 회로(250)(CREF)의 구체적인 구성예에 대하여 도 16을 참조하여 설명한다.
도 16은 도 15에 도시된 메모리 셀(MC) 및 메모리 셀(MCR)을 위한 회로(230), 회로(240), 및 전류원 회로(250)의 구성예를 도시한 것이다. 구체적으로 도 16은 회로(230)로서 q열째의 메모리 셀(MC)을 위한 회로(230[q]) 및 q+1열째의 메모리 셀(MC)을 위한 회로(230[q+1])를 도시한 것이다. 도 16은 회로(240)로서 q열째의 메모리 셀(MC)을 위한 회로(240[q]) 및 q+1열째의 메모리 셀(MC)을 위한 회로(240[q+1])를 도시한 것이다.
회로(230[q]) 및 회로(240[q])는 배선(BL[q])에 접속된다. 회로(230[q+1]) 및 회로(240[q+1])는 배선(BL[q+1])에 접속된다.
전류원 회로(250)는 배선(BL[q]), 배선(BL[q+1]), 및 배선(BLREF)에 접속된다. 전류원 회로(250)는 배선(BLREF)에 전류(IREF)를 공급하는 기능, 및 배선(BL[q]) 및 배선(BL[q+1]) 각각에 전류(IREF)와 같은 전류 또는 전류(IREF)에 대응하는 전류를 공급하는 기능을 가진다.
구체적으로 회로(230[q]) 및 회로(230[q+1]) 각각은 트랜지스터(Tr24), 트랜지스터(Tr25), 트랜지스터(Tr26), 및 커패시터(C22)를 포함한다. 전류(I[q])가 전류(IREF)보다 높고 오프셋 전류를 설정할 때, 회로(230[q])의 트랜지스터(Tr24)는 전류(I[q])와 전류(IREF) 간의 차이에 대응하는 전류(ICM[q])를 생성하는 기능을 가진다. 또한 전류(I[q+1])가 전류(IREF)보다 높을 때, 회로(230[q+1])의 트랜지스터(Tr24)는 전류(I[q+1])와 전류(IREF) 간의 차이에 대응하는 전류(ICM[q+1])를 생성하는 기능을 가진다. 전류(ICM[q]) 및 전류(ICM[q+1])는 회로(230[q]) 및 회로(230[q+1])로부터 배선(BL[q]) 및 배선(BL[q+1])에 각각 공급된다.
회로(230[q]) 및 회로(230[q+1]) 각각에서, 트랜지스터(Tr24)의 소스 및 드레인 중 하나는 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr25)의 소스 및 드레인 중 하나는 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(Tr24)의 게이트에 접속된다. 트랜지스터(Tr26)의 소스 및 드레인 중 하나는 트랜지스터(Tr24)의 게이트에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다. 커패시터(C22)의 제 1 전극은 트랜지스터(Tr24)의 게이트에 접속되고, 커패시터(C22)의 제 2 전극은 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr25)의 게이트는 배선(OSM)에 접속되고, 트랜지스터(Tr26)의 게이트는 배선(ORM)에 접속된다.
또한 도 16은 트랜지스터(Tr24)가 p채널 트랜지스터이고 트랜지스터(Tr25 및 Tr26)가 n채널 트랜지스터인 예를 도시한 것이다.
회로(240[q]) 및 회로(240[q+1]) 각각은 트랜지스터(Tr21), 트랜지스터(Tr22), 트랜지스터(Tr23), 및 커패시터(C21)를 포함한다. 전류(I[q])가 전류(IREF)보다 낮고 오프셋 전류를 설정할 때, 회로(240[q])의 트랜지스터(Tr21)는 전류(I[q])와 전류(IREF) 간의 차이에 대응하는 전류(ICP[q])를 생성하는 기능을 가진다. 또한 전류(I[q+1])가 전류(IREF)보다 낮을 때, 회로(240[q+1])의 트랜지스터(Tr21)는 전류(I[q+1])와 전류(IREF) 간의 차이에 대응하는 전류(ICP[q+1])를 생성하는 기능을 가진다. 전류(ICP[q]) 및 전류(ICP[q+1])는 배선(BL[q]) 및 배선(BL[q+1])으로부터 회로(240[q]) 및 회로(240[q+1])에 각각 끌어들여진다.
또한 전류(ICM[q]) 및 전류(ICP[q]) 각각은 전류(Ioffset[q])에 대응하고, 전류(ICM[q+1]) 및 전류(ICP[q+1]) 각각은 전류(Ioffset[q+1])에 대응한다.
회로(240[q]) 및 회로(240[q+1]) 각각에서, 트랜지스터(Tr21)의 소스 및 드레인 중 하나는 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr22)의 소스 및 드레인 중 하나는 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나는 트랜지스터(Tr21)의 게이트에 접속된다. 트랜지스터(Tr23)의 소스 및 드레인 중 하나는 트랜지스터(Tr21)의 게이트에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다. 커패시터(C21)의 제 1 전극은 트랜지스터(Tr21)의 게이트에 접속되고, 커패시터(C21)의 제 2 전극은 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr22)의 게이트는 배선(OSP)에 접속되고, 트랜지스터(Tr23)의 게이트는 배선(ORP)에 접속된다.
또한 도 16은 트랜지스터(Tr21 내지 Tr23)가 n채널 트랜지스터인 예를 도시한 것이다.
전류원 회로(250)는 배선(BL)을 위한 트랜지스터(Tr27) 및 배선(BLREF)을 위한 트랜지스터(Tr28)를 포함한다. 구체적으로 도 16은 전류원 회로(250)가 트랜지스터(Tr27)로서 배선(BL[q])을 위한 트랜지스터(Tr27[q]) 및 배선(BL[q+1])을 위한 트랜지스터(Tr27[q+1])를 포함하는 예를 도시한 것이다.
트랜지스터(Tr27)의 게이트는 트랜지스터(Tr28)의 게이트에 접속된다. 트랜지스터(Tr27)의 소스 및 드레인 중 하나는 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr28)의 소스 및 드레인 중 하나는 배선(BLREF)에 접속되고, 소스 및 드레인 중 다른 하나는 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr27 및 Tr28)는 같은 극성을 가진다. 도 16은 트랜지스터(Tr27 및 Tr28)가 p채널 트랜지스터인 예를 도시한 것이다.
트랜지스터(Tr28)의 드레인 전류는 전류(IREF)에 대응한다. 트랜지스터(Tr27) 및 트랜지스터(Tr28)는 총괄적으로 전류 미러 회로로서 기능하기 때문에 트랜지스터(Tr27)의 드레인 전류는 트랜지스터(Tr28)의 드레인 전류와 실질적으로 같거나 또는 트랜지스터(Tr28)의 드레인 전류에 대응한다.
<반도체 장치의 동작예>
다음으로, 본 발명의 일 형태의 반도체 장치(200)의 구체적인 동작예에 대하여 도 15, 도 16, 및 도 17을 참조하여 설명한다.
도 17은 도 15에 도시된 메모리 셀(MC) 및 메모리 셀(MCR)과, 도 16에 도시된 회로(230), 회로(240), 및 전류원 회로(250)의 동작을 나타내는 타이밍 차트의 예이다. 도 17의 시각 T01 내지 시각 T04에서 제 1 아날로그 데이터가 메모리 셀(MC) 및 메모리 셀(MCR)에 저장된다. 시각 T05 내지 시각 T10에서 회로(230) 및 회로(240)로부터 공급되는 오프셋 전류(Ioffset)의 값이 설정된다. 시각 T11 내지 시각 T16에서 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화에 대응하는 데이터가 얻어진다.
또한 배선(VR[q]) 및 배선(VR[q+1])에 로 레벨 전위(VSS)가 공급된다. 회로(230)에 접속되며 소정의 전위를 가지는 모든 배선에 하이 레벨 전위(VDD)가 공급된다. 회로(240)에 접속되며 소정의 전위를 가지는 모든 배선에 로 레벨 전위(VSS)가 공급된다. 또한 전류원 회로(250)에 접속되며 소정의 전위를 가지는 모든 배선에 하이 레벨 전위(VDD)가 공급된다.
트랜지스터(Tr11, Tr21, Tr24, Tr27[q], Tr27[q+1], 및 Tr28) 각각은 포화 영역에서 동작한다.
먼저 시각 T01 내지 시각 T02에서 배선(WW[p])에 하이 레벨 전위가 인가되고 배선(WW[p+1])에 로 레벨 전위가 인가된다. 따라서 도 15에 도시된 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 및 메모리 셀(MCR[p])의 트랜지스터(Tr12)는 온이 된다. 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 및 메모리 셀(MCR[p+1])의 트랜지스터(Tr12)는 오프를 유지한다.
또한 시각 T01 내지 시각 T02에서는 도 15에 도시된 배선(WD[q]) 및 배선(WD[q+1]) 각각에 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위를 뺌으로써 얻어지는 전위가 인가된다. 구체적으로는 배선(WD[q])에 전위(VPR-Vx[p, q])가 인가되고, 배선(WD[q+1])에 전위(VPR-Vx[p, q+1])가 인가된다. 배선(WDREF)에 제 1 참조 전위(VPR)가 인가되고, 배선(RW[p]) 및 배선(RW[p+1])에 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 예를 들어 전위((VDD+VSS)/2)가 인가된다.
따라서 도 15에 도시된 메모리 셀(MC[p, q])에서는 트랜지스터(Tr12)를 통하여 노드(N[p, q])에 전위(VPR-Vx[p, q])가 인가되고, 메모리 셀(MC[p, q+1])에서는 트랜지스터(Tr12)를 통하여 노드(N[p, q+1])에 전위(VPR-Vx[p, q+1])가 인가되고, 메모리 셀(MCR[p])에서는 트랜지스터(Tr12)를 통하여 노드(NREF[p])에 제 1 참조 전위(VPR)가 인가된다.
시각 T02 이후, 도 15에 도시된 배선(WW[p])에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화하여 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 및 메모리 셀(MCR[p])의 트랜지스터(Tr12)는 오프가 된다. 따라서 노드(N[p, q])에 전위(VPR-Vx[p, q])가 유지되고, 노드(N[p, q+1])에 전위(VPR-Vx[p, q+1])가 유지되고, 노드(NREF[p])에 제 1 참조 전위(VPR)가 유지된다.
그리고, 시각 T03 내지 시각 T04에서는 도 15에 도시된 배선(WW[p])의 전위는 로 레벨을 유지하고 배선(WW[p+1])에 하이 레벨 전위가 인가된다. 따라서 도 15에 도시된 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 및 메모리 셀(MCR[p+1])의 트랜지스터(Tr12)는 온이 된다. 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 및 메모리 셀(MCR[p])의 트랜지스터(Tr12)는 오프를 유지한다.
또한 시각 T03 내지 시각 T04에서 도 15에 도시된 배선(WD[q]) 및 배선(WD[q+1]) 각각에 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위를 뺌으로써 얻어지는 전위가 인가된다. 구체적으로는 배선(WD[q])에 전위(VPR-Vx[p+1, q])가 인가되고, 배선(WD[q+1])에 전위(VPR-Vx[p+1, q+1])가 인가된다. 배선(WDREF)에 제 1 참조 전위(VPR)가 인가되고, 배선(RW[p]) 및 배선(RW[p+1])에 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 예를 들어 전위((VDD+VSS)/2)가 인가된다.
따라서 도 15에 도시된 메모리 셀(MC[p+1, q])에서는 트랜지스터(Tr12)를 통하여 노드(N[p+1, q])에 전위(VPR-Vx[p+1, q])가 인가되고, 메모리 셀(MC[p+1, q+1])에서는 트랜지스터(Tr12)를 통하여 노드(N[p+1, q+1])에 전위(VPR-Vx[p+1, q+1])가 인가되고, 메모리 셀(MCR[p+1])에서는 트랜지스터(Tr12)를 통하여 노드(NREF[p+1])에 제 1 참조 전위(VPR)가 인가된다.
시각 T04 이후, 도 15에 도시된 배선(WW[p+1])에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화하여 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 및 메모리 셀(MCR[p+1])의 트랜지스터(Tr12)는 오프가 된다. 따라서 노드(N[p+1, q])에 전위(VPR-Vx[p+1, q])가 유지되고, 노드(N[p+1, q+1])에 전위(VPR-Vx[p+1, q+1])가 유지되고, 노드(NREF[p+1])에 제 1 참조 전위(VPR)가 유지된다.
다음으로, 시각 T05 내지 시각 T06에서 도 16에 도시된 배선(ORP) 및 배선(ORM)에 하이 레벨 전위가 인가된다. 배선(ORM)에 하이 레벨 전위가 인가될 때, 도 16에 도시된 회로(230[q]) 및 회로(230[q+1])의 트랜지스터(Tr26)는 온이 되어 트랜지스터(Tr24)의 게이트는 거기에 인가되는 전위(VDD)에 의하여 리셋된다. 또한 배선(ORP)에 하이 레벨 전위가 인가될 때, 도 16에 도시된 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr23)는 온이 되어 트랜지스터(Tr21)의 게이트는 거기에 인가되는 전위(VSS)에 의하여 리셋된다.
시각 T06 이후, 도 15에 도시된 배선(ORP) 및 배선(ORM)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화하여 회로(230[q]) 및 회로(230[q+1])의 트랜지스터(Tr26) 그리고 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr23)는 오프가 된다. 따라서 회로(230[q]) 및 회로(230[q+1]) 각각의 트랜지스터(Tr24)의 게이트에 전위(VDD)가 유지되고, 회로(240[q]) 및 회로(240[q+1]) 각각의 트랜지스터(Tr21)의 게이트에 전위(VSS)가 유지된다.
시각 T07 내지 시각 T08에서 도 16에 도시된 배선(OSP)에 하이 레벨 전위가 인가된다. 또한 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 예를 들어 전위((VDD+VSS)/2)가 도 15에 도시된 배선(RW[p]) 및 배선(RW[p+1])에 인가된다. 배선(OSP)에 하이 레벨 전위가 인가되기 때문에 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr22)는 온이 된다.
배선(BL[q])을 통하여 흐르는 전류(I[q])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 낮으면, 즉 전류(ΔI[q])가 양의 값이면, 도 15에 도시된 메모리 셀(MC[p, q])의 트랜지스터(Tr28)에 의하여 끌어들일 수 있는 전류와, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr28)에 의하여 끌어들일 수 있는 전류의 합이 트랜지스터(Tr27[q])의 드레인 전류의 값보다 작은 것을 뜻한다. 따라서 전류(ΔI[q])가 양의 값이면, 회로(240[q])에서 트랜지스터(Tr22)가 온이 될 때 트랜지스터(Tr27[q])의 드레인 전류의 일부가 트랜지스터(Tr21)의 게이트에 흐르고, 이 게이트의 전위가 상승하기 시작한다. 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q])와 실질적으로 동등하게 되면, 트랜지스터(Tr21)의 게이트의 전위는 어느 값으로 수렴한다. 이때의 트랜지스터(Tr21)의 게이트의 전위는 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q]), 즉 전류(Ioffset[q])(=ICP[q])가 되는 전위에 상당한다. 이것은 회로(240[q])의 트랜지스터(Tr21)가 전류(ICP[q])를 공급할 수 있는 전류원으로서 기능하는 상태에 있는 것을 뜻한다.
마찬가지로, 배선(BL[q+1])을 통하여 흐르는 전류(I[q+1])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 낮으면, 즉 전류(ΔI[q+1])가 양의 값이면, 회로(240[q+1])에서 트랜지스터(Tr22)가 온이 될 때 트랜지스터(Tr27[q+1])의 드레인 전류의 일부가 트랜지스터(Tr21)의 게이트에 흐르고, 이 게이트의 전위가 상승하기 시작한다. 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q+1])와 실질적으로 동등하게 되면, 트랜지스터(Tr21)의 게이트의 전위는 어느 값으로 수렴한다. 이때의 트랜지스터(Tr21)의 게이트의 전위는 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q+1]), 즉 전류(Ioffset[q+1])(=ICP[q+1])가 되는 전위에 상당한다. 이것은 회로(240[q+1])의 트랜지스터(Tr21)가 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 기능하는 상태에 있는 것을 뜻한다.
시각 T08 이후, 도 16에 도시된 배선(OSP)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화하여 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr22)는 오프가 된다. 따라서 트랜지스터(Tr21)의 게이트의 전위가 유지된다. 이로써 회로(240[q])는 전류(ICP[q])를 공급할 수 있는 전류원으로서 기능하는 상태를 유지하고, 회로(240[q+1])는 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 기능하는 상태를 유지한다.
시각 T09 내지 시각 T10에서 도 16에 도시된 배선(OSM)에 하이 레벨 전위가 인가된다. 또한 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 예를 들어 전위((VDD+VSS)/2)가 도 15에 도시된 배선(RW[p]) 및 배선(RW[p+1]) 각각에 인가된다. 배선(OSM)에 하이 레벨 전위가 인가되기 때문에 회로(230[q]) 및 회로(230[q+1])의 트랜지스터(Tr25)는 온이 된다.
배선(BL[q])을 통하여 흐르는 전류(I[q])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 높으면, 즉 전류(ΔI[q])가 음의 값이면, 도 15에 도시된 메모리 셀(MC[p, q])의 트랜지스터(Tr28)에 의하여 끌어들일 수 있는 전류와, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr28)에 의하여 끌어들일 수 있는 전류의 합이 트랜지스터(Tr27[q])의 드레인 전류의 값보다 큰 것을 뜻한다. 따라서 전류(ΔI[q])가 음의 값이면, 회로(230[q])에서 트랜지스터(Tr25)가 온이 될 때 트랜지스터(Tr24)의 게이트로부터 배선(BL[q])으로 전류가 흐르고, 상기 게이트의 전위가 하강하기 시작한다. 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q])와 실질적으로 동등하게 되면, 트랜지스터(Tr24)의 게이트의 전위는 어느 값으로 수렴한다. 이때의 트랜지스터(Tr24)의 게이트의 전위는 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q]), 즉 전류(Ioffset[q])(=ICM[q])가 되는 전위에 상당한다. 이것은 회로(230[q])의 트랜지스터(Tr24)가 전류(ICM[q])를 공급할 수 있는 전류원으로서 기능하는 상태에 있는 것을 뜻한다.
마찬가지로, 배선(BL[q+1])을 통하여 흐르는 전류(I[q+1])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 높으면, 즉 전류(ΔI[q+1])가 음의 값이면, 트랜지스터(Tr25)가 온이 될 때 회로(230[q+1])에서 트랜지스터(Tr24)의 게이트로부터 배선(BL[q+1])으로 전류가 흐르고, 상기 게이트의 전위가 하강하기 시작한다. 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q+1])의 절댓값과 실질적으로 동등하게 되면, 트랜지스터(Tr24)의 게이트의 전위는 어느 값으로 수렴한다. 이때의 트랜지스터(Tr24)의 게이트의 전위는 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q+1]), 즉 전류(Ioffset[q+1])(=ICM[q+1])의 절댓값과 동등하게 되는 전위에 상당한다. 이것은 회로(230[q+1])의 트랜지스터(Tr24)가 전류(ICM[q+1])를 공급할 수 있는 전류원으로서 기능하는 상태에 있는 것을 뜻한다.
시각 T08 이후, 도 16에 도시된 배선(OSM)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화하여 회로(230[q]) 및 회로(230[q+1])의 트랜지스터(Tr25)는 오프가 된다. 따라서 트랜지스터(Tr24)의 게이트의 전위가 유지된다. 이로써 회로(230[q])는 전류(ICM[q])를 공급할 수 있는 전류원으로서 기능하는 상태를 유지하고, 회로(230[q+1])는 전류(ICM[q+1])를 공급할 수 있는 전류원으로서 기능하는 상태를 유지한다.
회로(240[q]) 및 회로(240[q+1]) 각각에서 트랜지스터(Tr21)는 전류를 끌어들이는 기능을 가진다. 그래서 시각 T07 내지 시각 T08에서는 배선(BL[q])을 통하여 흐르는 전류(I[q])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 높고 전류(ΔI[q])가 음의 값을 가질 때, 또는 배선(BL[q+1])을 통하여 흐르는 전류(I[q+1])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 높고 전류(ΔI[q+1])가 음의 값을 가질 때, 회로(240[q]) 또는 회로(240[q+1])로부터 배선(BL[q]) 또는 배선(BL[q+1])에 과부족 없이 전류를 공급하기 어려울 수도 있다. 이 경우에는, 배선(BLREF)을 통하여 흐르는 전류와, 배선(BL[q]) 또는 배선(BL[q+1])을 통하여 흐르는 전류 간의 균형을 유지하기 때문에, 메모리 셀(MC)의 트랜지스터(Tr11), 회로(240[q]) 또는 회로(240[q+1])의 트랜지스터(Tr21), 및 트랜지스터(Tr27[q] 또는 Tr27[q+1])가 포화 영역에서 동시에 동작하기 어려울 수도 있다.
시각 T07 내지 시각 T08에서 전류(ΔI[q])가 음의 값을 가지더라도 포화 영역에서 트랜지스터(Tr11), 트랜지스터(Tr21), 및 트랜지스터(Tr27[q] 또는 Tr27[q+1])의 동작을 확보하기 위하여, 시각 T05 내지 시각 T06에서 트랜지스터(Tr24)의 게이트의 전위를 전위(VDD)로 리셋하는 대신에 트랜지스터(Tr24)의 게이트의 전위를 소정의 드레인 전류를 얻는 데 충분히 높은 전위로 설정하여도 좋다. 상술한 구성에서는 트랜지스터(Tr27[q] 또는 Tr27[q+1])의 드레인 전류에 더하여 트랜지스터(Tr24)로부터 전류가 공급되기 때문에, 트랜지스터(Tr11)의 의하여 끌어들일 수 없는 전류량을 트랜지스터(Tr21)의 의하여 어느 정도 끌어들일 수 있어, 포화 영역에서 트랜지스터(Tr11), 트랜지스터(Tr21), 및 트랜지스터(Tr27[q] 또는 Tr27[q+1])의 동작이 가능하다.
또한 시각 T09 내지 시각 T10에서 배선(BL[q])을 통하여 흐르는 전류(I[q])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 낮으면, 즉 전류(ΔI[q])가 양의 값이면, 회로(240[q])는 시각 T07 내지 시각 T08에서 전류(ICP[q])를 공급할 수 있는 전류원으로서 설정되어 있기 때문에 회로(230[q])의 트랜지스터(Tr24)의 게이트의 전위는 전위(VDD)와 실질적으로 같은 값을 유지한다. 마찬가지로, 배선(BL[q+1])을 통하여 흐르는 전류(I[q+1])가 배선(BLREF)을 통하여 흐르는 전류(IREF)보다 낮으면, 즉 전류(ΔI[q+1])가 양의 값이면, 회로(240[q+1])는 시각 T07 내지 시각 T08에서 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 설정되어 있기 때문에 회로(230[q+1])의 트랜지스터(Tr24)의 게이트의 전위는 전위(VDD)와 실질적으로 같은 값을 유지한다.
그리고, 시각 T11 내지 시각 T12에서 도 15에 도시된 배선(RW[p])에 제 2 아날로그 전위(Vw[p])가 인가된다. 또한 배선(RW[p+1])에는 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 즉 전위((VDD+VSS)/2)가 계속 인가된다. 실제로는 배선(RW[p])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))보다 Vw[p]만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여 배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])인 것으로 가정한다.
배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])가 될 때, 커패시터(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량과 실질적으로 같다고 가정하면, 도 15에 도시된 메모리 셀(MC[p, q])의 노드(N)의 전위는 VPR-Vx[p, q]+Vw[p]가 되고, 메모리 셀(MC[p, q+1])의 노드(N)의 전위는 VPR-Vx[p, q+1]+Vw[p]가 된다. 수학식 6에 따르면, 메모리 셀(MC[p, q])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q])로부터 전류(Ioffset[q])를 뺌으로써 얻어지는 전류, 즉 배선(BL[q])으로부터 흐르는 전류(Iout[q])에 영향을 준다. 또한 메모리 셀(MC[p, q+1])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 뺌으로써 얻어지는 전류, 즉 배선(BL[q+1])으로부터 흐르는 전류(Iout[q+1])에 영향을 준다.
시각 T12 이후, 배선(RW[p])에는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))가 다시 인가된다.
그리고, 시각 T13 내지 시각 T14에서는 도 15에 도시된 배선(RW[p+1])에 제 2 아날로그 전위(Vw[p+1])가 인가된다. 또한 배선(RW[p])에는 기준 전위로서 전위(VSS)와 전위(VDD) 간의 전위, 즉 전위((VDD+VSS)/2)가 계속 인가된다. 실제로는 배선(RW[p+1])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))보다 Vw[p+1]만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])인 것으로 가정한다.
배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])가 될 때, 커패시터(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량과 실질적으로 같다고 가정하면, 도 15에 도시된 메모리 셀(MC[p+1, q])의 노드(N)의 전위는 VPR-Vx[p+1, q]+Vw[p+1]가 되고, 메모리 셀(MC[p+1, q+1])의 노드(N)의 전위는 VPR-Vx[p+1, q+1]+Vw[p+1]가 된다. 수학식 6에 따르면, 메모리 셀(MC[p+1, q])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q])로부터 전류(Ioffset[q])를 뺌으로써 얻어지는 전류, 즉 전류(Iout[q])에 영향을 준다. 또한 메모리 셀(MC[p+1, q+1])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 뺌으로써 얻어지는 전류, 즉 전류(Iout[q+1])에 영향을 준다.
시각 T12 이후, 배선(RW[p+1])에는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))가 다시 인가된다.
그리고, 시각 T15 내지 시각 T16에서 도 15에 도시된 배선(RW[p])에 제 2 아날로그 전위(Vw[p])가 인가되고, 배선(RW[p+1])에 제 2 아날로그 전위(Vw[p+1])가 인가된다. 실제로는 배선(RW[p])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))보다 Vw[p]만큼 높은 전위이고, 배선(RW[p+1])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))보다 Vw[p+1]만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여, 배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])인 것으로 가정하고, 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])인 것으로 가정한다.
배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])가 될 때, 커패시터(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량과 실질적으로 같다고 가정하면, 도 15에 도시된 메모리 셀(MC[p, q])의 노드(N)의 전위는 VPR-Vx[p, q]+Vw[p]가 되고, 메모리 셀(MC[p, q+1])의 노드(N)의 전위는 VPR-Vx[p, q+1]+Vw[p]가 된다. 또한 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])가 될 때, 커패시터(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량과 실질적으로 같다고 가정하면, 도 15에 도시된 메모리 셀(MC[p+1, q])의 노드(N)의 전위는 VPR-Vx[p+1, q]+Vw[p+1]가 되고, 메모리 셀(MC[p+1, q+1])의 노드(N)의 전위는 VPR-Vx[p+1, q+1]+Vw[p+1]가 된다.
수학식 6에 따르면, 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q])로부터 전류(Ioffset[q])를 뺌으로써 얻어지는 전류, 즉 전류(Iout[q])에 영향을 준다. 또한 메모리 셀(MC[p, q+1]) 및 메모리 셀(MC[p+1, q+1])을 위한 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화는 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 뺌으로써 얻어지는 전류, 즉 전류(Iout[q+1])에 영향을 준다.
시각 T16 이후, 기준 전위인, 전위(VSS)와 전위(VDD) 간의 전위(예를 들어 전위((VDD+VSS)/2))가 배선(RW[p]) 및 배선(RW[p+1])에 다시 인가된다.
상술한 구성에 의하여 작은 회로 규모로 적화 연산을 수행할 수 있다. 상술한 구성에 의하여 고속으로 적화 연산을 수행할 수 있다. 상술한 구성에 의하여 낮은 전력으로 적화 연산을 수행할 수 있다.
또한 트랜지스터(Tr12, Tr22, Tr23, Tr25, 또는 Tr26)로서 오프 상태 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(Tr12)로서 오프 상태 전류가 매우 낮은 트랜지스터를 사용하면, 노드(N)의 전위를 오랫동안 유지할 수 있다. 트랜지스터(Tr22 및 Tr23)로서 오프 상태 전류가 매우 낮은 트랜지스터를 사용하면, 트랜지스터(Tr21)의 게이트의 전위를 오랫동안 유지할 수 있다. 트랜지스터(Tr25 및 Tr26)로서 오프 상태 전류가 매우 낮은 트랜지스터를 사용하면, 트랜지스터(Tr24)의 게이트의 전위를 오랫동안 유지할 수 있다.
오프 상태 전류가 매우 낮은 트랜지스터로서 OS 트랜지스터를 사용하여도 좋다. 채널 폭으로 정규화된 OS 트랜지스터의 누설 전류는 실온(약 25℃)에서 10V의 소스-드레인 전압으로 10×10-21A/μm(10zA/μm) 이하로 할 수 있다.
상술한 반도체 장치를 사용함으로써, 신경망(NN)에서의 적화 연산을 수행할 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 사용할 수 있는 OS 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예>
도 18의 (A)는 트랜지스터의 구조예를 도시한 상면도이다. 도 18의 (B)는 도 18의 (A)의 선 X1-X2를 따라 취한 단면도이다. 도 18의 (C)는 도 18의 (A)의 선 Y1-Y2를 따라 취한 단면도이다. 선 X1-X2의 방향을 채널 길이 방향이라고 하고, 선 Y1-Y2의 방향을 채널 폭 방향이라고 하는 경우가 있다. 도 18의 (B)는 채널 길이 방향에서의 트랜지스터의 단면 구조를 도시한 것이고, 도 18의 (C)는 채널 폭 방향에서의 트랜지스터의 단면 구조를 도시한 것이다. 또한 디바이스 구조를 명확하게 하기 위하여, 도 18의 (A)에는 일부 구성요소를 도시하지 않았다.
본 발명의 일 형태의 반도체 장치는 절연층(812 내지 820), 금속 산화물막(821 내지 824), 및 도전층(850 내지 853)을 포함한다. 절연 표면 위에 트랜지스터(801)가 형성된다. 도 18의 (A) 내지 (C)는 트랜지스터(801)가 절연층(811) 위에 형성된 경우를 도시한 것이다. 트랜지스터(801)는 절연층(818 및 819)으로 덮인다.
또한 트랜지스터(801)를 구성하는 절연층, 금속 산화물막, 및 도전층 등은 각각 단일막이어도 좋고, 복수의 막을 포함한 적층이어도 좋다. 이들은 스퍼터링법, MBE(molecular beam epitaxy)법, PLA(pulsed laser ablation)법, CVD법, 및 ALD(atomic layer deposition)법 등 다양한 퇴적 방법 중 임의의 것에 의하여 형성할 수 있다. 또한 CVD법의 예에는 플라스마 CVD(plasma-enhanced CVD)법, 열 CVD법, 및 유기 금속 CVD법이 포함된다.
도전층(850)은 트랜지스터(801)의 게이트 전극으로서 기능하는 영역을 포함한다. 도전층(851) 및 도전층(852)은 소스 전극 및 드레인 전극으로서 기능하는 영역을 포함한다. 도전층(853)은 백 게이트 전극으로서 기능하는 영역을 포함한다. 절연층(817)은 게이트 전극(프런트 게이트 전극) 측의 게이트 절연층으로서 기능하는 영역을 포함하고, 절연층(814 내지 816)의 적층인 절연층은 백 게이트 전극 측의 게이트 절연층으로서 기능하는 영역을 포함한다. 절연층(818)은 층간 절연층으로서 기능한다. 절연층(819)은 배리어층으로서 기능한다.
금속 산화물막(821 내지 824)을 집합적으로 산화물층(830)이라고 한다. 도 18의 (B) 및 (C)에 도시된 바와 같이, 산화물층(830)은 금속 산화물막(821), 금속 산화물막(822), 및 금속 산화물막(824)이 이 순서대로 적층되는 영역을 포함한다. 또한 도전층(851) 및 도전층(852) 위에 한 쌍의 금속 산화물막(823)이 위치한다. 트랜지스터(801)가 온일 때, 채널 형성 영역은 주로 산화물층(830)의 금속 산화물막(822)에 형성된다.
금속 산화물막(824)은 금속 산화물막(821 내지 823), 도전층(851), 및 도전층(852)을 덮는다. 금속 산화물막(823)과 도전층(850) 사이에 절연층(817)이 위치한다. 도전층(851 및 852) 각각은 금속 산화물막(823), 금속 산화물막(824), 및 절연층(817)을 개재하여 도전층(850)과 중첩되는 영역을 포함한다.
도전층(851 및 852)은 금속 산화물막(821 및 822)을 형성하는 데 사용되는 하드 마스크로부터 형성된다. 그러므로 도전층(851 및 852)은 금속 산화물막(821 및 822)의 측면과 접하는 영역을 포함하지 않는다. 예를 들어 금속 산화물막(821 및 822) 및 도전층(851 및 852)은 다음 공정을 거쳐 형성할 수 있다. 먼저 2층의 적층을 포함한 금속 산화물막 위에 도전막을 형성한다. 이 도전막을 원하는 형상으로 가공(에칭)하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 금속 산화물막의 형상을 가공하여, 적층된 금속 산화물막(821 및 822)을 형성한다. 다음으로 하드 마스크를 원하는 형상으로 가공하여 도전층(851 및 852)을 형성한다.
절연층(811 내지 818)에 사용되는 절연 재료의 예에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트가 포함된다. 절연층(811 내지 818)은 이들 절연 재료 중 임의의 것을 포함한 단층 구조 또는 적층 구조를 사용하여 형성한다. 절연층(811 내지 818)에 사용되는 층은 복수의 절연 재료를 포함하여도 좋다.
본 실시형태 등에서, 산화질화물은 산소 함유량이 질소 함유량보다 높은 화합물을 말하고, 질화산화물은 질소 함유량이 산소 함유량보다 높은 화합물을 말한다.
산화물층(830)의 산소 결손의 증가를 억제하기 위하여 절연층(816 내지 818)은 산소를 포함하는 것이 바람직하다. 더 바람직하게는 절연층(816 내지 818)은 가열에 의하여 산소를 방출하는 절연막(이후 이러한 절연막을 과잉 산소를 포함한 절연막이라고도 함)을 사용하여 형성된다. 과잉 산소를 포함한 절연막으로부터 산화물층(830)에 산소가 공급되면, 산화물층(830)의 산소 결손을 보상할 수 있다. 이로써 트랜지스터(801)의 신뢰성 및 전기 특성을 향상시킬 수 있다.
과잉 산소를 포함한 절연막은 TDS(thermal desorption spectroscopy)에서 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하일 때 1.0×1018molecules/cm3 이상의 산소 분자가 방출되는 막이다. 방출된 산소 분자의 양은 3.0×1020molecules/cm3 이상인 것이 바람직하다.
과잉 산소를 포함한 절연막은 절연막에 산소를 첨가하기 위한 처리를 수행함으로써 형성할 수 있다. 산소를 첨가하는 처리는 산소 분위기하의 가열 처리, 플라스마 처리, 혹은 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법을 사용한 처리 등에 의하여 수행할 수 있다. 산소를 첨가하기 위한 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등을 사용할 수 있다.
산화물층(830)의 수소 농도의 증가를 방지하기 위하여 절연층(812 내지 819)의 수소 농도는 낮은 것이 바람직하다. 특히 절연층(813 내지 818)의 수소 농도가 낮은 것이 바람직하다. 구체적으로는 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하이다.
수소 농도는 SIMS(secondary ion mass spectrometry)에 의하여 측정된다.
트랜지스터(801)에서 산화물층(830)은 산소 및 수소 배리어성을 가지는 절연층(이후 이러한 절연층을 배리어층이라고도 함)으로 둘러싸이는 것이 바람직하다. 이러한 구조를 사용함으로써 산화물층(830)으로부터의 산소 방출 및 산화물층(830)으로의 수소 침입을 방지할 수 있다. 이로써 트랜지스터(801)의 신뢰성 및 전기 특성을 향상시킬 수 있다.
예를 들어 절연층(819)은 배리어층으로서 기능하고, 절연층(811, 812, 및 814) 중 적어도 하나는 배리어층으로서 기능한다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등의 재료를 사용하여 형성할 수 있다.
절연층(811 내지 818)의 구조예에 대하여 설명한다. 이 예에서는 절연층(811, 812, 815, 및 819) 각각은 배리어층으로서 기능한다. 절연층(816 내지 818)은 과잉 산소를 포함한 산화물층이다. 절연층(811)은 질화 실리콘을 사용하여 형성된다. 절연층(812)은 산화 알루미늄을 사용하여 형성된다. 절연층(813)은 산화질화 실리콘을 사용하여 형성된다. 백 게이트 전극 측의 게이트 절연층으로서 기능하는 절연층(814 내지 816)은 산화 실리콘, 산화 알루미늄, 및 산화 실리콘을 포함한 적층을 사용하여 형성된다. 프런트 게이트 측의 게이트 절연층으로서 기능하는 절연층(817)은 산화질화 실리콘을 사용하여 형성된다. 층간 절연층으로서 기능하는 절연층(818)은 산화 실리콘을 사용하여 형성된다. 절연층(819)은 산화 알루미늄을 사용하여 형성된다.
도전층(850 내지 853)에 사용되는 도전 재료의 예에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 또는 스칸듐 등의 금속; 및 상술한 금속 중 임의의 것을 그 성분으로 포함한 금속 질화물(예를 들어 질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 또는 질화 텅스텐)이 포함된다. 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수 있다.
도전층(850 내지 853)의 구조예에 대하여 설명한다. 도전층(850)은 질화 탄탈럼 또는 텅스텐의 단층이다. 또는 도전층(850)은 질화 탄탈럼과 탄탈럼과 질화 탄탈럼을 포함한 적층이다. 도전층(851)은 질화 탄탈럼의 단층 또는 질화 탄탈럼과 텅스텐을 포함한 적층이다. 도전층(852)의 구조는 도전층(851)의 구조와 마찬가지이다. 도전층(853)은 질화 탄탈럼의 단층 또는 질화 탄탈럼과 텅스텐을 포함한 적층이다.
트랜지스터(801)의 오프 상태 전류를 저감시키기 위하여 예를 들어 금속 산화물막(822)의 에너지 갭은 큰 것이 바람직하다. 금속 산화물막(822)의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
산화물층(830)은 결정성을 나타내는 것이 바람직하다. 적어도 금속 산화물막(822)은 결정성을 나타내는 것이 바람직하다. 상술한 구조를 가짐으로써 트랜지스터(801)는 높은 신뢰성 및 양호한 전기 특성을 가질 수 있다.
금속 산화물막(822)에 사용할 수 있는 산화물로서 예를 들어 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn)을 사용할 수 있다. 금속 산화물막(822)은 인듐을 포함한 산화물층에 한정되지 않는다. 예를 들어 금속 산화물막(822)은 Zn-Sn 산화물, Ga-Sn 산화물, 또는 Zn-Mg 산화물을 사용하여 형성할 수 있다. 금속 산화물막(821, 823, 및 824)은 금속 산화물막(822)의 산화물과 같은 산화물을 사용하여 형성할 수 있다. 특히 금속 산화물막(821, 823, 및 824) 각각은 Ga 산화물을 사용하여 형성할 수 있다.
금속 산화물막(822)과 금속 산화물막(821) 사이의 계면에 계면 준위가 형성되면, 계면 근방에도 채널 형성 영역이 형성되어, 트랜지스터(801)의 문턱 전압의 변동을 일으킨다. 금속 산화물막(821)은 금속 산화물막(822)에 포함되는 금속 원소 중 적어도 하나를 그 구성 요소로서 포함하는 것이 바람직하다. 따라서 금속 산화물막(822)과 금속 산화물막(821) 사이의 계면에 계면 준위가 형성되기 어렵고, 문턱 전압 등 트랜지스터(801)의 전기 특성의 편차를 저감할 수 있다.
금속 산화물막(824)은 금속 산화물막(822)에 포함되는 금속 원소 중 적어도 하나를 그 구성 요소로서 포함하면, 금속 산화물막(822)과 금속 산화물막(824) 사이의 계면에서 계면 산란이 일어나기 어렵고, 캐리어 이동이 저해되지 않기 때문에 바람직하다. 이로써 트랜지스터(801)의 전계 효과 이동도를 높일 수 있다.
금속 산화물막(821 내지 824) 중에서 금속 산화물막(822)이 가장 높은 캐리어 이동도를 가지는 것이 바람직하다. 이로써 절연층(816 및 817)에서 떨어져 있는 금속 산화물막(822)에 채널을 형성할 수 있다.
예를 들어 In-M-Zn 산화물 등 In을 포함한 금속 산화물에서는 In의 함유량을 증가시킴으로써 캐리어 이동도를 높일 수 있다. In-M-Zn 산화물에서는 주로 중금속의 s궤도가 캐리어 이동에 기여하고, 인듐 함유량이 증가되면, In 원자의 s궤도의 중첩이 증가되기 때문에, 인듐 함유량이 높은 산화물은 인듐 함유량이 낮은 산화물보다 이동도가 높다. 그러므로 금속 산화물막으로서 인듐 함유량이 높은 산화물을 사용하여 캐리어 이동도를 높일 수 있다.
따라서 예를 들어 In-Ga-Zn 산화물을 사용하여 금속 산화물막(822)을 형성하고, Ga 산화물을 사용하여 금속 산화물막(821 및 823)을 형성한다. 예를 들어 In-M-Zn 산화물을 사용하여 금속 산화물막(821 내지 823)을 형성할 때, 금속 산화물막(822)의 In 함유량을 금속 산화물막(821 및 823)의 In 함유량보다 높인다. In-M-Zn 산화물을 스퍼터링법에 의하여 형성하는 경우, 타깃의 금속 원소의 원자수비를 변경함으로써 In 함유량을 변경할 수 있다.
예를 들어 금속 산화물막(822)의 퇴적에 사용되는 타깃의 금속 원소의 원자수비는 In:M:Zn=1:1:1, 3:1:2, 또는 4:2:4.1인 것이 바람직하다. 예를 들어 금속 산화물막(821 및 823)의 퇴적에 사용되는 타깃의 금속 원소의 원자수비는 In:M:Zn=1:3:2, 또는 1:3:4인 것이 바람직하다. In:M:Zn=4:2:4.1의 타깃을 사용하여 퇴적시킨 In-M-Zn 산화물의 원자수비는 약 In:M:Zn=4:2:3이다.
트랜지스터(801)가 안정적인 전기 특성을 가질 수 있게 하기 위하여, 산화물층(830)의 불순물 농도를 저감하는 것이 바람직하다. 금속 산화물에서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시킨다. 또한 금속 산화물에서 실리콘 및 탄소는 불순물 준위를 형성한다. 이 불순물 준위는 트랩으로서 기능하고 트랜지스터의 전기 특성을 열화시킬 가능성이 있다.
예를 들어 산화물층(830)은 실리콘 농도가 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하인 영역을 포함한다. 산화물층(830)의 탄소 농도에 대해서도 마찬가지이다.
산화물층(830)은 알칼리 금속의 농도가 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하인 영역을 포함한다. 산화물층(830)의 알칼리 토금속의 농도에 대해서도 마찬가지이다.
산화물층(830)은 수소 농도가 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만인 영역을 포함한다.
산화물층(830)의 상기 불순물 농도는 SIMS에 의하여 측정된다.
금속 산화물막(822)이 산소 결손을 포함하는 경우, 산소 결손의 사이트에 수소가 침입함으로써 도너 준위가 형성되는 경우가 있다. 산소 결손은 트랜지스터(801)의 온 상태 전류가 저하되는 원인이다. 또한 산소 결손의 사이트는 수소 침입보다 산소 침입에 의하여 안정화된다. 따라서, 금속 산화물막(822)의 산소 결손을 저감함으로써, 트랜지스터(801)의 온 상태 전류를 높일 수 있는 경우가 있다. 그 결과, 금속 산화물막(822)의 수소를 저감함으로써 산소 결손의 사이트에 대한 수소 침입을 방지하는 것은 온 상태 전류 특성을 향상시키는 데 효과적이다.
금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에 산소 결손을 발생시키는 경우가 있다. 산소 결손에 대한 수소 침입으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합한 산소와 결합함으로써, 캐리어로서 기능하는 전자의 생성을 일으키는 경우가 있다. 따라서, 금속 산화물막(822)이 채널 형성 영역을 포함하기 때문에 금속 산화물막(822)이 수소를 포함하면, 트랜지스터(801)는 노멀리 온이 되기 쉽다. 따라서, 금속 산화물막(822)의 수소를 가능한 한 저감하는 것이 바람직하다.
또한 금속 산화물막(822)은 도전층(851) 또는 도전층(852)과 접하는 영역에 n형 영역(822n)을 가져도 좋다. 영역(822n)은, 도전층(851 또는 852)에 의하여 금속 산화물막(822) 내의 산소가 추출되는 현상, 또는 도전층(851 또는 852) 내의 도전 재료가 금속 산화물막(822) 내의 원소와 결합하는 현상 등에 의하여 형성된다. 영역(822n)이 형성되면, 도전층(851 또는 852)과 금속 산화물막(822) 사이의 접촉 저항을 저감할 수 있다.
도 18의 (A) 내지 (C)는 산화물층(830)이 4층 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 산화물층(830)은 금속 산화물막(821) 또는 금속 산화물막(823)이 없는 3층 구조를 가져도 좋다. 또는 산화물층(830)은 산화물층(830)의 소정의 층들 사이, 산화물층(830) 위, 및 산화물층(830) 아래 중 2군데 이상에 금속 산화물막(821 내지 824)과 비슷한 금속 산화물막을 하나 이상 포함하여도 좋다.
금속 산화물막(821, 822, 및 824)을 포함한 적층의 효과에 대하여 도 19를 참조하여 설명한다. 도 19는 트랜지스터(801)의 채널 형성 영역의 에너지 밴드 구조를 나타낸 모식도이다.
도 19에서 Ec816e, Ec821e, Ec822e, Ec824e, 및 Ec817e는 각각 절연층(816), 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824), 및 절연층(817)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단 사이의 에너지 차이(이 차이를 전자 친화력이라고도 함)는 진공 준위와 가전자대 상단 사이의 에너지 차이(이 차이를 이온화 전위라고도 함)로부터 에너지 갭을 뺌으로써 얻어진 값에 상당한다. 에너지 갭은 분광 엘립소미터(UT-300, HORIBA JOBIN YVON S.A.S. 제조)를 사용하여 측정할 수 있다. 진공 준위와 가전자대 상단 사이의 에너지 차이는 UPS(ultraviolet photoelectron spectroscopy) 장치(VersaProbe, ULVAC-PHI, Inc. 제조)를 사용하여 측정할 수 있다.
절연층(816 및 817)은 절연체이기 때문에 Ec816e 및 Ec817e는 Ec821e, Ec822e, 및 Ec824e보다 진공 준위에 가깝다(즉, 절연층(816 및 817)은 금속 산화물막(821, 822, 및 824)보다 전자 친화력이 낮다).
금속 산화물막(822)은 금속 산화물막(821 및 824)보다 전자 친화력이 높다. 예를 들어 금속 산화물막(822)과 금속 산화물막(821) 사이의 전자 친화력의 차이, 및 금속 산화물막(822)과 금속 산화물막(824) 사이의 전자 친화력의 차이 각각은 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하이다. 또한 전자 친화력이란 진공 준위와 전도대 하단 사이의 에너지 차이이다.
트랜지스터(801)의 게이트 전극(도전층(850))에 전압을 인가하면, 금속 산화물막(821, 822, 및 824) 중에서 전자 친화력이 가장 높은 금속 산화물막(822)에 주로 채널이 형성된다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 그러므로 금속 산화물막(824)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어 70% 이상이고, 80% 이상인 것이 바람직하고, 90% 이상인 것이 더 바람직하다.
금속 산화물막(821)과 금속 산화물막(822) 사이에는 금속 산화물막(821)과 금속 산화물막(822)의 혼합 영역이 있는 경우가 있다. 또한 금속 산화물막(824)과 금속 산화물막(822) 사이에는 금속 산화물막(824)과 금속 산화물막(822)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮기 때문에 금속 산화물막(821, 822, 및 824)을 포함한 적층을 가지는 영역은 각 계면 그리고 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다.
이러한 에너지 밴드 구조를 가지는 산화물층(830)에서, 전자는 주로 금속 산화물막(822)을 통하여 이동한다. 그러므로 금속 산화물막(821)과 절연층(816) 사이의 계면 또는 금속 산화물막(824)과 절연층(817) 사이의 계면에 계면 준위가 존재하더라도, 산화물층(830) 내의 전자 이동이 저해되기 어렵고, 트랜지스터(801)의 온 상태 전류를 높일 수 있다.
도 19에 도시된 바와 같이, 금속 산화물막(821)과 절연층(816) 사이의 계면 근방, 및 금속 산화물막(824)과 절연층(817) 사이의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위(Et826e 및 Et827e)가 형성될 수 있지만, 금속 산화물막(821 및 824)이 존재하기 때문에 금속 산화물막(822)과 트랩 준위(Et826e 및 Et827e)를 서로 떨어지게 할 수 있다.
또한 Ec821e와 Ec822e 사이의 차이가 작으면, 금속 산화물막(822)의 전자는 이 에너지 차이를 넘어 트랩 준위(Et826e)에 도달할 수 있다. 전자가 트랩 준위(Et826e)에 포획되기 때문에 절연막과의 계면에 음의 고정 전하가 생성되어, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. Ec822e와 Ec824e 사이의 에너지 차이가 작은 경우에 대해서도 마찬가지이다.
트랜지스터(801)의 문턱 전압의 변화가 저감될 수 있고 트랜지스터(801)가 양호한 전기 특성을 가질 수 있도록, Ec821e와 Ec822e 사이의 에너지 차이 및 Ec822e와 Ec824e 사이의 에너지 차이 각각이 0.1eV 이상인 것이 바람직하고, 0.15eV 이상인 것이 더 바람직하다.
또한 트랜지스터(801)는 백 게이트 전극을 반드시 포함하지 않아도 된다.
<적층 구조의 예>
다음으로, OS 트랜지스터와 다른 트랜지스터가 적층된 반도체 장치의 구조에 대하여 설명한다.
도 20에는 Si 트랜지스터인 트랜지스터(Tr100), OS 트랜지스터인 트랜지스터(Tr200), 및 커패시터(C100)가 적층된 반도체 장치(860)의 적층 구조의 예를 도시하였다.
반도체 장치(860)는 CMOS층(871), 배선층(W1 내지 W5), 트랜지스터층(872), 및 배선층(W6 및 W7)을 포함한다.
CMOS층(871)에는 트랜지스터(Tr100)가 제공된다. 트랜지스터(Tr100)의 채널 형성 영역은 단결정 실리콘 웨이퍼(870)에 제공된다. 트랜지스터(Tr100)의 게이트 전극(873)은 배선층(W1 내지 W5)을 통하여 커패시터(C100)의 한쪽 전극(875)에 접속된다.
트랜지스터층(872)에는 트랜지스터(Tr200)가 제공된다. 도 20에서 트랜지스터(Tr200)는 트랜지스터(801)(도 18의 (A) 내지 (C))와 비슷한 구조를 가진다. 트랜지스터(Tr200)의 소스 및 드레인 중 하나에 대응하는 전극(874)이 커패시터(C100)의 한쪽 전극(875)에 접속된다. 또한 도 20에서 트랜지스터(Tr200)는 백 게이트 전극을 배선층(W5)에 포함한다. 배선층(W6)에는 커패시터(C100)가 형성된다.
이런 식으로 OS 트랜지스터와 다른 구성요소를 적층함으로써 회로의 면적을 축소할 수 있다.
상술한 구조를 실시형태 3에서 설명한 반도체 장치(200) 등에 사용할 수 있다. 예를 들어, 도 15의 (A) 및 (B)의 트랜지스터(Tr11), 트랜지스터(Tr12), 및 커패시터(C11)로서 각각, 트랜지스터(Tr100), 트랜지스터(Tr200), 및 커패시터(C100)를 사용할 수 있다. 또한 도 16의 트랜지스터(Tr21 또는 Tr24), 트랜지스터(Tr22, Tr23, Tr25, 또는 Tr26), 및 커패시터(C21 또는 C22)로서 각각, 트랜지스터(Tr100), 트랜지스터(Tr200), 및 커패시터(C100)를 사용할 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태는 상술한 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물에 대하여 설명한다. 특히, 금속 산화물 및 CAC-OS(cloud-aligned composite oxide semiconductor)의 상세한 사항에 대하여 아래에서 설명한다.
CAC-OS 또는 CAC metal oxide는, 재료의 일부에서 도전성 기능을 가지고, 재료의 다른 일부에서 절연성 기능을 가지고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않는다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서 기능을 분리시킴으로써 각 기능을 최대화시킬 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 재료 내에서 도전성 영역 및 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에 고르지 않게 분포되는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되게 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 각각 가지고, 재료 내에 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 상이한 밴드 갭을 가지는 성분을 포함한다. 예를 들어 CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁은 갭(narrow gap)을 가지는 성분을 포함한다. 이러한 구성에 의하여, 좁은 갭을 가지는 성분에 주로 캐리어가 흐른다. 좁은 갭을 가지는 성분은 넓은 갭을 가지는 성분을 보완하고, 좁은 갭을 가지는 성분에 연동하여 넓은 갭을 가지는 성분에서도 캐리어가 흐른다. 그러므로 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉, 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면 CAC-OS 또는 CAC metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
CAC-OS는 예를 들어 금속 산화물에 포함되는 원소가 고르지 않게 분포되어 있는 구성을 가진다. 고르지 않게 분포된 원소를 포함하는 재료들은 각각 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하의 크기, 또는 이와 비슷한 크기를 가진다. 또한 금속 산화물에 대한 이하의 설명에서는, 하나 이상의 금속 원소가 고르지 않게 분포되어 있고 이 금속 원소(들)를 포함하는 영역이 혼합되어 있는 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 이들 영역은 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하의 크기, 또는 이와 비슷한 크기를 각각 가진다.
또한 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연이 포함되는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 하나 이상이 포함되어도 좋다.
예를 들어 CAC-OS에서 CAC 구성을 가지는 In-Ga-Zn 산화물(이러한 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 하여도 좋음)은 인듐 산화물(InO X 1, X1은 0보다 큰 실수(實數)) 또는 인듐 아연 산화물(In X 2Zn Y 2O Z 2, X2, Y2, 및 Z2는 0보다 큰 실수)과, 갈륨 산화물(GaO X 3, X3은 0보다 큰 실수) 또는 갈륨 아연 산화물(Ga X 4Zn Y 4O Z 4, X4, Y4, 및 Z4는 0보다 큰 실수) 등으로 재료가 분리되어 모자이크 패턴이 형성되는 구성을 가진다. 그리고 모자이크 패턴을 형성하는 InO X 1 또는 In X 2Zn Y 2O Z 2가 막 내에 균일하게 분포되어 있다. 이 구성을 클라우드상 구성이라고도 한다.
즉, CAC-OS는 GaO X 3을 주성분으로서 포함한 영역과, In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함한 영역이 혼합되는 구성을 가지는 복합 금속 산화물이다. 또한 본 명세서에서, 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 클 때, 제 1 영역은 제 2 영역보다 In 농도가 높다.
또한 IGZO로서, In, Ga, Zn, 및 O를 포함하는 화합물도 알려져 있다. 대표적인 IGZO의 예에는 InGaO3(ZnO) m 1(m1은 자연수)로 나타내어지는 결정성 화합물 및 In(1+ x 0)Ga(1- x 0)O3(ZnO) m 0(-1≤x0≤1; m0은 임의의 수)로 나타내어지는 결정성 화합물이 포함된다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC(c-axis-aligned crystal) 구조를 가진다. 또한 CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 가지고 a-b면 방향에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 금속 산화물의 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC-OS의 재료 구성에서, Ga를 주성분으로서 포함하는 나노 입자 영역이 CAC-OS의 일부에 관찰되고, In을 주성분으로서 포함하는 나노 입자 영역이 CAC-OS의 일부에 관찰된다. 이들 나노 입자 영역은 무작위로 분산되어 모자이크 패턴을 형성한다. 그러므로 이 결정 구조는 CAC-OS에서 부차적인 요소이다.
또한 CAC-OS에서, 원자수비가 상이한 2개 이상의 막을 포함한 적층 구조는 포함되지 않는다. 예를 들어 In을 주성분으로서 포함하는 막과 Ga를 주성분으로서 포함하는 막의 2층 구조는 포함되지 않는다.
GaO X 3을 주성분으로서 포함하는 영역과 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역 사이의 경계가 명확하게 관찰되지 않는 경우가 있다.
CAC-OS에서 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 포함되는 경우, CAC-OS의 일부에 선택된 금속 원소(들)를 주성분으로서 포함하는 나노 입자 영역이 관찰되고, CAC-OS의 일부에 In을 주성분으로서 포함하는 나노 입자 영역이 관찰되고, 이들 나노 입자 영역은 CAC-OS에서 무작위로 분산되어 모자이크 패턴을 형성한다.
예를 들어 기판을 의도적으로 가열하지 않는 조건하에 스퍼터링법에 의하여 CAC-OS를 형성할 수 있다. 스퍼터링법에 의하여 CAC-OS를 형성하는 경우, 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 하나 이상을 퇴적 가스로서 사용하여도 좋다. 성막 시의 퇴적 가스의 총유량에 대한 산소 가스의 유량비는 가능한 한 낮은 것이 바람직하고, 예를 들어 산소 가스의 유량비는 0% 이상 30% 미만인 것이 바람직하고, 0% 이상 10% 이하인 것이 더 바람직하다.
CAC-OS는 X선 회절(XRD) 측정법인, out-of-plane법에 의한 θ/2θ 스캔을 사용한 측정에서 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉, X선 회절은 측정 영역에서 a-b면 방향 및 c축 방향에서의 배향성을 나타내지 않는다.
프로브 직경 1nm의 전자 빔(나노미터 크기의 전자 빔이라고도 함)에 의한 조사에 의하여 얻어지는, CAC-OS의 전자 회절 패턴에서, 휘도가 높은 링 형상의 영역, 및 이 링 형성의 영역에 복수의 휘점이 관찰된다. 그러므로 전자 회절 패턴은 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성이 없는 나노 nc(nanocrystal) 구조를 포함하는 것을 가리킨다.
예를 들어 에너지 분산형 X선 분광법(EDX: energy dispersive X-ray spectroscopy)의 매핑 화상으로부터, CAC 구성을 가지는 In-Ga-Zn 산화물은 GaO X 3을 주성분으로서 포함하는 영역 및 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역이 고르지 않게 분포되고 혼합되는 구조를 가지는 것이 확인된다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조를 가지고, IGZO 화합물과 상이한 특징을 가진다. 즉, CAC-OS에서, GaO X 3 등을 주성분으로서 포함하는 영역 및 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역은 분리되어, 모자이크 패턴을 형성한다.
In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역의 도전성은, GaO X 3 등을 주성분으로서 포함하는 영역의 도전성보다 높다. 바꿔 말하면 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역을 캐리어가 흐를 때, 산화물 반도체의 도전성이 발현된다. 따라서 In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역이 산화물 반도체에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 실현될 수 있다.
한편, GaO X 3 등을 주성분으로서 포함하는 영역의 절연성은, In X 2Zn Y 2O Z 2 또는 InO X 1을 주성분으로서 포함하는 영역의 절연성보다 높다. 바꿔 말하면 GaO X 3 등을 주성분으로서 포함하는 영역이 산화물 반도체에 분포되면, 누설 전류가 억제될 수 있고 양호한 스위칭 동작이 실현될 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaO X 3 등에서 유래하는 절연성과 In X 2Zn Y 2O Z 2 또는 InO X 1에서 유래하는 도전성이 서로를 보완함으로써, 높은 온 상태 전류(I on) 및 높은 전계 효과 이동도(μ)가 실현될 수 있다.
CAC-OS를 포함하는 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치에 적합하게 사용된다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에서 설명한 수전부에 사용할 수 있는 전자 기기의 구조예에 대하여 설명한다.
도 21의 (A) 내지 (F)는 전자 기기를 도시한 것이다. 이들 전자 기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(5008) 등을 포함할 수 있다.
도 21의 (A)는 상술한 구성 요소에 더하여 스위치(5009) 및 적외선 포트(5010) 등을 포함할 수 있는 모바일 컴퓨터를 도시한 것이다. 도 21의 (B)는 기억 매체가 제공된 휴대용 화상 재생 장치(예를 들어, DVD 재생 장치)를 도시한 것이고, 상기 화상 재생 장치는 상술한 구성 요소에 더하여 제 2 표시부(5002) 및 기억 매체 판독부(5011) 등을 포함할 수 있다. 도 21의 (C)는 상술한 구성 요소에 더하여 제 2 표시부(5002), 지지부(5012), 및 이어폰(5013) 등을 포함할 수 있는 고글형 디스플레이를 도시한 것이다. 도 21의 (D)는 상술한 구성 요소에 더하여 기억 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 21의 (E)는 텔레비전 수신 기능을 가지는 디지털 카메라를 도시한 것이고, 이 디지털 카메라는 상술한 것에 더하여 안테나(5014), 셔터 버튼(5015), 및 화상 수신부(5016) 등을 포함할 수 있다. 도 21의 (F)는 상술한 구성 요소에 더하여 제 2 표시부(5002) 및 기억 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다.
도 21의 (A) 내지 (F)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 데이터(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 그리고 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 이 프로그램 또는 데이터를 표시하는 기능 등을 들 수 있다. 또한 복수의 표시부를 포함한 전자 기기는 하나의 표시부에 주로 화상 데이터를 표시하고 다른 하나의 표시부에 텍스트 데이터를 표시하는 기능, 또는 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체 화상을 표시하는 기능 등을 가질 수 있다. 또한 화상 수신부를 포함한 전자 기기는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영된 화상을 자동 또는 수동으로 보정하는 기능, 촬영된 화상을 기록 매체(외부 기록 매체 또는 카메라에 포함된 기록 매체)에 저장하는 기능, 또는 촬영된 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 21의 (A) 내지 (F)에 도시된 전자 기기에 제공할 수 있는 기능은 상술한 것에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자 기기는 배터리를 포함하고 상술한 실시형태에서 설명한 바와 같은 무선 급전을 수행할 수 있다.
전자 기기의 사용을 나타내는 예를 도 22의 (A) 및 (B)에 도시하였다.
도 22의 (A)는 자동차 등의 이동체에서 정보 단말기를 조작하는 예를 나타낸 것이다.
부호(5103)는 내부에 안테나를 포함한 핸들을 나타낸 것이다. 핸들(5103) 내의 안테나가 전자 기기(5100)에 전력을 공급할 수 있다. 전자 기기(5100)는 무선 급전에 의하여 충전되는 배터리를 포함한다. 핸들(5103)에는 전자 기기(5100)를 고정할 수 있는 지그가 제공되어도 좋다. 핸들(5103)에 전자 기기(5100)를 고정하면, 사용자는 손을 사용하지 않고 전화 또는 영상 통화를 걸 수 있다. 또한 전자 기기(5100)에 제공된 마이크로폰을 사용한 음성 인증을 통하여 운전자의 목소리로 자동차를 운전할 수 있다.
예를 들어, 자동차를 주차한 상태에서 전자 기기(5100)를 조작함으로써, 표시부(5102)에 위치 정보를 표시할 수 있다. 또한 엔진 회전수, 핸들 각도, 온도, 및 타이어 공기압 등, 자동차의 표시부(5101)에 표시되지 않은 정보를 표시부(5102)에 표시하여도 좋다. 표시부(5102)는 터치 입력 기능을 가진다. 또한 자동차 외부를 촬상하는 하나 이상의 카메라를 사용하여 외부의 화상을 표시부(5102)에 표시할 수 있다. 즉, 예를 들어 표시부(5102)를 백 모니터로서 사용할 수 있다. 또한 졸음 운전을 방지하기 위하여, 예를 들어 전자 기기(5100)는 자동차로부터 운전 속도 등의 정보를 무선으로 수신하여 운전 속도를 모니터하면서, 운전 시에는 운전자를 촬영하고 운전자가 눈을 감는 기간이 길면, 전자 기기(5100)가 진동하거나, 삐 소리를 내거나, 또는 음악을 재생하는 식으로(운전자가 적절히 선택할 수 있는 설정에 따름) 동작할 수 있다. 또한 자동차를 주차한 상태에서는 운전자의 촬상을 정지하여 소비전력을 저감할 수 있다. 또한 자동차를 주차한 상태에서 전자 기기(5100)의 배터리를 무선 충전하여도 좋다.
상술한 바와 같이 자동차 등의 이동체에서 다양한 방법으로 전자 기기(5100)가 사용되는 것이 기대되고, 그들 다양한 기능을 가능하게 하는 다수의 센서 및 복수의 안테나가 포함되는 것이 요구된다. 자동차 등의 이동체는 전원을 가지지만 그 전원은 제한된다. 이동체를 구동하는 전력을 고려하면, 전자 기기(5100)에 사용되는 전력은 가능한 한 낮은 것이 바람직하다. 특히 전기 자동차의 경우, 전자 기기(5100)가 소비한 전력에 의하여 이동 거리가 짧아지는 경우가 있다. 전자 기기(5100)가 다양한 기능을 가지더라도, 모든 기능이 동시에 사용되는 일은 흔하지 않고, 일반적으로는 필요에 따라 하나만 또는 2개의 기능이 사용된다. 상이한 기능을 위하여 각각 준비된 복수의 배터리를 포함한 전자 기기(5100)가 다양한 기능을 가지는 경우, 사용되는 기능만 온으로 하고 그 기능에 대응하는 배터리로부터 전력이 공급됨으로써, 소비전력을 저감할 수 있다. 또한 복수의 배터리 중 사용하고 있지 않은 기능에 대응하는 배터리는 자동차에 제공된 안테나로부터 무선 충전될 수 있다.
도 22의 (B)는 비행기 내 등에서 정보 단말기를 조작하는 예를 도시한 것이다. 비행기 내 등에서는 각각이 개인의 정보 단말기를 사용할 수 있는 기간이 제한되고 있기 때문에, 비행이 긴 경우에는 승객이 사용할 수 있는 정보 단말기가 비행기에 탑재되는 것이 요망된다.
영화, 게임, 및 광고 등의 영상을 표시하는 표시부(5202)를 가지는 전자 기기(5200)는, 통신 기능에 의하여 현재 비행 위치 및 남은 비행 시간을 실시간으로 얻을 수 있는 정보 단말기이다. 표시부(5202)는 터치 입력 기능을 가진다.
전자 기기(5200)는 좌석(5201)의 오목부에 설치될 수 있고, 전자 기기(5200)와 중첩되는 부분에 안테나 설치부(5203)가 제공되므로, 오목부에 설치되어 있는 동안 무선 급전을 실현할 수 있다. 전자 기기(5200)는 예를 들어 사용자가 아프거나 승무원과 연락하고 싶은 경우 전화 또는 통신 수단으로서 기능할 수 있다. 전자 기기(5200)가 번역 기능을 가지면, 사용자와 승무원의 언어가 달라도 전자 기기(5200)의 표시부(5202)를 사용함으로써 사용자는 승무원과 의사 소통할 수 있다. 또한 전자 기기(5200)의 표시부(5202)를 사용함으로써, 옆에 앉은 언어가 다른 승객들끼리 의사 소통할 수 있다. 또한 전자 기기(5200)는 예를 들어 사용자가 자고 있는 동안 "please do not disturb" 등 영어로 메시지를 표시부(5202)에 표시함으로써 전언판으로서 기능할 수 있다.
전자 기기(5200)는 각각 상이한 기능을 위한 복수의 배터리를 가져도 좋고, 사용하는 기능만을 온으로 하고 사용하지 않는 다른 기능은 오프 상태로 함으로써, 소비전력을 저감할 수 있다. 또한 복수의 배터리 중, 동작 중이 아닌 기능에 대응하는 배터리에 대해서는 안테나 설치부(5203)로부터의 무선 급전을 수행할 수 있다.
비행기가 전기적인 문제를 가진 비상시에 사용되도록 복수의 좌석의 전자 기기(5200)의 배터리를 설계하여도 좋다. 복수의 좌석의 모든 전자 기기는 같은 설계를 가지는 같은 제품이기 때문에, 전자 기기(5200)가 비상용 전원으로서 직렬로 접속될 수 있도록 시스템을 구축하여도 좋다.
전자 기기(5200)의 복수의 소형 배터리로서는, 리튬 폴리머 전지 등의 리튬 이온 이차 전지, 리튬 이온 커패시터, 전기 이중층 커패시터, 및 레독스 커패시터 중에서 선택된 1종 이상을 사용할 수 있다.
다음으로, 상술한 실시형태에서 설명한 수전부에 사용할 수 있는 전자 기기의 다른 예에 대하여 설명한다. 도 23은 페이스메이커의 일례의 단면 모식도이다.
페이스메이커 본체(5300)는 배터리(5301a 및 5301b), 레귤레이터, 제어 회로, 안테나(5304), 우심방에 도달하는 와이어(5302), 및 우심실에 도달하는 와이어(5303)를 적어도 포함한다.
페이스메이커 본체(5300)는 수술에 의하여 체내에 이식되고, 2개의 와이어 중 하나의 끝 부분이 우심실에 배치되고 다른 하나의 끝 부분이 우심방에 배치되도록, 2개의 와이어가 인체의 쇄골하정맥(5305) 및 상대정맥(5306)을 통과한다.
안테나(5304)는 전력을 수신할 수 있고, 그 전력으로 배터리(5301a 및 5301b)가 충전되고, 이에 의하여 페이스메이커의 교환 빈도를 줄일 수 있다. 페이스메이커 본체(5300)가 복수의 배터리를 가지기 때문에 안전성이 높고, 하나의 배터리가 고장난 경우에도 나머지 배터리가 기능할 수 있다. 이런 식으로 복수의 배터리는 보조 전원으로서 기능한다. 페이스메이커에 제공되는 배터리를 복수의 얇은 배터리로 더 분할하여 CPU 등을 포함한 제어 회로가 제공된 인쇄 기판에 탑재하면, 페이스메이커 본체(5300)를 작게 또한 얇게 할 수 있다.
전력을 수신할 수 있는 안테나(5304)에 더하여, 생리 신호를 송신할 수 있는 안테나를 페이스메이커에 제공하여도 좋다. 예를 들어 외부 모니터링 장치에 의한 맥박, 호흡수, 심박수, 및 체온 등의 생리 신호의 모니터링이 가능하며 심장 활동을 모니터할 수 있는 시스템을 구성하여도 좋다.
또한 여기서 페이스메이커를 배치한 방법은 일례에 불과하고, 심장질환에 따라 다양한 방법으로 바꿀 수 있다.
본 실시형태는 페이스메이커에 한정되지 않는다. 인공 귀는 페이스메이커보다 널리 사용되는 인공 장기이다. 인공 귀는 소리를 전기 신호로 변환하고, 달팽이관 내의 자극 장치로 청신경을 직접 자극한다.
인공 귀는 수술에 의하여 귀에 깊게 매립된 제 1 장치, 및 소리를 마이크로폰으로 수음하고 그 소리를 매립된 제 1 장치에 보내는 제 2 장치를 포함한다. 제 1 장치 및 제 2 장치는 서로 전기적으로 접속되지 않고, 이들 간의 송수신은 무선으로 수행된다. 제 1 장치는 소리로부터 변환된 전기 신호를 수신하는 안테나 및 달팽이관에 도달하는 와이어를 적어도 포함한다. 제 2 장치는 소리를 전기 신호로 변환하는 음성 처리부 및 그 전기 신호를 제 1 장치에 송신하는 송신 회로를 적어도 포함한다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
10: 급전 시스템, 11: 급전부, 12: 수전부, 20: 송수신 회로, 21: 안테나 회로, 22: 정류 회로, 23: 충전 회로, 24: 제어 회로, 25: 스위치 회로, 26: 지연 회로, 27: 안테나 회로, 30: 배터리, 40: 센서, 50: 타이머, 101: 수신 회로, 102: 송신 회로, 111: 안테나 코일, 112: 커패시터, 113: 안테나 코일, 114: 커패시터, 121: 다이오드, 122: 커패시터, 123: 다이오드, 131: 레귤레이터, 132: 스위치, 141: 판정 회로, 142: 신호 생성 회로, 143: 스위치 회로, 150: 버퍼 회로, 151: 트랜지스터, 152: 트랜지스터, 153: 트랜지스터, 154: 트랜지스터, 155: 트랜지스터, 156: 트랜지스터, 157: 인버터, 161: 인버터, 171: 안테나 코일, 172: 커패시터, 200: 반도체 장치, 210: 기억 회로, 220: 참조 기억 회로, 230: 회로, 240: 회로, 250: 전류원 회로, 801: 트랜지스터, 811: 절연층, 812: 절연층, 813: 절연층, 814: 절연층, 815: 절연층, 816: 절연층, 817: 절연층, 818: 절연층, 819: 절연층, 820: 절연층, 821: 금속 산화물막, 822: 금속 산화물막, 822n: 영역, 823: 금속 산화물막, 824: 금속 산화물막, 830: 산화물층, 850: 도전층, 851: 도전층, 852: 도전층, 853: 도전층, 860: 반도체 장치, 870: 단결정 실리콘 웨이퍼, 871: CMOS층, 872: 트랜지스터층, 873: 게이트 전극, 874: 전극, 875: 전극, 5000: 하우징, 5001: 표시부, 5002: 표시부, 5003: 스피커, 5004: LED 램프, 5005: 조작 키, 5006: 접속 단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기억 매체 판독부, 5012: 지지부, 5013: 이어폰, 5014: 안테나, 5015: 셔터 버튼, 5016: 화상 수신부, 5100: 전자 기기, 5101: 표시부, 5102: 표시부, 5103: 핸들, 5200: 전자 기기, 5201: 시트, 5202: 표시부, 5203: 안테나 설치부, 5300: 페이스메이커 본체, 5301a: 배터리, 5301b: 배터리, 5302: 와이어, 5303: 와이어, 5304: 안테나, 5305: 쇄골하정맥, 5306: 상대정맥
본 출원은 2017년 5월 3일에 일본 특허청에 출원된 일련 번호 2017-092025의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2017년 5월 3일에 일본 특허청에 출원된 일련 번호 2017-092025의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (9)
- 반도체 장치로서,
송수신 회로; 및
배터리를 포함하고,
상기 송수신 회로는 급전부로부터 송신된 제 1 전자기파를 수신하여 상기 배터리에 전력을 공급하고, 상기 배터리의 전력을 사용하여 제 2 전자기파를 생성하고,
상기 제 2 전자기파는 상기 배터리의 충전이 완료되었을 때 상기 배터리의 전력을 사용하여 생성되고,
상기 송수신 회로는 신경망을 포함하고,
상기 신경망은 과충전에 관한 정보에 기초하여 상기 제 2 전자기파를 생성할지 여부를 판정하고,
상기 제 2 전자기파는 상기 제 1 전자기파를 캔슬하는, 반도체 장치. - 제 1 항에 있어서,
상기 송수신 회로는 안테나 회로 및 제어 회로를 포함하고,
상기 안테나 회로는 상기 제 1 전자기파를 수신하고 상기 제 2 전자기파를 송신하고,
상기 제어 회로는 상기 과충전에 관한 정보에 기초하여 상기 제 2 전자기파를 생성할지 여부를 판정하고,
상기 제어 회로는 상기 제 2 전자기파를 생성하기로 판정한 경우에 상기 제 2 전자기파를 생성하기 위한 교류 신호를 상기 안테나 회로에 공급하는, 반도체 장치. - 제 1 항에 있어서,
상기 송수신 회로는 안테나 회로 및 제어 회로를 포함하고,
상기 제어 회로는 판정 회로 및 신호 생성 회로를 포함하고,
상기 안테나 회로는 상기 제 1 전자기파를 수신하고 상기 제 2 전자기파를 송신하고,
상기 판정 회로는 상기 과충전에 관한 정보에 기초하여 상기 제 2 전자기파를 생성할지 여부를 판정하고,
상기 신호 생성 회로는 상기 제 1 전자기파에 기초하여 생성된 제 1 교류 신호 및 상기 배터리로부터 공급된 전력을 사용하여, 상기 제 2 전자기파를 생성하기 위한 제 2 교류 신호를 상기 안테나 회로에 공급하는, 반도체 장치. - 제 2 항에 있어서,
상기 과충전에 관한 정보는 센서에 의하여 측정된 온도에 관한 정보, 또는 상기 제 1 전자기파의 수신 시간에 관한 정보를 포함하는, 반도체 장치. - 제 2 항에 있어서,
상기 과충전에 관한 정보에 대응하는 데이터가 상기 신경망의 입력층에 입력되고,
상기 제 2 전자기파를 생성할지 여부를 판정한 결과에 대응하는 데이터가 상기 신경망의 출력층으로부터 출력되는, 반도체 장치. - 제 1 항에 있어서,
상기 반도체 장치는 상기 배터리의 상기 충전이 완료되었을 때 상기 제 1 전자기파를 강화시키기 위한 제 3 전자기파를 송신하는, 반도체 장치. - 전자 기기로서,
제 1 항에 따른 반도체 장치를 포함하는, 전자 기기. - 반도체 장치로서,
배터리; 및
상기 배터리를 충전하기 위하여 송신된 제 1 전자기파를 수신하고, 상기 배터리의 충전이 완료되었을 때 상기 제 1 전자기파를 캔슬하기 위한 제 2 전자기파를 송신하는 송수신 회로를 포함하고,
상기 송수신 회로는 신경망을 포함하고,
상기 신경망은 과충전에 관한 정보에 기초하여 상기 제 2 전자기파를 생성할지 여부를 판정하는, 반도체 장치. - 배터리를 포함한 반도체 장치의 충전 방법으로서,
급전부로부터 수신된 제 1 전자기파를 사용하여 전력을 생성하는 단계;
상기 배터리에 상기 전력을 공급하여 상기 배터리를 충전하는 단계;
상기 배터리의 상기 충전이 완료되었을 때 상기 배터리의 전력을 사용하여 제 2 전자기파를 생성하는 단계; 및
상기 제 2 전자기파를 송신하여 상기 제 1 전자기파를 캔슬하는 단계를 포함하고,
상기 제 2 전자기파는 송수신 회로에 의해 생성되고,
상기 송수신 회로는 신경망을 포함하고,
상기 신경망은 과충전에 관한 정보에 기초하여 상기 제 2 전자기파를 생성할지 여부를 판정하는, 반도체 장치의 충전 방법.
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