JP7167023B2 - 給電装置および非接触給電システム - Google Patents

Description

本発明の一態様は、給電装置および非接触給電システムに関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

バッテリーへの充電を非接触で行う方法が開発されている。代表的な方式として、電磁結合方式（電磁誘導方式ともいう）、電磁共鳴方式（電磁共鳴結合方式ともいう）、電波方式（マイクロ波方式ともいう）等が挙げられる。

電磁結合方式および電磁共鳴方式の非接触給電方法の場合、電力を受信する装置（以下、受電装置）が有する受電コイルと、電力を供給する装置（以下、給電装置）が有する給電コイルの位置関係を最適化することが、非接触給電の伝送効率を高めるための手段の一つであるといえる。そのため、受電コイルの位置に応じて給電コイルを移動させることで、受電コイルと給電コイルの位置関係を最適化するための技術が開発されてきた。

特許文献１には、受電装置が有する受電コイルの位置を検知し、受電コイルの位置に応じて給電コイルを移動させる機能を有する電磁共鳴方式の給電装置が開示されている。

また、特許文献２には、受電装置が有する受電コイルの位置を検知し、受電コイルの位置に応じて給電コイルを移動させる機能を有する電磁結合方式の給電装置が開示されている。

特開２０１２－１４７６５９号公報 特開２０１３－２４０２７６号公報

本発明の一態様は、新規な給電装置を提供することを目的の一とする。例えば、本発明の一態様は、受電装置が有する受電コイルの位置を検知し、受電コイルの位置に応じて給電コイルを移動させる機能を有する電磁誘導方式の給電装置において、受電コイルの位置の検知精度を高めることを目的の一とする。また、本発明の一態様は、当該給電装置において、最適な給電コイルの位置の決定を、より精度よく、より容易に、または、より確実にすることを目的の一とする。

また、本発明の一態様は、新規な非接触給電システムを提供することを目的の一とする。また、本発明の一態様は、非接触給電システムの伝送効率を高めることを目的の一とする。また、本発明の一態様は、非接触給電システムの利便性を向上させることを目的の一とする。

本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、給電コイルと、制御装置と、検知装置と、移動装置と、を有し、該給電コイルは、磁界を発生させる機能を有し、該制御装置は、該給電コイルと、該検知装置と、電気的に接続され、該給電コイルの位置を決定する機能と、位置制御信号を送信する機能と、を有し、該移動装置は、該位置制御信号を受信する機能と、該位置制御信号に基づいて該給電コイルを移動させる機能と、を有し、該検知装置は、第１の検知コイルと、第２の検知コイルと、を有し、該第１の検知コイルは、磁界を発生させる機能を有し、該第２の検知コイルは、磁束密度の変化を検知する機能を有する、給電装置である。

また、本発明の一態様は、給電コイルと、制御装置と、検知装置と、移動装置と、を有し、該給電コイルは、磁界を発生させる機能を有し、該制御装置は、該給電コイルと、該検知装置と、電気的に接続され、該給電コイルの位置を決定する機能と、位置制御信号を送信する機能と、を有し、該移動装置は、該位置制御信号を受信する機能をと、該位置制御信号に基づいて該給電コイルを移動させる機能と、を有し、該検知装置は、第１のコイル群と、第２のコイル群とを有し、該第２のコイル群は、該第１のコイル群の含むコイルのいずれか一に囲まれる領域に位置する、給電装置である。

上記構成の給電装置において、該第１のコイル群および該第２のコイル群のすくなくともいずれか一方は、第１の検知コイルと、第２の検知コイルを含み、該第１の検知コイルは、磁界を発生させる機能を有し、該第２の検知コイルは、磁束密度の変化を検知する機能を有するとより好ましい。

また、上記各構成の給電装置において、該制御装置は、ニューラルネットワークを有し、該ニューラルネットワークの入力層には、該検知情報が入力され、該ニューラルネットワークの出力層から、該制御信号が出力されるとより好ましい。

また、本発明の一態様は、上記各構成の給電装置と、受電装置と、を有し、該受電装置は、蓄電装置と、受電コイルと、を有し、該蓄電装置は、該受電コイルに電気的に接続され、該受電コイルに誘導される電力で充電される機能を有し、該制御装置は、該受電コイルの位置に対応して該電源コイルの位置を決定する機能を有する非接触給電システムである。

本発明の一態様により、新規な給電装置を提供することができる。また、本発明の一態様により、受電装置が有する受電コイルの位置を検知し、受電コイルの位置に応じて給電コイルを移動させる機能を有する電磁誘導方式の給電装置において、受電コイルの位置の検知精度を高めることができる。また、本発明の一態様により、当該給電装置において、最適な給電コイルの位置の決定を容易にすること、または、確実にすることができる。

また、本発明の一態様により、新規な非接触給電システムを提供することができる。また、本発明の一態様により、非接触給電システムの伝送効率を高めることができる。また、本発明の一態様により、非接触給電システムの利便性を向上させることができる。

本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するブロック図および斜視図。 本発明の一態様を説明する上面図および斜視図。 本発明の一態様を説明する上面図および斜視図。 本発明の一態様を説明する斜視図。 本発明の一態様を説明するフローチャート。 本発明の一態様を説明するブロック図。 ニューラルネットワークの構成例を示す図。 半導体装置の構成例を示す図。 記憶回路の構成例を示す図。 メモリセルの構成例を示す図。 回路の構成例を示す図。 タイミングチャート。 トランジスタの構成例を示す図。 エネルギーバンド構造を示す図。 半導体装置の構成例を示す図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。

（実施の形態１）
本実施の形態では、図１乃至図５を用いて、本発明の一態様である給電装置および非接触給電システムについて説明する。また、本実施の形態では、本発明の一態様である給電装置および非接触給電システムについて、給電装置１００および受電装置２００を有する非接触給電システムを例に挙げて説明する。

図１（Ａ）に、給電装置１００および受電装置２００のブロック図を示す。また、図１（Ｂ）に、給電装置１００と、電子機器３００の斜視図を示す。図１（Ｂ）において、電子機器３００は、蓄電装置２２０の充電のために給電装置１００上に置かれている。また、電子機器３００は受電装置２００を搭載する。また、受電装置２００は、受電コイル２１０を有する。

まず、給電装置１００の構成について説明する。

図１（Ａ）に示すように、給電装置１００は、給電コイル１１０と、交流電源１１１と、制御装置１２０と、検知装置１３０と、移動装置１４０と、を有する。また、図１（Ｂ）に示すように、給電装置１００は、給電コイル１１０、交流電源１１１、制御装置１２０、検知装置１３０および移動装置１４０を囲む筐体１５０を有する。

給電装置１００において、検知装置１３０は、受電コイル２１０の位置を検知する機能と、当該検知の結果を含む検知信号を送信する機能を有する。また、制御装置１２０は、当該検知信号に基づいて最適な給電コイル１１０の位置を決定する機能と、当該位置情報を含む位置制御信号１２１を送信する機能と、当該検知信号に基づいて給電コイル１１０の出力を調節するための出力制御信号１２３を送信する機能を有する。移動装置１４０は、位置制御信号１２１に基づいて、図１（Ｂ）に矢印１０１で示すように、最適な位置に給電コイル１１０を移動させる機能を有する。交流電源１１１は、出力制御信号１２３に基づいて、給電コイル１１０に電圧を供給する機能を有する。

したがって、給電装置１００は、受電コイル２１０の位置を検知し、受電コイル２１０の位置に応じて最適な位置に給電コイル１１０を移動させてから、受電コイル２１０に給電を行うことが可能である。

制御装置１２０は、交流電源１１１と、検知装置１３０と、移動装置１４０と、電気的に接続される。また、制御装置１２０は、検知装置１３０から送信された検知信号を受信する機能を有する。また、制御装置１２０は、当該検知信号に基づいて最適な給電コイル１１０の位置を決定する機能と、当該位置情報を含む位置制御信号１２１を移動装置１４０に送信する機能と、を有する。また、制御装置１２０は、当該検知信号に応じて給電コイル１１０の出力の大きさを調節するための出力制御信号１２３を交流電源１１１に送信する機能と、を有する。

また、制御装置１２０は、給電コイル１１０が受電コイル２１０に給電を行っている途中で、給電コイル１１０の実際の位置が、最適な給電コイル１１０の位置からずれたと認識したような場合には、給電を一時停止させるための情報を含む出力制御信号１２３を送信する機能を有していてもよい。

また、制御装置１２０は、受電装置２００が有する蓄電装置２２０の満充電を検出する、満充電検出回路を有していてもよい。また、制御装置１２０は、蓄電装置２２０の満充電を検出したときに、給電を終了するための情報を含む出力制御信号１２３（以下、終了信号ともいう）を交流電源１１１に送信する機能を有していてもよい。

制御装置１２０に、ニューラルネットワークを用いることで、検知信号に基づいた最適な給電コイル１１０の位置の決定をより容易に、より精度よく行うことができる。制御装置１２０にニューラルネットワークを用いる構成の詳細については実施の形態２にて説明する。

交流電源１１１は、給電コイル１１０と電気的に接続される。また、交流電源１１１は、出力制御信号１２３を受信する機能を有する。また、交流電源１１１は、出力制御信号１２３に基づいて給電コイル１１０に電圧を供給する機能を有する。また、交流電源１１１は、出力制御信号１２３に基づいて給電コイル１１０への電圧の供給を一時停止する機能を有する。

給電コイル１１０は、移動装置１４０の動作によって移動する機能と、交流電源１１１から供給される電圧によって磁界を発生させる機能と、を有する。したがって、給電コイル１１０は、受電コイル２１０の位置に応じて最適な位置に移動してから、受電コイル２１０に給電を行うことができる。

なお、給電装置１００は、単一の給電コイル１１０を有していてもよいし、複数の給電コイル１１０を有していてもよい。複数の給電コイル１１０を備える給電装置１００とすることによって、複数の受電装置に対して給電を行うことができる。

図１（Ａ）に示すように、検知装置１３０は、複数の検知コイルを有する。検知装置１３０は、例えば、プリント基板等であって、検知コイルは、基板上に形成されたプリント配線によって構成される。また、検知装置１３０は、基板と、当該基板に設置された小型のコイルまたはチップインダクタ等によって構成することもできる。検知コイルの配置方法、形状およびサイズ等の詳細については後述する。

検知装置１３０の有する検知コイルは、受電コイル２１０の位置を検知して、当該検知の結果を含む検知信号を制御装置１２０に送信する機能を有する。受電コイル２１０の位置の検知は、検知コイルの周囲の磁束密度の変化を検知することによって行うことが可能である。なお、検知装置１３０の有する検知コイルの全てが同一の機能を有していてもよく、また、検知装置１３０の有する検知コイルの一部と、検知装置１３０の有する検知コイルの他の一部とが、それぞれ異なる機能を有していてもよい。

図１（Ａ）には、検知装置１３０が、それぞれ異なる機能を有する検知コイル１３１および検知コイル１３２を有する例を示す。検知コイル１３１は、磁界を発生させる機能を有する。検知コイル１３２は、磁束密度の変化を検知して、制御装置１２０に検知信号を送信する機能を有する。

なお、検知コイル１３１が磁界を発生させる目的は、受電コイル２１０の位置の検知であって、給電コイル１１０が磁界を発生させる目的とは異なる。したがって、検知コイル１３１の発生させる磁界の強度の最大値は、給電コイル１１０が給電のために発生させる磁界の強度の最大値よりも小さいといえる。

上述のように制御装置１２０にニューラルネットワークを用いると、複雑な検知信号であっても、それに基づいて最適な給電コイル１１０の位置の決定を確実に行うことができ、好ましい。

図１（Ａ）に示すように、移動装置１４０は、位置制御信号１２１を受信する機能と、位置制御信号１２１に基づいて給電コイル１１０を移動する機能を有する。なお、給電コイル１１０の移動は、検知装置１３０の有する基板等と水平に行われる。移動装置１４０の構造の詳細については後述する。

以上が、給電装置１００の構成についての説明である。

次に、受電装置２００の構成について説明する。

図１（Ａ）に示すように、受電装置２００は、蓄電装置２２０と、受電コイル２１０とを有する。また、図１（Ｂ）に示すように、受電装置２００は、電子機器３００に搭載されていてもよい。

受電コイル２１０は、給電装置１００が有する給電コイル１１０が発生させた磁界によって、電力を受信する機能を有する。

蓄電装置２２０は、受電コイル２１０と電気的に接続され、受電コイル２１０が受信する電力によって充電される機能を有する。

以上が、受電装置２００の構成についての説明である。

次に、図２を用いて検知装置１３０が有する検知コイルについて詳細に説明する。

検知装置１３０が有する検知コイルは、第１の検知コイル群乃至第Ｎ（Ｎは２以上の自然数）の検知コイル群のいずれか一に分類される。また、第ｎ（ｎは２以上Ｎ以下の自然数）の検知コイル群に分類される検知コイルのうちの複数が、第（ｎ－１）の検知コイル群に分類される検知コイルのいずれか一に囲まれる領域に位置する。

このような構成とすることによって、それぞれ異なる群に分類される検知コイル間で、磁界の干渉が起きるのを抑制し、同じ群に分類される検知コイル間で、より安定した磁界を発生させることができる。また、同じ群に分類される検知コイル間で、より高い精度で磁束密度の変化を検知することができる。

例えば、検知装置１３０が、磁界を発生させる機能を有する検知コイル１３１と、磁束密度の変化を検知して、制御装置１２０に検知信号を送信する機能を有する検知コイル１３２と、を有する場合、同じ群に分類される検知コイル１３１間で、より安定した磁界を発生させることができる。また、同じ場合、同じ群に分類される検知コイル１３２間で、より高い精度で磁束密度の変化を検知することができる。よって、このような構成にすることによって、検知装置の検知精度を高めることが可能である。

図２（Ａ）には、検知装置１３０の上面図の一例を示す。また、図２（Ｂ）には、検知装置１３０の一部の斜視図を示す。

なお、図２には、検知装置１３０の有する検知コイルが、第１のコイル群及び第２の検知コイル群のいずれか一に分類される例を示す。また、図２には、検知装置１３０が、磁界を発生させる機能を有する検知コイル１３１と、磁束密度の変化を検知して、制御装置１２０に検知信号を送信する機能を有する検知コイル１３２と、を有する場合の例を示す。

図２（Ａ）に示す検知装置１３０は、基板１３５と、２個の検知コイル１３１ａと、２個の検知コイル１３２ａと、８個の検知コイル１３１ｂと、８個の検知コイル１３２ｂと、を有する。検知コイル１３１ａ、検知コイル１３２ａ、検知コイル１３１ｂおよび検知コイル１３２ｂは、基板１３５上に形成されたプリント配線である。

なお、図２（Ａ）において、第１の検知コイル群に属する検知コイルの具体例として検知コイル１３１ａおよび１３２ａを示す。また、第２の検知コイル群に属する検知コイルの具体例として検知コイル１３１ｂおよび検知コイル１３２ｂを示す。また、磁界を発生させる機能を有する検知コイル１３１の具体例として検知コイル１３１ａおよび１３１ｂを示す。また、制御装置１２０に検知信号を送信する機能を有する検知コイル１３２の具体例として、検知コイル１３２ａおよび検知コイル１３２ｂを示す。

図２（Ａ）に示す検知装置１３０において、検知コイル１３１ａと、検知コイル１３２ａとは、サイズが等しい。また、２個の検知コイル１３１ａと、２個の検知コイル１３２ａは、領域１３３ａ内に位置する。

このような構成とすることによって、２個の検知コイル１３１ａ間で、安定した磁界を発生させることが可能である。また、２個の検知コイル１３２ａ間で、より高い精度で磁束密度の変化を検知することが可能である。

また、図２（Ａ）に示す検知装置１３０において、検知コイル１３１ｂと、検知コイル１３２ｂとは、サイズが等しい。また、検知コイル１３１ｂおよび検知コイル１３２ｂは、検知コイル１３１ａおよび検知コイル１３２ａよりサイズが小さい。また、２個の検知コイル１３１ｂと、２個の検知コイル１３２ｂとは、検知コイル１３１ａまたは検知コイル１３２ａのいずれか一に囲まれる領域１３３ｂに位置する。

このような構成とすることによって、同じ領域１３３ｂに位置する２個の検知コイル１３１ｂ間で安定した磁界を発生させることが可能である。また、同じ領域１３３ｂに位置する２個の検知コイル１３２ｂ間で、より高い精度で磁束密度の変化を検知することが可能である。

なお、検知装置１３０は、検知コイル１３１ｂまたは検知コイル１３２ｂのいずれか一に囲まれる領域１３３ｃ（図２（Ａ）参照）に位置する検知コイルを有していてもよい。例えば、４個の検知コイルを、領域１３３ｃに設けることで、より詳細に磁束密度の変化を検知することができ、好ましい。

なお、図２（Ａ）に示す検知装置１３０において、２個の検知コイル１３１ａは、それぞれ互いに隣り合わないように配置される。また、２個の検知コイル１３２ａは、それぞれ互いに隣り合わないように配置される。また、２個の検知コイル１３１ｂは、それぞれ互いに隣り合わないように配置される。また、２個の検知コイル１３２ｂは、それぞれ互いに隣り合わないように配置される。

図２（Ｂ）には、領域１３３ａと、領域１３３ａに位置する検知コイル１３１ａおよび検知コイル１３２ａの斜視図を示す。また、図２（Ｂ）には、２個の検知コイル１３１ａの間に発生させることのできる磁界を表現する矢印１３７を示す。このように、図２（Ａ）に示す構成とすることで、２個の検知コイル１３１ａの間に安定した磁界を発生させることが可能になる。また、同様に、２個の検知コイル１３１ｂの間に、安定した磁界を発生させることが可能になる。

上記の通り、図２（Ａ）に示す構成とすることによって、より安定した磁界の発生と、より精度の高い磁束密度の変化の検知が可能になる。よって、検知装置１３０を用いることによって、より精度高く、受電コイルの位置を検知することができる。

なお、検知装置１３０の構成は図２（Ａ）に示す構成には特に限られない。

次に、図３（Ａ）および図３（Ｂ）を用いて、検知装置１３０の変形例について説明する。

図３（Ａ）には、検知装置１３０の変形例の上面図を示す。図３（Ａ）に示す検知装置１３０の変形例は、円形の基板１３５と、円形の検知コイル１３１ａと、円形の検知コイル１３２ａと、円形の検知コイル１３１ｂと、円形の検知コイル１３２ｂと、を有する。

図３（Ａ）に示す検知装置１３０の変形例のように、検知装置１３０の有する検知コイルが円形の場合、歪みのない磁場を形成することができ、好ましい。

図３（Ｂ）には、検知装置１３０の変形例である検知装置１３６の斜視図を示す。検知装置１３６は、検知装置１３０ａと、誘電体１３８と、検知装置１３０ｂと、を有する。検知装置１３６において、検知装置１３０ａと、検知装置１３０ｂとは、それぞれ互いに重なるように配置される。また、誘電体１３８は、検知装置１３０ａおよび検知装置１３０ｂの間に挟まれる位置に配置される。

検知装置１３０ａおよび検知装置１３０ｂは、それぞれ、図２に示した検知装置１３０と同様の構成とすればよい。

図３（Ｂ）で示す検知装置１３６のように、複数の検知装置を重ねた構成とすると、三次元的に磁束密度の検知を行うことができ、好ましい。例えば、検知装置１３６を用いることで、受電コイル２１０を有する受電装置２００を給電装置１００に近づける場合の、検知装置１３６と、受電コイル２１０との距離の検知を行いやすくなり、好ましい。

以上が、検知装置１３０が有する検知コイルについての詳細な説明である。

次に、図４を用いて移動装置１４０について詳細に説明する。

図４（Ａ）には、移動装置１４０の一例の斜視図を示す。また図４（Ｂ）には、移動装置１４０の別の例を示す。

図４（Ａ）に示す移動装置１４０は、２本のレール１４１と、１本のレール１４２と、１個のコイル台１４３と、を有する。また、移動装置１４０において、レール１４２は、レール１４１上を滑らかに移動することができる。また、コイル台１４３は、レール１４２上を滑らかに移動することができる。また、コイル台１４３は、電子モーターで駆動するタイヤ１４４を有している。また、コイル台の上には、給電コイル１１０をとりつけることが可能である。

このような構成にすることで、移動装置１４０は、給電コイル１１０を検知装置１３０の有する基板等と水平に移動させることが可能である。

図４（Ｂ）に示す移動装置１４０は、２本のレール１４１と、２本のレール１４２と、２個のコイル台１４３と、を有する。このような構成にすることで、複数の給電コイル１１０を移動させることのできる移動装置１４０としてもよい。

以上が、移動装置１４０についての詳細な説明である。なお、移動装置１４０の構成は、図４に示した構成に限られるわけではない。

次に、給電装置１００の動作方法について詳細に説明する。図５には、給電装置１００の給電方法を説明するフローチャートを示す。

まず、受電装置２００が、給電装置１００上に置かれ、給電装置１００は動作を開始する（図５（Ｔ０）参照）。

《第１のステップ》
第１のステップにおいて、最適な給電コイルの位置を決定する（図５（Ｔ１）参照）。上述のとおり、最適な給電コイル１１０の位置の決定は、検知装置１３０から送信された検知信号を制御装置１２０において処理することによって行うことができる。

《第２のステップ》
第２のステップにおいて、給電コイル１１０が移動する（図５（Ｔ２）参照）。上述のとおり、移動装置１４０が、給電コイル１１０を移動させる機能を有する。

《第３のステップ》
第３のステップにおいて、給電を開始する（図５（Ｔ３）参照）。上述のとおり、給電コイル１１０が、起電力を誘導する機能を有する。

《第４のステップ》
第４のステップにおいて、受電コイル２１０が移動したかどうかを判別する（図５（Ｔ４）参照）。受電コイル２１０が、給電開始時の位置と異なる位置に移動したと判別した場合は、第５のステップに進み、受電コイル２１０が、給電開始時の位置から移動していないと判別した場合は、第６のステップに進む。

なお、受電コイル２１０の移動は、例えば受電コイル２１０を有する受電装置２００が振動することなどによって発生すると想定される。

《第５のステップ》
第５のステップにおいて、給電装置１００は、給電を一時停止した後、第１のステップに進む（図５（Ｔ５）参照）。これによって、給電の途中に受電コイル２１０と、給電コイル１１０との位置関係がずれるようなことがあっても、無駄な電力を放出することを防ぐことができる。

なお、給電装置１００の動作方法は、第５のステップにおいて、給電を一時停止することに限られない。例えば、出力を低下させてから給電を継続する等の動作をとってもよく、または、第４のステップの後、第５のステップを経由せずに第１のステップに進んでも構わない。このような給電コイル１１０の出力の制御は、制御装置１２０が交流電源１１１に送信する出力制御信号１２３によって行うことが可能である。

《第６のステップ》
第６のステップにおいて、交流電源１１１が、終了信号を受信した場合は、給電を終了し、交流電源１１１が、終了信号を受信しない場合は、第４のステップに進む（図５（Ｔ６）参照）。

終了信号は、例えば、受電装置２００が給電装置から離れたとき、または、受電装置２００が有する蓄電装置２２０が満充電の状態になったとき等に、制御装置１２０から送信される。

以上が、給電装置１００の給電方法である。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した非接触給電システムに人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）を用いた構成例について説明する。

なお、人工知能とは、人間の知能を模した計算機の総称である。本明細書等において、人工知能には人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）が含まれる。人工ニューラルネットワークは、ニューロンとシナプスで構成される神経網を模した回路である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。

＜制御回路の構成例＞
図６に、制御装置１２０の構成例を示す。

図６に示す制御装置１２０は、位置制御回路１２２と、出力制御回路１２４とを有する。

位置制御回路１２２および出力制御回路１２４は、それぞれ、検知装置１３０が送信する検知信号が供給される機能を有する。また、位置制御回路１２２は、位置制御信号１２１を送信する機能を有する。また、位置制御回路１２２は、ニューラルネットワークＮＮを有する。また、出力制御回路１２４は、出力制御信号１２３を送信する機能を有する。

ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、及び隠れ層（中間層）ＨＬを有する。入力層ＩＬには、検知装置１３０によって取得された検知情報が入力される。

出力層ＯＬ、入力層ＩＬ、隠れ層ＨＬはそれぞれ、一又は複数のユニット（ニューロン回路）を有し、各ユニットの出力は、重み（結合強度）を介して異なる層に設けられたユニットに供給される。なお、各層のユニット数は任意に設定することができる。また、ニューラルネットワークＮＮは、隠れ層ＨＬを複数有するネットワーク（ＤＮＮ：ディープニューラルネットワーク）であってもよい。ディープニューラルネットワークの学習を深層学習と呼ぶことがある。

ニューラルネットワークＮＮには、検知情報に基づいて最適な給電コイル１１０の位置を決定する機能が、学習によって付加されている。そして、ニューラルネットワークＮＮの入力層に、検知情報に対応するデータが入力されると、各層において演算処理が行われる。各層における演算処理は、前層のユニットの出力と重み係数との積和演算などにより実行される。なお、層間の結合は全てのユニット同士が結合された全結合としてもよいし、一部のユニット同士が結合された部分結合としてもよい。そして、最適な給電コイル１１０の位置を決定した結果に対応するデータが出力層ＯＬから出力される。

このように、位置制御回路１２２にニューラルネットワークＮＮを用いることにより、検知信号に基づいて、最適な給電コイル１１０の位置をより容易に、より精度よく決定することができる。

＜ニューラルネットワークの構成例＞
次に、ニューラルネットワークＮＮのより具体的な構成例について説明する。ニューラルネットワークの構成例を図７に示す。ニューラルネットワークは、ニューロン回路ＮＣと、ニューロン回路ＮＣ間に設けられたシナプス回路ＳＣによって構成されている。

図７（Ａ）に、ニューロン回路ＮＣとシナプス回路ＳＣの構成例を示す。シナプス回路ＳＣには、入力データｘ_１乃至ｘ_Ｌ（Ｌは自然数）が入力される。また、シナプス回路ＳＣは、重み係数ｗ_ｋ（ｋは１以上Ｌ以下の整数）を記憶する機能を有する。重み係数ｗ_ｋは、ニューロン回路ＮＣ間の結合の強さに対応する。

シナプス回路ＳＣに入力データｘ_１乃至ｘ_Ｌが入力されると、ニューロン回路ＮＣには、シナプス回路ＳＣに入力された入力データｘ_ｋと、シナプス回路ＳＣに記憶された重み係数ｗ_ｋとの積（ｘ_ｋｗ_ｋ）を、ｋ＝１乃至Ｌについて足し合わせた値（ｘ_１ｗ_１＋ｘ_２ｗ_２＋…＋ｘ_Ｌｗ_Ｌ）、すなわち、ｘ_ｋとｗ_ｋを用いた積和演算によって得られた値が供給される。この値がニューロン回路ＮＣの閾値θを超えた場合、ニューロン回路ＮＣはハイレベルの信号を出力する。この現象を、ニューロン回路ＮＣの発火と呼ぶ。

上記のニューロン回路ＮＣとシナプス回路ＳＣを用いた階層型ニューラルネットワークのモデルを図７（Ｂ）に示す。ニューラルネットワークは、入力層ＩＬ、隠れ層ＨＬ、出力層ＯＬを有する。入力層ＩＬは、入力ニューロン回路ＩＮを有する。隠れ層ＨＬは、隠れシナプス回路ＨＳ及び隠れニューロン回路ＨＮを有する。出力層ＯＬは、出力シナプス回路ＯＳ及び出力ニューロン回路ＯＮを有する。また、入力ニューロン回路ＩＮ、隠れニューロン回路ＨＮ、出力ニューロン回路ＯＮの閾値θを、それぞれθ_Ｉ、θ_Ｈ、θ_Ｏと表記する。

入力層ＩＬには、検知信号に対応するデータｘ_１乃至ｘ_ｉ（ｉは自然数）が供給され、入力層ＩＬの出力は隠れ層ＨＬに供給される。そして、隠れニューロン回路ＨＮには、入力層ＩＬの出力データと、隠れシナプス回路ＨＳに保持された重み係数ｗと、を用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮには、隠れニューロン回路ＨＮの出力と、出力シナプス回路ＯＳに保持された重み係数ｗを用いた積和演算によって得られた値が供給される。そして、最適な給電コイル１１０の位置に対応するデータｙが出力される。

このように、図７（Ｂ）に示すニューラルネットワークは、検知情報に基づいて最適な給電コイル１１０の位置を決定する機能を有する。

また、ニューラルネットワークの学習には勾配降下法などを用いることができ、勾配の算出には誤差逆伝播法を用いることができる。図７（Ｃ）に、誤差逆伝播法を利用して教師あり学習を行うニューラルネットワークのモデルを示す。

誤差逆伝播法は、ニューラルネットワークの出力データと教師データの誤差が小さくなるように、シナプス回路の重み係数を変更する方式の一つである。具体的には、出力データ（データｙ）と教師データ（データｔ）に基づいて決定される誤差δ_Ｏに応じて、隠れシナプス回路ＨＳの重み係数ｗが変更される。また、隠れシナプス回路ＨＳの重み係数ｗの変更量に応じて、さらに前段のシナプス回路ＳＣの重み係数ｗが変更される。このように、教師データに基づいてシナプス回路ＳＣの重み係数を順次変更することにより、ニューラルネットワークＮＮの学習を行うことができる。

なお、図７（Ｂ）、（Ｃ）には１層の隠れ層ＨＬを示しているが、隠れ層ＨＬの層数を２以上としてもよい。これにより、深層学習を行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態２で説明したニューラルネットワークに用いることができる半導体装置の構成例について説明する。

ニューラルネットワークがハードウェアによって構成される場合、ニューラルネットワークにおける積和演算は、積和演算素子を用いて行うことができる。本実施の形態では、ニューラルネットワークＮＮの積和演算素子として用いることができる半導体装置の構成例について説明する。

＜半導体装置の構成例＞
半導体装置５００の構成の一例を図８に示す。図８に示す半導体装置５００は、記憶回路５１０（ＭＥＭ）と、参照用記憶回路５２０（ＲＭＥＭ）と、回路５３０と、回路５４０と、を有する。半導体装置５００は、さらに電流源回路５５０（ＣＲＥＦ）を有していても良い。

記憶回路５１０（ＭＥＭ）は、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図８では、各メモリセルＭＣがトランジスタＴｒ１１を有する場合を例示している。

そして、メモリセルＭＣには、配線ＷＤ［ｑ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｐ、ｑ］に流れる電流をＩ［ｐ、ｑ］とし、メモリセルＭＣ［ｐ＋１、ｑ］に流れる電流をＩ［ｐ＋１、ｑ］とする。

なお、トランジスタＴｒ１１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ１１は飽和領域で動作させることが望ましい。トランジスタＴｒ１１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。

具体的に、図８に示す半導体装置５００では、メモリセルＭＣ［ｐ、ｑ］に配線ＷＤ［ｑ］から第１のアナログ電位Ｖｘ［ｐ、ｑ］または第１のアナログ電位Ｖｘ［ｐ、ｑ］に応じた電位が入力される。メモリセルＭＣ［ｐ、ｑ］は、第１のアナログ電位Ｖｘ［ｐ、ｑ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ、ｑ］の電流Ｉ［ｐ、ｑ］は、第１のアナログ電流に相当する。

また、具体的に、図８に示す半導体装置５００では、メモリセルＭＣ［ｐ＋１、ｑ］に配線ＷＤ［ｑ］から第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］または第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］に応じた電位が入力される。メモリセルＭＣ［ｐ＋１、ｑ］は、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ＋１、ｑ］の電流Ｉ［ｐ＋１、ｑ］は、第１のアナログ電流に相当する。

そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。

また、メモリセルＭＣには、配線ＲＷ［ｐ］、配線ＲＷ［ｐ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。

具体的に、図８に示す半導体装置５００では、メモリセルＭＣ［ｐ、ｑ］に配線ＲＷ［ｐ］から第２のアナログ電位Ｖｗ［ｐ、ｑ］が入力される。そして、メモリセルＭＣ［ｐ、ｑ］は、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ、ｑ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｐ、ｑ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ、ｑ］の電流Ｉ［ｐ、ｑ］は、第２のアナログ電流に相当する。

また、図８に示す半導体装置５００では、メモリセルＭＣ［ｐ＋１、ｑ］に配線ＲＷ［ｐ＋１］から第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］が入力される。そして、メモリセルＭＣ［ｐ＋１、ｑ］は、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｐ＋１、ｑ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ＋１、ｑ］の電流Ｉ［ｐ＋１、ｑ］は、第２のアナログ電流に相当する。

そして、電流Ｉ［ｐ、ｑ］は、メモリセルＭＣ［ｐ、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる。電流Ｉ［ｐ＋１、ｑ］は、メモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる。よって、電流Ｉ［ｐ、ｑ］と電流Ｉ［ｐ＋１、ｑ］との和に相当する電流Ｉ［ｑ］が、メモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れることとなる。

参照用記憶回路５２０（ＲＭＥＭ）は、メモリセルＭＣＲ［ｐ］、メモリセルＭＣＲ［ｐ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｐ］に流れる電流をＩＲＥＦ［ｐ］とし、メモリセルＭＣＲ［ｐ＋１］に流れる電流をＩＲＥＦ［ｐ＋１］とする。

そして、具体的に、図８に示す半導体装置５００では、メモリセルＭＣＲ［ｐ］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｐ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ］の電流ＩＲＥＦ［ｐ］は、第１の参照電流に相当する。

また、図８に示す半導体装置５００では、メモリセルＭＣＲ［ｐ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｐ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ＋１］の電流ＩＲＥＦ［ｐ＋１］は、第１の参照電流に相当する。

そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。

また、メモリセルＭＣＲには、配線ＲＷ［ｐ］、配線ＲＷ［ｐ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。

具体的に、図８に示す半導体装置５００では、メモリセルＭＣＲ［ｐ］に配線ＲＷ［ｐ］から第２のアナログ電位Ｖｗ［ｐ、ｑ］が入力される。そして、メモリセルＭＣＲ［ｐ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｐ、ｑ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｐ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ］の電流ＩＲＥＦ［ｐ］は、第２の参照電流に相当する。

また、図８に示す半導体装置５００では、メモリセルＭＣＲ［ｐ＋１］に配線ＲＷ［ｐ＋１］から第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］が入力される。そして、メモリセルＭＣＲ［ｐ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｐ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ＋１］の電流ＩＲＥＦ［ｐ＋１］は、第２の参照電流に相当する。

そして、電流ＩＲＥＦ［ｐ］は、メモリセルＭＣＲ［ｐ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｐ＋１］は、メモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｐ］と電流ＩＲＥＦ［ｐ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。

電流源回路５５０は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる電流Ｉ［ｑ］が、メモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路５３０または回路５４０に流れる。回路５３０は電流ソース回路としての機能を有し、回路５４０は電流シンク回路としての機能を有する。

具体的に、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合、回路５３０は、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｑ］を生成する機能を有する。また、回路５３０は、生成した電流ΔＩ［ｑ］を配線ＢＬ［ｑ］に供給する機能を有する。すなわち、回路５３０は、電流ΔＩ［ｑ］を保持する機能を有すると言える。

また、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合、回路５４０は、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｑ］を生成する機能を有する。また、回路５４０は、生成した電流ΔＩ［ｑ］を配線ＢＬ［ｑ］から引き込む機能を有する。すなわち、回路５４０は、電流ΔＩ［ｑ］を保持する機能を有すると言える。

次いで、図８に示す半導体装置５００の動作の一例について説明する。

まず、メモリセルＭＣ［ｐ、ｑ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｐ、ｑ］を差し引いた電位ＶＰＲ－Ｖｘ［ｐ、ｑ］が、配線ＷＤ［ｑ］を介してメモリセルＭＣ［ｐ、ｑ］に入力される。メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ、ｑ］が保持される。また、メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ、ｑ］に応じた電流Ｉ［ｐ、ｑ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路５５０に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。

また、メモリセルＭＣＲ［ｐ］に第１の参照電位ＶＰＲを格納する。具体的には、第１の参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｐ］に入力される。メモリセルＭＣＲ［ｐ］では、第１の参照電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｐ］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｐ］が生成される。

また、メモリセルＭＣ［ｐ＋１、ｑ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］を差し引いた電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］が、配線ＷＤ［ｑ］を介してメモリセルＭＣ［ｐ＋１、ｑ］に入力される。メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］が保持される。また、メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］に応じた電流Ｉ［ｐ＋１、ｑ］が生成される。

また、メモリセルＭＣＲ［ｐ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、第１の参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｐ＋１］に入力される。メモリセルＭＣＲ［ｐ＋１］では、第１の参照電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｐ＋１］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｐ＋１］が生成される。

上記動作において、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］は基準電位とする。例えば、基準電位として接地電位、接地電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正または負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正または負のアナログデータに対する積演算が可能になるので好ましい。

上記動作により、配線ＢＬ［ｑ］には、配線ＢＬ［ｑ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図８では、メモリセルＭＣ［ｐ、ｑ］で生成される電流Ｉ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］で生成される電流Ｉ［ｐ＋１、ｑ］とを合わせた電流Ｉ［ｑ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図８では、メモリセルＭＣＲ［ｐ］で生成される電流ＩＲＥＦ［ｐ］と、メモリセルＭＣＲ［ｐ＋１］で生成される電流ＩＲＥＦ［ｐ＋１］とを合わせた電流ＩＲＥＦが流れる。

次いで、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］の電位を基準電位としたまま、第１のアナログ電位を入力することによって得られる電流Ｉ［ｑ］と第１の参照電位を入力することによって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｑ］を、回路５３０または回路５４０において保持する。

具体的に、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合、回路５３０は電流Ｉｏｆｆｓｅｔ［ｑ］を配線ＢＬ［ｑ］に供給する。すなわち、回路５３０に流れる電流ＩＣＭ［ｑ］は電流Ｉｏｆｆｓｅｔ［ｑ］に相当することとなる。そして、当該電流ＩＣＭ［ｑ］の値は回路５３０において保持される。また、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合、回路５４０は電流Ｉｏｆｆｓｅｔ［ｑ］を配線ＢＬ［ｑ］から引き込む。すなわち、回路５４０に流れる電流ＩＣＰ［ｑ］は電流Ｉｏｆｆｓｅｔ［ｑ］に相当することとなる。そして、当該電流ＩＣＰ［ｑ］の値は回路５４０において保持される。

次いで、既にメモリセルＭＣ［ｐ、ｑ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｐ、ｑ］に格納する。具体的には、配線ＲＷ［ｐ］の電位を基準電位に対してＶｗ［ｐ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｐ］が、配線ＲＷ［ｐ］を介してメモリセルＭＣ［ｐ、ｑ］に入力される。メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］が保持される。また、メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］に応じた電流Ｉ［ｐ、ｑ］が生成される。

また、既にメモリセルＭＣ［ｐ＋１、ｑ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｐ＋１、ｑ］に格納する。具体的には、配線ＲＷ［ｐ＋１］の電位を基準電位に対してＶｗ［ｐ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｐ＋１］が、配線ＲＷ［ｐ＋１］を介してメモリセルＭＣ［ｐ＋１、ｑ］に入力される。メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］が保持される。また、メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］に応じた電流Ｉ［ｐ＋１、ｑ］が生成される。

なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１１を用いる場合、配線ＲＷ［ｐ］の電位がＶｗ［ｐ］であり、配線ＲＷ［ｐ＋１］の電位がＶｗ［ｐ＋１］であると仮定すると、メモリセルＭＣ［ｐ、ｑ］が有するトランジスタＴｒ１１のドレイン電流が電流Ｉ［ｐ、ｑ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１１の閾値電圧である。

Ｉ［ｐ、ｑ］＝ｋ（Ｖｗ［ｐ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｐ、ｑ］）^２ （式１）

また、メモリセルＭＣＲ［ｐ］が有するトランジスタＴｒ１１のドレイン電流が電流ＩＲＥＦ［ｐ］に相当するので、第２の参照電流は以下の式２で表される。

ＩＲＥＦ［ｐ］＝ｋ（Ｖｗ［ｐ］－Ｖｔｈ＋ＶＰＲ）^２ （式２）

そして、メモリセルＭＣ［ｐ、ｑ］に流れる電流Ｉ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］に流れる電流Ｉ［ｐ＋１、ｑ］の和に相当する電流Ｉ［ｑ］は、Ｉ［ｑ］＝ΣｉＩ［ｐ、ｑ］であり、メモリセルＭＣＲ［ｐ］に流れる電流ＩＲＥＦ［ｐ］と、メモリセルＭＣＲ［ｐ＋１］に流れる電流ＩＲＥＦ［ｐ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｐ］となり、その差分に相当する電流ΔＩ［ｑ］は以下の式３で表される。

ΔＩ［ｑ］＝ＩＲＥＦ－Ｉ［ｑ］＝ΣｉＩＲＥＦ［ｐ］－ΣｉＩ［ｐ、ｑ］ （式３）

式１、式２、式３から、電流ΔＩ［ｑ］は以下の式４のように導き出される。

ΔＩ［ｑ］
＝Σｉ｛ｋ（Ｖｗ［ｐ］－Ｖｔｈ＋ＶＰＲ）^２－ｋ（Ｖｗ［ｐ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｐ、ｑ］）^２｝
＝２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）－２ｋΣｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｐ、ｑ］－ｋΣｉＶｘ［ｐ、ｑ］^２ （式４）

式４において、２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）で示される項は、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積と、の和に相当する。

また、電流Ｉｏｆｆｓｅｔ［ｑ］は、配線ＲＷ［ｐ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｐ］を０、第２のアナログ電位Ｖｗ［ｐ＋１］を０としたときの電流ΔＩ［ｑ］とすると、式４から、以下の式５が導き出される。

Ｉｏｆｆｓｅｔ［ｑ］＝－２ｋΣｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｐ、ｑ］－ｋΣｉＶｘ［ｐ、ｑ］^２（式５）

したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）は、以下の式６で表されることが分かる。

２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）＝ＩＲＥＦ－Ｉ［ｑ］－Ｉｏｆｆｓｅｔ［ｑ］ （式６）

そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｑ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路５３０または回路５４０に流れる電流を電流Ｉｏｆｆｓｅｔ［ｑ］とすると、配線ＲＷ［ｐ］の電位をＶｗ［ｐ］、配線ＲＷ［ｐ＋１］の電位をＶｗ［ｐ＋１］としたときに配線ＢＬ［ｑ］から流れ出る電流Ｉｏｕｔ［ｑ］は、ＩＲＥＦ－Ｉ［ｑ］－Ｉｏｆｆｓｅｔ［ｑ］で表される。式６から、電流Ｉｏｕｔ［ｑ］は、２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）であり、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積と、の和に相当することが分かる。

なお、トランジスタＴｒ１１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１１は飽和領域で動作しているものとみなせる。

本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。

＜記憶回路の構成例＞
次いで、記憶回路５１０（ＭＥＭ）と、参照用記憶回路５２０（ＲＭＥＭ）の具体的な構成の一例について、図９を用いて説明する。

図９では、記憶回路５１０（ＭＥＭ）がｙ行ｘ列（ｘ、ｙは自然数）の複数のメモリセルＭＣを有し、参照用記憶回路５２０（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。

なお、本明細書等において、トランジスタのソースとは、チャネル形成領域として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。

また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係にしたがってソースとドレインの呼び方が入れ替わる。

記憶回路５１０は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに接続されている。図９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ接続されて、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。また、図９では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに接続されていても良い。

そして、参照用記憶回路５２０は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに接続されている。図９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に接続されていても良い。

次いで、図９に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図９に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図１０に示す。

具体的に図１０では、ｐ行ｑ列目のメモリセルＭＣ［ｐ、ｑ］と、ｐ＋１行ｑ列目のメモリセルＭＣ［ｐ＋１、ｑ］と、ｐ行ｑ＋１列目のメモリセルＭＣ［ｐ、ｑ＋１］と、ｐ＋１行ｑ＋１列目のメモリセルＭＣ［ｐ＋１、ｑ＋１］とを図示している。また、具体的に図１０では、ｐ行目のメモリセルＭＣＲ［ｐ］と、ｐ＋１行目のメモリセルＭＣＲ［ｐ＋１］とを図示している。なお、ｐとｐ＋１はそれぞれ１からｙまでの任意の数で、ｑとｑ＋１はそれぞれ１からｘまでの任意の数とする。

ｐ行目のメモリセルＭＣ［ｐ、ｑ］と、メモリセルＭＣ［ｐ、ｑ＋１］と、メモリセルＭＣＲ［ｐ］とは、配線ＲＷ［ｐ］及び配線ＷＷ［ｐ］に接続されている。また、ｐ＋１行目のメモリセルＭＣ［ｐ＋１、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ＋１］と、メモリセルＭＣＲ［ｐ＋１］とは、配線ＲＷ［ｐ＋１］及び配線ＷＷ［ｐ＋１］に接続されている。

ｑ列目のメモリセルＭＣ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］とは、配線ＷＤ［ｑ］、配線ＶＲ［ｑ］、及び配線ＢＬ［ｑ］に接続されている。また、ｑ＋１列目のメモリセルＭＣ［ｐ、ｑ＋１］と、メモリセルＭＣ［ｐ＋１、ｑ＋１］とは、配線ＷＤ［ｑ＋１］、配線ＶＲ［ｑ＋１］、及び配線ＢＬ［ｑ＋１］に接続されている。また、ｐ行目のメモリセルＭＣＲ［ｐ］と、ｐ＋１行目のメモリセルＭＣＲ［ｐ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに接続されている。

そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ１２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能を有する。

具体的に、図１０に示すメモリセルＭＣでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤに接続され、ソース又はドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソース又はドレインの一方が配線ＶＲに接続され、ソース又はドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。

また、図１０に示すメモリセルＭＣＲでは、トランジスタＴｒ１２は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに接続され、ソース又はドレインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１１は、ソース又はドレインの一方が配線ＶＲＲＥＦに接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。

メモリセルＭＣにおいてトランジスタＴｒ１１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ１２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。

なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。

トランジスタＴｒ１１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。

また、メモリセルＭＣＲにおいてトランジスタＴｒ１１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ１２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。

トランジスタＴｒ１１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。

メモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｐ、ｑ］とし、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｐ＋１、ｑ］とすると、配線ＢＬ［ｑ］からメモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］に供給される電流の和は、電流Ｉ［ｑ］となる。また、メモリセルＭＣ［ｐ、ｑ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｐ、ｑ＋１］とし、メモリセルＭＣ［ｐ＋１、ｑ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｐ＋１、ｑ＋１］とすると、配線ＢＬ［ｑ＋１］からメモリセルＭＣ［ｐ、ｑ＋１］及びメモリセルＭＣ［ｐ＋１、ｑ＋１］に供給される電流の和は、電流Ｉ［ｑ＋１］となる。また、メモリセルＭＣＲ［ｐ］のトランジスタＴｒ１１に流れるドレイン電流を電流ＩＲＥＦ［ｐ］とし、メモリセルＭＣＲ［ｐ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流ＩＲＥＦ［ｐ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。

＜回路５３０・回路５４０・電流源回路の構成例＞
次いで、回路５３０と、回路５４０と、電流源回路５５０（ＣＲＥＦ）の具体的な構成の一例について、図１１を用いて説明する。

図１１では、図１０に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路５３０、回路５４０、電流源回路５５０の構成の一例を示している。具体的に、図１１に示す回路５３０は、ｑ列目のメモリセルＭＣに対応した回路５３０［ｑ］と、ｑ＋１列目のメモリセルＭＣに対応した回路５３０［ｑ＋１］とを有する。また、図１１に示す回路５４０は、ｑ列目のメモリセルＭＣに対応した回路５４０［ｑ］と、ｑ＋１列目のメモリセルＭＣに対応した回路５４０［ｑ＋１］とを有する。

そして、回路５３０［ｑ］及び回路５４０［ｑ］は、配線ＢＬ［ｑ］に接続されている。また、回路５３０［ｑ＋１］及び回路５４０［ｑ＋１］は、配線ＢＬ［ｑ＋１］に接続されている。

電流源回路５５０は、配線ＢＬ［ｑ］、配線ＢＬ［ｑ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路５５０は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］のそれぞれに供給する機能を有する。

具体的に、回路５３０［ｑ］及び回路５３０［ｑ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回路５３０［ｑ］において、トランジスタＴｒ２４は、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｑ］を生成する機能を有する。また、回路５３０［ｑ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｑ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｑ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｑ＋１］を生成する機能を有する。電流ＩＣＭ［ｑ］及び電流ＩＣＭ［ｑ＋１］は、回路５３０［ｑ］及び回路５３０［ｑ＋１］から配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］に供給される。

そして、回路５３０［ｑ］及び回路５３０［ｑ＋１］において、トランジスタＴｒ２４は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２５は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ２４のゲートに接続されている。トランジスタＴｒ２６は、ソース又はドレインの一方がトランジスタＴｒ２４のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２２は、第１の電極がトランジスタＴｒ２４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２５のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＭに接続されている。

なお、図１１では、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５及びＴｒ２６がｎチャネル型である場合を例示している。

また、回路５４０［ｑ］及び回路５４０［ｑ＋１］は、トランジスタＴｒ２１乃至Ｔｒ２３と、容量素子Ｃ２１とをそれぞれ有する。オフセットの電流を設定する際に、回路５４０［ｑ］において、トランジスタＴｒ２１は、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｑ］を生成する機能を有する。また、回路５４０［ｑ＋１］において、トランジスタＴｒ２１は、電流Ｉ［ｑ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｑ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｑ＋１］を生成する機能を有する。電流ＩＣＰ［ｑ］及び電流ＩＣＰ［ｑ＋１］は、配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］から回路５４０［ｑ］及び回路５４０［ｑ＋１］に引き込まれる。

なお、電流ＩＣＭ［ｑ］と電流ＩＣＰ［ｑ］とが、電流Ｉｏｆｆｓｅｔ［ｑ］に相当する。また、電流ＩＣＭ［ｑ＋１］と電流ＩＣＰ［ｑ＋１］とが、電流Ｉｏｆｆｓｅｔ［ｑ＋１］に相当する。

そして、回路５４０［ｑ］及び回路５４０［ｑ＋１］において、トランジスタＴｒ２１は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２２は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに接続されている。トランジスタＴｒ２３は、ソース又はドレインの一方がトランジスタＴｒ２１のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２１は、第１の電極がトランジスタＴｒ２１のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２２のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ２３のゲートは配線ＯＲＰに接続されている。

なお、図１１では、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型である場合を例示している。

まだ、電流源回路５５０は、配線ＢＬに対応したトランジスタＴｒ２７と、配線ＢＬＲＥＦに対応したトランジスタＴｒ２８とを有する。具体的に、図１１に示す電流源回路５５０は、トランジスタＴｒ２７として、配線ＢＬ［ｑ］に対応したトランジスタＴｒ２７［ｑ］と、配線ＢＬ［ｑ＋１］に対応したトランジスタＴｒ２７［ｑ＋１］とを有する場合を例示している。

そして、トランジスタＴｒ２７のゲートは、トランジスタＴｒ２８のゲートに接続されている。また、トランジスタＴｒ２７は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２８は、ソース又はドレインの一方が配線ＢＬＲＥＦに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。

トランジスタＴｒ２７とトランジスタＴｒ２８とは、同じ極性を有している。図１１では、トランジスタＴｒ２７とトランジスタＴｒ２８とが、共にｐチャネル型を有する場合を例示している。

トランジスタＴｒ２８のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ２７とトランジスタＴｒ２８とはカレントミラー回路としての機能を有するため、トランジスタＴｒ２７のドレイン電流は、トランジスタＴｒ２８のドレイン電流とほぼ同じ値、またはトランジスタＴｒ２８のドレイン電流に応じた値となる。

＜半導体装置の動作例＞
次いで、図１０乃至図１２を用いて、本発明の一態様に係る半導体装置５００の具体的な動作の一例について説明する。

図１２は、図１０に示すメモリセルＭＣ、メモリセルＭＣＲと、図１１に示す回路５３０、回路５４０、電流源回路５５０の動作を示すタイミングチャートの一例に相当する。図１２では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路５３０及び回路５４０に流れるオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。

なお、配線ＶＲ［ｑ］及び配線ＶＲ［ｑ＋１］にはローレベルの電位が供給されるものとする。また、回路５３０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路５４０に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路５５０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。

また、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７［ｑ］、Ｔｒ２７［ｑ＋１］、Ｔｒ２８は飽和領域で動作するものとする。

まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｐ］にハイレベルの電位が与えられ、配線ＷＷ［ｐ＋１］にローレベルの電位が与えられる。上記動作により、図１０に示すメモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオフの状態を維持する。

また、時刻Ｔ０１乃至時刻Ｔ０２では、図１０に示す配線ＷＤ［ｑ］と配線ＷＤ［ｑ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｑ］には電位ＶＰＲ－Ｖｘ［ｐ、ｑ］が与えられ、配線ＷＤ［ｑ＋１］には電位ＶＰＲ－Ｖｘ［ｐ、ｑ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

よって、図１０に示すメモリセルＭＣ［ｐ、ｑ］のノードＮ［ｐ、ｑ］にはトランジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｐ、ｑ］が与えられ、メモリセルＭＣ［ｐ、ｑ＋１］のノードＮ［ｐ、ｑ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｐ、ｑ＋１］が与えられ、メモリセルＭＣＲ［ｐ］のノードＮＲＥＦ［ｐ］にはトランジスタＴｒ１２を介して第１の参照電位ＶＰＲが与えられる。

時刻Ｔ０２が終了すると、図１０に示す配線ＷＷ［ｐ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｐ、ｑ］には電位ＶＰＲ－Ｖｘ［ｐ、ｑ］が保持され、ノードＮ［ｐ、ｑ＋１］には電位ＶＰＲ－Ｖｘ［ｐ、ｑ＋１］が保持され、ノードＮＲＥＦ［ｐ］には電第１の参照位ＶＰＲが保持される。

次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図１０に示す配線ＷＷ［ｐ］の電位はローレベルに維持され、配線ＷＷ［ｐ＋１］にハイレベルの電位が与えられる。上記動作により、図１０に示すメモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオフの状態を維持する。

また、時刻Ｔ０３乃至時刻Ｔ０４では、図１０に示す配線ＷＤ［ｑ］と配線ＷＤ［ｑ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｑ］には電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］が与えられ、配線ＷＤ［ｑ＋１］には電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

よって、図１０に示すメモリセルＭＣ［ｐ＋１、ｑ］のノードＮ［ｐ＋１、ｑ］にはトランジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］が与えられ、メモリセルＭＣ［ｐ＋１、ｑ＋１］のノードＮ［ｐ＋１、ｑ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ＋１］が与えられ、メモリセルＭＣＲ［ｐ＋１］のノードＮＲＥＦ［ｐ＋１］にはトランジスタＴｒ１２を介して第１の参照電位ＶＰＲが与えられる。

時刻Ｔ０４が終了すると、図１０に示す配線ＷＷ［ｐ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｐ＋１、ｑ］には電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ］が保持され、ノードＮ［ｐ＋１、ｑ＋１］には電位ＶＰＲ－Ｖｘ［ｐ＋１、ｑ＋１］が保持され、ノードＮＲＥＦ［ｐ＋１］には第１の参照電位ＶＰＲが保持される。

次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１１に示す配線ＯＲＰ及び配線、ＯＲＭにハイレベルの電位が与えられる。図１１に示す回路５３０［ｑ］及び回路５３０［ｑ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１１に示す回路５４０［ｑ］及び回路５４０［ｑ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２３がオンになり、トランジスタＴｒ２１のゲートは電位ＶＳＳが与えられることでリセットされる。

時刻Ｔ０６が終了すると、図１０に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路５３０［ｑ］及び回路５３０［ｑ＋１］においてトランジスタＴｒ２６がオフになり、回路５４０［ｑ］及び回路５４０［ｑ＋１］においてトランジスタＴｒ２３がオフになる。上記動作により、回路５３０［ｑ］及び回路５３０［ｑ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＤＤが保持され、回路５４０［ｑ］及び回路５４０［ｑ＋１］においてトランジスタＴｒ２１のゲートに電位ＶＳＳが保持される。

次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１１に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図１０に示す配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路５４０［ｑ］及び回路５４０［ｑ＋１］においてトランジスタＴｒ２２がオンになる。

配線ＢＬ［ｑ］に流れる電流Ｉ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｑ］が正の場合、図１０に示すメモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ１１が引き込むことのできる電流と、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ１１が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｑ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｑ］が正の場合、回路５４０［ｑ］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｑ］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ］、すなわち電流Ｉｏｆｆｓｅｔ［ｑ］（＝ＩＣＰ［ｑ］）となるような電位に相当する。つまり、回路５４０［ｑ］のトランジスタＴｒ２１は、電流ＩＣＰ［ｑ］を流し得る電流源に設定された状態であると言える。

同様に、配線ＢＬ［ｑ＋１］に流れる電流Ｉ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｑ＋１］が正の場合、回路５４０［ｑ＋１］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｑ＋１］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ＋１］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ＋１］、すなわち電流Ｉｏｆｆｓｅｔ［ｑ＋１］（＝ＩＣＰ［ｑ＋１］）となるような電位に相当する。つまり、回路５４０［ｑ＋１］のトランジスタＴｒ２１は、電流ＩＣＰ［ｑ＋１］を流し得る電流源に設定された状態であると言える。

時刻Ｔ０８が終了すると、図１１に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路５４０［ｑ］及び回路５４０［ｑ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、トランジスタＴｒ２１のゲートの電位は保持される。よって、回路５４０［ｑ］は電流ＩＣＰ［ｑ］を流し得る電流源に設定された状態を維持し、回路５４０［ｑ＋１］は電流ＩＣＰ［ｑ＋１］を流し得る電流源に設定された状態を維持する。

次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１１に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図１０に示す配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路５３０［ｑ］及び回路５３０［ｑ＋１］においてトランジスタＴｒ２５がオンになる。

配線ＢＬ［ｑ］に流れる電流Ｉ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわち電流ΔＩ［ｑ］が負の場合、図１０に示すメモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ１１が引き込むことのできる電流と、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ１１が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｑ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｑ］が負の場合、回路５３０［ｑ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｑ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ］、すなわち電流Ｉｏｆｆｓｅｔ［ｑ］（＝ＩＣＭ［ｑ］）となるような電位に相当する。つまり、回路５３０［ｑ］のトランジスタＴｒ２４は、電流ＩＣＭ［ｑ］を流し得る電流源に設定された状態であると言える。

同様に、配線ＢＬ［ｑ＋１］に流れる電流Ｉ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｑ＋１］が負の場合、回路５３０［ｑ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｑ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ＋１］、すなわち電流Ｉｏｆｆｓｅｔ［ｑ＋１］（＝ＩＣＭ［ｑ＋１］）の絶対値に等しくなるような電位に相当する。つまり、回路５３０［ｑ＋１］のトランジスタＴｒ２４は、電流ＩＣＭ［ｑ＋１］を流し得る電流源に設定された状態であると言える。

時刻Ｔ１０が終了すると、図１１に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路５３０［ｑ］及び回路５３０［ｑ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路５３０［ｑ］は電流ＩＣＭ［ｑ］を流し得る電流源に設定された状態を維持し、回路５３０［ｑ＋１］は電流ＩＣＭ［ｑ＋１］を流し得る電流源に設定された状態を維持する。

なお、回路５４０［ｑ］及び回路５４０［ｑ＋１］において、トランジスタＴｒ２１は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｑ］に流れる電流Ｉ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｑ］が負の場合、或いは、配線ＢＬ［ｑ＋１］に流れる電流Ｉ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｑ＋１］が負の場合、回路５４０［ｑ］または回路５４０［ｑ＋１］から過不足なく配線ＢＬ［ｑ］または配線ＢＬ［ｑ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｑ］または配線ＢＬ［ｑ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１１と、回路５４０［ｑ］または回路５４０［ｑ＋１］のトランジスタＴｒ２１と、トランジスタＴｒ２７［ｑ］またはＴｒ２７［ｑ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。

時刻Ｔ０７乃至時刻Ｔ０８において電流ΔＩ［ｑ］が負の場合でも、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｑ］またはＴｒ２７［ｑ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２４のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２４のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ２７［ｑ］またはＴｒ２７［ｑ＋１］のドレイン電流に加えてトランジスタＴｒ２４から電流が供給されるため、トランジスタＴｒ１１において引き込めない分の電流を、トランジスタＴｒ２１においてある程度引き込むことができるため、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｑ］またはＴｒ２７［ｑ＋１］における飽和領域での動作を確保することができる。

なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｑ］に流れる電流Ｉ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｑ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路５４０［ｑ］が電流ＩＣＰ［ｑ］を流し得る電流源に既に設定されているため、回路５３０［ｑ］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｑ＋１］に流れる電流Ｉ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｑ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路５４０［ｑ＋１］が電流ＩＣＰ［ｑ＋１］を流し得る電流源に既に設定されているため、回路５３０［ｑ＋１］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。

次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図１０に示す配線ＲＷ［ｐ］に第２のアナログ電位Ｖｗ［ｐ］が与えられる。また、配線ＲＷ［ｐ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｐ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ］の電位は第２のアナログ電位Ｖｗ［ｐ］であると仮定する。

配線ＲＷ［ｐ］が第２のアナログ電位Ｖｗ［ｐ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｐ、ｑ］におけるノードＮ［ｐ、ｑ］の電位はＶＰＲ－Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］となり、メモリセルＭＣ［ｐ、ｑ＋１］におけるノードＮ［ｐ、ｑ＋１］の電位はＶＰＲ－Ｖｘ［ｐ、ｑ＋１］＋Ｖｗ［ｐ］となる。そして、上記の式６から、メモリセルＭＣ［ｐ、ｑ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］から電流Ｉｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、配線ＢＬ［ｑ］から流れ出る電流Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ、ｑ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］から電流Ｉｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｑ＋１］から流れ出る電流Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。

時刻Ｔ１２が終了すると、配線ＲＷ［ｐ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図１０に示す配線ＲＷ［ｐ＋１］に第２のアナログ電位Ｖｗ［ｐ＋１］が与えられる。また、配線ＲＷ［ｐ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｐ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ＋１］の電位は第２のアナログ電位Ｖｗ［ｐ＋１］であると仮定する。

配線ＲＷ［ｐ＋１］が第２のアナログ電位Ｖｗ［ｐ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｐ＋１、ｑ］におけるノードＮ［ｐ＋１、ｑ］の電位はＶＰＲ－Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］となり、メモリセルＭＣ［ｐ＋１、ｑ＋１］におけるノードＮ［ｐ＋１、ｑ＋１］の電位はＶＰＲ－Ｖｘ［ｐ＋１、ｑ＋１］＋Ｖｗ［ｐ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｐ＋１、ｑ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］から電流Ｉｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ＋１、ｑ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］から電流Ｉｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。

時刻Ｔ１４が終了すると、配線ＲＷ［ｐ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図１０に示す配線ＲＷ［ｐ］に第２のアナログ電位Ｖｗ［ｐ］が与えられ、配線ＲＷ［ｐ＋１］に第２のアナログ電位Ｖｗ［ｐ＋１］が与えられる。具体的に、配線ＲＷ［ｐ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ］だけ高い電位となり、配線ＲＷ［ｐ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ］の電位は第２のアナログ電位Ｖｗ［ｐ］であり、配線ＲＷ［ｐ＋１］の電位は第２のアナログ電位Ｖｗ［ｐ＋１］であると仮定する。

配線ＲＷ［ｐ］が第２のアナログ電位Ｖｗ［ｐ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｐ、ｑ］におけるノードＮ［ｐ、ｑ］の電位はＶＰＲ－Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］となり、メモリセルＭＣ［ｐ、ｑ＋１］におけるノードＮ［ｐ、ｑ＋１］の電位はＶＰＲ－Ｖｘ［ｐ、ｑ＋１］＋Ｖｗ［ｐ］となる。また、配線ＲＷ［ｐ＋１］が第２のアナログ電位Ｖｗ［ｐ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｐ＋１、ｑ］におけるノードＮ［ｐ＋１、ｑ］の電位はＶＰＲ－Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］となり、メモリセルＭＣ［ｐ＋１、ｑ＋１］におけるノードＮ［ｐ＋１、ｑ＋１］の電位はＶＰＲ－Ｖｘ［ｐ＋１、ｑ＋１］＋Ｖｗ［ｐ＋１］となる。

そして、上記の式６から、メモリセルＭＣ［ｐ、ｑ］とメモリセルＭＣ［ｐ＋１、ｑ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］から電流Ｉｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ、ｑ＋１］とメモリセルＭＣ［ｐ＋１、ｑ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］から電流Ｉｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。

時刻Ｔ１６が終了すると、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。

なお、トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、またはＴｒ２６は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ１２にオフ電流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２２及びＴｒ２３にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２１のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２５及びＴｒ２６にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。

オフ電流が極めて低いトランジスタとしてＯＳトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのオフ電流は、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^－２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。

以上説明した半導体装置を用いることにより、ニューラルネットワークＮＮにおける積和演算を行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態において用いることができるＯＳトランジスタの構成例について説明する。

＜トランジスタの構成例＞
図１３（Ａ）は、トランジスタの構成例を示す上面図である。図１３（Ｂ）は、図１３（Ａ）のＸ１－Ｘ２線断面図であり、図１３（Ｃ）はＹ１－Ｙ２線断面図である。ここでは、Ｘ１－Ｘ２線の方向をチャネル長方向と、Ｙ１－Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１３（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図１３（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１３（Ａ）では、一部の構成要素が省略されている。

本発明の一態様に係る半導体装置は、絶縁層８１２乃至８２０、金属酸化物膜８２１乃至８２４、導電層８５０乃至８５３を有する。トランジスタ８０１は絶縁表面に形成される。図１３では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。

なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

導電層８５０は、トランジスタ８０１のゲート電極として機能する領域を有する。導電層８５０は、それぞれ異なる材料からなる導電層８５０ａおよび導電層８５０ｂの積層で構成されていてもよい。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３は、バックゲート電極として機能する領域を有する。導電層８５３は、それぞれ異なる材料からなる導電層８５３ａおよび導電層８５３ｂの積層で構成されていてもよい。絶縁層８１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としての機能を有する。

金属酸化物膜８２１乃至８２４をまとめて酸化物層８３０と呼ぶ。図１３（Ｂ）、図１３（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル形成領域は酸化物層８３０のうち主に金属酸化物膜８２２に形成される。

金属酸化物膜８２４は、金属酸化物膜８２１乃至８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２３と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。

導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１および金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。

絶縁層８１１乃至８１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至８１８はこれらの絶縁材料でなる単層、又は積層で構成される。絶縁層８１１乃至８１８を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。

酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。その結果、トランジスタ８０１の信頼性および電気的特性を向上することができる。

過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８分子／ｃｍ^３以上である膜とする。酸素分子の放出量は、３．０×１０^２０分子／ｃｍ^３以上であることがより好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。

酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至８１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

上掲の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

トランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることができる。その結果、トランジスタ８０１の信頼性、電気的特性を向上できる。

例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、８１２、８１４の少なくとも１つをバリア層として機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

絶縁層８１１乃至８１９の構成例を記す。この例では、絶縁層８１１、８１２、８１５、８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層８１４乃至８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。

導電層８５０乃至８５３に用いられる導電性材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層８５０乃至８５３の構成例を記す。導電層８５０は窒化タンタル、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタルの単層、または窒化タンタルとタングステンとの積層である。

トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜８２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ８０１を実現できる。

金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｚｎ－Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、８２３、８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、８２３、８２４は、それぞれ、Ｇａ酸化物で形成することができる。

金属酸化物膜８２２と金属酸化物膜８２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１の界面には、界面準位が形成されにくくなり、トランジスタ８０１の閾値電圧等の電気的特性のばらつきを低減することができる。

金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。

金属酸化物膜８２１乃至８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６、８１７から離れた位置に設けられた金属酸化物膜８２２にチャネルを形成することができる。

例えば、Ｉｎ－Ｍ－Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

そのため、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、８２３を形成する。例えば、Ｉｎ－Ｍ－Ｚｎ酸化物で、金属酸化物膜８２１乃至８２３を形成する場合、Ｉｎの含有率は金属酸化物膜８２２のＩｎの含有率を金属酸化物膜８２１、８２３のＩｎの含有率よりも高くする。Ｉｎ－Ｍ－Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物膜８２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、８２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ－Ｍ－Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

トランジスタ８０１に安定した電気的特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。

例えば、酸化物層８３０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。

酸化物層８３０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０のアルカリ土類金属の濃度についても同様である。

酸化物層８３０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満の、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した酸化物層８３０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜８２２中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜８２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜８２２にチャネル形成領域が設けられるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。

なお、金属酸化物膜８２２は、導電層８５１又は導電層８５２と接する領域においては、ｎ型化された領域８２２ｎを有していてもよい。領域８２２ｎは、金属酸化物膜８２２中の酸素が導電層８５１又は導電層８５２に引き抜かれる、又は、導電層８５１又は導電層８５２に含まれる導電性材料が金属酸化物膜８２２中の元素と結合する、などの現象によって形成される。領域８２２ｎが形成されることにより、導電層８５１又は導電層８５２と金属酸化物膜８２２との接触抵抗を低減することができる。

図１３は、酸化物層８３０が４層構造の例であるが、これに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０の任意の層の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至８２４と同様の金属酸化物膜を１層又は複数を設けることができる。

図１４を参照して、金属酸化物膜８２１、８２２、８２４の積層によって得られる効果を説明する。図１４は、トランジスタ８０１のチャネル形成領域のエネルギーバンド構造の模式図である。

図１４中、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層８１６、８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、およびＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい）。

金属酸化物膜８２２は、金属酸化物膜８２１、８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、および金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が大きい金属酸化物膜８２２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物膜８２１と金属酸化物膜８２２との間には金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜８２１、８２２、８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層８３０において、電子は主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１６との界面に、又は、金属酸化物膜８２４と絶縁層８１７との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。

また、図１４に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、および金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、８２４があることにより、金属酸化物膜８２２をトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅから遠ざけることができる。

なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。

トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気的特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。

なお、トランジスタ８０１はバックゲート電極を有さない構造とすることもできる。

＜積層構造の例＞
次に、ＯＳトランジスタと他のトランジスタの積層によって構成される半導体装置の構造について説明する。

図１５に、ＳｉトランジスタであるトランジスタＴｒ１００と、ＯＳトランジスタであるＴｒ２００と、容量素子Ｃ１００と、が積層された半導体装置８６０の積層構造の例を示す。

半導体装置８６０は、ＣＭＯＳ層８７１、配線層Ｗ_１乃至Ｗ_５、トランジスタ層８７２、配線層Ｗ_６、Ｗ_７の積層で構成されている。

ＣＭＯＳ層８７１には、トランジスタＴｒ１００が設けられている。トランジスタＴｒ１００のチャネル形成領域は、単結晶シリコンウエハ８７０に設けられている。トランジスタＴｒ１００のゲート電極８７３は、配線層Ｗ_１乃至Ｗ_５を介して、容量素子Ｃ１００の一方の電極８７５と接続されている。

トランジスタ層８７２には、トランジスタＴｒ２００が設けられている。図１５では、トランジスタＴｒ２００がトランジスタ８０１（図１３）と同様の構造を有する。トランジスタＴｒ２００のソース又はドレインの一方に相当する電極８７４は、容量素子Ｃ１００の一方の電極８７５と接続されている。なお、図１５には、トランジスタＴｒ２００がバックゲート電極を配線層Ｗ_５に有する場合を例示している。また、配線層Ｗ_６には、容量素子Ｃ１００が設けられている。

以上のように、ＯＳトランジスタとその他の素子を積層することにより、回路の面積を縮小することができる。

上記の構造は、実施の形態２において説明した半導体装置５００などに適用することができる。例えば、図１０におけるトランジスタＴｒ１１としてトランジスタＴｒ１００を用い、トランジスタＴｒ１２としてトランジスタＴｒ２００を用い、容量素子Ｃ１１として容量素子Ｃ１００を用いることができる。また、図１１におけるトランジスタＴｒ２１又はＴｒ２４としてトランジスタＴｒ１００を用い、トランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、又はＴｒ２６としてトランジスタＴｒ２００を用い、容量素子Ｃ２１又はＣ２２として容量素子Ｃ１００を用いることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。

ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

ＣＡＣ－ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、オフ電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、さまざまな半導体装置に最適である。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で説明した受電装置を搭載することが可能な電子機器について説明する。

図１６（Ａ）乃至図１６（Ｆ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。

図１６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図１６（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１６（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図１６（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図１６（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図１６（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。

図１６（Ａ）乃至図１６（Ｆ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図１６（Ａ）乃至図１６（Ｆ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。

本実施の形態において述べた電子機器はバッテリーを内蔵し、上記実施の形態で説明した無線給電を行うことができる。

また、図１７（Ａ）及び図１７（Ｂ）に電子機器の使用例について説明する。

図１７（Ａ）は、車などの移動体の車内で情報端末を操作している例を示す。

５１０３はハンドルであり、内部にアンテナを有している。ハンドル５１０３内部のアンテナから電子機器５１００に電力供給できるようにする。電子機器５１００はバッテリーを有しており、無線給電によって充電される。ハンドル５１０３に電子機器５１００を固定できるような治具を設けてもよい。ハンドル５１０３に電子機器５１００を固定すれば、ハンドフリーで電話、またはテレビ電話をかけることもできる。また、電子機器５１００に設けたマイクで音声認証し、操縦者の音声によって車を操縦することもできる。

例えば、電子機器５１００を停車中に操作して位置情報を表示部５１０２に表示させることができる。また、車の表示部５１０１に表示していない情報、例えばエンジン回転数、ハンドル角度、温度、タイヤ空気圧などを表示部５１０２に表示させてもよい。表示部５１０２はタッチ入力機能を有する。また、車外を撮影する１つまたは複数のカメラを用いて車外の様子を表示部５１０２に表示させることもでき、例えばバックモニターとしても用いることができる。また、居眠り運転を防止するために、車から走行速度などの情報を無線で受信し、走行速度をモニタリングしながら走行時は、電子機器５１００から運転手を撮影し、目を閉じている状態が長いと電子機器５１００を振動させる、または、警告音や、音楽が流れるようにする設定などを運転手が適宜選択できる。また、車の停止時には運転手の撮影を停止して省電力を図り、さらに停止中には無線で電子機器５１００のバッテリーを充電することができるようにしてもよい。

車などの移動体においては、上述したように様々な利用が考えられ、電子機器５１００は、そのいろいろな機能を持たせるために多くのセンサや、複数のアンテナが内蔵されることが望まれる。車などの移動体は、電源を有しているが制限があり、移動体を駆動させる電力などを考慮すると、電子機器５１００に使用する電力はなるべく少なく抑えることが好ましく、特に電気自動車などは電子機器５１００が使用する消費電力によって走行距離が短くなる恐れがある。電子機器５１００にいろいろな機能を持たせても同時に全ての機能を使用することは少なく、必要に応じて１つの機能または２つの機能だけ使用することが多い。機能ごとにバッテリーを用意し、複数のバッテリーを有する電子機器５１００にいろいろな機能を持たせる場合、使用したい機能だけをオン状態としてそれぞれの機能に対応するバッテリーから電力を供給することで省電力化が図れる。さらに、複数のバッテリーのうち、停止している機能に対応するバッテリーは、車に設けたアンテナから無線充電することができる。

また、図１７（Ｂ）は、飛行機などの機内で情報端末を操作している例を示す。飛行機などの機内においては個人の情報端末を使用できる時間などが制限されることもあり、長時間のフライトである場合には飛行機に備え付けの情報端末が使用できることが望まれる。

電子機器５２００は、映画やゲームや宣伝などの映像を表示する表示部５２０２を有しており、通信機能により現在の飛行位置や、残りの到着時間などをリアルタイムに取得できる情報端末である。また、表示部５２０２はタッチ入力機能を有する。

また、シート５２０１に設けられた凹部に電子機器５２００をはめこみ、電子機器５２００と重なる位置にアンテナ設置部５２０３を設け、はめ込んでいる間は無線給電できるようにする。また、電子機器５２００は、使用者が体調不良などを乗務員に連絡したい場合の電話や連絡ツールとしても機能させることができる。電子機器５２００に翻訳機能などを持たせておけば、乗務員とは言語の異なる乗員であっても電子機器５２００の表示部５２０２を用いてコミュニケーションをとることができる。また、隣り合った言語の異なる乗員同士でも電子機器５２００の表示部５２０２を用いてコミュニケーションをとることができる。また、例えば、乗員が寝ている間、表示部５２０２に「起こさないでください」と英語表示させ続ける、など伝言板としても機能させることもできる。

電子機器５２００は、機能ごとにバッテリーを複数有していてもよく、使用したい機能だけをオン状態とし、使用していない機能をオフ状態とすることにより、省電力化が図れる。さらに、複数のバッテリーのうち、停止している機能に対応するバッテリーは、アンテナ設置部５２０３から無線給電することができる。

また、飛行機の電力系統の異常があった場合、複数のシートにそれぞれある電子機器５２００のバッテリーを非常用に使用できるように設計してもよい。複数のシートにそれぞれある電子機器５２００は全て同じ製品であり、同じ設計であるため、非常用電源として直列接続できるようにシステムを構築してもよい。

電子機器５２００が有する複数の小型バッテリーとしては、リチウムポリマー電池などのリチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、レドックスキャパシタのいずれか一、または複数種用いることができる。

次に、上記実施の形態で説明した受電部に用いることが可能な電子機器の他の例として、人工臓器について説明する。図１８は、ペースメーカの一例を示す断面模式図である。

ペースメーカ本体５３００は、バッテリー５３０１ａ、５３０１ｂと、レギュレータと、制御回路と、アンテナ５３０４と、右心房へのワイヤ５３０２、右心室へのワイヤ５３０３とを少なくとも有している。

ペースメーカ本体５３００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５３０５及び上大静脈５３０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。

また、アンテナ５３０４で電力が受信でき、その電力はバッテリー５３０１ａおよび５３０１ｂに充電され、ペースメーカの交換頻度を少なくすることができる。ペースメーカ本体５３００は複数のバッテリーを有しているため、安全性が高く、一方が故障したとしてももう一方が機能させることができるため、補助電源としても機能する。また、ペースメーカに設けるバッテリーをさらに複数に分けて薄型のバッテリーとすれば、ＣＰＵなどを含む制御回路が設けられているプリント基板に搭載し、ペースメーカ本体５３００の小型化や、ペースメーカ本体５３００の厚さを薄くすることができる。

また、電力を受信できるアンテナ５３０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。

なお、このペースメーカの設置方法も一例であって、心臓疾患に合わせて様々な形態となる場合がある。

また、本実施の形態は、ペースメーカに限定されない。ペースメーカよりも普及している人工臓器として人工内耳がある。人工内耳は音を電気信号に変え、蝸牛の中に入れた刺激装置で聴神経を直接刺激する装置である。

人工内耳は手術で耳の奥などに埋め込む第１の装置と、音をマイクで拾って埋め込んだ第１の装置へ送る第２の装置とで構成される。第１の装置と第２の装置は電気的には接続されておらず、ワイヤレスで送受信するシステムである。第１の装置は、音を変換した電気信号を受信するアンテナと、蝸牛に達するワイヤとを少なくとも有している。また、第２の装置は、音を電気信号に変換するための音声処理部と、その電気信号を第１の装置に送信する送信回路とを少なくとも有している。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１００ 給電装置、１０１ 矢印、１１０ 給電コイル、１２０ 制御装置、１２１ 位置制御信号、１２２ 位置制御回路、１２３ 出力制御信号、１２４ 出力制御回路、１３０ 検知装置、１３０ａ 検知装置、１３０ｂ 検知装置、１３１ 検知コイル、１３１ａ 検知コイル、１３１ｂ 検知コイル、１３２ 検知コイル、１３２ａ 検知コイル、１３２ｂ 検知コイル、１３３ａ 領域、１３３ｂ 領域、１３３ｃ 領域、１３５ 基板、１３６ 検知装置、１３７ 矢印、１３８ 誘電体、１４０ 移動装置、１４１ レール、１４２ レール、１４３ コイル台、１４４ タイヤ、１５０ 筐体、２００ 受電装置、２１０ 受電コイル、２２０ 蓄電装置、３００ 電子機器、５００：半導体装置、５１０：記憶回路、５２０：参照用記憶回路、５３０：回路、５４０：回路、５５０：電流源回路、８０１：トランジスタ、８１１：絶縁層、８１２：絶縁層、８１３：絶縁層、８１４：絶縁層、８１５：絶縁層、８１６：絶縁層、８１７：絶縁層、８１８：絶縁層、８１９：絶縁層、８２０：絶縁層、８２１：金属酸化物膜、８２２：金属酸化物膜、８２２ｎ：領域、８２３：金属酸化物膜、８２４：金属酸化物膜、８３０：酸化物層、８５０：導電層、８５０ａ：導電層、８５０ｂ：導電層、８５１：導電層、８５２：導電層、８５３：導電層、８５３ａ：導電層、８５３ｂ：導電層、８６０：半導体装置、８７０：単結晶シリコンウエハ、８７１：ＣＭＯＳ層、８７２：トランジスタ層、８７３：ゲート電極、８７４：電極、８７５：電極、５０００：筐体、５００１：表示部、５００２：表示部、５００３：スピーカ、５００４：ＬＥＤランプ、５００５：操作キー、５００６：接続端子、５００７：センサ、５００８：マイクロフォン、５００９：スイッチ、５０１０：赤外線ポート、５０１１：記録媒体読込部、５０１２：支持部、５０１３：イヤホン、５０１４：アンテナ、５０１５：シャッターボタン、５０１６：受像部、５１００：電子機器、５１０１：表示部、５１０２：表示部、５１０３：ハンドル、５２００：電子機器、５２０１：シート、５２０２：表示部、５２０３：アンテナ設置部、５３００：ペースメーカ本体、５３０１ａ：バッテリー、５３０１ｂ：バッテリー、５３０２：ワイヤ、５３０３：ワイヤ、５３０４：アンテナ、５３０５：鎖骨下静脈、５３０６：上大静脈

Claims (3)

1. 給電コイルと、制御装置と、検知装置と、移動装置と、を有し、
   前記給電コイルは、磁界を発生させる機能を有し、
   前記制御装置は、前記給電コイルと、前記検知装置と、電気的に接続され、前記給電コイルの位置を決定する機能と、位置制御信号を送信する機能と、を有し、
   前記移動装置は、前記位置制御信号を受信する機能と、前記位置制御信号に基づいて前記給電コイルを移動させる機能と、を有し、
   前記検知装置は、第１のコイル群と、第２のコイル群とを有し、
   前記第２のコイル群は、前記第１のコイル群の含むコイルのいずれか一に囲まれる領域に位置し、
   前記第１のコイル群および前記第２のコイル群のすくなくともいずれか一方は、第１の検知コイルと、第２の検知コイルを含み、
   前記第１の検知コイルは、磁界を発生させる機能を有し、受電コイルの位置を検知する機能を有し、
   前記第２の検知コイルは、磁束密度の変化を検知する機能を有し、前記制御装置に検知信号を送信する機能を有する、給電装置。
2. 請求項１において、
   前記制御装置は、ニューラルネットワークを有し、
   前記ニューラルネットワークの入力層には、前記検知装置からの検知情報が入力され、
   前記ニューラルネットワークの出力層から、前記位置制御信号が出力される給電装置。
3. 請求項１または２に記載の給電装置と、受電装置と、を有し、
   前記受電装置は、蓄電装置と、前記受電コイルと、を有し、
   前記蓄電装置は、前記受電コイルに電気的に接続され、前記受電コイルに誘導される電力で充電される機能を有し、
   前記制御装置は、前記受電コイルの位置に対応して前記給電コイルの位置を決定する機能を有する非接触給電システム。

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