KR20190133695A - 반도체 장치, 표시 시스템, 및 전자 기기 - Google Patents

반도체 장치, 표시 시스템, 및 전자 기기 Download PDF

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KR20190133695A
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유지 이와키
슌페이 야마자키
？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 반도체 장치 또는 표시 시스템을 제공한다. 또는 입체감이 있는 영상의 표시를 가능하게 하는 반도체 장치 및 표시 시스템을 제공한다.
신호 생성부가 인공 지능을 사용하여 영상의 장면에 관한 정보와 영사의 깊이에 관한 정보를 취득하고, 이들 정보에 의거하여 화상 데이터를 입체감이 강조되도록 보정하는 기능을 가진다. 그리고, 화상 데이터를 보정함으로써 얻어진 영상 신호를 표시부에 공급함으로써 표시 영역에 입체감이 있는 영상을 표시할 수 있게 된다.

Description

반도체 장치, 표시 시스템, 및 전자 기기
본 발명의 일 형태는 반도체 장치, 표시 시스템, 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치, 기억 장치 등은 반도체 장치의 일 형태이다. 또한 표시 장치, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
근년에 들어 표시 장치의 용도가 다양화되고 있고, 예를 들어 휴대 정보 단말, 가정용 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 디지털 사이니지(Digital Signage: 전자 간판)나, PID(Public Information Display) 등에 표시 장치가 사용되고 있다.
표시 장치로서는 대표적으로 유기 EL(Electro Luminescence) 소자나 발광 다이오드(LED: Light Emitting Diode) 등의 발광 소자를 가지는 발광 장치, 액정 표시 장치, 전기 영동 방식 등에 의하여 표시를 수행하는 전자 페이퍼 등을 들 수 있다. 특허문헌 1에는, 곡면을 포함한 표시부를 사용함으로써 입체감 또는 깊이감을 얻을 수 있는 표시 장치가 개시되었다.
일본 공개특허공보 특개2016-110117호
본 발명의 일 형태는 신규 반도체 장치 또는 표시 시스템을 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 입체감이 있는 영상의 표시를 가능하게 하는 반도체 장치 또는 표시 시스템을 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 범용성이 높은 반도체 장치 또는 표시 시스템을 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 구성이 간략화된 반도체 장치 또는 표시 시스템을 제공하는 것을 과제로 한다. 또는 본 발명의 일 형태는 소비전력이 낮은 반도체 장치 또는 표시 시스템을 제공하는 것을 과제로 한다.
또한 본 발명의 일 형태는 반드시 상술한 과제 모두를 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 제 1 취득부(acquiring portion)와, 제 2 취득부와, 선택부와, 보정부(correction portion)를 가지고, 제 1 취득부는 영상의 장면에 관한 제 1 정보를 취득하는 기능을 가지고, 제 2 취득부는 영상의 깊이에 관한 제 2 정보를 취득하는 기능을 가지고, 선택부는 제 1 정보 및 제 2 정보에 의거하여 영상의 입체감 강조에 적합한 깊이맵(depth map)을 선택하는 기능을 가지고, 보정부는 깊이맵에 의거하여 화상 데이터를 보정하는 기능을 가지고, 선택부는 뉴럴 네트워크를 가지고, 뉴럴 네트워크의 입력층에는 제 2 정보가 입력되고, 뉴럴 네트워크의 출력층으로부터 깊이맵의 선택 결과가 출력되는 반도체 장치이다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 제 1 취득부는 기계 학습을 사용하여 제 1 정보를 취득하는 기능을 가지고, 제 2 취득부는 기계 학습을 사용하여 제 2 정보를 취득하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서 보정부는 변환부와 강조부를 가지고, 보정부는 화상 데이터의 보정을 수행하는 기능을 가지고, 강조부는 보정부에 의하여 보정된 화상 데이터에 대하여 입체감을 강조하는 처리를 수행하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치에서, 뉴럴 네트워크는 적화 연산(product-sum operation) 소자를 가지고, 적화 연산 소자는 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지는 기억 회로를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 2 트랜지스터의 게이트 및 용량 소자와 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가져도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템은 상기 반도체 장치를 사용하여 구성된 신호 생성부와, 표시부를 가지고, 신호 생성부는 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고, 표시부는 영상 신호에 의거하여 영상을 표시하는 기능을 가지는 표시 시스템이다.
또한 본 발명의 일 형태에 따른 표시 시스템에서 표시부는 표시 패널을 가지고, 표시 패널은 가요성을 가져도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템은 표시부와, 신호 생성부를 가지고, 표시부는 표시 패널을 가지고, 표시 패널은 표시 소자와, 제 1 트랜지스터를 가지고, 표시 소자는 제 1 트랜지스터와 전기적으로 접속되고, 표시 소자는 마이크로 발광 다이오드(이후 마이크로 LED라고도 기재함)를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 신호 생성부는 화상 데이터를 보정하는 기능과, 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고, 표시부는 영상 신호에 의거하여 영상을 표시하는 기능을 가지는 표시 시스템이다.
또한 본 발명의 일 형태에 따른 표시 시프템은 표시부와, 신호 생성부를 가지고, 표시부는 표시 패널을 가지고, 표시 패널은 표시 소자를 가지고, 표시 소자는 마이크로 발광 다이오드를 가지고, 신호 생성부는 제 1 트랜지스터를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 신호 생성부는 화상 데이터를 보정하는 기능과, 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고, 표시부는 영상 신호에 의거하여 영상을 표시하는 기능을 가지는 표시 시스템이다.
또한 본 발명의 일 형태에 따른 표시 시프템은 표시부와, 신호 생성부를 가지고, 표시부는 표시 패널을 가지고, 표시 패널은 표시 소자와, 제 1 트랜지스터를 가지고, 표시 소자는 제 1 트랜지스터와 전기적으로 접속되고, 표시 소자는 마이크로 발광 다이오드를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 신호 생성부는 제 2 트랜지스터를 가지고, 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 신호 생성부는 화상 데이터를 보정하는 기능과, 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고, 표시부는 영상 신호에 의거하여 영상을 표시하는 기능을 가지는 표시 시스템이다.
또한 본 발명의 일 형태에 따른 표시 시스템에서, 신호 생성부는 제 1 취득부와, 제 2 취득부와, 선택부와, 보정부를 가지고, 제 1 취득부는 영상의 장면에 관한 제 1 정보를 취득하는 기능을 가지고, 제 2 취득부는 영상의 깊이에 관한 제 2 정보를 취득하는 기능을 가지고, 선택부는 제 1 정보 및 제 2 정보에 의거하여 영상의 입체감 강조에 적합한 깊이맵을 선택하는 기능을 가지고, 보정부는 깊이맵에 의거하여 화상 데이터를 보정하는 기능을 가지고, 선택부는 뉴럴 네트워크를 가지고, 뉴럴 네트워크의 입력층에는 제 2 정보가 입력되고, 뉴럴 네트워크의 출력층으로부터 깊이맵의 선택 결과가 출력되어도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템에서, 제 1 취득부는 기계 학습을 사용하여 제 1 정보를 취득하는 기능을 가지고, 제 2 취득부는 기계 학습을 사용하여 제 2 정보를 취득하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템에서, 보정부는 변환부와 강조부를 가지고, 강조부는 보정부에 의하여 보정된 화상 데이터에 대하여 입체감을 강조하는 처리를 수행하는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 표시 시스템에서, 뉴럴 네트워크는 적화 연산 소자를 가지고, 적화 연산 소자는 제 3 트랜지스터와, 제 4 트랜지스터와, 용량 소자를 가지는 기억 회로를 가지고, 제 3 트랜지스터의 소스 및 드레인 중 하나는 제 4 트랜지스터의 게이트 및 용량 소자와 전기적으로 접속되고, 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가져도 좋다.
또한 본 발명의 일 형태에 따른 전자 기기는 상기 표시 시스템 중 어느 것이 탑재된 전자 기기이다.
본 발명의 일 형태에 의하여 신규 반도체 장치 또는 표시 시스템을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 입체감이 있는 영상의 표시를 가능하게 하는 반도체 장치 또는 표시 시스템을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 범용성이 높은 반도체 장치 또는 표시 시스템을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 구성이 간략화된 반도체 장치 또는 표시 시스템을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 소비전력이 낮은 반도체 장치 또는 표시 시스템을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 반드시 이들 효과를 모두 가질 필요는 없다. 이들 외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 표시 시스템의 구성예를 나타낸 도면이다.
도 2는 장면 정보의 예를 나타낸 도면이다.
도 3은 깊이 정보의 예를 나타낸 도면이다.
도 4는 깊이맵의 예를 나타낸 도면이다.
도 5는 선택부의 구성예를 나타낸 도면이다.
도 6은 뉴럴 네트워크의 구성예를 나타낸 도면이다.
도 7은 생성부의 구성예 및 강조 처리의 예를 나타낸 도면이다.
도 8은 학습부의 구성예를 나타낸 도면이다.
도 9는 뉴럴 네트워크의 구성예를 나타낸 도면이다.
도 10은 흐름도이다.
도 11은 연산 장치의 구성예를 나타낸 도면이다.
도 12는 반도체 장치의 구성예를 나타낸 도면이다.
도 13은 기억 회로의 구성예를 나타낸 도면이다.
도 14는 메모리 셀의 구성예를 나타낸 도면이다.
도 15는 회로의 구성예를 나타낸 도면이다.
도 16은 타이밍 차트이다.
도 17은 트랜지스터의 구성예를 나타낸 도면이다.
도 18은 에너지 밴드 구조를 나타낸 도면이다.
도 19는 반도체 장치의 구성예를 나타낸 도면이다.
도 20은 표시 장치의 구성예를 나타낸 도면이다.
도 21은 표시 장치의 구성예를 나타낸 도면이다.
도 22는 표시 패널의 구성예를 나타낸 도면이다.
도 23은 표시 장치의 구성예를 나타낸 도면이다.
도 24는 표시 장치의 구성예를 나타낸 도면이다.
도 25는 표시 장치의 구성예를 나타낸 도면이다.
도 26은 표시 장치의 구성예를 나타낸 도면이다.
도 27은 표시 장치의 구성예를 나타낸 도면이다.
도 28은 전자 기기의 구성예를 나타낸 도면이다.
도 29는 전자 기기의 구성예를 나타낸 도면이다.
도 30은 차량의 구성예를 나타낸 도면이다.
본 발명의 실시형태에 대하여 도면을 사용하여 아래에서 자세히 설명한다. 다만 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경될 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 그러므로, 본 발명은 아래의 실시형태의 내용에 한정하여 해석되는 것은 아니다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미로 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 영역에 금속 산화물을 사용한 경우, 이 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 이 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 줄여서 OS라고 부를 수 있다. 이후, 채널 영역에 금속 산화물을 포함한 트랜지스터를 OS 트랜지스터라고도 표기한다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 자세한 사항에 대해서는 후술한다.
예를 들어 본 명세서 등에서 X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계 예를 들어 도면에 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면에 또는 문장으로 기재된 접속 관계 이외의 것도 도면에 또는 문장으로 기재되어 있는 것으로 한다. 여기서, X 및 Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재(介在)하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온/오프가 제어되는 기능을 가진다. 즉, 스위치는 온 상태 또는 오프 상태가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한 X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, 및 NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 및 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로 및 강압 회로 등), 신호의 전위 레벨을 전환하는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등), 신호 생성 회로, 기억 회로, 및 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서 X와 Y 사이에 다른 회로가 개재되어도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한 X와 Y가 기능적으로 접속되어 있는 경우는 X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한 X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉 X와 Y가 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우, 단순히 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한 도면상에서는 독립되어 있는 구성 요소들이 서로 전기적으로 접속되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선 및 전극의 양쪽 모두의 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서 전기적으로 접속이란 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치 및 표시 시스템에 대하여 설명한다.
<표시 시스템의 구성예>
도 1에 표시 시스템(10)의 구성예를 나타내었다. 표시 시스템(10)은 외부로부터 수신한 데이터에 의거하여 영상을 표시하기 위한 신호를 생성하고, 상기 신호를 사용하여 영상을 표시하는 기능을 가진다. 표시 시스템(10)은 표시부(20), 신호 생성부(30), 및 연산부(40)를 가진다.
또한 표시부(20), 신호 생성부(30), 및 연산부(40)는 모두 반도체 장치를 사용하여 구성할 수 있다. 또한 표시부(20)는 표시 장치를 사용하여 구성할 수 있고, 연산부(40)는 연산 장치를 사용하여 구성할 수 있다. 또한 신호 생성부(30)에 포함되는 회로를 하나의 집적 회로에 집약할 수 있다. 따라서 표시부(20)는 반도체 장치 또는 표시 장치라고 할 수도 있다. 또한 신호 생성부(30)는 반도체 장치 또는 집적 회로라고 할 수도 있다. 또한 연산부(40)는 반도체 장치 또는 연산 장치라고 할 수도 있다.
[표시부]
표시부(20)는 표시 영역(DSP)을 가진다. 표시 영역(DSP)은 신호 생성부(30)로부터 입력되는, 소정의 영상을 표시하기 위한 신호(이후 영상 신호라고도 함)에 의거하여 영상을 표시하는 기능을 가진다. 표시 영역(DSP)은 복수의 화소(pix)를 사용하여 구성된다. 여기서는 표시 영역(DSP)이 n행 m열(n, m은 자연수임)의 화소(pix)를 사용하여 구성되는 경우에 대하여 설명한다.
화소(pix)는 각각 표시 소자를 가지고 소정의 계조를 표시하는 기능을 가진다. 그리고 화소(pix)의 계조가 제어됨으로써 표시 영역(DSP)에 소정의 영상이 표시된다.
화소(pix)에 제공되는 표시 소자의 예로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형의 액정 소자, 반사형의 액정 소자, 반투과형의 액정 소자 등을 사용할 수 있다. 또한 표시 소자로서 셔터 방식의 MEMS(Micro Electro Mechanical System) 소자, 광간섭 방식의 MEMS 소자, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다. 또한 발광 소자의 예로서, OLED(Organic Light Emitting Diode), LED(Light Emitting Diode), QLED(Quantum-dot Light Emitting Diode), 반도체 레이저 등의 자발광성 발광 소자를 들 수 있다.
표시 영역(DSP)에 제공되는 화소(pix)의 개수는 자유로이 설정할 수 있다. 예를 들어 표시 영역(DSP)에 4K2K 영상을 표시하는 경우에는 3840×2160개 이상, 또는 4096×2160개 이상의 화소를 제공하는 것이 바람직하다. 또한 표시 영역(DSP)에 8K4K 영상을 표시하는 경우에는 7680×4320개 이상의 화소를 제공하는 것이 바람직하다. 또한 표시 영역(DSP)에는 더 많은 화소(pix)를 제공할 수도 있다.
또한 표시 영역(DSP)은 곡면을 가져도 좋다. 이로써 다양한 곳에 영상을 표시시킬 수 있다. 예를 들어 건물의 내벽이나 외벽, 차량의 내장 또는 외장 등의 곡면을 따라 표시 영역(DSP)을 제공할 수 있다.
표시부(20)에 표시시키고자 하는 영상 내에는 3차원 물체나 풍경 등이 포함될 수 있다. 그러나 실제로 표시 영역(DSP)에 표시되는 영상은 n×m의 2차원 배열의 화상 데이터에 의하여 표현되고 2차원 영상으로서 표시된다. 그래서 표시 영역(DSP)에 입체감이 있는 3차원적 영상을 표시하기 위해서는 입체감을 강조하기 위한 화상 처리를 수행하는 것이 바람직하다. 2차원 영상의 입체감의 강조는 예를 들어 영상의 휘도, 영상 내의 물체의 크기, 공기 원근감(배경이 푸른 빛을 띠는 것, 윤곽이 흐릿해지는 것 등), 음영, 또는 콘트라스트 등을 제어함으로써 수행할 수 있다.
여기서 본 발명의 일 형태에서 영상의 입체감을 강조하는 영상 신호가 인공 지능(AI: Artificial Intelligence)을 사용하여 생성된다. 구체적으로는 신호 생성부(30)가 인공 지능을 사용하여 영상의 장면에 관한 정보(이후 장면 정보라고도 함)와 영상의 깊이에 관한 정보(이후 깊이 정보라고도 함)를 취득하고, 이들 정보에 의거하여 화상 데이터를 입체감이 강조되도록 보정하는 기능을 가진다. 그리고, 화상 데이터를 보정함으로써 얻어진 영상 신호를 표시부(20)에 공급함으로써 표시 영역(DSP)에 입체감이 있는 영상을 표시할 수 있게 된다.
또한 인공 지능이란 인간의 지능을 모방한 계산기의 총칭이다. 본 명세서 등에서 인공 지능에는 기계 학습을 사용하여 연산을 수행하는 계산기가 포함된다. 기계 학습의 예로서 서포트 벡터 머신(SVM), 부스팅(Boosting) 등을 들 수 있다. 또한 본 명세서 등에서 인공 지능에는 인공 뉴럴 네트워크(ANN: Artificial Neural Network)가 포함된다. 인공 뉴럴 네트워크는 뉴런과 시냅스로 구성되는 뉴럴 네트워크를 모방한 회로이다. 본 명세서 등에서 "뉴럴 네트워크"라고 기재하는 경우에는 특히 인공 뉴럴 네트워크를 가리킨다. 아래에서 인공 지능을 가지는 신호 생성부(30)에 대하여 설명한다.
[신호 생성부의 구성예]
신호 생성부(30)는 외부로부터 입력된 데이터(D)에 의거하여 영상 신호를 생성하는 기능을 가진다. 신호 생성부(30)는 수신부(RCV), 취득부(SA), 취득부(DA), 선택부(SP), 보정부(CP), 화상 처리부(IP), 및 출력부(OP)를 가진다. 이들은 모두 회로를 사용하여 구성할 수 있다.
수신부(RCV)는 외부로부터 입력되는 데이터(D)를 수신하고, 적절히 신호 처리를 수행하는 기능을 가진다. 예를 들어 수신부(RCV)는 데이터(D)의 복조, 아날로그-디지털 변환, 디코딩 등을 수행하는 기능을 가진다. 수신부(RCV)에는, 소정의 방식으로 변조되고 인코딩된 방송 신호 등이 입력된다. 또한 데이터(D)는 무선 수신되어도 좋고 유선 수신되어도 좋다.
수신부(RCV)의 신호 처리에 의하여 표시부(20)에 표시되는 영상에 대응하는 화상 데이터(데이터 ID)가 생성되고, 취득부(SA) 및 취득부(DA)에 출력된다.
취득부(SA)는 데이터(ID)에 대응하는 영상의 장면 정보를 취득하는 기능을 가진다. 장면 정보의 예로서는 영상 전체의 구성에 관한 정보, 영상에 포함되는 물체의 정보, 영상의 상황(장소나 시간대 등)에 관한 정보 등이 포함된다. 영상의 상황의 구체적인 예로서는 옥내 영상인지 옥외 영상인지에 관한 정보나, 새벽의 영상, 낮의 영상, 저녁 영상, 야간의 영상 중 어느 것인지에 관한 정보 등을 들 수 있다.
도 2는 취득부(SA)에 의하여 취득되는 장면 정보의 예를 나타낸 것이다. 도 2의 (A)는 데이터(ID)에 의하여 표현되는 영상(IMG)의 예이다. 취득부(SA)에 데이터(ID)가 입력되면, 취득부(SA)는 영상(IMG)에 포함되는 물체를 인식한다. 취득부(SA)의 물체 인식에 의하여, 영상(IMG) 내에 건물(building), 나무(tree), 및 인간(human)이 존재한다는 정보가 취득된 상태를 도 2의 (B)에 나타내었다.
또한 취득부(SA)에 의하여 영상(IMG)의 상황에 관한 정보가 취득되어도 좋다. 취득부(SA)에 의하여, 영상(IMG)이 낮에 옥외에서 촬영된 영상이라는 정보(outdoor daytime)가 취득된 상태를 도 2의 (B)에 나타내었다.
상술한 바와 같은 장면 정보가 취득부(SA)에 의하여 취득되고, 선택부(SP)에 데이터(Ds)로서 출력된다.
취득부(DA)는 데이터(ID)에 대응하는 영상의 깊이 정보를 취득하는 기능을 가진다. 깊이 정보의 예로서는 영상 내의 물체의 크기, 영상 내의 물체간 거리, 공기 원근감, 음영, 공기 산란으로 인한 콘트라스트의 저하 등을 들 수 있다. 공기 원근감은 빛의 산란에 의하여 생기는 원근감이고, 멀리 보이는 경치일수록 물체가 희미해지고, 윤곽이 흐릿해지고, 푸른 빛을 띠는 영상이 되는 현상이다. 이들 정보에 의거하여 영상의 깊이를 추정할 수 있다.
도 3은 취득부(DA)에 의하여 취득되는 깊이 정보의 예를 나타낸 것이다. 데이터(ID)에 의하여 표현되는 영상(IMG)으로부터, 물체(건물, 나무, 인간)의 높이(Hb, Ht, Hh), 물체간 거리(d), 인간의 음영(shading), 인간이 나무를 가리는 것(hiding), 후방 영역이 푸른 빛을 띠는 것(bluish), 건물의 윤곽이 흐릿해지는 것(blurring), 및 전경과 후경의 콘트라스트의 차이(contrast) 등이 깊이 정보로서 취득된다. 이들 깊이 정보로부터 나무는 인간보다 후방에 위치하고, 건물은 나무 후방에 위치하는 것 등이 인식된다.
상술한 바와 같은 깊이 정보가 취득부(DA)에 의하여 취득되고, 선택부(SP)에 데이터(Dd)로서 출력된다.
장면 정보 및 깊이 정보의 취득은 각각 기계 학습을 사용하여 수행할 수 있다. 이 경우, 특징량 및 기계 학습의 종류는 자유로이 선택할 수 있다. 예를 들어 휘도 정보에 의거하여 영상의 특징을 추출하는 경우에는 특징량으로서 Joint Haar-like 특징량, 스파스 특징량 등을 사용할 수 있다. 또한 에지 정보에 의거하여 영상의 특징을 추출하는 경우에는 특징량으로서 Shapelet 특징량, Joint HOG 특징량 등을 사용할 수 있다. 또한 기계 학습에는 서포트 벡터 머신(SVM), 부스팅, 뉴럴 네트워크 등을 사용할 수 있다. 또한 특징량의 추출을 뉴럴 네트워크에 의하여 수행할 수도 있다.
선택부(SP)는 영상의 입체감의 강조에 적합한 깊이맵을 선택하는 기능을 가진다. 구체적으로는, 선택부(SP)는 장면 정보 및 깊이 정보에 의거하여 영상의 깊이맵(이후 영상 깊이맵이라고도 함), 또는 영상에 포함되는 물체의 깊이맵(이후 물체 깊이맵이라고도 함)을 선택하는 기능을 가진다. 영상 깊이맵 또는 물체 깊이맵은 미리 복수로 준비되고, 장면 정보 및 깊이 정보에 따라 입체감의 강조에 적합한 깊이맵이 선택된다.
선택부(SP)에 의하여 선택된 깊이맵은 화상 데이터의 보정에 사용된다. 장면 정보 및 깊이 정보에 의거하여 선택된 깊이맵에 따라 영상 또는 영상에 포함되는 물체의 좌표를 변환함으로써 영상의 입체감을 강조할 수 있다.
도 4의 (A)에 영상 깊이맵의 예를 나타내었다. 영상 깊이맵(IDM)은 영상 전체의 깊이를 나타내는 맵이다. 선택부(SP)는 데이터(Ds) 및 데이터(Dd)에 의거하여 복수의 깊이맵(IDM) 중에서 입체감의 강조에 적합한 하나의 깊이맵(IDM)을 선택하는 기능을 가진다.
또한 도 4의 (B)에 물체 깊이맵의 예를 나타내었다. 물체 깊이맵(ODM)은 영상에 포함되는 상자형 물체의 깊이를 나타내는 맵이다. 선택부(SP)는 데이터(Ds) 및 데이터(Dd)에 의거하여 복수의 깊이맵(ODM)으로부터 입체감의 강조에 적합한 하나의 깊이맵(ODM)을 선택하는 기능을 가진다. 또한 물체 깊이맵의 선택은 영상에 포함되는 물체마다 수행할 수 있다.
입체감을 효과적으로 강조하기 위해서는, 영상의 내용에 따라 상기 깊이맵의 선택을 적절히 수행할 필요가 있다. 여기서 선택부(SP)는 뉴럴 네트워크(NN1(Inference))를 사용하여 깊이맵을 선택하는 기능을 가진다. 이로써 다양한 장면 정보 및 깊이 정보에 의거하여 적절한 깊이맵을 선택할 수 있다. 뉴럴 네트워크(NN1)를 가지는 선택부(SP)의 구성예를 도 5에 나타내었다.
도 5의 (A)에 도시된 선택부(SP)는 복수의 뉴럴 네트워크(NN1)를 사용하여 깊이맵을 선택하는 기능을 가진다. 선택부(SP)는 분배 회로(DC), N개(N은 2 이상의 정수(integer)임)의 뉴럴 네트워크(NN1)를 가진다.
분배 회로(DC)는 데이터(Dd)를 분배하고, 데이터(Dd)가 공급되는 뉴럴 네트워크(NN1)를 선택하는 기능을 가진다. 데이터(Dd)가 공급되는 뉴럴 네트워크(NN1)의 선택은 데이터(Ds)에 의거하여 결정된다.
복수의 뉴럴 네트워크(NN1)는 각각 데이터(Dd)를 입력 데이터로서 사용한 추론에 의하여, 영상 또는 영상에 포함되는 물체의 깊이맵을 선택하는 기능을 가진다. 뉴럴 네트워크(NN1[1] 내지 NN1[N]) 각각은 미리 준비된 복수의 깊이맵 중에서 입체감의 강조에 적합한 깊이맵을 선택할 수 있도록 학습이 실시되었다. 그리고 뉴럴 네트워크(NN1[1] 내지 NN1[N])의 출력층으로부터는 선택 결과에 대응하는 데이터(Ddm[1] 내지 Ddm[N])가 각각 출력된다.
일례로서 건물, 나무, 인간이 포함되는 영상의 입체감을 강조하기 위한 깊이맵을 선택하는 경우에 대하여 생각한다. 이때, 예를 들어 뉴럴 네트워크(NN1[1] 내지 NN1[4])는 각각 영상 전체, 건물, 나무, 인간의 깊이맵을 선택하는 뉴럴 네트워크로서 사용된다. 데이터(Dd)가 선택 회로(CP)에 입력되면, 분배 회로(DC)는 상기 데이터(Dd)가 영상 전체, 건물, 나무, 인간 중 어느 것의 깊이 정보인지, 즉 깊이 정보의 대상에 따라 데이터(Dd)를 특정의 뉴럴 네트워크(NN1)로 분배한다. 또한 깊이 정보의 대상은 데이터(Ds)에 의거하여 판별할 수 있다.
구체적으로는 데이터(Dd)가 영상 전체에 관한 깊이 정보인 경우에는, 데이터(Dd)가 뉴럴 네트워크(NN1[1])에 입력된다. 또한 데이터(Dd)가 건물, 나무, 사람에 관한 깊이 정보인 경우에는 각각 데이터(Dd)가 뉴럴 네트워크(NN1[2], NN1[3], NN1[4])에 입력된다. 그리고, 뉴럴 네트워크(NN1[1] 내지 NN1[4])에 의하여 입체감의 강조에 적합한 깊이맵이 선택되고 데이터(Ddm[1] 내지 Ddm[4])로서 출력된다.
뉴럴 네트워크(NN1)의 구체적인 구성예를 도 6에 나타내었다. 뉴럴 네트워크(NN1)는 입력층(IL), 출력층(OL), 및 은닉층(중간층)(HL)을 가진다. 입력층(IL)에는 데이터(Dd)에 포함되는 깊이 정보에 대응하는 데이터(d1 내지 di)(i는 자연수임)가 입력된다.
또한 뉴럴 네트워크(NN1)는 은닉층(HL)을 복수로 가지는 네트워크(DNN: 딥 뉴럴 네트워크)이어도 좋다. 딥 뉴럴 네트워크의 학습을 심층 학습이라고 부를 수 있다. 출력층(OL), 입력층(IL), 은닉층(HL)은 각각 복수의 유닛(뉴런 회로)을 가지고, 각 유닛의 출력은 가중치(결합 강도)를 통하여 상이한 층에 제공된 유닛에 공급된다.
또한 뉴럴 네트워크(NN1)의 가중 계수는 신호 생성부(30)의 외부로부터 입력할 수 있다. 구체적으로는 연산부(40)에 의하여 산출된 가중 계수(W)가 선택부(SP)에 공급되고, 뉴럴 네트워크(NN1)는 상기 가중 계수(W)를 저장하는 기능을 가진다.
뉴럴 네트워크(NN1)에는 깊이 정보(데이터(d1 내지 di))에 의거하여 입체감의 강조에 적합한 깊이맵을 선택하는 기능이 학습을 통하여 부가되어 있다. 그리고 뉴럴 네트워크(NN1)의 입력층에 데이터(d1 내지 di)가 입력되면, 각 층에서 연산 처리가 수행된다. 각 층에서의 연산 처리는 전의 층(previous layer)의 유닛의 출력과 가중 계수의 적화 연산 등에 의하여 실행된다. 또한 층간 결합은 모든 유닛들이 결합된 전결합으로 하여도 좋고, 일부의 유닛들이 결합된 부분 결합으로 하여도 좋다. 그리고 깊이맵의 선택 결과는 데이터(dm1 내지 dmj)(j는 자연수임)로서 출력층(OL)으로부터 출력된다.
데이터(dm1 내지 dmj) 각각은 특정의 깊이맵에 대응한다. 그리고 데이터(dm)의 값은 대응하는 깊이맵이 입체감의 강조에 적합한 깊이맵인 확률에 대응시킬 수 있다. 이러한 구성은 출력층(OL)의 유닛 수를 j개로 하고, 출력층(OL)의 활성화 함수로서 소프트맥스 함수 등을 사용함으로써 실현할 수 있다. 그리고 데이터(dm1 내지 dmj) 중에서 가장 값이 큰 데이터(dm)가 깊이맵의 선택 결과에 대응하고, 선택된 깊이맵이 데이터(Ddm)로서 보정부(CP)에 출력된다. 이와 같이 하여, j개의 깊이맵 중에서 입체감의 강조에 적합한 특정의 깊이맵이 선택된다.
선택부(SP)에 뉴럴 네트워크를 사용함으로써, 미지의 깊이 정보의 조합에 의거하여 적절한 깊이맵을 선택할 수 있다. 그래서 선택부(SP)의 범용성을 향상시킬 수 있다.
또한 복수의 깊이맵의 선택이 하나의 뉴럴 네트워크(NN1)에 의하여 수행되어도 좋다. 도 5의 (B)에 하나의 뉴럴 네트워크(NN1)에 데이터(Dd)가 순차적으로 입력되는 구성예를 나타내었다. 또한 도 5의 (B)에 도시된 뉴럴 네트워크(NN1)는 기억 회로(MCW)와 접속되어 있다.
뉴럴 네트워크(NN1)에 데이터(Dd)가 입력되면, 기억 회로(MCW)는 데이터(Ds)에 의거하여 상기 데이터(Dd)에 적합한 가중 계수(W)를 뉴럴 네트워크(NN1)에 공급한다. 즉 데이터(Dd)가 입력될 때마다 데이터(Ds)에 응하여 뉴럴 네트워크(NN1)에 저장되는 가중 계수(W)가 바뀐다. 예를 들어 기억 회로(MCW)에 N세트의 가중 계수(W)를 저장하고 데이터(Ds)에 응하여 하나의 가중 계수(W)를 뉴럴 네트워크(NN1)에 공급함으로써 도 5의 (A)와 마찬가지로 N종류의 깊이맵의 선택을 수행할 수 있다. 이로써 뉴럴 네트워크(NN1)의 개수를 삭감할 수 있고 신호 생성부(30)의 구성을 간략화할 수 있다.
상술한 바와 같이, 선택부(SP)는 뉴럴 네트워크(NN1)를 사용하여 깊이맵의 선택을 수행할 수 있다. 그리고, 깊이맵의 선택 결과는 데이터(Ddm)로서 도 1에 도시된 보정부(CP)에 출력된다.
보정부(CP)는 데이터(Ddm)에 의거하여 데이터(ID)를 보정하는 기능을 가진다. 구체적으로는 보정부(CP)는 선택부(SP)에 의하여 선택된 깊이맵을 사용하여 입체감이 강조되도록 데이터(ID)를 데이터(ID')로 보정하는 기능을 가진다. 또한 보정부(CP)는 데이터(ID')에 입체감을 강조하는 처리(이후 강조 처리라고도 함)를 수행하는 기능을 가져도 좋다.
도 7의 (A)에 보정부(CP)의 구성예를 나타내었다. 보정부(CP)는 변환부(TP) 및 강조부(EP)를 가진다. 변환부(TP)에는 데이터(ID) 및 데이터(Ddm)가 공급된다.
변환부(TP)는 데이터(Ddm)를 사용하여 데이터(ID)를 변환하는 기능을 가진다. 구체적으로는 데이터(ID)에 의하여 표시되는 영상, 또는 상기 영상에 포함되는 물체의 깊이맵을 선택부(SP)에 의하여 선택된 깊이맵으로 변환하는 기능을 가진다. 이로써, 데이터(ID)가 입체감이 강조된 화상 데이터(데이터(ID'))로 변환되고, 강조부(EP)에 출력된다.
강조부(EP)는 데이터(ID')에 강조 처리를 수행하는 기능을 가진다. 강조 처리의 예로서 예를 들어 영상의 휘도, 영상 내의 물체의 크기, 공기 원근감, 음영, 또는 콘트라스트의 조정 등을 들 수 있다. 도 7의 (B-1) 내지 (B-4)에 강조 처리의 구체적인 예를 나타내었다.
도 7의 (B-1)은 물체의 휘도를 조정하는 예이다. 앞쪽에 위치하는 영역일수록 계조를 높임으로써 물체의 입체감을 강조할 수 있다. 또한 도 7의 (B-2)는 물체의 음영 조정의 예이다. 음영의 유무 또는 강약을 제어함으로써 물체의 입체감을 강조할 수 있다.
도 7의 (B-3)은 공기 원근감을 조정하는 예이다. 배경을 푸른 빛을 띠는 색깔로 하고, 또한 멀리 위치하는 물체의 윤곽을 흐릿하게 함으로써 영상 전체의 원근감을 강조할 수 있다. 또한 도 7의 (B-4)는 콘트라스트를 조정하는 예이다. 앞쪽에 위치하는 물체의 콘트라스트를 높게 하고, 멀리 위치하는 물체의 콘트라스트를 낮게 함으로써 영상 전체의 원근감을 강조할 수 있다.
강조부(EP)에 의하여 입체감이 강조된 데이터(ID')는 화상 처리부(IP)에 출력된다. 또한 입체감의 강조를 변환부(TP)에 의한 깊이맵의 변환만으로 수행함으로써 강조부(EP)를 생략할 수도 있다.
화상 처리부(IP)는 데이터(ID')에 각종 화상 처리를 수행하여 영상 신호를 생성하는 기능을 가진다. 화상 처리의 예로서는 노이즈 제거 처리, 계조 변환 처리, 색조 보정 처리, 휘도 보정 처리 등을 들 수 있다. 색조 보정 처리나 휘도 보정 처리는 감마 보정 등을 사용하여 수행할 수 있다. 또한 화상 처리부(IP)는 해상도의 업 컨버트에 따른 화소간 보간 처리나, 프레임 주파수의 업 컨버트에 따른 프레임간 보간 처리 등을 실행하는 기능을 가져도 좋다. 또한 화상 처리부(IP)는 영상의 윤곽 또는 원근감을 강조하는 처리를 수행하는 기능을 가져도 좋다.
노이즈 제거 처리로서는, 글자 등의 윤곽의 주변에서 발생하는 모스키토 노이즈, 고속 동영상에서 발생하는 블록 노이즈, 플리커를 발생시키는 랜덤 노이즈, 해상도의 업 컨버트에 의하여 발생하는 도트 노이즈 등 다양한 노이즈의 제거를 들 수 있다.
계조 변환 처리는 신호(SD)가 나타내는 계조를 표시부(20)의 출력 특성에 대응한 계조로 변환하는 처리이다. 예를 들어 계조 수를 크게 하는 경우, 작은 계조 수로 입력된 화상에 대하여, 각 화소에 대응하는 계조값을 보간하여 할당함으로써, 히스토그램을 평활화하는 처리를 수행할 수 있다. 또한 다이내믹 레인지를 넓히는 하이 다이내믹 레인지(HDR) 처리도 계조 변환 처리에 포함된다.
색조 보정 처리는, 영상의 색조를 보정하는 처리이다. 또한 휘도 보정 처리는 영상의 밝기(휘도 콘트라스트)를 보정하는 처리이다. 예를 들어, 표시부(20)가 제공되는 공간의 조명의 종류나 휘도, 또는 색 순도 등에 응하여 표시부(20)에 표시되는 영상의 휘도나 색조가 최적이 되도록 보정된다.
화소간 보간 처리는, 해상도를 업 컨버트하였을 때, 원래 존재하지 않는 데이터를 보간하는 처리이다. 예를 들어, 목적의 화소의 주위의 화소를 참조하고, 이들의 중간색을 표시하도록 데이터를 보간한다.
프레임간 보간은, 표시하는 영상의 프레임 주파수를 증대시키는 경우, 원래 존재하지 않는 프레임(보간 프레임)의 화상을 생성한다. 예를 들어, 어느 2장의 화상의 차분에서 2장의 화상 사이에 삽입하는 보간 프레임의 화상을 생성한다. 또는 2장의 화상 사이에 복수장의 보간 프레임의 화상을 생성할 수도 있다. 예를 들어 화상 데이터의 프레임 주파수가 60Hz이었을 때, 복수장의 보간 프레임을 생성함으로써, 표시부(20)에 출력되는 영상 신호의 프레임 주파수를 2배의 120Hz, 또는 4배의 240Hz, 또는 8배의 480Hz 등으로 증대시킬 수 있다.
화상 처리부(IP)에서의 화상 처리에 의하여 영상 신호가 생성되고, 신호(SD)로서 출력부(OP)에 출력된다. 또한 화상 처리는 보정부(CP)에 입력되기 전의 데이터(ID)에 대하여 수행하여도 좋다. 또한 화상 처리에는 인공 지능을 사용할 수도 있다.
출력부(OP)는 화상 처리부(IP)로부터 공급된 신호(SD)를 일시적으로 저장하고 소정의 타이밍에 표시부(20)에 출력하는 기능을 가진다. 그리고 표시부(20)는 신호(SD)에 의거하여 영상을 표시한다.
상술한 바와 같이, 신호 생성부(30)는 인공 지능을 사용하여 화상 데이터를 변환함으로써 표시부(20)에 표시되는 영상의 입체감을 강조할 수 있다.
[연산부]
뉴럴 네트워크(NN1)의 학습은 신호 생성부(30) 외부에 제공된 연산부(40)를 사용하여 수행할 수 있다. 도 1에 학습부(LP) 및 기억 장치(MEM)를 가지는 연산부(40)를 도시하였다.
뉴럴 네트워크(NN1)의 학습은 깊이 정보를 학습 데이터, 입체감의 강조에 적합한 깊이맵을 교사 데이터로서 사용하여 가중 계수를 갱신함으로써 수행할 수 있다. 여기서 학습부(LP)는 뉴럴 네트워크(NN1)와 같은 구성을 가지는 뉴럴 네트워크(NN2)(Learning)를 가진다. 뉴럴 네트워크(NN2)는 학습 데이터(X)(깊이 정보)와 교사 데이터(T)(적절한 깊이맵)의 세트를 학습 샘플로서 사용하여 학습을 수행하는 기능을 가진다. 학습 데이터(X) 및 교사 데이터(T)는 미리 기억 장치(MEM)에 저장되고, 학습할 때 판독된다.
학습을 통하여 얻어진 뉴럴 네트워크(NN2)의 가중 계수(W)는 신호 생성부(30)에 제공된 뉴럴 네트워크(NN1)에 저장된다. 이로써 뉴럴 네트워크(NN2)의 학습 결과를 뉴럴 네트워크(NN1)에 반영시킬 수 있다. 이와 같이, 뉴럴 네트워크의 학습을 연산부(40)에서 수행함으로써 신호 생성부(30)에 제공된 뉴럴 네트워크(NN1)의 구성을 간략화할 수 있다.
또한 뉴럴 네트워크(NN1)와 뉴럴 네트워크(NN2)의 구성을 대응시키기 위하여, 예를 들어 양쪽에 계층형 뉴럴 네트워크를 사용하여 계층수 또는 각층이 가지는 유닛수를 같게 하면 좋다.
연산부(40)로서는 전용 서버나 클라우드 등의 연산 처리 능력이 뛰어난 계산기를 사용할 수 있다. 또한 학습부(LP)는 소프트웨어를 사용하여 구성할 수 있다. 이로써 뉴럴 네트워크(NN2)의 학습에 연산 처리 능력이 뛰어난 계산기를 사용하고, 그 학습 결과를 뉴럴 네트워크(NN1)에 반영시킬 수 있다. 따라서 뉴럴 네트워크(NN1)의 학습을 효율적으로 수행할 수 있다.
도 8에 학습부(LP)의 구성예를 나타내었다. 학습부(LP)는 뉴럴 네트워크(NN2)를 가진다. 또한 뉴럴 네트워크(NN2)는 뉴럴 네트워크(NN1)와 같은 구성을 가진다.
기억 장치(MEM)에는 학습 데이터(X)(깊이 정보)와 교사 데이터(T)(적절한 깊이맵)가 저장되어 있다. 그리고 학습할 때, 기억 장치(MEM)로부터 학습 데이터(X) 및 교사 데이터(T)가 판독되고, 학습 데이터(X)는 뉴럴 네트워크(NN2)의 입력층(IL)에 공급되고, 교사 데이터(T)는 뉴럴 네트워크(NN2)의 출력층(OL)에 공급된다.
뉴럴 네트워크(NN2)는 학습 데이터(X) 및 교사 데이터(T)를 학습 샘플로서 학습을 수행하는 기능을 가진다. 구체적으로는 뉴럴 네트워크(NN2)는 우선 학습 데이터(X)를 입력 데이터로서 추론을 수행하여 출력 데이터로서 Y를 얻는다. 또한 깊이맵의 선택은 분류 문제이고, 출력 데이터(Y)는 소프트맥스 함수 등의 출력 값에 대응한다.
그리고 출력 데이터(Y)와 교사 데이터(T)의 오차가 작게 되도록 뉴럴 네트워크(NN2)의 가중 계수가 개신된다. 가중 계수의 갱신에는 교차 엔트로피를 오차 함수에 사용한 구배 강하법 등을 사용할 수 있다. 가중 계수의 갱신은 출력 데이터(Y)와 교사 데이터(T)의 오차가 일정 수준 이하가 될 때까지 반복된다. 이 후, 다른 학습 데이터(X)와 교사 데이터(T)를 사용하여 같은 학습이 수행된다. 그리고 모든 학습 데이터(X)와 교사 데이터(T)의 세트에 대한 가중 계수의 갱신이 완료되면 뉴럴 네트워크(NN2)의 학습이 종료된다.
또한 오차의 허용 범위는 자유로이 설정할 수 있다. 또한 뉴럴 네트워크(NN2)의 가중 계수의 초깃값은 난수에 의하여 결정하여도 좋다. 가중 계수의 초깃값은 학습 속도(예를 들어 가중 계수의 수렴 속도, 뉴럴 네트워크의 예측 정밀도 등)에 영향을 주는 경우가 있기 때문에 학습 속도가 느린 경우에는 가중 계수의 초깃값을 변경하여도 좋다. 또한 가중 계수의 초기 값을 미리 학습하여 결정하여도 좋다.
상기 학습의 결과로서 학습 후의 뉴럴 네트워크(NN2)의 가중 계수(W)가 얻어진다. 그리고 가중 계수(W)는 신호 생성부(30)의 뉴럴 네트워크(NN1)에 공급되고, 저장된다. 이로써 뉴럴 네트워크(NN2)의 학습 결과가 뉴럴 네트워크(NN1)에 반영된다.
또한 가중 계수(W)의 취득은 깊이맵마다 수행한다. 예를 들어 건물, 나무, 사람이 포함되는 영상의 깊이맵을 선택하는 경우에는, 영상 전체의 깊이맵을 선택하기 위한 가중 계수, 건물, 나무, 사람의 깊이맵을 선택하기 위한 가중 계수가 각각 학습을 통하여 취득된다. 그리고 얻어진 복수의 가중 계수(W)는 각각 상이한 뉴럴 네트워크(NN1)에 공급된다(도 5의 (A) 참조).
또한 뉴럴 네트워크(NN2)는 프로그램에 의하여 기술된 소프트웨어로 실현할 수 있다. 이 경우, 프로그램을 실행함으로써 뉴럴 네트워크(NN2)의 학습을 수행할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 표시 시스템(10)은 연산부(40)를 사용하여 뉴럴 네트워크의 학습을 수행할 수 있다.
<뉴럴 네트워크의 구성예>
다음으로, 뉴럴 네트워크(NN1) 및 뉴럴 네트워크(NN2)에 사용할 수 있는 뉴럴 네트워크의 구성예에 대하여 설명한다. 뉴럴 네트워크의 구성예를 도 9에 도시하였다. 뉴럴 네트워크는 뉴런 회로(NC)와, 뉴런 회로 사이에 제공된 시냅스 회로(SC)를 사용하여 구성된다.
도 9의 (A)에 뉴런 회로(NC)와 시냅스 회로(SC)의 구성예를 나타내었다. 시냅스 회로(SC)에는 입력 데이터(x1 내지 xL)(L은 자연수임)가 입력된다. 또한 시냅스 회로(SC)는 가중 계수(wk)(k는 1 이상 L 이하의 정수임)를 저장하는 기능을 가진다. 가중 계수(wk)는 뉴런 회로(NC)간의 결합의 강도에 대응한다.
시냅스 회로(SC)에 입력 데이터(x1 내지 xL)가 입력되면, 뉴런 회로(NC)에는 시냅스 회로(SC)에 입력된 입력 데이터(xk)와, 시냅스 회로(SC)에 저장된 가중 계수(wK)의 곱(xkwk)을 k=1 내지 L에 더한 값(x1w1+x2w2+···+xLwL), 즉 xk와 wk를 사용한 적화 연산에 의하여 얻어진 값이 공급된다. 이 값이 뉴런 회로(NC)의 문턱 값 θ을 넘은 경우, 뉴런 회로(NC)는 하이 레벨의 신호(y)를 출력한다. 이 현상을 뉴런 회로(NC)의 발화라고 부른다.
상기 뉴런 회로(NC)와 시냅스 회로(SC)를 사용한 계층형 뉴럴 네트워크의 모델을 도 9의 (B)에 도시하였다. 뉴럴 네트워크는 입력층(IL), 은닉층(HL), 출력층(OL)을 가진다. 입력층(IL)은 입력 뉴런 회로(IN)를 가진다. 은닉층(HL)은 은닉 시냅스 회로(HS) 및 은닉 뉴런 회로(HN)를 가진다. 출력층(OL)은 출력 시냅스 회로(OS) 및 출력 뉴런 회로(ON)를 가진다. 또한 입력 뉴런 회로(IN), 은닉 뉴런 회로(HN), 출력 뉴런 회로(ON)의 문턱 값 θ을 각각 θI, θH, θO라고 표기한다.
입력층(IL)에는 깊이 정보에 대응하는 데이터(d1 내지 di)가 공급되고, 입력층(IL)의 출력은 은닉층(HL)에 공급된다. 그리고 은닉 뉴런 회로(HN)에는 입력층(IL)의 출력 데이터와, 은닉 시냅스 회로(HS)에서 유지된 가중 계수(w)를 사용한 적화 연산에 의하여 얻어진 값이 공급된다. 그리고 출력 뉴런 회로(ON)에는 은닉 뉴런 회로(HN)의 출력과, 출력 시냅스 회로(OS)에서 유지된 가중 계수(w)를 사용한 적화 연산에 의하여 얻어진 값이 공급된다. 그리고 출력 뉴런 회로(ON)로부터 깊이맵의 확률에 대응하는 데이터(dm1 내지 dmj)가 출력된다. 또한 여기서는 출력층(OL)의 활성화 함수로서 소프트맥스 함수를 사용한다.
이와 같이, 도 9의 (B)에 도시된 뉴럴 네트워크는 깊이 정보로부터 입체감의 강조에 적합한 깊이맵의 확률을 산출하는 기능을 가진다. 또한 도 9의 (B)에 도시된 구성을 뉴럴 네트워크(NN1, NN2)에 사용할 수 있다.
또한 뉴럴 네트워크의 학습에는 구배 강하법 등을 사용할 수 있고, 구배의 산출에는 오차역전파법을 사용할 수 있다. 도 9의 (C)에, 오차역전파법을 이용하여 지도 학습을 수행하는 뉴럴 네트워크의 모델을 도시하였다.
오차역전파법은 뉴럴 네트워크로부터의 출력 데이터와 교사 데이터간의 오차가 작게 되도록 시냅스 회로의 가중 계수를 변경하는 방법 중 하나이다. 구체적으로는 출력 데이터(데이터(dm1 내지 dmj)) 및 교사 데이터(데이터(t1 내지 tj))에 기초하여 결정되는 오차(δO)에 응하여 은닉 시냅스 회로(HS)의 가중 계수(w)가 변경된다. 또한 은닉 시냅스 회로(HS)의 가중 계수(w)의 변경량에 응하여 전단의 시냅스 회로(SC)의 가중 계수(w)가 변경된다. 이와 같이, 교사 데이터에 기초하여 시냅스 회로(SC)의 가중 계수를 순차적으로 변경함으로써 뉴럴 네트워크(NN)의 학습을 수행할 수 있다. 이 오차역전파법은 뉴럴 네트워트(NN2)의 학습에 사용할 수 있다.
또한 도 9의 (B) 및 (C)에는 하나의 은닉층(HL)을 도시하였지만 은닉층(HL)의 개수를 2개 이상으로 하여도 좋다. 이로써 딥 러닝을 수행할 수 있다.
<표시 시스템의 동작예>
다음으로 뉴럴 네트워크(NN1)를 사용하여 영상 신호를 생성할 때의 표시 시스템(10)의 동작예를 설명한다. 도 10은 표시 시스템(10)의 동작예를 나타낸 흐름도이다.
또한 뉴럴 네트워크(NN1)는 학습을 통하여 미리 가중 계수(W)가 설정되고, 깊이 정보에 의거하여 입체감의 강조에 적합한 깊이맵을 선택하는 기능이 탑재된 것으로 한다. 뉴럴 네트워크(NN1)의 학습에 대해서는 도 8 등을 참조할 수 있다.
우선 수신부(RCV)에 의하여 데이터(D)가 수신되고, 데이터(ID)가 생성된다(단계 S1). 그리고 데이터(ID)가 취득부(SA), 취득부(DA), 및 보정부(CP)에 출력된다.
취득부(SA)에 데이터(ID)가 입력되면, 취득부(SA)에 의하여 장면 정보가 취득된다(단계 S2). 그리고 장면 정보는 데이터(Ds)로서 선택부(SP)에 출력된다. 또한 취득부(DA)에 데이터(ID)가 입력되면 취득부(DA)에 의하여 깊이 정보가 취득된다(단계 S3). 그리고 깊이 정보는 데이터(Dd)로서 선택부(SP)에 출력된다. 또한 장면 정보 및 깊이 정보의 취득에는 상술한 기계 학습 등을 사용할 수 있다.
그리고, 선택부(SP)에 데이터(Ds) 및 데이터(Dd)가 입력되면(단계 S4), 깊이 정보의 대상에 응하여 뉴럴 네트워크(NN1)에서 추론이 수행되고(단계 S5), 입체감의 강조에 가장 적합한 것으로 예측되는 깊이맵이 선택된다(단계 S6). 선택부(SP)에 의한 깊이맵의 선택 결과는 데이터(Ddm)로서 보정부(CP)에 출력된다. 그리고 같은 동작에 의하여 깊이맵의 선택이 반복된다(단계 S7에서의 NO).
모든 깊이맵이 결정되면(단계 S7에서의 YES), 보정부(CP)는 데이터(Ddm)에 의거하여 데이터(ID)를 데이터(ID')로 변환한다(단계 S8). 구체적으로는 데이터(ID)에 의하여 표시되는 영상, 또는 상기 영상에 포함되는 물체의 깊이맵이 선택부(SP)에 의하여 선택된 깊이맵으로 변환된다. 이로써, 영상 또는 영상에 포함되는 물체의 입체감이 강조된다. 그리고 데이터(ID')에 대하여 각종 강조 처리 및 화상 처리기 실시되고(단계 S9, S10), 얻어진 신호(SD)가 출력부(OP)로부터 표시부(20)에 출력된다(단계 S11). 이로써 표시부(20)에 입체감이 있는 영상이 표시된다.
상술한 바와 같이, 본 발명의 일 형태에서는 장면 정보 및 깊이 정보의 취득, 및 깊이맵의 선택을 인공 지능을 사용하여 수행한다. 이로써 화상 데이터를 영상의 입체감이 강조되도록 적절히 보정할 수 있어, 입체감이 있는 영상의 표시가 가능한 표시 시스템(10)을 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에서 설명한 연산부의 구성예에 대하여 설명한다.
상술한 바와 같이, 연산부(40)에 포함되는 학습부(LP)는 소프트웨어를 사용하여 구성할 수 있다. 학습부(LP)에 의한 처리를 프로그램에 의하여 수행하는 경우에는, 연산부(40)로서 연산 장치를 사용함으로써 상기 연산 장치에 의하여 프로그램을 실행할 수 있다. 도 11에 연산 장치의 구성예를 나타내었다.
연산 장치(100)는 처리 장치(110), 입출력 장치(120)를 가진다. 처리 장치(110)는 상기 프로그램의 실행 등 각종 연산을 수행하는 기능을 가진다. 처리 장치(110)는 연산부(111), 기억부(112), 전송로(113), 인터페이스(114)를 가진다. 입출력 장치(120)는 표시부(121), 조작부(122), 입출력부(123), 통신부(124)를 가진다.
기억부(112)는 학습부(LP)의 처리를 수행하는 프로그램 등을 기억하는 기능을 가진다. 기억부(112)로서는 비일시적 컴퓨터 가독 기억 매체를 사용할 수 있고, 예를 들어 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 메모리를 사용할 수 있다. 또한 기억부(112)로서 ReRAM(Resistive Random Access Memory) 등으로 대표되는 저항 가변형 메모리, MRAM(Magnetoresistive Random Access Memory) 등으로 대표되는 자기 저항형 메모리, 또는 플래시 메모리로 대표되는 비휘발성 메모리 등을 사용할 수도 있다. 기억부(112)에 저장된 프로그램에는 예를 들어 도 8에 도시된 뉴럴 네트워크(NN2)에 의한 처리가 포함되어도 좋다.
연산부(111)는 기억부(112)에 저장된 정보를 사용하여 연산을 수행하는 기능을 가진다. 기억부(112)에 저장된 프로그램은 연산부(111)에 의하여 실행된다.
전송로(113)는 정보를 전달하는 기능을 가진다. 연산부(111), 기억부(112), 인터페이스(114)간의 정보의 송수신은 전송로(113)를 통하여 수행할 수 있다.
인터페이스(114)는 입출력 장치(120)에 정보를 송신하는 기능, 및 입출력 장치(120)로부터 출력된 정보를 수신하는 기능을 가진다.
표시부(121)는 처리 장치(110)로부터 입력된 정보에 의거하여 영상을 표시하는 기능을 가진다. 표시부(121)로서는 액정 디스플레이, 유기 EL 디스플레이 등의 표시 장치를 사용할 수 있다.
조작부(122)는 사용자의 조작에 따라 처리 장치(110)에 명령을 송신하는 기능을 가진다. 조작부(122)로서는 키보드, 마우스, 조작 버튼, 터치 센서, 포인팅 디바이스 등을 사용할 수 있다.
입출력부(123)는 처리 장치(110)로의 정보의 입력, 또는 처리 장치(110)로부터 입력된 정보의 출력을 수행하는 기능을 가진다. 입출력부(123)로서는 카메라, 마이크로폰, 외부 기억 장치, 스캐너, 스피커, 프린터 등을 사용할 수 있다. 또한 외부 기억 장치로서는 하드 디스크, 이동식 메모리 등을 사용할 수 있다.
통신부(124)는 처리 장치(110)로부터 입력된 정보를 연산 장치(100)의 외부로 송신하는 기능 및 연산 장치(100)의 외부로부터 출력된 정보를 수신하여 처리 장치(110)에 출력하는 기능을 가진다. 통신부(124)로서는 허브, 라우터, 또는 모뎀 등을 사용할 수 있다. 정보의 송수신에는 유선을 사용하여도 좋고, 무선(예를 들어 전파 또는 적외선 등)을 사용하여도 좋다.
기억부(112)에 기억된 프로그램을 실행함으로써 얻어진 가중 계수(W)(도 1 등 참조)는 통신부(124)를 통하여 신호 생성부(30)로 송신할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에서 설명한 뉴럴 네트워크에 사용할 수 있는 반도체 장치의 구성예에 대하여 설명한다.
뉴럴 네트워크가 하드웨어를 사용하여 구성되는 경우, 뉴럴 네트워크에서의 적화 연산은 적화 연산 소자를 사용하여 수행할 수 있다. 본 실시형태에서는 뉴럴 네트워크(NN1)의 적화 연산 소자로서 사용할 수 있는 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
반도체 장치(200)의 구성의 일례를 도 12에 나타내었다. 도 12에 도시된 반도체 장치(200)는 기억 회로(210)(MEM)와, 참조용 기억 회로(220)(RMEM)와, 회로(230)와, 회로(240)를 가진다. 반도체 장치(200)는 전류원 회로(250)(CREF)를 더 가져도 좋다.
기억 회로(210)(MEM)는 메모리 셀(MC[p, q]), 메모리 셀(MC[p+1, q])로 예시되는 메모리 셀(MC)을 가진다. 또한 각 메모리 셀(MC)은 입력된 전위를 전류로 변환하는 기능을 가지는 소자를 가진다. 상기 기능을 가지는 소자로서 예를 들어 트랜지스터 등의 능동 소자를 사용할 수 있다. 도 12에는 각 메모리 셀(MC)이 트랜지스터(Tr11)를 가지는 경우를 예시하였다.
그리고 메모리 셀(MC)에는 배선(WD[q])으로 예시되는 배선(WD)으로부터 제 1 아날로그 전위가 입력된다. 제 1 아날로그 전위는 제 1 아날로그 데이터에 대응한다. 그리고 메모리 셀(MC)은 제 1 아날로그 전위에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 구체적으로는 트랜지스터(Tr11)의 게이트에 제 1 아날로그 전위를 공급하였을 때 얻어지는 트랜지스터(Tr11)의 드레인 전류를 제 1 아날로그 전류로 할 수 있다. 또한 아래에서는 메모리 셀(MC[p, q])을 흐르는 전류를 I[p, q]로 하고, 메모리 셀(MC[p+1, q])을 흐르는 전류를 I[p+1, q]로 한다.
또한 트랜지스터(Tr11)가 포화 영역에서 동작하는 경우, 그 드레인 전류는 소스와 드레인 사이의 전압에 의존하지 않고, 게이트 전압과 문턱 전압의 차분에 의하여 제어된다. 따라서 트랜지스터(Tr11)는 포화 영역에서 동작시키는 것이 바람직하다. 트랜지스터(Tr11)를 포화 영역에서 동작시키기 위하여 그 게이트 전압, 소스와 드레인 사이의 전압은 포화 영역에서 동작하는 범위의 전압에 적절히 설정되어 있는 것으로 한다.
구체적으로는 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MC[p, q])에 배선(WD[q])으로부터 제 1 아날로그 전위(Vx[p, q]) 또는 제 1 아날로그 전위(Vx[p, q])에 대응하는 전위가 입력된다. 메모리 셀(MC[p, q])은 제 1 아날로그 전위(Vx[p, q])에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MC[p, q])의 전류(I[p, q])는 제 1 아날로그 전류에 상당한다.
또한 구체적으로는 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MC[p+1, q])에 배선(WD[q])으로부터 제 1 아날로그 전위(Vx[p+1, q]) 또는 제 1 아날로그 전위(Vx[p+1, q])에 대응하는 전위가 입력된다. 메모리 셀(MC[p+1, q])은 제 1 아날로그 전위(Vx[p+1, q])에 대응하는 제 1 아날로그 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MC[p+1, q])의 전류(I[p+1, q])는 제 1 아날로그 전류에 상당한다.
그리고 메모리 셀(MC)은 제 1 아날로그 전위를 유지하는 기능을 가진다. 즉, 메모리 셀(MC)은 제 1 아날로그 전위를 유지함으로써 제 1 아날로그 전위에 대응하는 제 1 아날로그 전류를 유지하는 기능을 가진다고 할 수 있다.
또한 메모리 셀(MC)에는 배선(RW[p]), 배선(RW[p+1])으로 예시되는 배선(RW)으로부터 제 2 아날로그 전위가 입력된다. 제 2 아날로그 전위는 제 2 아날로그 데이터에 대응한다. 메모리 셀(MC)은 이미 유지되어 있는 제 1 아날로그 전위에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 가산하는 기능과, 가산함으로써 얻어지는 제 3 아날로그 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MC)은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능을 가진다. 즉 메모리 셀(MC)은 제 3 아날로그 전위를 유지함으로써 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 유지하는 기능을 가진다고 할 수 있다.
구체적으로는 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MC[p, q])에 배선(RW[p])으로부터 제 2 아날로그 전위(Vw[p, q])가 입력된다. 그리고 메모리 셀(MC[p, q])은 제 1 아날로그 전위(Vx[p, q]) 및 제 2 아날로그 전위(Vw[p, q])에 대응하는 제 3 아날로그 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MC[p, q])은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MC[p, q])의 전류(I[p, q])는 제 2 아날로그 전류에 상당한다.
또한 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MC[p+1, q])에 배선(RW[p+1])으로부터 제 2 아날로그 전위(Vw[p+1, q])가 입력된다. 그리고 메모리 셀(MC[p+1, q])은 제 1 아날로그 전위(Vx[p+1, q]) 및 제 2 아날로그 전위(Vw[p+1, q])에 대응하는 제 3 아날로그 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MC[p+1, q])은 제 3 아날로그 전위에 대응하는 제 2 아날로그 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MC[p+1, q])의 전류(I[p+1, q])는 제 2 아날로그 전류에 상당한다.
그리고 전류(I[p, q])는 메모리 셀(MC[p, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다. 전류(I[p+1, q])는 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다. 따라서 전류(I[p, q])와 전류(I[p+1, q])의 합에 상당하는 전류(I[q])가 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐른다.
참조용 기억 회로(220)(RMEM)는 메모리 셀(MCR[p]), 메모리 셀(MCR[p+1])로 예시되는 메모리 셀(MCR)을 가진다. 메모리 셀(MCR)에는 배선(WDREF)으로부터 제 1 참조 전위(VPR)가 입력된다. 그리고 메모리 셀(MCR)은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 또한 아래에서는 메모리 셀(MCR[p])을 흐르는 전류를 IREF[p]로 하고, 메모리 셀(MCR[p+1])을 흐르는 전류를 IREF[p+1]로 한다.
그리고 구체적으로는 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MCR[p])에 배선(WDREF)으로부터 제 1 참조 전위(VPR)가 입력된다. 메모리 셀(MCR[p])은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MCR[p])의 전류(IREF[p])는 제 1 참조 전류에 상당한다.
또한 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MCR[p+1])에 배선(WDREF)으로부터 제 1 참조 전위(VPR)가 입력된다. 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MCR[p+1])의 전류(IREF[p+1])는 제 1 참조 전류에 상당한다.
그리고 메모리 셀(MCR)은 제 1 참조 전위(VPR)를 유지하는 기능을 가진다. 즉, 메모리 셀(MCR)은 제 1 참조 전위(VPR)를 유지함으로써 제 1 참조 전위(VPR)에 대응하는 제 1 참조 전류를 유지하는 기능을 가진다고 할 수 있다.
또한 메모리 셀(MCR)에는 배선(RW[p]), 배선(RW[p+1])으로 예시되는 배선(RW)으로부터 제 2 아날로그 전위가 입력된다. 메모리 셀(MCR)은 이미 유지되어 있는 제 1 참조 전위(VPR)에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 가산하는 기능과, 가산함으로써 얻어지는 제 2 참조 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MCR)은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능을 가진다. 즉 메모리 셀(MCR)은 제 2 참조 전위를 유지함으로써 제 2 참조 전위에 대응하는 제 2 참조 전류를 유지하는 기능을 가진다고 할 수 있다.
구체적으로는 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MCR[p])에 배선(RW[p])으로부터 제 2 아날로그 전위(Vw[p, q])가 입력된다. 그리고 메모리 셀(MCR[p])은 제 1 참조 전위(VPR) 및 제 2 아날로그 전위(Vw[p, q])에 대응하는 제 2 참조 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MCR[p])은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MCR[p])의 전류(IREF[p])는 제 2 참조 전류에 상당한다.
또한 도 12에 도시된 반도체 장치(200)에서는 메모리 셀(MCR[p+1])에 배선(RW[p+1])으로부터 제 2 아날로그 전위(Vw[p+1, q])가 입력된다. 그리고 메모리 셀(MCR[p+1])은 제 1 참조 전위(VPR) 및 제 2 아날로그 전위(Vw[p+1, q])에 대응하는 제 2 참조 전위를 유지하는 기능을 가진다. 그리고 메모리 셀(MCR[p+1])은 제 2 참조 전위에 대응하는 제 2 참조 전류를 생성하는 기능을 가진다. 즉, 이 경우 메모리 셀(MCR[p+1])의 전류(IREF[p+1])는 제 2 참조 전류에 상당한다.
그리고 전류(IREF[p])는 메모리 셀(MCR[p])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다. 전류(IREF[p+1])는 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다. 따라서 전류(IREF[p])와 전류(IREF[p+1])의 합에 상당하는 전류(IREF)가 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐른다.
전류원 회로(250)는 배선(BLREF)을 흐르는 전류(IREF)와 같은 값의 전류 또는 전류(IREF)에 대응하는 전류를 배선(BL)에 공급하는 기능을 가진다. 그리고 후술하는 오프셋 전류를 설정할 때 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])을 통하여 배선(BL[q])과 배선(VR[q]) 사이를 흐르는 전류(I[q])가 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])을 통하여 배선(BLREF)과 배선(VRREF) 사이를 흐르는 전류(IREF)와 다른 경우, 차분의 전류는 회로(230) 또는 회로(240)를 흐른다. 회로(230)는 전류 소스 회로로서의 기능을 가지고, 회로(240)는 전류 싱크 회로로서의 기능을 가진다.
구체적으로는 전류(I[q])가 전류(IREF)보다 큰 경우, 회로(230)는 전류(I[q])와 전류(IREF)의 차분에 상당하는 전류(ΔI[q])를 생성하는 기능을 가진다. 또한 회로(230)는 생성한 전류(ΔI[q])를 배선(BL[q])에 공급하는 기능을 가진다. 즉 회로(230)는 전류(ΔI[q])를 유지하는 기능을 가진다고 할 수 있다.
또한 전류(I[q])가 전류(IREF)보다 작은 경우, 회로(240)는 전류(I[q])와 전류(IREF)의 차분에 상당하는 전류(ΔI[q])의 절댓값에 상당하는 전류를 생성하는 기능을 가진다. 또한 회로(240)는 생성한 전류(ΔI[q])를 배선(BL[q])으로부터 끌어들이는 기능을 가진다. 즉 회로(240)는 전류(ΔI[q])를 유지하는 기능을 가진다고 할 수 있다.
다음으로 도 12에 도시된 반도체 장치(200)의 동작의 일례에 대하여 설명한다.
우선, 메모리 셀(MC[p, q])에 제 1 아날로그 전위에 대응하는 전위를 저장한다. 구체적으로는 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위(Vx[p, q])를 뺀 전위(VPR-Vx[p, q])가 배선(WD[q])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])에서는 전위(VPR-Vx[p, q])가 유지된다. 또한 메모리 셀(MC[p, q])에서는 전위(VPR-Vx[p, q])에 대응하는 전류(I[p, q])가 생성된다. 예를 들어 제 1 참조 전위(VPR)는 접지 전위보다 높은 전위로 한다. 구체적으로는 접지 전위보다 높고 전류원 회로(250)에 공급되는 하이 레벨 전위(VDD)와 같은 레벨의 전위이거나 하이 레벨 전위(VDD) 이하의 전위인 것이 바람직하다.
또한 메모리 셀(MCR[p])에 제 1 참조 전위(VPR)를 저장한다. 구체적으로는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p])에 입력된다. 메모리 셀(MCR[p])에서는 제 1 참조 전위(VPR)가 유지된다. 또한 메모리 셀(MCR[p])에서는 제 1 참조 전위(VPR)에 대응하는 전류(IREF[p])가 생성된다.
또한 메모리 셀(MC[p+1, q])에 제 1 아날로그 전위에 대응하는 전위를 저장한다. 구체적으로는 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위(Vx[p+1, q])를 뺀 전위(VPR-Vx[p+1, q])가 배선(WD[q])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])에서는 전위(VPR-Vx[p+1, q])가 유지된다. 또한 메모리 셀(MC[p+1, q])에서는 전위(VPR-Vx[p+1, q])에 대응하는 전류(I[p+1, q])가 생성된다.
또한 메모리 셀(MCR[p+1])에 제 1 참조 전위(VPR)를 저장한다. 구체적으로는 제 1 참조 전위(VPR)가 배선(WDREF)을 통하여 메모리 셀(MCR[p+1])에 입력된다. 메모리 셀(MCR[p+1])에서는 제 1 참조 전위(VPR)가 유지된다. 또한 메모리 셀(MCR[p+1])에서는 제 1 참조 전위(VPR)에 대응하는 전류(IREF[p+1])가 생성된다.
상기 동작에서는 배선(RW[p]) 및 배선(RW[p+1])의 전위를 기준 전위로 한다. 예를 들어 기준 전위로서 접지 전위, 또는 기준 전위보다 낮은 로 레벨 전위(VSS) 등을 사용할 수 있다. 또는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위를 사용하면 제 2 아날로그 전위(Vw)가 양인지 음인지에 상관없이 배선(RW)의 전위를 접지 전위보다 높게 할 수 있기 때문에 신호의 생성이 용이하게 되고 양 또는 음의 아날로그 데이터의 곱셈이 가능하게 되어 바람직하다.
상술한 동작에 의하여, 배선(BL[q])에 접속된 메모리 셀(MC)에서 각각 생성된 전류의 합인 전류가 배선(BL[q])을 흐르게 된다. 구체적으로는 도 12에서, 메모리 셀(MC[p, q])에서 생성된 전류(I[p, q])와 메모리 셀(MC[p+1, q])에서 생성된 전류(I[p+1, q]))의 합인 전류(I[q])가 흐른다. 또한 상술한 동작에 의하여, 배선(BLREF)에 접속된 메모리 셀(MCR)에서 각각 생성된 전류의 합인 전류가 배선(BLREF)을 흐른다. 구체적으로는 도 12에서, 메모리 셀(MCR[p])에서 생성된 전류(IREF[p])와 메모리 셀(MCR[p+1])에서 생성된 전류(IREF[p+1]))의 합인 전류(IREF)가 흐른다.
다음으로 배선(RW[p]) 및 배선(RW[p+1])의 전위를 기준 전위로 유지하면서, 제 1 아날로그 전위를 입력함으로써 얻어지는 전류(I[q])와, 제 1 참조 전위를 입력함으로써 얻어지는 전류(IREF) 사이의 차이에 의하여 얻어지는 오프셋 전류(Ioffset[q])를 회로(230) 또는 회로(240)에서 유지한다.
구체적으로는 전류(I[q])가 전류(IREF)보다 클 때 회로(230)는 전류(Ioffset[q])를 배선(BL[q])에 공급한다. 즉 회로(230)를 흐르는 전류(ICM[q])가 전류(Ioffset[q])에 상당한다. 그리고 상기 전류(ICM[q])의 값은 회로(230)에서 유지된다. 또한 전류(I[q])가 전류(IREF)보다 작을 때 회로(240)는 전류(Ioffset[q])를 배선(BL[q])으로부터 끌어들인다. 즉 회로(240)를 흐르는 전류(ICP[q])가 전류(Ioffset[q])에 상당한다. 그리고 상기 전류(ICP[q])의 값은 회로(240)에서 유지된다.
다음으로, 메모리 셀(MC[p, q])에서 이미 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에 더하도록, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 메모리 셀(MC[p, q])에 저장한다. 구체적으로는 배선(RW[p])의 전위를 기준 전위보다 Vw[p]만큼 높은 전위로 설정할 때, 제 2 아날로그 전위(Vw[p])가 배선(RW[p])을 통하여 메모리 셀(MC[p, q])에 입력된다. 메모리 셀(MC[p, q])에서는 전위(VPR-Vx[p, q]+Vw[p])가 유지된다. 또한 메모리 셀(MC[p, q])에서는 전위(VPR-Vx[p, q]+Vw[p])에 대응하는 전류(I[p, q])가 생성된다.
또한 메모리 셀(MC[p+1, q])에서 이미 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에 더하도록, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 메모리 셀(MC[p+1, q])에 저장한다. 구체적으로는 배선(RW[p+1])의 전위를 기준 전위보다 Vw[p+1]만큼 높은 전위로 설정할 때, 제 2 아날로그 전위(Vw[p+1])가 배선(RW[p+1])을 통하여 메모리 셀(MC[p+1, q])에 입력된다. 메모리 셀(MC[p+1, q])에서는 전위(VPR-Vx[p+1, q]+Vw[p+1])가 유지된다. 또한 메모리 셀(MC[p+1, q])에서는 전위(VPR-Vx[p+1, q]+Vw[p+1])에 대응하는 전류(I[p+1, q])가 생성된다.
또한 전위를 전류로 변환하는 소자로서 포화 영역에서 동작하는 트랜지스터(Tr11)를 사용하는 경우, 배선(RW[p])의 전위가 Vw[p]이고 배선(RW[p+1])의 전위가 Vw[p+1]인 것으로 가정하면, 메모리 셀(MC[p, q])이 가지는 트랜지스터(Tr11)의 드레인 전류는 전류(I[p, q])에 상당하기 때문에 제 2 아날로그 전류는 아래의 수학식 1로 나타내어진다. 또한 k는 계수이고, Vth는 트랜지스터(Tr11)의 문턱 전압이다.
I[p, q]=k(Vw[p]-Vth+VPR-Vx[p, q])2 (수학식 1)
또한 메모리 셀(MCR[p])이 가지는 트랜지스터(Tr11)의 드레인 전류는 IREF[p]에 상당하기 때문에 제 2 참조 전류는 아래의 수학식 2로 나타내어진다.
IREF[p]=k(Vw[p]-Vth+VPR)2 (수학식 2)
그리고, 메모리 셀(MC[p, q])을 흐르는 전류(I[p, q])와 메모리 셀(MC[p+1, q])을 흐르는 전류(I[p+1, q])의 합에 상당하는 전류(I[q])는 I[q]=∑iI[p, q]이고, 메모리 셀(MCR[p])을 흐르는 전류(IREF[p])와 메모리 셀(MCR[p+1])을 흐르는 전류(IREF[p+1])의 합에 상당하는 전류(IREF)는 IREF=∑iIREF[p]이므로, 이들 사이의 차이에 상당하는 전류(ΔI[q])는 아래의 수학식 3으로 나타내어진다.
ΔI[q]=IREF-I[q]=∑iIREF[p]-∑iI[p, q] (수학식 3)
수학식 1, 수학식 2, 수학식 3에 의거하여, 전류 ΔI[q]를 아래의 수학식 4와 같이 얻을 수 있다.
ΔI[q]
=∑i{k(Vw[p]-Vth+VPR)2-k(Vw[p]-Vth+VPR-Vx[p, q])2}
=2k∑i(Vw[p]·Vx[p, q])-2k∑i(Vth-VPR)·Vx[p, q]-k∑iVx[p, q]2 (수학식 4)
수학식 4의 항 2k∑i(Vw[p]·Vx[p, q])는 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과, 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 상당한다.
또한 전류(Ioffset[q])를, 배선(RW[p])의 전위를 모두 기준 전위로 설정할 때, 즉 제 2 아날로그 전위(Vw[p])가 0이고 제 2 아날로그 전위(Vw[p+1])가 0일 때의 전류(ΔI[q])로 하면, 수학식 4에 의거하여 아래의 수학식 5를 얻을 수 있다.
Ioffset[q]=-2k∑i(Vth-VPR)·Vx[p, q]-k∑iVx[p, q]2 (수학식 5)
따라서 수학식 3 내지 수학식 5에 의거하여, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화 값에 상당하는 2k∑i(Vw[p]·Vx[p, q])는 아래의 수학식 6으로 나타내어지는 것을 알 수 있다.
2k∑i(Vw[p]·Vx[p, q])=IREF-I[q]-Ioffset[q] (수학식 6)
그리고, 메모리 셀(MC)을 흐르는 전류의 합을 I[q]로 하고, 메모리 셀(MCR)을 흐르는 전류의 합을 IREF로 하고, 회로(230) 또는 회로(240)를 흐르는 전류를 Ioffset[q]로 하면, 배선(RW[p])의 전위가 Vw[p]이고 배선(RW[p+1])의 전위가 Vw[p+1]일 때, 배선(BL[q])으로부터 흐르는 전류(Iout[q])는 IREF-I[q]-Ioffset[q]로 나타내어진다. 수학식 6에 의거하여, 전류(Iout[q])는 2k∑i(Vw[p]·Vx[p, q])이고, 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과, 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 상당하는 것을 알 수 있다.
또한 트랜지스터(Tr11)는 포화 영역에서 동작시키는 것이 바람직하지만, 트랜지스터(Tr11)의 동작 영역이 이상적인 포화 영역에서 벗어나더라도, 제 1 아날로그 전위(Vx[p, q])와 제 2 아날로그 전위(Vw[p])의 곱과, 제 1 아날로그 전위(Vx[p+1, q])와 제 2 아날로그 전위(Vw[p+1])의 곱의 합에 상당하는 전류를 원하는 범위 내의 정밀도로 문제 없이 얻을 수 있는 경우에는 트랜지스터(Tr11)는 포화 영역에서 동작하는 것으로 간주할 수 있다.
본 발명의 일 형태에 의하여, 아날로그 데이터를 디지털 데이터로 변환하지 않아도 연산 처리할 수 있기 때문에 반도체 장치의 회로 규모를 축소할 수 있다. 또는 본 발명의 일 형태에 의하여, 아날로그 데이터를 디지털 데이터로 변환하지 않아도 연산 처리할 수 있기 때문에 아날로그 데이터의 연산 처리에 걸리는 시간을 단축할 수 있다. 또는 본 발명의 일 형태에 따르면, 아날로그 데이터의 연산 처리에 걸리는 시간을 단축하면서 반도체 장치의 소비전력을 저감할 수 있다.
<기억 회로의 구성예>
다음으로 기억 회로(210)(MEM)와 참조용 기억 회로(220)(RMEM)의 구체적인 구성예에 대하여 도 13을 참조하여 설명한다.
도 13은 기억 회로(210)(MEM)가 y행 x열(x 및 y는 자연수임)의 복수의 메모리 셀(MC)을 가지고, 참조용 기억 회로(220)(RMEM)가 y행 1열의 복수의 메모리 셀(MCR)을 가지는 경우를 예시한 것이다.
또한, 본 명세서 등에서 트랜지스터의 소스란 채널 영역으로서 기능하는 반도체층의 일부인 소스 영역이나 상기 반도체층과 접속된 소스 전극 등을 뜻한다. 마찬가지로 트랜지스터의 드레인이란 상기 반도체층의 일부인 드레인 영역이나 상기 반도체층과 접속된 드레인 전극 등을 뜻한다. 또한 게이트란 게이트 전극 등을 뜻한다.
또한 트랜지스터가 가지는 소스와 드레인은 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저(高低)에 따라 그 호칭이 서로 바뀐다. 일반적으로 n채널 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한 p채널 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하고, 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.
기억 회로(210)는 배선(RW)과, 배선(WW)과, 배선(WD)과, 배선(VR)과, 배선(BL)에 접속된다. 도 13에는, 배선(RW[1]) 내지 배선(RW[y])이 각 행의 메모리 셀(MC)에 각각 접속되고, 배선(WW[1]) 내지 배선(WW[y])이 각 행의 메모리 셀(MC)에 각각 접속되고, 배선(WD[1]) 내지 배선(WD[x])이 각 열의 메모리 셀(MC)에 각각 접속되고, 배선(BL[1]) 내지 배선(BL[x])이 각 열의 메모리 셀(MC)에 각각 접속된 경우를 예시하였다. 또한 도 13에는, 배선(VR[1]) 내지 배선(VR[x])이 각 열의 메모리 셀(MC)에 각각 접속된 경우를 예시하였다. 또한 배선(VR[1]) 내지 배선(VR[x])은 서로 접속되어도 좋다.
그리고, 참조용 기억 회로(220)는 배선(RW)과, 배선(WW)과, 배선(WDREF)과, 배선(VRREF)과, 배선(BLREF)에 접속된다. 도 13에는, 배선(RW[1]) 내지 배선(RW[y])이 각 행의 메모리 셀(MCR)에 각각 접속되고, 배선(WW[1]) 내지 배선(WW[y])이 각 행의 메모리 셀(MCR)에 각각 접속되고, 배선(WDREF)이 1열의 메모리 셀(MCR)에 각각 접속되고, 배선(BLREF)이 1열의 메모리 셀(MCR)에 각각 접속되고, 배선(VRREF)이 1열의 메모리 셀(MCR)에 각각 접속된 경우를 예시하였다. 또한 배선(VRREF)은 배선(VR[1] 내지 VR[x])에 접속되어도 좋다.
다음으로, 도 13에 도시된 복수의 메모리 셀(MC) 중 임의의 2행 2열의 메모리 셀(MC)과, 도 13에 도시된 복수의 메모리 셀(MCR) 중 임의의 2행 1열의 메모리 셀(MCR)의 구체적인 회로 구성과 접속 관계를 일례로서 도 14에 나타내었다.
구체적으로는, 도 14에는 p행 q열째 메모리 셀(MC[p, q])과, p+1행 q열째 메모리 셀(MC[p+1, q])과, p행 q+1열째 메모리 셀(MC[p, q+1])과, p+1행 q+1열째 메모리 셀(MC[p+1, q+1])을 도시하였다. 또한 구체적으로는, 도 14에는 p행째 메모리 셀(MCR[p])과 p+1행째 메모리 셀(MCR[p+1])을 도시하였다. 또한 p는 1 내지 (y-1) 중 임의의 수이고, q는 1 내지 (x-1) 중 임의의 수이다.
p행째 메모리 셀(MC[p, q])과, 메모리 셀(MC[p, q+1])과, 메모리 셀(MCR[p])은 배선(RW[p]) 및 배선(WW[p])에 접속된다. 또한 p+1행째 메모리 셀(MC[p+1, q])과, 메모리 셀(MC[p+1, q+1])과, 메모리 셀(MCR[p+1])은 배선(RW[p+1]) 및 배선(WW[p+1])에 접속된다.
q열째 메모리 셀(MC[p, q])과 메모리 셀(MC[p+1, q])은 배선(WD[q]), 배선(VR[q]), 및 배선(BL[q])에 접속된다. 또한 q+1열째 메모리 셀(MC[p, q+1])과 메모리 셀(MC[p+1, q+1])은 배선(WD[q+1]), 배선(VR[q+1]), 및 배선(BL[q+1])에 접속된다. 또한 p행째 메모리 셀(MCR[p])과 p+1행째 메모리 셀(MCR[p+1])은 배선(WDREF), 배선(VRREF), 및 배선(BLREF)에 접속된다.
그리고 각 메모리 셀(MC)과 각 메모리 셀(MCR)은 트랜지스터(Tr11)와, 트랜지스터(Tr12)와, 용량 소자(C11)를 가진다. 트랜지스터(Tr12)는 메모리 셀(MC) 또는 메모리 셀(MCR)로의 제 1 아날로그 전위의 입력을 제어하는 기능을 가진다. 트랜지스터(Tr11)는 그 게이트에 입력된 전위에 따라 아날로그 전류를 생성하는 기능을 가진다. 용량 소자(C11)는 메모리 셀(MC) 또는 메모리 셀(MCR)에서 유지된 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에, 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 가산하는 기능을 가진다.
구체적으로는, 도 14에 도시된 메모리 셀(MC)에서는 트랜지스터(Tr12)는 게이트가 배선(WW)에 접속되고, 소스 및 드레인 중 하나가 배선(WD)에 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(Tr11)의 게이트에 접속된다. 또한 트랜지스터(Tr11)는 소스 및 드레인 중 하나가 배선(VR)에 접속되고, 소스 및 드레인 중 다른 하나가 배선(BL)에 접속된다. 용량 소자(C11)는 제 1 전극이 배선(RW)에 접속되고, 제 2 전극이 트랜지스터(Tr11)의 게이트에 접속된다.
또한 도 14에 도시된 메모리 셀(MCR)에서 트랜지스터(Tr12)는 게이트가 배선(WW)에 접속되고, 소스 및 드레인 중 하나가 배선(WDREF)에 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(Tr11)의 게이트에 접속된다. 또한 트랜지스터(Tr11)는 소스 및 드레인 중 하나가 배선(VRREF)에 접속되고, 소스 및 드레인 중 다른 하나가 배선(BLREF)에 접속된다. 용량 소자(C11)는 제 1 전극이 배선(RW)에 접속되고, 제 2 전극이 트랜지스터(Tr11)의 게이트에 접속된다.
메모리 셀(MC)에서 트랜지스터(Tr11)의 게이트를 노드(N)로 하면, 메모리 셀(MC)에서는 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위가 트랜지스터(Tr12)를 통하여 노드(N)에 입력되고, 이 후, 트랜지스터(Tr12)가 오프가 되면, 노드(N)가 부유 상태가 되고, 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위가 노드(N)에서 유지된다. 또한 메모리 셀(MC)에서는 노드(N)가 부유 상태가 되면, 용량 소자(C11)의 제 1 전극에 입력된 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위가 노드(N)에 인가된다. 상술한 동작에 의하여, 노드(N)는 제 1 아날로그 전위 또는 제 1 아날로그 전위에 대응하는 전위에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 가산하여 얻어지는 전위를 가진다.
또한 용량 소자(C11)의 제 1 전극의 전위는 용량 소자(C11)를 통하여 노드(N)에 인가되기 때문에 실제로는 제 1 전극의 전위 변화량이 그대로 노드(N)의 전위 변화량에 반영되지는 않는다. 구체적으로는 용량 소자(C11)의 용량값과, 트랜지스터(Tr11)의 게이트 용량의 용량값과, 기생 용량의 용량값에 의하여 일의적으로 결정되는 결합 계수와, 제 1 전극의 전위 변화량을 곱함으로써 노드(N)의 전위 변화량을 정확히 산출할 수 있다. 아래에서는 이해를 쉽게 하기 위하여 제 1 전극의 전위 변화량이 실질적으로 노드(N)의 전위 변화량에 반영되는 것으로 가정하여 설명한다.
트랜지스터(Tr11)의 드레인 전류는 노드(N)의 전위에 따라 결정된다. 그래서 트랜지스터(Tr12)가 오프되어 노드(N)의 전위가 유지되면, 트랜지스터(Tr11)의 드레인 전류값도 유지된다. 상기 드레인 전류에는 제 1 아날로그 전위와 제 2 아날로그 전위가 반영되어 있다.
또한 메모리 셀(MCR)에서 트랜지스터(Tr11)의 게이트를 노드(NREF)로 하면, 메모리 셀(MCR)에서는 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위가 트랜지스터(Tr12)를 통하여 노드(NREF)에 입력되고, 이 후, 트랜지스터(Tr12)가 오프가 되면, 노드(NREF)가 부유 상태가 되고, 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위가 노드(NREF)에서 유지된다. 또한 메모리 셀(MCR)에서는 노드(NREF)가 부유 상태가 되면, 용량 소자(C11)의 제 1 전극에 입력된 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위가 노드(NREF)에 인가된다. 상술한 동작에 의하여, 노드(NREF)는 제 1 참조 전위 또는 제 1 참조 전위에 대응하는 전위에 제 2 아날로그 전위 또는 제 2 아날로그 전위에 대응하는 전위를 가산하여 얻어지는 전위를 가진다.
트랜지스터(Tr11)의 드레인 전류는 노드(NREF)의 전위에 따라 결정된다. 그래서 트랜지스터(Tr12)가 오프되어 노드(NREF)의 전위가 유지되면, 트랜지스터(Tr11)의 드레인 전류값도 유지된다. 상기 드레인 전류에는 제 1 참조 전위와 제 2 아날로그 전위가 반영되어 있다.
메모리 셀(MC[p, q])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(I[p, q])로 하고, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(I[p+1, q])로 할 때, 배선(BL[q])으로부터 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])에 공급되는 잔류의 합은 전류(I[q])이다. 메모리 셀(MC[p, q+1])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(I[p, q+1])로 하고, 메모리 셀(MC[p+1, q+1])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(I[p+1, q+1])로 할 때, 배선(BL[q+1])을 통하여 메모리 셀(MC[p, q+1]) 및 메모리 셀(MC[p+1, q+1])에 공급되는 잔류의 합은 전류(I[q+1])이다. 메모리 셀(MCR[p])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(IREF[p])로 하고, 메모리 셀(MCR[p+1])의 트랜지스터(Tr11)를 흐르는 드레인 전류를 전류(IREF[p+1])로 할 때, 배선(BLREF)을 통하여 메모리 셀(MCR[p]) 및 메모리 셀(MCR[p+1])에 공급되는 잔류의 합은 전류(IREF)이다.
<회로(230), 회로(240), 전류원 회로의 구성예>
다음으로 회로(230)와, 회로(240)와, 전류원 회로(250)(CREF)의 구체적인 구성의 일례에 대하여 도 15를 참조하여 설명한다.
도 14에 도시된 메모리 셀(MC)과 메모리 셀(MCR)에 대응한, 회로(230), 회로(240), 전류원 회로(250)의 구성의 일례를 도 15에 나타내었다. 구체적으로는, 도 15에 도시된 회로(230)는 q열째 메모리 셀(MC)에 대응한 회로(230[q])와, q+1열째 메모리 셀(MC)에 대응한 회로(230[q+1])를 가진다. 또한 도 15에 도시된 회로(240)는 q열째 메모리 셀(MC)에 대응한 회로(240[q])와, q+1열째 메모리 셀(MC)에 대응한 회로(240[q+1])를 가진다.
그리고, 회로(230[q]) 및 회로(240[q])는 배선(BL[q])에 접속된다. 또한 회로(230[q+1]) 및 회로(240[q+1])는 배선(BL[q+1])에 접속된다.
전류원 회로(250)는 배선(BL[q]), 배선(BL[q+1]), 배선(BLREF)에 접속된다. 그리고 전류원 회로(250)는 배선(BLREF)에 전류(IREF)를 공급하는 기능, 및 배선(BL[q]) 및 배선(BL[q+1]) 각각에 전류(IREF)와 같은 전류 또는 전류(IREF)에 대응하는 전류를 공급하는 기능을 가진다.
구체적으로는, 회로(230[q]) 및 회로(230[q+1])는 각각 트랜지스터(Tr24 내지 Tr26)와 용량 소자(C22)를 포함한다. 오프셋 전류를 설정할 때, 회로(230[q])에서 트랜지스터(Tr24)는 전류(I[q])가 전류(IREF)보다 큰 경우에 전류(I[q])와 전류(IREF) 사이의 차이에 상당하는 전류(ICM[q])를 생성하는 기능을 가진다. 또한 회로(230[q+1])에서 트랜지스터(Tr24)는 전류(I[q+1])가 전류(IREF)보다 큰 경우에, 전류(I[q+1])와 전류(IREF) 사이의 차이에 상당하는 전류(ICM[q+1])를 생성하는 기능을 가진다. 전류(ICM[q]) 및 전류(ICM[q+1])는 회로(230[q]) 및 회로(230[q+1])로부터 배선(BL[q]) 및 배선(BL[q+1])에 공급된다.
그리고, 회로(230[q]) 및 회로(230[q+1])에서, 트랜지스터(Tr24)는 소스 및 드레인 중 하나가 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr25)는 소스 및 드레인 중 하나가 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(Tr24)의 게이트에 접속된다. 트랜지스터(Tr26)는 소스 및 드레인 중 하나가 트랜지스터(Tr24)의 게이트에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다. 용량 소자(C22)는 제 1 전극이 트랜지스터(Tr24)의 게이트에 접속되고, 제 2 전극이 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr25)의 게이트는 배선(OSM)에 접속되고, 트랜지스터(Tr26)의 게이트는 배선(ORM)에 접속된다.
또한 도 15에서는 트랜지스터(Tr24)가 p채널형이고 트랜지스터(Tr25 및 Tr26)가 n채널형인 경우를 예시한 것이다.
또한 회로(240[q]) 및 회로(240[q+1])는 각각 트랜지스터(Tr21 내지 Tr23)와 용량 소자(C21)를 가진다. 오프셋 전류를 설정할 때, 회로(240[q])에서 트랜지스터(Tr21)는 전류(I[q])가 전류(IREF)보다 작은 경우에 전류(I[q])와 전류(IREF) 사이의 차이에 상당하는 전류(ICP[q])를 생성하는 기능을 가진다. 또한 회로(240[q+1])에서 트랜지스터(Tr21)는 전류(I[q+1])가 전류(IREF)보다 작은 경우에 전류(I[q+1])와 전류(IREF) 사이의 차이에 상당하는 전류(ICP[q+1])를 생성하는 기능을 가진다. 전류(ICP[q]) 및 전류(ICP[q+1])는 배선(BL[q]) 및 배선(BL[q+1])으로부터 회로(240[q]) 및 회로(240[q+1])에 끌어들여진다.
또한 전류(ICM[q])와 전류(ICP[q])는 전류(Ioffset[q])에 상당한다. 또한 전류(ICM[q+1])와 전류(ICP[q+1])는 전류(Ioffset[q+1])에 상당한다.
그리고 회로(240[q]) 및 회로(240[q+1])에서 트랜지스터(Tr21)는 소스 및 드레인 중 하나가 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr22)는 소스 및 드레인 중 하나가 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(Tr21)의 게이트에 접속된다. 트랜지스터(Tr23)는 소스 및 드레인 중 하나가 트랜지스터(Tr21)의 게이트에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다. 용량 소자(C21)는 제 1 전극이 트랜지스터(Tr21)의 게이트에 접속되고, 제 2 전극이 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr22)의 게이트는 배선(OSP)에 접속되고, 트랜지스터(Tr23)의 게이트는 배선(ORP)에 접속된다.
또한 도 15는 트랜지스터(Tr21 내지 Tr23)가 n채널형인 경우를 예시한 것이다.
또한 전류원 회로(250)는 배선(BL)에 대응한 트랜지스터(Tr27)와, 배선(BLREF)에 대응한 트랜지스터(Tr28)를 가진다. 구체적으로는, 도 15에 도시된 전류원 회로(250)는 트랜지스터(Tr27)로서 배선(BL[q])에 대응한 트랜지스터(Tr27[q])와, 배선(BL[q+1])에 대응한 트랜지스터(Tr27[q+1])를 가지는 경우를 예시한 것이다.
그리고 트랜지스터(Tr27)의 게이트는 트랜지스터(Tr28)의 게이트에 접속된다. 또한 트랜지스터(Tr27)는 소스 및 드레인 중 하나가 대응하는 배선(BL)에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(Tr28)는 소스 및 드레인 중 하나가 배선(BLREF)에 접속되고, 소스 및 드레인 중 다른 하나가 소정의 전위가 공급되는 배선에 접속된다.
트랜지스터(Tr27)와 트랜지스터(Tr28)는 같은 극성을 가진다. 도 15는 트랜지스터(Tr27)와 트랜지스터(Tr28)가 모두 p채널형을 가지는 경우를 예시한 것이다.
트랜지스터(Tr28)의 드레인 전류는 전류(IREF)에 상당한다. 그리고 트랜지스터(Tr27)와 트랜지스터(Tr28)는 전류 미러 회로로서의 기능을 가지기 때문에 트랜지스터(Tr27)의 드레인 전류는 트랜지스터(Tr28)의 드레인 전류와 실질적으로 같거나 트랜지스터(Tr28)의 드레인 전류에 대응한 값이 된다.
<반도체 장치의 동작예>
다음으로 본 발명의 일 형태에 따른 반도체 장치(200)의 구체적인 동작의 일례에 대하여 도 14 내지 도 16을 사용하여 설명한다.
도 16은 도 14에 도시된 메모리 셀(MC), 메모리 셀(MCR)과, 도 15에 도시된 회로(230), 회로(240), 전류원 회로(250)의 동작을 나타내는 타이밍 차트의 일례에 상당한다. 도 16에서는, 시각 T01 내지 시각 T04에서, 메모리 셀(MC) 및 메모리 셀(MCR)에 제 1 아날로그 데이터를 저장하는 동작이 수행된다. 시각 T05 내지 시각 T10에서, 회로(230) 및 회로(240)가 흘리는 오프셋 전류(Ioffset)의 전류값을 설정하는 동작이 수행된다. 시각 T11 내지 시각 T16에서, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값에 대응하는 데이터를 얻는 동작이 수행된다.
또한 배선(VR[q]) 및 배선(VR[q+1])에 로 레벨 전위가 공급되는 것으로 한다. 또한 회로(230)에 접속되며 소정의 전위를 가지는 모든 배선에는 하이 레벨 전위(VDD)가 공급되는 것으로 한다. 또한 회로(240)에 접속되며 소정의 전위를 가지는 모든 배선에는 로 레벨 전위(VSS)가 공급되는 것으로 한다. 또한 전류원 회로(250)에 접속되며 소정의 전위를 가지는 모든 배선에는 하이 레벨 전위(VDD)가 공급되는 것으로 한다.
또한 트랜지스터(Tr11, Tr21, Tr24, Tr27[q], Tr27[q+1], 및 Tr28)는 포화 영역에서 동작하는 것으로 한다.
먼저 시각 T01 내지 시각 T02에서, 배선(WW[p])에 하이 레벨 전위가 인가되고 배선(WW[p+1])에 로 레벨 전위가 인가된다. 상기 동작에 의하여, 도 14에 도시된 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 메모리 셀(MCR[p])에서 트랜지스터(Tr12)는 온이 된다. 또한 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 메모리 셀(MCR[p+1])에서 트랜지스터(Tr12)는 오프 상태를 유지한다.
또한 시각 T01 내지 시각 T02에서, 도 14에 도시된 배선(WD[q])과 배선(WD[q+1]) 각각에 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위를 빼서 얻은 전위가 인가된다. 구체적으로는 배선(WD[q])에 전위(VPR-Vx[p, q])가 인가되고, 배선(WD[q+1])에 전위(VPR-Vx[p, q+1])가 인가된다. 또한 배선(WDREF)에는 제 1 참조 전위(VPR)가 인가되고, 배선(RW[p]) 및 배선(RW[p+1])에는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 인가된다.
따라서 도 14에 도시된 메모리 셀(MC[p, q])의 노드(N[p, q])에는 트랜지스터(Tr12)를 통하여 전위(VPR-Vx[p, q])가 인가되고, 메모리 셀(MC[p, q+1])의 노드(N[p, q+1])에는 트랜지스터(Tr12)를 통하여 전위(VPR-Vx[p, q+1])가 인가되고, 메모리 셀(MCR[p])의 노드(NREF[p])에는 트랜지스터(Tr12)를 통하여 제 1 참조 전위(VPR)가 인가된다.
시각 T02가 종료되면, 도 14에 도시된 배선(WW[p])에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화되어, 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 메모리 셀(MCR[p])에서 트랜지스터(Tr12)가 오프가 된다. 상기 동작에 의하여 노드(N[p, q])에서 전위(VPR-Vx[p, q])가 유지되고, 노드(N[p, q+1])에서 전위(VPR-Vx[p, q+1])가 유지되고, 노드(NREF[p])에서 제 1 참조 전위(VPR)가 유지된다.
다음으로 시각 T03 내지 시각 T04에서, 도 14에 도시된 배선(WW[p])의 전위는 로 레벨을 유지되고 배선(WW[p+1])에 하이 레벨 전위가 인가된다. 상술한 동작에 의하여 도 14에 도시된 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 메모리 셀(MCR[p+1])에서 트랜지스터(Tr12)가 온이 된다. 또한 메모리 셀(MC[p, q]), 메모리 셀(MC[p, q+1]), 메모리 셀(MCR[p])에서 트랜지스터(Tr12)가 오프 상태를 유지한다.
또한 시각 T03 내지 시각 T04에서, 도 14에 도시된 배선(WD[q])과 배선(WD[q+1]) 각각에 제 1 참조 전위(VPR)로부터 제 1 아날로그 전위를 빼서 얻은 전위가 인가된다. 구체적으로는, 배선(WD[q])에는 전위(VPR-Vx[p+1, q])가 인가되고, 배선(WD[q+1])에는 전위(VPR-Vx[p+1, q+1])가 인가된다. 또한 배선(WDREF)에는 제 1 참조 전위(VPR)가 인가되고, 배선(RW[p]) 및 배선(RW[p+1])에는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 인가된다.
따라서 도 14에 도시된 메모리 셀(MC[p+1, q])의 노드(N[p+1, q])에는 트랜지스터(Tr12)를 통하여 전위(VPR-Vx[p+1, q])가 인가되고, 메모리 셀(MC[p+1, q+1])의 노드(N[p+1, q+1])에는 트랜지스터(Tr12)를 통하여 전위(VPR-Vx[p+1, q+1])가 인가되고, 메모리 셀(MCR[p+1])의 노드(NREF[p+1])에는 트랜지스터(Tr12)를 통하여 제 1 참조 전위(VPR)가 인가된다.
시각 T04가 종료되면, 도 14에 도시된 배선(WW[p+1])에 인가되는 전위는 하이 레벨 전위로부터 로 레벨 전위로 변화되어, 메모리 셀(MC[p+1, q]), 메모리 셀(MC[p+1, q+1]), 메모리 셀(MCR[p+1])에서 트랜지스터(Tr12)가 오프가 된다. 상기 동작에 의하여 노드(N[p+1, q])에서는 전위(VPR-Vx[p+1, q])가 유지되고, 노드(N[p+1, q+1])에서는 전위(VPR-Vx[p+1, q+1])가 유지되고, 노드(NREF[p+1])에서는 제 1 참조 전위(VPR)가 유지된다.
다음으로 시각 T05 내지 시각 T06에서, 도 15에 도시된 배선(ORP) 및 배선(ORM)에 하이 레벨 전위가 인가된다. 도 15에 도시된 회로(230[q]) 및 회로(230[q+1])에서는, 배선(ORM)에 하이 레벨 전위가 인가됨으로써 트랜지스터(Tr26)가 온이 되어, 트랜지스터(Tr24)의 게이트는 전위(VDD)가 인가됨으로써 리셋된다. 또한 도 15에 도시된 회로(240[q]) 및 회로(240[q+1])에서는 배선(ORP)에 하이 레벨 전위가 인가됨으로써 트랜지스터(Tr23)가 온이 되어, 트랜지스터(Tr21)의 게이트는 전위(VSS)가 인가됨으로써 리셋된다.
시각 T06이 종료되면, 도 14에 도시된 배선(ORP) 및 배선(ORM)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화되어, 회로(230[q]) 및 회로(230[q+1])에서 트랜지스터(Tr26)가 오프가 되고, 회로(240[q]) 및 회로(240[q+1])에서 트랜지스터(Tr23)가 오프가 된다. 상기 동작에 의하여, 회로(230[q]) 및 회로(230[q+1])의 트랜지스터(Tr24)의 게이트에서 전위(VDD)가 유지되고, 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr21)의 게이트에서 전위(VSS)가 유지된다.
시각 T07 내지 시각 T08에서, 도 15에 도시된 배선(OSP)에 하이 레벨 전위가 인가된다. 또한 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 도 14에 도시된 배선(RW[p]) 및 배선(RW[p+1])에 인가된다. 배선(OSP)에 하이 레벨 전위가 인가됨으로써 회로(240[q]) 및 회로(240[q+1])의 트랜지스터(Tr22)는 온이 된다.
배선(BL[q])을 흐르는 전류(I[q])가 배선(BLREF)을 흐르는 전류(IREF)보다 작은 경우, 즉 전류(ΔI[q])가 양의 값인 경우, 도 14에 도시된 메모리 셀(MC[p, q])의 트랜지스터(Tr28)가 끌어들일 수 있는 전류와, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr28)가 끌어들일 수 있는 전류의 합이 트랜지스터(Tr27[q])의 드레인 전류보다 작은 것을 뜻한다. 따라서 전류(ΔI[q])가 양의 값인 경우, 회로(240[q])에서 트랜지스터(Tr22)가 온이 되면, 트랜지스터(Tr27[q])의 드레인 전류의 일부가 트랜지스터(Tr21)의 게이트에 흐르고, 이 게이트의 전위가 상승하기 시작한다. 그리고 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q])와 실질적으로 동등하게 되면, 트랜지스터(Tr21)의 게이트의 전위는 소정의 값으로 수렴한다. 이때의 트랜지스터(Tr21)의 게이트의 전위는 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q]), 즉 전류(Ioffset[q])(=ICP[q])가 되는 전위에 상당한다. 이것은 회로(240[q])의 트랜지스터(Tr21)가 전류(ICP[q])를 공급할 수 있는 전류원으로서 설정된 상태에 있는 것을 뜻한다.
마찬가지로 배선(BL[q+1])을 흐르는 전류(I[q+1])가 배선(BLREF)을 흐르는 전류(IREF)보다 작은 경우, 즉 전류(ΔI[q+1])가 양의 값인 경우, 회로(240[q+1])에서 트랜지스터(Tr22)가 온이 되면, 트랜지스터(Tr27[q+1])의 드레인 전류의 일부가 트랜지스터(Tr21)의 게이트에 흐르고, 이 게이트의 전위가 상승하기 시작한다. 그리고 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q+1])와 실질적으로 동등하게 되면, 트랜지스터(Tr21)의 게이트의 전위는 소정의 값으로 수렴한다. 이때의 트랜지스터(Tr21)의 게이트의 전위는 트랜지스터(Tr21)의 드레인 전류가 전류(ΔI[q+1]), 즉 전류(Ioffset[q+1])(=ICP[q+1])가 되는 전위에 상당한다. 이것은 회로(240[q+1])의 트랜지스터(Tr21)가 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 설정된 상태에 있는 것을 뜻한다.
시각 T08이 종료되면, 도 15에 도시된 배선(OSP)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화되어, 회로(240[q]) 및 회로(240[q+1])에서 트랜지스터(Tr22)는 오프가 된다. 상기 동작에 의하여 트랜지스터(Tr21)의 게이트의 전위는 유지된다. 이로써 회로(240[q])는 전류(ICP[q])를 공급할 수 있는 전류원으로서 설정된 상태를 유지하고, 회로(240[q+1])는 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 설정된 상태를 유지한다.
다음으로 시각 T09 내지 시각 T10에서, 도 15에 도시된 배선(OSM)에 하이 레벨 전위가 인가된다. 또한 도 14에 도시된 배선(RW[p]) 및 배선(RW[p+1])에는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 인가된다. 배선(OSM)에 하이 레벨 전위가 인가됨으로써 회로(230[q]) 및 회로(230[q+1])에서 트랜지스터(Tr25)가 온이 된다.
배선(BL[q])을 흐르는 전류(I[q])가 배선(BLREF)을 흐르는 전류(IREF)보다 큰 경우, 즉 전류(ΔI[q])가 음의 값인 경우, 도 14에 도시된 메모리 셀(MC[p, q])의 트랜지스터(Tr28)가 끌어들일 수 있는 전류와, 메모리 셀(MC[p+1, q])의 트랜지스터(Tr28)가 끌어들일 수 있는 전류의 합이 트랜지스터(Tr27[q])의 드레인 전류보다 큰 것을 뜻한다. 따라서 전류(ΔI([q])가 음의 값인 경우, 회로(230[q])에서 트랜지스터(Tr25)가 온이 되면 트랜지스터(Tr24)의 게이트로부터 배선(BL[q])으로 전류가 흐르고, 상기 게이트의 전위가 하강하기 시작한다. 그리고 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q])와 실질적으로 동등하게 되면, 트랜지스터(Tr24)의 게이트의 전위는 소정의 값으로 수렴한다. 이때의 트랜지스터(Tr24)의 게이트의 전위는 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q]), 즉 전류(Ioffset[q])(=ICM[q])가 되는 전위에 상당한다. 이것은 회로(230[q])의 트랜지스터(Tr24)가 전류(ICM[q])를 공급할 수 있는 전류원으로서 설정된 상태에 있는 것을 뜻한다.
마찬가지로 배선(BL[q+1])을 흐르는 전류(I[q+1])가 배선(BLREF)을 흐르는 전류(IREF)보다 큰 경우, 즉 전류(ΔI[q+1])가 음의 값인 경우, 회로(230[q+1])에서 트랜지스터(Tr25)가 온이 되면 트랜지스터(Tr24)의 게이트로부터 배선(BL[q+1])으로 전류가 흐르고, 상기 게이트의 전위가 하강하기 시작한다. 그리고 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q+1])의 절댓값과 실질적으로 동등하게 되면, 트랜지스터(Tr24)의 게이트의 전위는 소정의 값으로 수렴한다. 이때의 트랜지스터(Tr24)의 게이트의 전위는 트랜지스터(Tr24)의 드레인 전류가 전류(ΔI[q+1]) 즉 전류(Ioffset[q+1])(=ICM[q+1])의 절댓값과 동등하게 되는 전위에 상당한다. 이것은 회로(230[q+1])의 트랜지스터(Tr24)가 전류(ICM[q+1])를 공급할 수 있는 전류원으로서 설정된 상태에 있는 것을 뜻한다.
시각 T08이 종료되면, 도 15에 도시된 배선(OSM)에 인가되는 전위가 하이 레벨 전위로부터 로 레벨 전위로 변화되어 회로(230[q]) 및 회로(230[q+1])에서 트랜지스터(Tr25)는 오프가 된다. 상기 동작에 의하여 트랜지스터(Tr24)의 게이트의 전위는 유지된다. 이로써 회로(230[q])는 전류(ICM[q])를 공급할 수 있는 전류원으로서 설정된 상태를 유지하고, 회로(230[q+1])는 전류(ICM[q+1])를 공급할 수 있는 전류원으로서 설정된 상태를 유지한다.
또한 회로(240[q]) 및 회로(240[q+1])에서 트랜지스터(Tr21)는 전류를 끌어들이는 기능을 가진다. 그래서 시각 T07 내지 시각 T08에서, 배선(BL[q])을 흐르는 전류(I[q])가 배선(BLREF)을 흐르는 전류(IREF)보다 크고 전류(ΔI[q])가 음의 값인 경우, 또는 배선(BL[q+1])을 흐르는 전류(I[q+1])가 배선(BLREF)을 흐르는 전류(IREF)보다 크고 전류(ΔI[q+1])가 음의 값인 경우, 회로(240[q]) 또는 회로(240[q+1])로부터 배선(BL[q]) 또는 배선(BL[q+1])에 과부족 없이 전류를 공급하기 어렵게 될 수도 있다. 이 경우에는, 배선(BL[q]) 또는 배선(BL[q+1])을 흐르는 전류와 배선(BLREF)을 흐르는 전류 사이의 균형이 유지되기 때문에, 메모리 셀(MC)의 트랜지스터(Tr11)와, 회로(240[q]) 또는 회로(240[q+1])의 트랜지스터(Tr21)와, 트랜지스터(Tr27[q] 또는 Tr27[q+1])가 함께 포화 영역에서 동작하기 어렵게 될 가능성이 있다.
시각 T07 내지 시각 T08에서, 전류(ΔI[q])가 음의 값인 경우에도 트랜지스터(Tr11, Tr21, Tr27[q], 또는 Tr27[q+1])의 포화 영역에서의 동작을 확보하기 위하여, 시각 T05 내지 시각 T06에서, 트랜지스터(Tr24)의 게이트를 전위(VDD)로 리셋하는 대신에 트랜지스터(Tr24)의 게이트의 전위를 소정의 드레인 전류가 얻어질 정도의 레벨로 설정하여도 좋다. 상기 구성에 의하여, 트랜지스터(Tr27[q] 또는 Tr27[q+1])의 드레인 전류에 더하여 트랜지스터(Tr24)로부터 전류가 공급되기 때문에 트랜지스터(Tr11)가 끌어들일 수 없을 만큼의 전류를 트랜지스터(Tr21)가 어느 정도 끌어들일 수 있어, 트랜지스터(Tr11, Tr21, Tr27[q], 또는 Tr27[q+1])의 포화 영역에서의 동작을 확보할 수 있다.
또한 시각 T09 내지 시각 T10에서, 배선(BL[q])을 흐르는 전류(I[q])가 배선(BLREF)을 흐르는 전류(IREF)보다 작은 경우, 즉 전류(ΔI[q])가 양의 값인 경우, 시각 T07 내지 시각 T08에서 회로(240[q])가 전류(ICP[q])를 공급할 수 있는 전류원으로서 이미 설정되어 있기 때문에 회로(230[q])에서 트랜지스터(Tr24)의 게이트의 전위는 실질적으로 전위(VDD)를 유지한다. 마찬가지로 배선(BL[q+1])을 흐르는 전류(I[q+1])가 배선(BLREF)을 흐르는 전류(IREF)보다 작은 경우, 즉 전류(ΔI[q+1])가 양의 값인 경우, 시각 T07 내지 시각 T08에서 회로(240[q+1])가 전류(ICP[q+1])를 공급할 수 있는 전류원으로서 이미 설정되어 있기 때문에 회로(230[q+1])에서 트랜지스터(Tr24)의 게이트의 전위는 실질적으로 전위(VDD)를 유지한다.
다음으로, 시각 T11 내지 시각 T12에서, 도 14에 도시된 배선(RW[p])에 제 2 아날로그 전위(Vw[p])가 인가된다. 또한 배선(RW[p+1])에는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 계속 인가된다. 구체적으로는, 배선(RW[p])의 전위는 기준 전위인 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)보다 전위차(Vw[p])만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여 배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])인 것으로 가정한다.
배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])가 되면, 용량 소자(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량에 실질적으로 반영되는 것으로 가정하면, 도 14에 도시된 메모리 셀(MC[p, q])의 노드(N)의 전위는 VPR-Vx[p, q]+Vw[p]가 되고, 메모리 셀(MC[p, q+1])의 노드(N)의 전위는 VPR-Vx[p, q+1]+Vw[p]가 된다. 그리고 상기 수학식 6에 따르면, 메모리 셀(MC[p, q])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q])로부터 전류(Ioffset[q])를 빼서 얻은 전류, 즉 배선(BL[q])으로부터 흐르는 전류(Iout[q])에 반영되는 것을 알 수 있다. 또한 메모리 셀(MC[p, q+1])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 빼서 얻은 전류, 즉 배선(BL[q+1])으로부터 흐르는 전류(Iout[q+1])에 반영되는 것을 알 수 있다.
시각 T12가 종료되면, 배선(RW[p])에는 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 다시 인가된다.
다음으로, 시각 T13 내지 시각 T14에서, 도 14에 도시된 배선(RW[p+1])에 제 2 아날로그 전위(Vw[p+1])가 인가된다. 또한 배선(RW[p])에는 기준 전위로서 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 계속 인가된다. 구체적으로는, 배선(RW[p+1])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)보다 전위차(Vw[p+1])만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])인 것으로 가정한다.
배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])가 되면, 용량 소자(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량에 실질적으로 반영되는 것으로 가정하면, 도 14에 도시된 메모리 셀(MC[p+1, q])의 노드(N)의 전위는 VPR-Vx[p+1, q]+Vw[p+1]가 되고, 메모리 셀(MC[p+1, q+1])의 노드(N)의 전위는 VPR-Vx[p+1, q+1]+Vw[p+1]가 된다. 그리고 상기 수학식 6에 따르면, 메모리 셀(MC[p+1, q])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q])로부터 전류(Ioffset[q])를 빼서 얻은 전류, 즉 전류(Iout[q])에 반영되는 것을 알 수 있다. 또한 메모리 셀(MC[p+1, q+1])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 빼서 얻은 전류, 즉 전류(Iout[q+1])에 반영되는 것을 알 수 있다.
시각 T12가 종료되면, 배선(RW[p+1])에는 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 다시 인가된다.
다음으로, 시각 T15 내지 시각 T16에서, 도 14에 도시된 배선(RW[p])에 제 2 아날로그 전위(Vw[p])가 인가되고, 배선(RW[p+1])에 제 2 아날로그 전위(Vw[p+1])가 인가된다. 구체적으로는, 배선(RW[p])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)보다 전위차(Vw[p])만큼 높은 전위이고, 배선(RW[p+1])의 전위는 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)보다 전위차(Vw[p+1])만큼 높은 전위이지만, 아래의 설명을 간단하게 하기 위하여, 배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])이고, 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])인 것으로 가정한다.
배선(RW[p])의 전위가 제 2 아날로그 전위(Vw[p])가 되면, 용량 소자(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량에 실질적으로 반영되는 것으로 가정하면, 도 14에 도시된 메모리 셀(MC[p, q])의 노드(N)의 전위는 VPR-Vx[p, q]+Vw[p]가 되고, 메모리 셀(MC[p, q+1])의 노드(N)의 전위는 VPR-Vx[p, q+1]+Vw[p]가 된다. 또한 배선(RW[p+1])의 전위가 제 2 아날로그 전위(Vw[p+1])가 되면, 용량 소자(C11)의 제 1 전극의 전위 변화량이 노드(N)의 전위 변화량에 실질적으로 반영되는 것으로 가정하면, 도 14에 도시된 메모리 셀(MC[p+1, q])의 노드(N)의 전위는 VPR-Vx[p+1, q]+Vw[p+1]가 되고, 메모리 셀(MC[p+1, q+1])의 노드(N)의 전위는 VPR-Vx[p+1, q+1]+Vw[p+1]가 된다.
그리고 상기 수학식 6에 따르면, 메모리 셀(MC[p, q]) 및 메모리 셀(MC[p+1, q])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q])로부터 전류(Ioffset[q])를 빼서 얻은 전류, 즉 전류(Iout[q])에 반영되는 것을 알 수 있다. 또한 메모리 셀(MC[p, q+1]) 및 메모리 셀(MC[p+1, q+1])에 대응하는 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화값은 전류(ΔI[q+1])로부터 전류(Ioffset[q+1])를 빼서 얻은 전류, 즉 전류(Iout[q+1])에 반영되는 것을 알 수 있다.
시각 T16이 종료되면, 배선(RW[p]) 및 배선(RW[p+1])에 기준 전위인, 전위(VSS)와 전위(VDD) 사이의 전위, 예를 들어 전위((VDD+VSS)/2)가 다시 인가된다.
상기 구성에 의하여 작은 회로 규모로 적화 연산을 수행할 수 있다. 또한 상기 구성에 의하여 고속으로 적화 연산을 수행할 수 있다. 또한 상기 구성에 의하여 낮은 전력으로 적화 연산을 수행할 수 있다.
또한 트랜지스터(Tr12, Tr22, Tr23, Tr25, 또는 Tr26)로서 오프 전류가 매우 작은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(Tr12)로서 오프 전류가 매우 작은 트랜지스터를 사용하면, 노드(N)의 전위를 장시간에 걸쳐 유지할 수 있다. 또한 트랜지스터(Tr22 및 Tr23)로서 오프 전류가 매우 작은 트랜지스터를 사용하면, 트랜지스터(Tr21)의 게이트의 전위를 장시간에 걸쳐 유지할 수 있다. 또한 트랜지스터(Tr25 및 Tr26)로서 오프 전류가 매우 작은 트랜지스터를 사용하면, 트랜지스터(Tr24)의 게이트의 전위를 장시간에 걸쳐 유지할 수 있다.
오프 전류가 매우 작은 트랜지스터로서 OS 트랜지스터를 사용하면 좋다. 채널 폭으로 정규화된 OS 트랜지스터의 누설 전류는 소스-드레인 사이의 전압이 10V이고 실온(25℃ 정도)의 상태에서 10×10-21A/μm(10zA/μm) 이하로 할 수 있다.
상술한 반도체 장치를 사용함으로써 뉴럴 네트워크(NN1)에서의 적화 연산을 수행할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 사용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다.
<트랜지스터의 구성예>
도 17의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 17의 (B)는 도 17의 (A)의 X1-X2선을 따라 자른 단면도이고, 도 17의 (C)는 Y1-Y2선을 따라 자른 단면도이다. 여기서는 X1-X2선 방향을 채널 길이 방향이라고 부르고, Y1-Y2선 방향을 채널 폭 방향이라고 부르는 경우가 있다. 도 17의 (B)는 트랜지스터의 채널 길이 방향의 단면 구조를 나타내는 도면이고, 도 17의 (C)는 트랜지스터의 채널 폭 방향의 단면 구조를 나타낸 도면이다. 또한 디바이스 구조를 명확하게 하기 위하여 도 17의 (A)에서는 일부의 구성 요소를 생략하였다.
본 발명의 일 형태에 따른 반도체 장치는 절연층(812) 내지 절연층(820), 금속 산화물막(821) 내지 금속 산화물막(824), 도전층(850) 내지 도전층(853)을 가진다. 트랜지스터(801)는 절연 표면에 형성된다. 도 17에서는 트랜지스터(801)가 절연층(811) 위에 형성된 경우를 도시하였다. 트랜지스터(801)는 절연층(818) 및 절연층(819)으로 덮여 있다.
또한 트랜지스터(801)를 구성하는 절연층, 금속 산화물막, 도전층 등은 단층이어도 좋고, 복수의 막이 적층된 것이어도 좋다. 이들의 제작에는 스퍼터링법, 분자선 에피택시법(MBE법), 펄스 레이저 어블레이션법(PLA법), CVD법, 원자층 퇴적법(ALD법) 등 각종 성막 방법을 사용할 수 있다. 또한 CVD법으로서는, 플라스마 CVD법, 열 CVD법, 유기 금속 CVD법 등이 있다.
도전층(850)은 트랜지스터(801)의 게이트 전극으로서 기능하는 영역을 가진다. 도전층(851) 및 도전층(852)은 소스 전극 또는 드레인 전극으로서 기능하는 영역을 가진다. 도전층(853)은 백 게이트 전극으로서 기능하는 영역을 가진다. 절연층(817)은 게이트 전극(프런트 게이트 전극) 측의 게이트 절연층으로서 기능하는 영역을 가지고, 절연층(814) 내지 절연층(816)의 적층으로 구성되는 절연층은 백 게이트 전극 측의 게이트 절연층으로서 기능하는 영역을 가진다. 절연층(818)은 층간 절연층의 기능을 가진다. 절연층(819)은 배리어층으로서의 기능을 가진다.
금속 산화물막(821 내지 824)을 통틀어 금속 산화물층(830)이라고 부른다. 도 17의 (B) 및 (C)에 도시된 바와 같이, 금속 산화물층(830)은 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824)이 이 순서대로 적층된 영역을 가진다. 또한 한 쌍의 금속 산화물막(823)은 각각 도전층(851), 도전층(852) 위에 위치한다. 트랜지스터(801)가 온 상태일 때, 채널 형성 영역은 산화물층(830) 중 주로 금속 산화물막(822)에 형성된다.
금속 산화물막(824)은 금속 산화물막(821 내지 823), 도전층(851), 도전층(852)을 덮는다. 절연층(817)은 금속 산화물막(823)과 도전층(850) 사이에 위치한다. 도전층(851), 도전층(852)은 각각 금속 산화물막(823), 금속 산화물막(824), 절연층(817)을 개재하여 도전층(850)과 중첩되는 영역을 가진다.
도전층(851) 및 도전층(852)은 금속 산화물막(821) 및 금속 산화물막(822)을 형성하기 위한 하드 마스크로 형성된다. 그러므로 도전층(851) 및 도전층(852)은 금속 산화물막(821) 및 금속 산화물막(822) 측면에 접하는 영역을 가지지 않는다. 예를 들어 다음과 같은 공정을 거쳐 금속 산화물막(821 및 822), 도전층(851), 및 도전층(852)을 제작할 수 있다. 우선, 적층된 2층의 금속 산화물막 위에 도전막을 형성한다. 이 도전막을 원하는 형상으로 가공(에칭)하여 하드 마스크를 형성한다. 하드 마스크를 사용하여 2층의 금속 산화물막의 형상을 가공하여 적층된 금속 산화물막(821) 및 금속 산화물막(822)을 형성한다. 다음으로 하드 마스크를 원하는 형상으로 가공하여 도전층(851) 및 도전층(852)을 형성한다.
절연층(811 내지 818)에 사용되는 절연 재료에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등이 있다. 절연층(811 내지 818)은 이들의 절연 재료로 이루어지는 단층 또는 적층으로 구성된다. 절연층(811 내지 818)을 구성하는 층은 복수의 절연 재료를 포함하여도 좋다.
또한 본 명세서 등에서 산화질화물이란 산소의 함유량이 질소보다 많은 화합물이고, 질화산화물이란 질소의 함유량이 산소보다 많은 화합물을 뜻한다.
산화물층(830)의 산소 결손의 증가를 억제하기 위하여 절연층(816) 내지 절연층(818)은 산소를 포함한 절연층인 것이 바람직하다. 절연층(816) 내지 절연층(818)은 가열에 의하여 산소가 방출되는 절연막(이후, '과잉 산소를 포함한 절연막'이라고도 함)으로 형성되는 것이 더 바람직하다. 과잉 산소를 포함한 절연막으로부터 산화물층(830)에 산소를 공급함으로써 산화물층(830)의 산소 결손을 보상할 수 있다. 따라서 트랜지스터(801)의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
과잉 산소를 포함한 절연막이란 TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법)에서 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위의 산소 분자의 방출량이 1.0Х1018[분자/cm3] 이상인 막을 말한다. 산소 분자의 방출량은 3.0Х1020분자/cm3 이상인 것이 더 바람직하다.
과잉 산소를 포함한 절연막은 절연막에 산소를 첨가하는 처리를 수행하여 형성할 수 있다. 산소를 첨가하는 처리로서는 산소 분위기하의 열 처리, 플라스마 처리, 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법을 사용한 처리 등을 들 수 있다. 산소를 첨가하기 위한 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스, 또는 오존 가스 등을 사용할 수 있다.
산화물층(830)의 수소 농도의 증가를 방지하기 위하여, 절연층(812 내지 819) 내의 수소 농도를 저감시키는 것이 바람직하다. 특히, 절연층(813 내지 818)의 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는 수소 농도를 2Х1020atoms/cm3 이하로 하고, 바람직하게는 5Х1019atoms/cm3 이하, 더 바람직하게는 1Х1019atoms/cm3 이하, 더욱 바람직하게는 5Х1018atoms/cm3 이하로 한다.
상술한 수소 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정된 값이다.
트랜지스터(801)에서 산소 및 수소에 대하여 배리어성을 가지는 절연층(이후, 배리어층이라고도 함)에 의하여 산화물층(830)이 둘러싸이는 구조인 것이 바람직하다. 이와 같은 구조를 가짐으로써 산화물층(830)으로부터 산소가 방출되는 것, 산화물층(830)에 수소가 침입하는 것을 억제할 수 있다. 트랜지스터(801)의 신뢰성, 전기적 특성을 향상시킬 수 있다.
예를 들어 절연층(819)을 배리어층으로서 기능시키고, 또한 절연층(811, 812, 814) 중 적어도 하나를 배리어층으로서 기능시키면 좋다. 배리어층은 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 질화 실리콘 등의 재료로 형성할 수 있다.
절연층(811 내지 818)의 구성예를 나타낸다. 이 예에서는 절연층(811, 812, 815, 819)은 각각 배리어층으로서 기능한다. 절연층(816 내지 818)은 과잉 산소를 포함한 산화물층이다. 절연층(811)은 질화 실리콘이고, 절연층(812)은 산화 알루미늄이고, 절연층(813)은 산화질화 실리콘이다. 백 게이트 전극 측의 게이트 절연층으로서의 기능을 가지는 절연층(814 내지 816)은 산화 실리콘, 산화 알루미늄, 산화 실리콘의 적층이다. 프런트 게이트 측의 게이트 절연층으로서의 기능을 가지는 절연층(817)은 산화질화 실리콘이다. 층간 절연층으로서의 기능을 가지는 절연층(818)은 산화 실리콘이다. 절연층(819)은 산화 알루미늄이다.
도전층(850 내지 853)에 사용되는 도전성 재료에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 등의 금속, 또는 상술한 금속을 성분으로 한 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 질화 텅스텐) 등이 있다. 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
도전층(850 내지 853)의 구성예를 나타낸다. 도전층(850)은 질화 탄탈럼 또는 텅스텐의 단층이다. 또는 도전층(850)은 질화 탄탈럼, 탄탈럼, 및 질화 탄탈럼으로 이루어진 적층이다. 도전층(851)은 질화 탄탈럼의 단층 또는 질화 탄탈럼과 텅스텐의 적층이다. 도전층(852)의 구성은 도전층(851)과 같다. 도전층(853)은 질화 탄탈럼의 단층, 또는 질화 탄탈럼과 텅스텐의 적층이다.
트랜지스터(801)의 오프 전류를 저감시키기 위하여 금속 산화물막(822)은 예를 들어 에너지 갭이 큰 것이 바람직하다. 금속 산화물막(822)의 에너지 갭은 2.5eV 이상 4.2eV 이하이고, 2.8eV 이상 3.8eV 이하가 바람직하고, 3eV 이상 3.5eV 이하가 더 바람직하다.
산화물층(830)은 결정성을 가지는 것이 바람직하다. 적어도 금속 산화물막(822)은 결정성을 가지는 것이 바람직하다. 상기 구성에 의하여 신뢰성 및 전기적 특성이 좋은 트랜지스터(801)를 실현할 수 있다.
금속 산화물막(822)에 적용할 수 있는 산화물은 예를 들어 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn)이다. 금속 산화물막(822)은 인듐을 포함한 산화물층에 한정되지 않는다. 금속 산화물막(822)은 예를 들어 Zn-Sn 산화물, Ga-Sn 산화물, Zn-Mg 산화물 등으로 형성할 수 있다. 금속 산화물막(821, 823, 824)도 금속 산화물막(822)과 같은 산화물로 형성할 수 있다. 특히 금속 산화물막(821, 823, 824)은 각각 Ga 산화물로 형성할 수 있다.
금속 산화물막(822)과 금속 산화물막(821) 사이의 계면에 계면 준위가 형성되면 계면 근방의 영역에도 채널 형성 영역이 형성되기 때문에 트랜지스터(801)의 문턱 전압이 변동된다. 그러므로 금속 산화물막(821)은 구성 요소로서 금속 산화물막(822)을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하다. 이에 의하여 금속 산화물막(822)과 금속 산화물막(821) 사이의 계면에는 계면 준위가 형성되기 어려워지고 트랜지스터(801)의 문턱 전압 등의 전기적 특성의 편차를 저감시킬 수 있다.
금속 산화물막(824)은 구성 요소로서 금속 산화물막(822)을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하다. 이에 의하여 금속 산화물막(822)과 금속 산화물막(824) 사이의 계면에서 계면 산란이 일어나기 어려워지고 캐리어의 움직임이 저해되기 어려워지기 때문에 트랜지스터(801)의 전계 효과 이동도를 높일 수 있다.
금속 산화물막(821 내지 824) 중 금속 산화물막(822)의 캐리어 이동도가 가장 높은 것이 바람직하다. 이에 의하여 절연층(816, 817)에서 떨어져 있는 위치에 제공된 금속 산화물막(822)에 채널을 형성할 수 있다.
예를 들어 In-M-Zn 산화물 등의 In 함유 금속 산화물은 In 함유율을 높임으로써, 캐리어 이동도를 높일 수 있다. In-M-Zn 산화물에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높임으로써, 더 많은 s궤도가 중첩되기 때문에 인듐의 함유율이 많은 산화물은 인듐의 함유율이 적은 산화물과 비교하여 이동도가 높아진다. 그러므로 금속 산화물막에 인듐의 함유량이 많은 산화물을 사용함으로써 캐리어 이동도를 높일 수 있다.
따라서 예를 들어 In-Ga-Zn 산화물로 금속 산화물막(822)을 형성하고 Ga 산화물로 금속 산화물막(821, 823)을 형성한다. 예를 들어 In-M-Zn 산화물로 금속 산화물막(821 내지 823)을 형성하는 경우, 금속 산화물막(822)의 In의 함유율을, 금속 산화물막(821, 823)의 In의 함유율보다 높게 한다. In-M-Zn 산화물을 스퍼터링법으로 형성하는 경우, 타깃의 금속 원소의 원자수비를 변경함으로써 In 함유율을 변화시킬 수 있다.
예를 들어 금속 산화물막(822)을 형성하기 위하여 사용되는 타깃의 금속 원소의 원자수비 In:M:Zn은 1:1:1, 3:1:2, 또는 4:2:4.1이 바람직하다. 예를 들어 금속 산화물막(821, 823)을 형성할 때 사용되는 타깃의 금속 원소의 원자수비 In:M:Zn은 1:3:2 또는 1:3:4가 바람직하다. In:M:Zn=4:2:4.1의 타깃으로 성막한 In-M-Zn 산화물의 원자수비는 약 In:M:Zn=4:2:3이다.
트랜지스터(801)에 안정된 전기적 특성을 부여하기 위해서는 산화물층(830)의 불순물 농도를 저감시키는 것이 바람직하다. 금속 산화물에서 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어 수소 및 질소는 도너 준위의 형성에 기여하여 캐리어 밀도를 증대시킨다. 또한 실리콘 및 탄소는 금속 산화물 내에서 불순물 준위의 형성에 기여한다. 불순물 준위는 트랩이 되어 트랜지스터의 전기 특성을 열화시키는 경우가 있다.
예를 들어 산화물층(830)은 실리콘 농도가 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하의 영역을 가진다. 산화물층(830)의 탄소 농도도 마찬가지이다.
산화물층(830)은 알칼리 금속 농도가 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하의 영역을 가진다. 금속 산화물층(830)의 알칼리 토금속의 농도에 대해서도 마찬가지이다.
산화물층(830)은 수소 농도가 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만의 영역을 가진다.
상술한 금속 산화물층(830)의 불순물 농도는 SIMS에 의하여 얻어지는 값이다.
금속 산화물막(822)이 산소 결손을 가지는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 결과적으로 트랜지스터(801)의 온 전류를 저하시키는 요인이 된다. 또한 산소 결손의 사이트는 수소가 들어가는 것보다 산소가 들어가는 것이 더 안정된다. 따라서, 금속 산화물막(822) 내의 산소 결손을 저감시킴으로써, 트랜지스터(801)의 온 전류를 크게 할 수 있는 경우가 있다. 따라서, 금속 산화물막(822) 내의 수소를 저감시킴으로써 산소 결손의 사이트에 수소가 들어가지 않도록 하는 것이 온 전류 특성에 효과적이다.
금속 산화물에 포함되는 수소는 금속 원자와 결합된 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합된 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 금속 산화물막(822)에 채널 형성 영역이 제공되므로, 금속 산화물막(822)에 수소가 포함되어 있으면 트랜지스터(801)는 노멀리 온 특성을 가지기 쉽다. 이로써 금속 산화물막(822) 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다.
또한 금속 산화물막(822)은 도전층(851) 또는 도전층(852)과 접하는 영역에서는 n형화된 영역(822n)을 가져도 좋다. 영역(822n)은 금속 산화물막(822) 내의 산소가 도전층(851) 또는 도전층(852)에 의하여 뽑아지거나 또는 도전층(851) 또는 도전층(852)에 포함되는 도전성 재료가 금속 산화물막(822) 내의 원소와 결합하는 등의 현상에 의하여 형성된다. 영역(822n)이 형성됨으로써 도전층(851) 또는 도전층(852)과 금속 산화물막(822)의 접촉 저항을 저감시킬 수 있다.
도 17은 산화물층(830)이 4층 구조의 예이지만 이에 한정되지 않는다. 예를 들어 산화물층(830)을 금속 산화물막(821) 또는 금속 산화물막(823)이 없는 3층 구조로 할 수 있다. 또는 산화물층(830)의 임의의 층 사이, 산화물층(830) 위, 산화물층(830) 아래 중 어느 2군데 이상에 금속 산화물막(821 내지 824)과 같은 금속 산화물막을 1층 또는 복수 제공할 수 있다.
도 18을 참조하여 금속 산화물막(821, 822, 824)의 적층에 의하여 얻어지는 효과를 설명한다. 도 18은 트랜지스터(801)의 채널 형성 영역의 에너지 밴드 구조의 모식도이다.
도 18에서 Ec816e, Ec821e, Ec822e, Ec824e, Ec817e는 각각 절연층(816), 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824), 절연층(817)의 전도대 하단의 에너지를 나타낸다.
여기서 진공 준위와 전도대 하단의 에너지의 차이('전자 친화력'이라고도 함)는 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
절연층(816, 817)은 절연체이기 때문에 Ec816e 및 Ec817e는 Ec821e, Ec822e, 및 Ec824e보다 진공 준위에 가깝다(전자 친화력이 작다).
금속 산화물막(822)은 금속 산화물막(821, 824)보다 전자 친화력이 크다. 예를 들어 금속 산화물막(822)과 금속 산화물막(821)의 전자 친화력의 차이 및 금속 산화물막(822)과 금속 산화물막(824)의 전자 친화력의 차이는 각각 0.07eV 이상 1.3eV 이하이다. 전자 친화력의 차이는 0.1eV 이상 0.7eV 이하가 바람직하고, 0.15eV 이상 0.4eV 이하가 더 바람직하다. 또한 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
트랜지스터(801)의 게이트 전극(도전층(850))에 전압을 인가하면 금속 산화물막(821), 금속 산화물막(822), 금속 산화물막(824) 중 전자 친화력이 큰 금속 산화물막(822)에 주로 채널이 형성된다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 블록성이 높다. 그러므로 금속 산화물막(824)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
또한 금속 산화물막(821)과 금속 산화물막(822) 사이에는 금속 산화물막(821)과 금속 산화물막(822)의 혼합 영역이 존재하는 경우가 있다. 또한 금속 산화물막(824)과 금속 산화물막(822) 사이에는 금속 산화물막(824)과 금속 산화물막(822)의 혼합 영역이 존재하는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아지기 때문에 금속 산화물막(821, 822, 824)이 적층된 영역은 각 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조가 된다.
이와 같은 에너지 밴드 구조를 가지는 산화물층(830)에서 전자는 주로 금속 산화물막(822)을 이동한다. 그러므로 금속 산화물막(821)과 절연층(816) 사이의 계면 또는 금속 산화물막(824)과 절연층(817) 사이의 계면에 준위가 존재하는 경우에도 이들 계면 준위에 의하여 산화물층(830) 내을 이동하는 전자의 이동이 저해되기 어려워지기 때문에, 트랜지스터(801)의 온 전류를 높게 할 수 있다.
또한 도 18에 도시된 바와 같이 금속 산화물막(821)과 절연층(816) 사이의 계면 근방 및 금속 산화물막(824)과 절연층(817) 사이의 계면 근방에는 각각 불순물이나 결함에 기인한 트랩 준위(Et826e, Et827e)가 형성될 수 있지만, 금속 산화물막(821, 824)이 있음으로써 금속 산화물막(822)을 트랩 준위(Et826e, Et827e)로부터 멀어지게 할 수 있다.
또한 Ec821e와 Ec822e의 차이가 작으면, 금속 산화물막(822)의 전자가 이 에너지 차이를 넘어 트랩 준위(Et826e)에 도달하는 경우가 있다. 트랩 준위(Et826e)에 전자가 포획됨으로써 절연막의 계면에 음의 고정 전하가 발생하여, 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. Ec822e와 Ec824e의 에너지 차이가 작은 경우도 마찬가지이다.
트랜지스터(801)의 문턱 전압의 변동이 저감되고 트랜지스터(801)의 전기적 특성을 양호한 것으로 하기 위하여 Ec821e와 Ec822e의 차이, Ec824e와 Ec822e의 차이를 각각 0.1eV 이상으로 하는 것이 바람직하고, 0.15eV 이상으로 하는 것이 더 바람직하다.
또한 트랜지스터(801)는 백 게이트 전극을 가지지 않는 구조로 할 수도 있다.
<적층 구조의 예>
다음으로 OS 트랜지스터와 다른 트랜지스터의 적층을 사용하여 구성되는 반도체 장치의 구조에 대하여 설명한다.
도 19에 Si 트랜지스터인 트랜지스터(Tr100), OS 트랜지스터인 트랜지스터(Tr200), 및 용량 소자(C100)가 적층된 반도체 장치(860)의 적층 구조의 예를 나타내었다.
반도체 장치(860)는 CMOS층(871), 배선층(W1 내지 W5), 트랜지스터층(872), 배선층(W6, W7)의 적층으로 구성된다.
CMOS층(871)에는 트랜지스터(Tr100)가 제공된다. 트랜지스터(Tr100)의 채널 형성 영역은 단결정 실리콘 웨이퍼(870)에 제공된다. 트랜지스터(Tr100)의 게이트 전극(873)은 배선층(W1 내지 W5)을 통하여 용량 소자(C100)의 한쪽 전극(875)과 접속된다.
트랜지스터층(872)에는 트랜지스터(Tr200)가 제공된다. 도 19에서는 트랜지스터(Tr200)가 트랜지스터(801)(도 17)와 같은 구조를 가진다. 트랜지스터(Tr200)의 소스 및 드레인 중 하나에 상당하는 전극(874)은 용량 소자(C100)의 한쪽 전극(875)과 접속된다. 또한 도 19에는 트랜지스터(Tr200)가 백 게이트 전극을 배선층(W5)에 가지는 경우를 예시하였다. 또한 배선층(W6)에는 용량 소자(C100)가 제공된다.
상술한 바와 같이 OS 트랜지스터와 그 외의 소자를 적층함으로써 회로 면적을 축소시킬 수 있다.
상술한 구조는 실시형태 3에서 설명한 반도체 장치(200) 등에 적용할 수 있다. 예를 들어 도 14에서 트랜지스터(Tr11)로서 트랜지스터(Tr100)를 사용하고, 트랜지스터(Tr12)로서 트랜지스터(Tr200)를 사용하고, 용량 소자(C11)로서 용량 소자(C100)를 사용할 수 있다. 또한 도 15에서 트랜지스터(Tr21 또는 Tr24)로서 트랜지스터(Tr100)를 사용하고, 트랜지스터(Tr22, Tr23, Tr25, 또는 Tr26)로서 트랜지스터(Tr200)를 사용하고, 용량 소자(C21 또는 C22)로서 용량 소자(C100)를 사용할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 설명한 표시부에 사용할 수 있는 표시 장치의 구성예에 대하여 설명한다.
<표시 장치의 구성예 1>
도 20의 (A)에 표시부(20)에 사용할 수 있는 표시 장치(400)의 구성예를 나타내었다. 표시 장치(400)는 화소부(401), 구동 회로(402), 및 구동 회로(403)를 가진다.
화소부(401)는 복수의 화소(pix)를 사용하여 구성되고, 도 1에서의 표시 영역(DSP)에 상당한다. 화소(pix)는 각각 배선(SL) 및 배선(GL)과 접속된다. 또한 배선(GL)은 각각 구동 회로(402)와 접속되고, 배선(SL)은 각각 구동 회로(403)와 접속된다. 배선(GL)에는 선택 신호가 공급되고, 배선(SL)에는 영상 신호가 공급된다.
구동 회로(402)는 선택 신호를 화소(pix)에 공급하는 기능을 가진다. 구체적으로는, 구동 회로(402)는 배선(GL)에 선택 신호를 공급하는 기능을 가지고, 배선(GL)은 구동 회로(402)로부터 출력된 선택 신호를 화소(pix)에 전달하는 기능을 가진다. 또한 구동 회로(402)는 게이트 측 구동 회로, 게이트 드라이버라고 부를 수 있고, 배선(GL)은 선택 신호선, 게이트선 등이라고 부를 수도 있다.
구동 회로(403)는 영상 신호를 화소(pix)에 공급하는 기능을 가진다. 구체적으로는, 구동 회로(403)는 배선(SL)에 영상 신호를 공급하는 기능을 가지고, 배선(SL)은 구동 회로(403)로부터 출력된 영상 신호를 화소(pix)에 전달하는 기능을 가진다. 또한 구동 회로(403)는 소스 측 구동 회로, 소스 드라이버라고 부를 수 있고, 배선(SL)은 영상 신호선, 소스선 등이라고 부를 수도 있다.
도 20의 (B)에 표시 소자로서 발광 소자를 사용한 화소(pix)의 구성예를 나타내었다. 도 20의 (B)에 도시된 화소(pix)는 트랜지스터(Tr31, Tr32), 용량 소자(C31), 발광 소자(LE)를 가진다. 또한 여기서는 트랜지스터(Tr31, Tr32)을 n채널형으로 하지만, 트랜지스터의 극성은 적절히 변경할 수 있다.
트랜지스터(Tr31)의 게이트는 배선(GL)과 접속되고, 소스 또는 드레인 중 하나는 트랜지스터(Tr32)의 게이트 및 용량 소자(C31)의 한쪽의 전극과 접속되고, 소스 또는 드레인 중 다른 하나는 배선(SL)과 접속된다. 트랜지스터(Tr32)의 소스 또는 드레인 중 하나는 용량 소자(C31)의 다른 쪽 전극 및 발광 소자(LE)의 한쪽의 전극과 접속되고, 소스 또는 드레인 중 다른 하나는 전위(Va)가 공급되는 배선과 접속된다. 발광 소자(LE)의 다른 쪽 전극은 전위(Vc)가 공급되는 배선과 접속된다. 트랜지스터(Tr31)의 소스 또는 드레인 중 하나, 트랜지스터(Tr32)의 게이트, 및 용량 소자(C31)의 한쪽 전극과 접속된 노드를 노드(N31)로 한다. 또한 트랜지스터(Tr32)의 소스 또는 드레인 중 하나 및 용량 소자(C31)의 다른 쪽의 전극과 접속된 노드를 노드(N32)로 한다.
여기서는 전위(Va)를 고전원 전위로 하고, 전위(Vc)를 저전원 전위로 한 경우에 대하여 설명한다. 전위(Va) 및 전위(Vc)는 각각 복수의 화소(pix)에서 공통의 전위로 할 수 있다. 또한 용량 소자(C31)는 노드(N31)의 전위를 유지하기 위한 저장 용량으로서의 기능을 가진다.
트랜지스터(Tr31)는 노드(N31)에 대한 배선(SL)의 전위의 공급을 제어하는 기능을 가진다. 구체적으로는, 배선(GL)의 전위를 제어하여 트랜지스터(Tr31)를 온 상태로 함으로써, 영상 신호에 대응하는 배선(SL)의 전위가 노드(N31)에 공급되고, 화소(pix)의 기록이 수행된다. 이 후, 배선(GL)의 전위를 제어하여 트랜지스터(Tr31)를 오프 상태로 함으로써 노드(N31)의 전위가 유지된다.
그리고 노드(N31, N32)간의 전압에 따라 트랜지스터(Tr32)의 소스-드레인 사이를 흐르는 전류량이 제어되고, 발광 소자(LE)가 상기 전류량에 따른 휘도로 발광한다. 이로써 화소(pix)의 계조를 제어할 수 있다. 또한 트랜지스터(Tr32)는 포화 영역에서 동작시키는 것이 바람직하다.
또한 도 20의 (B)에 도시된 바와 같이, 화소(pix) 내에 2개의 트랜지스터(Tr31 및 Tr32)를 가지는 구성이 바람직하다. 이 구성으로 함으로써 후술하는 보텀 이미션 구조의 경우에 화소의 개구율을 높일 수 있다. 다만 본 발명의 일 형태는 이것에 한정되지 않고, 화소(pix) 내에 3개 이상의 트랜지스터를 가지는 구성으로 하여도 좋다.
또한 도 20의 (C)에 표시 소자로서 액정 소자를 사용한 화소(pix)의 구성예를 나타내었다. 도 20의 (C)에 도시된 화소(pix)는 트랜지스터(Tr33), 용량 소자(C32), 액정 소자(LC)를 가진다. 또한 여기서는 트랜지스터(Tr33)를 n채널형으로 하지만, 트랜지스터의 극성은 적절히 변경할 수 있다.
트랜지스터(Tr33)의 게이트는 배선(GL)과 접속되고, 소스 또는 드레인 중 하나는 액정 소자(LC)의 한쪽 전극, 및 용량 소자(C32)의 한쪽 전극과 접속되고, 소스 또는 드레인의 다른 하나는 배선(SL)과 접속된다. 액정 소자(LC)의 다른 쪽 전극은 전위(Vcom)가 공급되는 배선과 접속된다. 용량 소자(C32)의 다른 쪽 전극은 소정의 전위가 공급되는 배선과 접속된다. 트랜지스터(Tr33)의 소스 또는 드레인 중 하나, 액정 소자(LC)의 한쪽 전극, 및 용량 소자(C32)의 한쪽 전극과 접속된 노드를 노드(N33)로 한다.
전위(Vcom)는 복수의 화소(pix)에서 공통의 전위로 할 수 있다. 또한 전위(Vcom)는 용량 소자(C32)의 다른 쪽 전극과 접속된 배선의 전위와 같아도 좋다. 또한 용량 소자(C32)는 노드(N33)의 전위를 유지하기 위한 저장 용량으로서의 기능을 가진다.
트랜지스터(Tr33)는 노드(N33)에 대한 배선(SL)의 전위의 공급을 제어하는 기능을 가진다. 구체적으로는, 배선(GL)의 전위를 제어하여 트랜지스터(Tr33)를 온 상태로 함으로써, 영상 신호에 대응하는 배선(SL)의 전위가 노드(N33)에 공급되고, 화소(pix)의 기록이 수행된다. 이 후, 배선(GL)의 전위를 제어하여 트랜지스터(Tr33)를 오프 상태로 함으로써 노드(N33)의 전위가 유지된다.
액정 소자(LC)는 한 쌍의 전극과, 한 쌍의 전극간의 전압이 인가되는 액정 재료를 포함한 액정층을 가진다. 액정 소자(LC)에 포함되는 액정 분자의 배향은 한 쌍의 전극간에 인가되는 전압의 값에 따라 변화되고, 이로써 액정층의 투과율이 변화된다. 그러므로, 배선(SL)으로부터 노드(N33)에 공급하는 전위를 제어함으로써 화소(pix)의 계조를 제어할 수 있다.
상기 동작을 배선(GL)마다 순차적으로 수행함으로써, 제 1 프레임분의 영상을 표시할 수 있다.
또한 배선(GL)의 선택에는 프로그레시브 방식을 사용하여도 좋고, 인터레이스 방식을 사용하여도 좋다. 또한 배선(SL)에 대한 영상 신호의 공급은 배선(SL)에 순차적으로 영상 신호를 공급하는 점순차 구동을 사용하여 수행하여도 좋고, 모든 배선(SL)에 일제히 영상 신호를 공급하는 선순차 구동을 사용하여 수행하여도 좋다. 또한 복수의 배선(SL)마다 순차적으로 영상 신호를 공급하여도 좋다.
이 후, 제 2 프레임 기간에, 제 1 프레임 기간과 같은 동작에 의하여 영상 표시가 수행된다. 이로써 화소부(401)에 표시되는 영상이 재기록된다.
화소(pix)가 가지는 트랜지스터에 사용되는 반도체로서는 실리콘, 저마늄 등 제 14족 원소, 갈륨 비소 등의 화합물 반도체, 유기 반도체, 금속 산화물 등을 사용할 수 있다. 또한 반도체는 비단결정 반도체(비정질 반도체, 미결정 반도체, 다결정 반도체 등)이어도 좋고, 단결정 반도체여도 좋다.
화소(pix)가 가지는 트랜지스터는 채널 형성 영역에 비정질 반도체, 특히 수소화 비정질 실리콘(a-Si:H)을 포함하는 것이 바람직하다. 비정질 반도체를 사용한 트랜지스터는 기판의 대면적화에 대응하는 것이 용이하므로, 예를 들어 4K2K 방송 또는 8K4K 방송 등에 대응 가능한 대화면의 표시 장치를 제작하는 경우에 제조 공정을 간략화할 수 있다.
또한 화소(pix)가 가지는 트랜지스터로서 채널 형성 영역에 금속 산화물을 포함한 트랜지스터(OS 트랜지스터)를 사용할 수도 있다. OS 트랜지스터는 수소화 비정질 실리콘을 사용한 트랜지스터와 비교하여 전계 효과 이동도가 높다. 또한 다결정 실리콘을 사용한 트랜지스터 등에서 필요한 결정화 공정이 불필요하다.
또한 OS 트랜지스터는 오프 전류가 매우 작기 때문에, 트랜지스터(Tr31)로서 OS 트랜지스터를 사용하는 경우, 화소(pix)에 영상 신호를 매우 오랫동안 유지할 수 있다. 이로써, 화소부(401)에 표시되는 영상에 변화가 없는 기간, 또는 변화가 일정 이하인 기간에, 영상 신호의 갱신 빈도를 매우 낮게 설정할 수 있다. 영상 신호의 갱신 빈도는 예를 들어 0.1초에 1번 이하, 또는 1초에 1번 이하, 또는 10초에 1번 이하 등으로 설정할 수 있다. 특히 4K2K 방송 또는 8K4K 방송 등에 대응하여 화소(pix)가 다수 제공되는 경우에는 영상 신호의 갱신을 생략함으로써 소비전력을 저감하는 것이 효과적이다.
<표시 장치의 구성예 2>
표시부(20)에는 복수의 표시 패널을 사용하여 구성된 표시 장치를 사용할 수도 있다. 도 21에 복수의 표시 패널(DP)을 가지는 표시 장치(410)의 구성예를 나타내었다.
표시 장치(410)가 가지는 복수의 표시 패널(DP)은 각각 신호 생성부(30)(도 1 참조)로부터 입력되는 영상 신호에 의거하여 영상을 표시하는 기능을 가진다. 도 21에는 I행 J열(I, J는 자연수임)의 표시 패널(DP)을 가지는 표시 장치(410)를 도시하였다. 또한 표시 패널(DP)은 각각 독립적으로 표시를 제어할 수 있다.
복수의 표시 패널(DP)을 사용하여 하나의 영상을 표시함으로써 영상의 표시 영역을 확대시킬 수 있다. 예를 들어 화면 크기가 대각선 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시부(20)를 실현할 수 있다. 또한 해상도가 풀 하이비전 이상, 예를 들어 4K2K, 8K4K, 또는 그 이상인 고해상도 표시부를 실현할 수 있다.
또한 복수의 표시 패널(DP)을 사용하여 영상의 표시가 수행되는 경우, 하나의 표시 패널(DP)의 크기를 대형으로 할 필요가 없다. 따라서 표시 패널을 제작하기 위한 제조 장치의 대형화가 불필요하게 된다. 또한 중소형 표시 패널의 제조 장치를 사용할 수 있기 때문에 대형 표시 장치용의 설비를 별도로 준비할 필요가 없고, 제조 비용을 줄일 수 있다. 또한 표시 패널의 대형화에 따른 수율의 저하를 회피할 수 있다.
신호 생성부(30)에서 생성된 신호(SD)는 I×J의 신호(SDdiv)로 분할되고, 표시 패널(DP)에 각각 신호(SDdiv)가 공급된다. 그리고, 각 표시 패널(DP)은 신호(SDdiv)에 의거하여 소정의 영상을 표시한다. 이로써 복수의 표시 패널(DP)을 사용하여 하나의 영상이 표시된다.
또한 표시 패널(DP)은 각각 도 20의 (A)에 도시된 화소부(401), 구동 회로(402), 구동 회로(403)를 가진다.
표시 장치(410)에 복수의 표시 패널(DP)이 제공된 경우, 인접한 표시 패널(DP)간에서 표시 영역이 연속되도록 복수의 표시 패널(DP)이 배치되는 것이 바람직하다. 표시 패널(DP)의 구성예 및 배치예를 도 22에 도시하였다.
도 22(A)에 도시된 표시 패널(DP)은 표시 영역(421)과, 표시 영역(421)에 인접하여 가시광을 투과시키는 영역(422)과, 가시광을 차광하는 영역(423)을 가진다. 또한 도 22의 (A)에서는 표시 패널(DP)에 FPC(Flexible Printed Circuit)(424)가 제공된 예를 나타내었다.
표시 영역(421)에는 복수의 화소(pix)(미도시)가 포함된다. 또한 영역(422)에는, 예를 들어 표시 패널(DP)을 구성하는 한 쌍의 기판, 및 이 한 쌍의 기판 사이에 끼워진 표시 소자를 밀봉하기 위한 실재 등이 제공되어도 좋다. 이때, 영역(422)에 제공되는 부재에는, 가시광에 대하여 투광성을 가지는 재료를 사용한다. 또한 영역(423)에는, 예를 들어 표시 영역(421)에 포함되는 화소(pix)에 접속된 배선 등을 제공할 수 있다. 또한 영역(423)에는 구동 회로(402) 또는 구동 회로(403)가 제공되어도 좋다. 또한 영역(423)에는 FPC(424)와 접속된 단자나 이 단자와 접속된 배선 등이 제공되어도 좋다.
도 22의 (B)에 도 22의 (A)에 도시된 표시 패널(DP)의 배치예를 나타내었다. 여기서는 일례로서 인접한 4개의 표시 패널(DPa, DPb, DPc, DPd)을 도시하였다. 또한 도 22의 (C)는 4개의 표시 패널을 표시면 측과는 반대 측으로부터 본 사시 모식도이다.
표시 패널(DP)은 각각 다른 표시 패널(DP)과 중첩된 영역을 가지도록 배치되어 있다. 구체적으로는 하나의 표시 패널(DP)이 가지는 가시광을 투과시키는 영역(422)이 다른 표시 패널(DP)이 가지는 표시 영역(421) 위(표시면 측)에 중첩되는 영역을 가지도록 표시 패널(DPa, DPb, DPc, DPd)이 배치되어 있다. 또한 하나의 표시 패널(DP)이 가지는 가시광을 차광하는 영역(423)이 다른 표시 패널(DP)의 표시 영역(421) 위에 중첩되지 않도록 표시 패널(DPa, DPb, DPc, DPd)이 배치되어 있다.
더 구체적으로는, 표시 패널(DPa)의 표시 영역(421a)의 단변을 따른 영역과, 표시 패널(DPb)의 영역(422b)의 일부가 중첩되어 제공되어 있다. 또한 표시 패널(DPa)의 표시 영역(421a)의 장변을 따른 영역과, 표시 패널(DPc)의 영역(422c)의 일부가 중첩되어 제공되어 있다. 또한 표시 패널(DPd)의 영역(422d)은 표시 패널(DPb)의 표시 영역(421b)의 장변을 따른 영역, 및 표시 패널(DPc)의 표시 영역(421c)의 단변을 따른 영역에 중첩되어 제공되어 있다.
이와 같이 표시 영역(421) 위에 가시광을 투과시키는 영역(422)을 중첩시킴으로써 표시 영역(421) 전체를 표시면측으로부터 시인할 수 있다. 이로써, 표시 영역(421a, 421b, 421c, 421d)이 이음매없이 연속적으로 배치된 영역을 표시 장치(410)의 표시 영역(425)으로서 사용할 수 있다.
또한 표시 패널(DP)에 사용되는 한 쌍의 기판이 가요성을 가짐으로써, 표시 패널(DP)이 가요성을 가지는 것이 바람직하다. 이로써, 예를 들어 도 22의 (B) 및 (C)에 도시된 바와 같이, FPC(424a)가 제공되는 측의 표시 패널(DPa)의 일부를 휘어, 인접한 표시 패널(DPb)의 표시 영역(421b)의 아래 측에서 중첩되도록 FPC(424a)를 배치할 수 있다. 결과적으로, 표시 패널(DPb)의 이면과의 물리적인 간섭 없이 FPC(424a)를 배치할 수 있다. 또한 표시 패널(DPa)과 표시 패널(DPb)을 중첩시켜 접착할 때, FPC(424a)의 두께를 고려할 필요가 없기 때문에, 표시 패널(DPb)의 영역(422b)의 상면과, 표시 패널(DPa)의 표시 영역(421a)의 상면의 높이 차이를 저감할 수 있다. 결과적으로, 표시 영역(421a) 위에 위치하는 표시 패널(DPb)의 단부가 시인되는 것을 억제할 수 있다.
또한 각 표시 패널(DP)이 가요성을 가짐으로써, 표시 패널(DPb)의 표시 영역(421b)에서의 상면의 높이를, 표시 패널(DPa)의 표시 영역(421a)에서의 상면의 높이와 일치하도록, 표시 패널(DPb)을 완만하게 휠 수 있다. 그래서, 표시 패널(DPa)과 표시 패널(DPb)이 중첩되는 영역 근방을 제외하고, 각 표시 영역의 높이가 일치하도록 할 수 있기 때문에, 표시 영역(425)에 표시하는 화상의 표시 품위를 높일 수 있다.
또한 인접한 2개의 표시 패널(DP)간의 단차를 경감하기 위하여, 표시 패널(DP)의 두께는 얇은 것이 바람직하다. 예를 들어 표시 패널(DP)의 두께를 1mm 이하, 바람직하게는 300μm 이하, 더 바람직하게는 100μm 이하로 하는 것이 바람직하다.
또한 각 표시 패널(DP)에 가요성을 가지게 함으로써, 복수의 표시 패널(DP)을 사용하여 곡면을 가지는 표시 영역을 형성할 수 있다. 예를 들어 도 23에 도시된 바와 같이, 가요성을 가지는 표시 패널(DP)을 원주상 기둥(430)의 곡면을 따라 제공함으로써 곡면을 가지는 표시 영역을 형성할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 상기 실시형태에서 설명한 표시 장치의 구체적인 구성예에 대하여 설명한다.
표시 장치(300)의 구성예를 도 24에 도시하였다. 표시 장치(300)는 발광 소자를 사용하여 영상을 표시하는 기능을 가진다.
표시 장치(300)는 전극(308)을 가지고, 전극(308)은 FPC(309)가 가지는 단자와 이방성 도전층(310)을 통하여 접속된다. 또한 전극(308)은 절연층(307), 절연층(306), 및 절연층(305)에 형성된 개구를 통하여 배선(304)과 접속된다. 전극(308)은 전극층(341)과 같은 재료를 사용하여 형성된다.
기판(301) 위에 제공된 화소(pix)는 트랜지스터(Tr32)(도 20의 (B) 참조)를 가진다. 또한 트랜지스터(Tr32)는 절연층(302) 위에 제공된다. 또한 트랜지스터(Tr32)는 절연층(302) 위에 제공된 전극(331)을 가지고, 전극(331) 위에 절연층(303)이 형성된다. 절연층(303) 위에 반도체층(332)이 제공된다. 반도체층(332) 위에 전극(333) 및 전극(334)이 제공되고, 전극(333) 및 전극(334) 위에 절연층(305) 및 절연층(306)이 제공되고, 절연층(305) 및 절연층(306) 위에 전극(335)이 제공된다. 전극(333) 및 전극(334)은 배선(304)과 같은 재료를 사용하여 형성된다.
트랜지스터(Tr32)에서, 전극(331)은 게이트 전극으로서의 기능을 가지고, 전극(333)은 소스 전극 및 드레인 전극 중 하나로서의 기능을 가지고, 전극(334)은 소스 전극 및 드레인 전극 중 다른 하나로서의 기능을 가지고, 전극(335)은 백 게이트 전극으로서의 기능을 가진다.
트랜지스터(Tr32)는 보텀 게이트 구조이고 또한 백 게이트를 가짐으로써, 온 전류가 증대될 수 있다. 또한 트랜지스터의 문턱 전압을 제어할 수 있다. 또한 전극(335)은 제조 공정을 간략화하기 위하여 경우에 따라서는 생략하여도 좋다.
트랜지스터에 사용되는 반도체 재료로서는, 예를 들어 제 14족 원소(실리콘, 저마늄 등), 또는 금속 산화물을 사용할 수 있다. 대표적으로는 실리콘을 포함한 반도체, 갈륨 비소를 포함한 반도체, 또는 인듐을 포함한 금속 산화물 등을 적용할 수 있다.
트랜지스터의 채널이 형성되는 반도체에는 예를 들어 실리콘을 사용할 수 있다. 실리콘으로서는 특히 비정질 실리콘을 사용하는 것이 바람직하다. 비정질 실리콘을 사용함으로써 대형 기판 위에 수율 좋게 트랜지스터를 형성할 수 있어 양산성이 우수하다.
또한 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 결정성을 가지는 실리콘을 사용할 수도 있다. 특히 다결정 실리콘은 단결정 실리콘에 비하여 저온에서 형성할 수 있고, 또한 비정질 실리콘에 비하여 높은 전계 효과 이동도와 높은 신뢰성을 가진다.
또한 트랜지스터의 채널이 형성되는 반도체로서, 특히, 실리콘보다 밴드 갭이 넓은 금속 산화물을 사용할 수도 있다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면 트랜지스터의 오프 상태에서의 전류를 저감할 수 있어 바람직하다.
실리콘보다 밴드 갭이 넓은 금속 산화물을 사용한 트랜지스터는 오프 전류가 낮기 때문에, 트랜지스터와 직렬로 접속된 용량에 축적된 전하가 오랫동안 유지될 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써 각 표시 영역에 표시된 화상의 계조를 유지하면서 구동 회로를 정지시키는 것도 가능해진다. 결과적으로 소비전력이 매우 저감된 표시 장치를 실현할 수 있다.
금속 산화물은 예를 들어 적어도 인듐, 아연 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함한 In-M-Zn계 산화물로 표기되는 재료를 포함하는 것이 바람직하다. 또한 상기 금속 산화물을 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위하여, 이들과 함께 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서는 예를 들어 갈륨, 주석, 하프늄, 알루미늄, 또는 지르코늄 등이 있다. 또한 다른 스태빌라이저로서는 란타노이드인 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 터븀, 디스프로슘, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬 등이 있다.
반도체층을 구성하는 금속 산화물로서 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로 가지는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한 In과 Ga과 Zn 외의 금속 원소가 들어가 있어도 좋다.
또한 반도체층 및 도전층은 상기 산화물 중 동일한 금속 원소를 가져도 좋다. 반도체층 및 도전층을 동일한 금속 원소로 함으로써, 제작 비용을 저감시킬 수 있다. 예를 들어, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써 제작 비용을 저감시킬 수 있다. 또한 반도체층 및 도전층을 가공할 때의 에칭 가스 또는 에칭액을 공통적으로 사용할 수 있다. 다만, 반도체층 및 도전층은 동일한 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어, 트랜지스터 및 용량 소자의 제작 공정 중에, 막 내의 금속 원소가 이탈되어 상이한 금속 조성이 되는 경우가 있다.
반도체층을 구성하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감시킬 수 있다.
반도체층을 구성하는 금속 산화물이 In-M-Zn계 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 바람직하다. 또한, 성막되는 반도체층의 원자수비는 각각 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40％의 변동을 포함한다.
반도체층에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상의 캐리어 밀도의 금속 산화물을 사용할 수 있다. 이와 같은 반도체층은 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에 안정된 특성을 가진다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 금속 산화물에서, 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 반도체층에서 산소 결손이 증가되어 n형화되는 경우가 있다. 이 때문에 반도체층에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 하는 것이 바람직하다.
또한 알칼리 금속 및 알칼리 토금속은 금속 산화물과 결합하면 캐리어를 생성하는 경우가 있고 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에 반도체층에서의 이차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한 금석 산화물은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높다.
비정질 구조의 금속 산화물은 예를 들어 원자 배열이 무질서하고, 결정 성분을 가지지 않는다. 또는 비정질 구조의 산화물막은 예를 들어 완전한 비정질 구조이며, 결정부를 가지지 않는다.
또한 금속 산화물이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, 단결정 구조의 영역 중 2개 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2종류 이상의 영역을 포함하는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
또한 상기 반도체 재료는 트랜지스터(Tr32) 외에 도 20의 (B)에서의 트랜지스터(Tr31), 도 20의 (C)에서의 트랜지스터(Tr33)에 사용할 수도 있다.
또한 표시 장치(300)는 용량 소자(C31)를 가진다. 용량 소자(C31)는 전극(334)과 전극(336)이 절연층(303)을 개재하여 중첩되는 영역을 가진다. 전극(336)은 전극(331)과 같은 재료를 사용하여 형성된다.
도 24는 표시 소자로서 EL 소자 등의 발광 소자를 사용한 표시 장치의 일례이다. EL 소자는 유기 EL 소자와 무기 EL 소자로 나누어진다.
유기 EL 소자에서는 전압을 공급함으로써, 한쪽 전극으로부터 전자가, 다른 쪽 전극으로부터 정공이 각각 EL층에 주입된다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이와 같은 메커니즘 때문에 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다. 또한 EL층은 발광성 화합물 외에, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블록 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 가져도 좋다. EL층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법에 의하여 형성될 수 있다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조를 가지고, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재형 발광이다.
도 24는 발광 소자(LE)로서 유기 EL 소자를 사용한 예를 설명하는 것이다.
도 24에서 발광 소자(LE)는 화소부(pix)에 제공된 트랜지스터(Tr32)와 접속된다. 또한 발광 소자(LE)는 전극층(341), 발광층(342), 전극층(343)의 적층으로 구성되어 있지만, 이 구조에 한정되지 않는다. 발광 소자(LE)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(LE)의 구성을 적절히 바꿀 수 있다.
격벽(344)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성된다. 특히 감광성의 수지 재료를 사용하여, 전극층(341) 위에 개구부를 형성하고, 이 개구부의 측면이 연속된 곡률을 가지는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(342)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
산소, 수소, 수분, 이산화탄소 등이 발광 소자(LE)에 들어가지 않도록, 전극층(343) 및 격벽(344) 위에 보호층을 형성하여도 좋다. 보호층으로서는 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화산화 알루미늄, DLC(Diamond Like Carbon) 등을 사용할 수 있다. 또한 기판(301), 기판(312), 및 실재(311)에 의하여 밀봉된 공간에는 충전재(345)가 제공되어 밀봉되어 있다. 이와 같이, 외기에 노출되지 않도록, 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(345)로서는, 질소나 아르곤 등의 불활성 가스 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리바이닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리바이닐뷰티랄), 또는 EVA(에틸렌바이닐아세테이트) 등을 사용할 수 있다. 또한 충전재(345)에 건조제가 포함되어도 좋다.
실재(311)에는 유리 프릿 등의 유리 재료나, 2액 혼합형 수지 등의 상온에서 경화되는 경화 수지, 광 경화성 수지, 열 경화성 수지 등의 수지 재료를 사용할 수 있다. 또한 실재(311)에 건조제가 포함되어도 좋다.
또한 필요에 따라 발광 소자의 사출면에 편광판 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산시켜, 비침을 저감시킬 수 있는 안티글레어 처리를 수행할 수 있다.
또한 발광 소자를 마이크로캐비티 구조로 함으로써, 색 순도가 높은 광을 추출할 수 있다. 또한 마이크로캐비티 구조 및 컬러 필터를 조합함으로써, 비침이 저감되어 표시 화상의 시인성을 높일 수 있다.
전극층(341) 및 전극층(343)에는, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 인듐 주석 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한 전극층(341) 및 전극층(343)은 텅스텐(W), 몰리브데넘(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 탄탈럼(Ta), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 타이타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 1종류 이상을 사용하여 형성될 수 있다.
또한 전극층(341) 및 전극층(343)은 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 사용하여 형성될 수 있다. 도전성 고분자로서는 소위 π전자 공액 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리싸이오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 싸이오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
발광 소자(LE)로부터의 광을 외부로 추출하기 위하여, 적어도 전극층(341) 및 전극층(343) 중 한쪽이 투명하면 좋다. 표시 장치는 광을 추출하는 방법에 따라 상면 사출(톱 이미션) 구조, 하면 사출(보텀 이미션) 구조, 및 양면 사출(듀얼 이미션) 구조로 분류된다. 상면 사출 구조란 기판(312) 측으로부터 광을 추출하는 경우를 말한다. 하면 사출 구조란 기판(301) 측으로부터 광을 추출하는 경우를 말한다. 양면 사출 구조란 기판(312) 측 및 기판(301) 측의 양쪽으로부터 광을 추출하는 경우를 말한다. 예를 들어, 상면 사출 구조의 경우, 전극층(343)을 투명하게 하면 좋다. 예를 들어, 하면 사출 구조의 경우, 전극층(341)을 투명하게 하면 좋다. 예를 들어, 양면 사출 구조의 경우, 전극층(341) 및 전극층(343)을 투명하게 하면 좋다.
도 25는 도 24에 도시된 트랜지스터(Tr32)로서 톱 게이트형 트랜지스터를 제공한 경우의 단면도를 도시한 것이다. 도 25의 트랜지스터(Tr32)에서 전극(331)은 게이트 전극으로서의 기능을 가지고, 전극(333)은 소스 전극 및 드레인 전극 중 하나로서의 기능을 가지고, 전극(334)은 소스 전극 및 드레인 전극 중 다른 하나로서의 기능을 가진다.
도 25의 그 외의 구성 요소의 상세한 내용에 대해서는 도 24의 기재를 참조하면 좋다.
도 24 및 도 25에 도시된 바와 같이, 표시 소자로서 발광 소자가 사용되는 경우에는, 표시 장치(300)를 발광 장치라고 부를 수도 있다. 또한 본 실시형태에서는 표시 소자로서 발광 소자를 사용한 경우에 대하여 설명하였지만, 도 20의 (C)에 도시된 바와 같이, 표시 소자로서 액정 소자를 사용할 수도 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 상기 실시형태에서 설명한 표시 장치의 구체적인 구성 예에 대하여 설명한다.
본 실시형태의 표시 장치는 발광 소자를 사용하여 영상을 표시하는 기능을 가진다. 본 실시형태에서는 특히 발광 소자로서 마이크로 LED를 사용하는 경우의 예에 대하여 설명한다. 또한 본 실시형태에서는 더블 헤테로 접합을 가지는 마이크로 LED에 대하여 설명한다. 다만 본 발명의 일 형태는 이에 한정되지 않고, 양자 우물 구조를 가지는 마이크로 LED를 사용하여도 좋다.
표시 소자로서 마이크로 LED를 사용함으로써 표시 장치의 소비전력을 저감시킬 수 있다. 또한 표시 장치의 박형화 및 경량화가 가능하다. 또한 표시 소자로서 마이크로 LED를 사용한 표시 장치는 콘트라스트가 높고 시야각이 넓기 때문에 표시 품위를 높일 수 있다.
마이크로 LED의 광을 사출하는 영역의 면적은 1mm2 이하인 것이 바람직하고, 10000μm2 이하인 것이 더 바람직하고, 3000μm2 이하인 것이 더욱 바람직하고, 700μm2 이하인 것이 더더욱 바람직하다.
도 26의 (A1)에 표시 장치(350A)의 단면도를 도시하였다. 도 26의 (A2)에 표시 장치(350A)가 가지는 발광 소자(LE1)와 그 근방의 확대도를 도시하였다.
도 26의 (B1)에 표시 장치(350B)의 단면도를 도시하였다. 도 26의 (B2)에 표시 장치(350B)가 가지는 발광 소자(LE2)와 그 근방의 확대도를 도시하였다.
도 27의 (A1)에 표시 장치(350C)의 단면도를 도시하였다. 도 27의 (A2)에 표시 장치(350C)가 가지는 발광 소자(LE3)와 그 근방의 확대도를 도시하였다.
도 27의 (B)에 표시 장치(350D)의 단면도를 도시하였다. 표시 장치(350D)가 가지는 발광 소자(LE4)는 발광 소자(LE2)와 같은 구성이기 때문에 확대도와 그 상세한 설명은 생략한다.
또한 본 실시형태의 표시 장치에서 도 24 또는 도 25와 같은 구성에 대해서는 실시형태 6의 기재를 참조할 수 있기 때문에 상세한 설명을 생략하는 경우가 있다. 예를 들어 본 실시형태의 표시 장치에서 화소(pix) 이외의 구성은 도 24 또는 도 25와 마찬가지이므로 실시형태 6의 기재를 참조할 수 있다.
또한 본 실시형태의 표시 장치에서의 화소(pix)가 가지는 트랜지스터(Tr32) 및 용량 소자(C31)는 도 24 또는 도 25와 마찬가지이므로 실시형태 6의 기재를 참조할 수 있다. 특히 본 실시형태의 표시 장치는 트랜지스터(Tr32)의 채널 형성 영역에 금속 산화물을 가지는 것이 바람직하다. 상술한 바와 같이, 금속 산화물을 사용한 트랜지스터는 소비전력을 낮게 할 수 있다. 그래서 마이크로 LED와 조합함으로써 소비전력이 매우 저감된 표시 장치를 실현할 수 있다.
아래에서는 각 도면에서의 발광 소자와 그 근방의 구성에 대하여 자세히 설명한다.
도 26의 (A1) 및 (A2)에 도시된 발광 소자(LE1)는 전극(361), 클래드층(372), 활성층(373), 클래드층(374), 및 전극(363)을 가진다.
전극(361)은 접합층(371)을 통하여 전극(351)과 전기적으로 접속된다. 전극(351)은 트랜지스터(Tr32)가 가지는 전극(334)과 전기적으로 접속된다. 즉 전극(361)은 화소 전극으로서 기능한다. 접합층(371)은 도전성이 높은 재료를 사용하여 형성되는 것이 바람직하다.
전극(363)은 접합층(371)을 통하여 전극(353)과 전기적으로 접속된다. 전극(351)과 전극(353)은 격벽(344)에 의하여 전기적으로 절연되어 있다. 전극(363)은 공통 전극으로서 기능한다.
활성층(373)은 클래드층(372)과 클래드층(374) 사이에 끼워져 있다. 활성층(373)에서 전자와 정공이 결합하여 광을 발한다. 즉 활성층(373)을 발광층이라고 할 수 있다. 클래드층(372) 및 클래드층(374) 중 하나는 n형 클래드층이고, 다른 하나는 p형 클래드층이다. 클래드층(372), 활성층(373), 및 클래드층(374)을 포함한 적층 구조는 적색, 황색, 녹색, 또는 청색 등의 광을 나타내도록 형성된다. 예를 들어 상기 적층 구조에는 갈륨과 인의 화합물, 갈륨과 비소의 화합물, 갈륨과 알루미늄과 비소의 화합물, 알루미늄과 갈륨과 인듐과 인의 화합물, 갈륨 질화물, 인듐과 질화 갈륨의 화합물, 셀레늄과 아연의 화합물 등을 사용할 수 있다. 상술한 바와 같이, 클래드층(372), 활성층(373), 및 클래드층(374)을 포함한 적층 구조가 적색, 황색, 녹색, 또는 청색 등의 광을 나타내도록 형성됨으로써 컬러 필터 등의 착색막을 형성하는 공정이 불필요하게 된다. 따라서 표시 장치의 제조 비용을 줄일 수 있다.
발광 소자(LE1)는 실재(346)에 의하여 격벽(344)에 고정되어도 좋다. 이로써 발광 소자(LE1)의 표시 불량 등을 억제할 수 있다.
도 26의 (A1) 및 (A2)에 도시된 발광 소자(LE1)는 보텀 이미션 구조이고, 기판(301) 측에 광을 사출한다. 따라서 전극(351), 접합층(371), 전극(353), 전극(361), 및 전극(363)은 각각 가시광을 투과시키는 도전성 재료를 사용하여 형성된다.
발광 소자(LE1)는 예를 들어 캐리어 기판 위에 형성되고, 상기 캐리어 기판으로부터 기판(301) 위(구체적으로는 전극(351) 위, 전극(353) 위, 및 격벽(344) 위)로 전치(轉置)된다. 발광 소자(LE1)는 색마다 상이한 캐리어 기판 위에 형성되고, 각각 기판(301) 위로 전치되어도 좋다. 또한 하나의 캐리어 기판 위에 각각 상이한 색깔을 나타내는 복수의 발광 소자(LE1)가 형성되고, 이들 복수의 발광 소자(LE1)가 일괄적으로 기판(301) 위로 전치되어도 좋다.
도 26의 (B1) 및 (B2)에 도시된 발광 소자(LE2)는 전극(361), 클래드층(372), 활성층(373), 및 클래드층(374), 및 전극(362)을 가진다. 도 26의 (B1)에 도시된 바와 같이, 하나의 트랜지스터(Tr32)에 복수의 발광 소자가 전기적으로 접속되어도 좋다.
전극(361)은 접합층(371)을 통하여 전극(351)과 전기적으로 접속된다. 전극(351)은 트랜지스터(Tr32)가 가지는 전극(334)과 전기적으로 접속된다. 즉 전극(361)은 화소 전극으로서 기능한다.
전극(362)은 전극(353)을 통하여 전극(357)과 전기적으로 접속된다. 전극(351)과 전극(357)은 절연층(355)에 의하여 전기적으로 절연되어 있다. 또한 전극(351)과 전극(353)은 절연층(356)에 의하여 전기적으로 절연되어 있다. 전극(362)은 공통 전극으로서 기능한다.
활성층(373)은 클래드층(372)과 클래드층(374) 사이에 끼워져 있다.
도 26의 (B1) 및 (B2)에 도시된 발광 소자(LE2)는 톱 이미션 구조이고, 기판(312) 측에 광을 사출한다. 따라서 전극(362) 및 전극(353)은 각각 가시광을 투과시키는 도전성 재료를 사용하여 형성된다. 전극(351), 전극(357), 및 전극(361)은 투광성이 한정되지 않기 때문에 가시광을 차단하는 금속 재료를 사용하여 형성할 수도 있다. 또한 발광 소자(LE2)와 중첩시켜 트랜지스터(Tr32)나 용량 소자(C31)를 배치할 수도 있어 개구율을 높일 수 있다.
발광 소자(LE2)는 예를 들어 캐리어 기판 위에 형성되고 상기 캐리어 기판으로부터 기판(301) 위(구체적으로는 전극(351) 위, 전극(357) 위, 및 절연층(355) 위)로 전치된다. 전치된 후, 발광 소자(LE2) 위에 전극(353)을 형성함으로써 전극(362)과 전극(357)을 전기적으로 접속시킬 수 있다.
도 27의 (A1) 및 (A2)에 도시된 발광 소자(LE3)는 전극(361), 클래드층(372), 활성층(373), 및 클래드층(374), 및 전극(363)을 가진다.
전극(361)은 접합층(371)을 통하여 전극(351)과 전기적으로 접속된다. 전극(351)은 트랜지스터(Tr32)가 가지는 전극(334)과 전기적으로 접속된다. 즉 전극(361)은 화소 전극으로서 기능한다.
전극(363)은 접합층(371)을 통하여 전극(353)과 전기적으로 접속된다. 전극(351)과 전극(353)은 격벽(344)에 의하여 전기적으로 절연되어 있다. 전극(363)은 공통 전극으로서 기능한다.
활성층(373)은 클래드층(372)과 클래드층(374) 사이에 끼워져 있다.
발광 소자(LE3)에서는 전극(361)과 전극(363)이 상이한 재료를 사용하여 형성된다. 또한 클래드층(372)과 활성층(373)이 전극(361)과 중첩되고 또한 전극(363)과 중첩되지 않도록 형성된다.
발광 소자(LE3)는 보텀 이미션 구조이고, 기판(301) 측에 광을 사출한다. 따라서 전극(351), 접합층(371), 및 전극(361)은 각각 가시광을 투과시키는 도전성 재료를 사용하여 형성된다. 전극(363)은 발광 소자(LE3)의 발광 영역과 중첩되지 않기 때문에 투광성이 한정되지 않는다.
도 27의 (B)에 도시된 발광 소자(LE4)는 발광 소자(LE2)와 같은 구성을 가진다. 도 27의 (B)에 도시된 바와 같이, 하나의 트랜지스터(Tr32)에 하나의 발광 소자가 전기적으로 접속되어도 좋다.
상술한 바와 같이, 본 실시형태의 표시 장치는 표시 소자로서 마이크로 LED를 사용한다. 이로써, 소비전력이 낮고 표시 품위가 높은 표시 장치를 실현할 수 있다. 또한 본 발명의 일 형태의 반도체 장치와 조합함으로써 높은 품질로 또한 저소비전력으로 입체감이 있는 영상을 표시할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터에 사용될 수 있는 금속 산화물에 대하여 설명한다. 아래에서는 특히 금속 산화물과 CAC(Cloud-Aligned Composite)-OS의 자세한 사항에 대하여 설명한다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 스위칭 기능(On/Off시키는 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각 기능을 분리시킴으로써 양쪽 모두의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 재료는 상술한 절연성의 기능을 가진다. 또한 재료 내에서, 도전성 영역과 절연성 영역은 나노입자 레벨로 분리되는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 그 주변이 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 중에 분산되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁은 갭(narrow gap)을 가지는 성분으로 구성된다. 이 구성의 경우, 캐리어를 흘릴 때 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이 넓은 갭을 가지는 성분에 상보적으로 작용함으로써 좁은 갭을 가지는 성분에 연동되어 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 따라서 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
CAC-OS는 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재한 재료의 하나의 구성이다. 또한 아래에서는, 금속 산화물에 하나 또는 하나 이상의 금속 원소가 편재하여 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종 또는 복수 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란 인듐 산화물(이후, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이후, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이후, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이후, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 중에 균일하게 분포된 구성(이후, 클라우드상이라고도 함)이다.
즉 CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 구성을 가지는 복합 금속 산화물이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 '제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다'라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 뜻하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수임) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성의 화합물은 단결정 구조, 다결정 구조, 또는 CAAC(c-axis aligned crystal) 구조를 가진다. 또한 CAAC 구조는, 복수의 IGZO의 나노 결정이 c축 배향을 가지고 또한 a-b면에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 금속 산화물의 재료 구성에 관한 것이다. CAC-OS란 In, Ga, Zn, 및 O를 포함한 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노입자상으로 관찰되는 영역, 및 일부에 In을 주성분으로 하는 나노입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다. 따라서 CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는, 명확한 경계를 관찰할 수 없는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종 또는 복수 종류가 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노입자상으로 관찰되는 영역, 및 일부에 In을 주성분으로 하는 나노입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건하에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어, 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때 명확한 피크가 확인되지 않는다는 특징을 가진다. 즉 X선 회절로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한 CAC-OS는 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역이 관측되고 상기 링 영역에 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉 CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써 누설 전류가 억제되어 양호한 스위칭 동작을 실현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성 및 InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용됨으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치에 최적이다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 대하여 도면을 참조하여 설명한다.
아래에 예시하는 전자 기기에는 상기 실시형태에서 설명한 표시부(20) 및 신호 생성부(30)를 탑재할 수 있다. 이로써 입체감이 있는 영상을 표시할 수 있는 전자 기기를 제공할 수 있다.
전자 기기로서는, 예를 들어, 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지, 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등의 표시를 수행할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 28의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공된다. 또한 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지탱한 구성을 도시하였다.
표시부(7000)에 본 발명의 일 형태의 표시부를 적용할 수 있다.
도 28의 (A)에 도시된 텔레비전 장치(7100)는, 하우징(7101)이 가지는 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또는 표시부(7000)에 터치 센서를 가져도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 가지는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있고 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 가지는 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송의 수신을 수행할 수 있다. 또한 모뎀을 통하여 유선 또는 무선에 의하여 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍 방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 28의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에는 표시부(7000)가 포함된다.
표시부(7000)에 본 발명의 일 형태의 표시부를 적용할 수 있다.
도 29의 (A) 및 (B)에 디지털 사이니지의 일례를 나타내었다.
도 29의 (A)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한 도 29의 (B)는 원주상 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 가진다.
도 29의 (A) 및 (B)에서, 표시부(7000)에 본 발명의 일 형태의 표시부를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽고, 예를 들어, 광고의 선전(宣傳) 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한 도 29의 (A) 및 (B)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 가지는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연결 가능한 것이 바람직하다. 예를 들어, 표시부(7000)에 표시되는 광고의 정보를, 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시시킬 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써 표시부(7000)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
또한 본 발명의 일 형태에 따른 표시 시스템은 가옥 또는 빌딩의 내벽 또는 외벽, 또는 차량의 내장 또는 외장의 곡면을 따라 제공할 수 있다. 도 30에 본 발명의 일 형태에 따른 표시 시스템을 차량에 탑재한 예를 나타내었다.
도 30은 표시부(5001)를 가진 차량의 구성예를 나타낸 것이다. 표시부(5001)로서 본 발명의 일 형태에 따른 표시 시스템의 표시부를 사용할 수 있다. 또한 도 30에는 표시부(5001)가 핸들이 오른쪽에 달린 차량에 탑재된 예를 나타내었지만, 특별히 한정되지 않고, 핸들이 왼쪽에 달린 차량에 탑재될 수도 있다. 이 경우에는, 도 30에 도시된 구성의 좌우 배치가 바뀐다.
도 30에는 운전석과 조수석 주변에 배치되는 대시보드(5002), 핸들(5003), 앞유리(5004) 등을 도시하였다. 표시부(5001)는 대시보드(5002)의 소정의 위치, 구체적으로는 운전자의 주변에 배치되고, 대략 T자 형상을 가진다. 도 30에는 복수의 표시 패널(5007)(표시 패널(5007a, 5007b, 5007c, 5007d))을 사용하여 형성되는 하나의 표시부(5001)를 대시보드(5002)를 따라 제공한 예를 나타내었지만, 표시부(5001)를 복수 개소로 나누어 배치하여도 좋다.
또한 복수의 표시 패널(5007)은 가요성을 가져도 좋다. 이 경우에는, 표시부(5001)를 복잡한 형상으로 가공할 수 있어, 표시부(5001)를 대시보드(5002) 등의 곡면을 따라 제공하는 구성이나, 핸들의 접속 부분, 계기의 표시부, 송풍구(5006) 등에 표시부(5001)의 표시 영역을 제공하지 않는 구성 등을 용이하게 실현할 수 있다.
또한 후측방 상황을 촬영하는 카메라(5005)를 차량 외부에 복수로 제공하여도 좋다. 도 30에는 사이드 미러 대신에 카메라(5005)를 설치하는 예를 나타내었지만, 사이드 미러와 카메라의 양쪽을 설치하여도 좋다.
카메라(5005)로서 CCD 카메라나 CMOS 카메라 등을 사용할 수 있다. 또한 이들 카메라에 더하여 적외선 카메라를 조합하여 사용하여도 좋다. 적외선 카메라는 피사체의 온도가 높을수록 출력 레벨이 높아지기 때문에 사람이나 동물 등의 생체를 검지 또는 추출할 수 있다.
카메라(5005)로 촬영된 화상을 표시 패널(5007) 중 어느 하나 또는 복수에 출력할 수 있다. 이 표시부(5001)를 사용하여 주로 차량의 운전을 지원한다. 카메라(5005)에 의하여 후측방 상황을 폭넓은 화각으로 촬영하고, 그 화상을 표시 패널(5007)에 표시함으로써 운전자가 사각 영역을 시인할 수 있게 되어 사고의 발생을 방지할 수 있다.
또한 자동차 루프상에 거리 화상 센서를 제공하고, 거리 화상 센서에 의하여 얻어진 화상을 표시부(5001)에 표시하여도 좋다. 거리 화상 센서로서는 이미지 센서나 라이더(LIDAR: Light Detection and Ranging) 등을 사용할 수 있다. 이미지 센서에 의하여 얻어진 화상과, 거리 화상 센서에 의하여 얻어진 화상을 표시부(5001)에 표시함으로써 더 많은 정보를 운전자에 제공하여 운전을 지원할 수 있다.
또한 표시부(5001)는 지도 정보, 교통 정보, 텔레비전 영상, DVD 영상 등을 표시하는 기능을 가져도 좋다. 예를 들어 표시 패널(5007a, 5007b, 5007c, 및 5007d)을 하나의 표시 화면으로서 사용하여 지도 정보를 크게 표시할 수 있다. 또한 표시 패널(5007)의 개수는 표시되는 영상에 따라 늘릴 수 있다.
또한 표시 패널(5007a, 5007b, 5007c, 및 5007d)에 표시되는 영상은 운선자의 기호에 따라 자유로이 설정할 수 있다. 예를 들어 텔레비전 영상, DVD 영상을 왼쪽 표시 패널(5007d)에 표시하고, 지도 정보를 중앙부의 표시 패널(5007b)에 표시하고, 계기류를 오른쪽 표시 패널(5007c)에 표시하고, 오디오류를 변속 기어 근방(운전석과 조수석 사이)의 표시 패널(5007a)에 표시할 수 있다. 또한 복수의 표시 패널(5007)을 조합함으로써 표시부(5001)에 페일 세이프 기능을 부가할 수 있다. 예를 들어 어느 표시 패널(5007)이 어떤 원인으로 고장되어도 표시 영역을 변경하여 다른 표시 패널(5007)을 사용하여 표시를 수행할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
10: 표시 시스템
20: 표시부
30: 신호 생성부
40: 연산부
100: 연산 장치
110: 처리 장치
111: 연산부
112: 기억부
113: 전송로
114: 인터페이스
120: 입출력 장치
121: 표시부
122: 조작부
123: 입출력부
124: 통신부
200: 반도체 장치
210: 기억 회로
220: 참조용 기억 회로
230: 회로
240: 회로
250: 전류원 회로
300: 표시 장치
301: 기판
302: 절연층
303: 절연층
304: 배선
305: 절연층
306: 절연층
307: 절연층
308: 전극
309: FPC
310: 이방성 도전층
311: 실재
312: 기판
331: 전극
332: 반도체층
333: 전극
334: 전극
335: 전극
336: 전극
341: 전극층
342: 발광층
343: 전극층
344: 격벽
345: 충전재
350A: 표시 장치
350B: 표시 장치
350C: 표시 장치
350D: 표시 장치
351: 전극
353: 전극
355: 절연층
356: 절연층
357: 전극
361: 전극
362: 전극
363: 전극
400: 표시 장치
401: 화소부
402: 구동 회로
403: 구동 회로
410: 표시 장치
421: 표시 영역
422: 영역
423: 영역
424: FPC
425: 표시 영역
430: 기둥
801: 트랜지스터
811: 절연층
812: 절연층
813: 절연층
814: 절연층
815: 절연층
816: 절연층
817: 절연층
818: 절연층
819: 절연층
820: 절연층
821: 금속 산화물막
822: 금속 산화물막
822n: 영역
823: 금속 산화물막
824: 금속 산화물막
830: 산화물층
850: 도전층
851: 도전층
852: 도전층
853: 도전층
860: 반도체 장치
870: 단결정 실리콘 웨이퍼
871: CMOS층
872: 트랜지스터층
873: 게이트 전극
874: 전극
875: 전극
5001: 표시부
5002: 대시보드
5003: 핸들
5004: 앞유리
5005: 카메라
5006: 송풍구
5007: 표시 패널
7000: 표시부
7100: 텔레비전 장치
7101: 하우징
7103: 스탠드
7111: 리모트 컨트롤러
7200: 노트북형 퍼스널 컴퓨터
7211: 하우징
7212: 키보드
7213: 포인팅 디바이스
7214: 외부 접속 포트
7300: 디지털 사이니지
7301: 하우징
7303: 스피커
7311: 정보 단말기
7400: 디지털 사이니지
7401: 기둥
7411: 정보 단말기

Claims (15)

  1. 반도체 장치로서,
    제 1 취득부, 제 2 취득부, 선택부, 및 보정부를 가지고,
    상기 제 1 취득부는 영상의 장면에 관한 제 1 정보를 취득하는 기능을 가지고,
    상기 제 2 취득부는 영상의 깊이에 관한 제 2 정보를 취득하는 기능을 가지고,
    상기 선택부는 상기 제 1 정보 및 상기 제 2 정보에 의거하여 영상의 입체감 강조에 적합한 깊이맵을 선택하는 기능을 가지고,
    상기 보정부는 상기 깊이맵에 의거하여 화상 데이터를 보정하는 기능을 가지고,
    상기 선택부는 뉴럴 네트워크를 가지고,
    상기 뉴럴 네트워크의 입력층에는 상기 제 2 정보가 입력되고,
    상기 뉴럴 네트워크의 출력층으로부터 상기 깊이맵의 선택 결과가 출력되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 취득부는 기계 학습을 사용하여 상기 제 1 정보를 취득하는 기능을 가지고,
    상기 제 2 취득부는 기계 학습을 사용하여 상기 제 2 정보를 취득하는 기능을 가지는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보정부는 변환부 및 강조부를 가지고,
    상기 보정부는 상기 화상 데이터의 보정을 수행하는 기능을 가지고,
    상기 강조부는 상기 보정부에 의하여 보정된 상기 화상 데이터에 대하여 입체감을 강조하는 처리를 수행하는 기능을 가지는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 뉴럴 네트워크는 적화 연산 소자를 가지고,
    상기 적화 연산 소자는 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자를 가지는 기억 회로를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트 및 상기 용량 소자와 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 반도체 장치.
  5. 표시 시스템으로서,
    제 1 항 또는 제 2 항에 기재된 반도체 장치를 사용하여 구성된 신호 생성부, 및 표시부를 가지고,
    상기 신호 생성부는 보정된 상기 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고,
    상기 표시부는 상기 영상 신호에 의거하여 영상을 표시하는 기능을 가지는, 표시 시스템.
  6. 제 5 항에 있어서,
    상기 표시부는 표시 패널을 가지고,
    상기 표시 패널은 가요성을 가지는, 표시 시스템.
  7. 표시 시스템으로서,
    표시부 및 신호 생성부를 가지고,
    상기 표시부는 표시 패널을 가지고,
    상기 표시 패널은 표시 소자 및 제 1 트랜지스터를 가지고,
    상기 표시 소자는 상기 제 1 트랜지스터와 전기적으로 접속되고,
    상기 표시 소자는 마이크로 발광 다이오드를 가지고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고,
    상기 신호 생성부는 화상 데이터를 보정하는 기능, 및 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고,
    상기 표시부는 상기 영상 신호에 의거하여 영상을 표시하는 기능을 가지는, 표시 시스템.
  8. 표시 시스템으로서,
    표시부 및 신호 생성부를 가지고,
    상기 표시부는 표시 패널을 가지고,
    상기 표시 패널은 표시 소자를 가지고,
    상기 표시 소자는 마이크로 발광 다이오드를 가지고,
    상기 신호 생성부는 제 1 트랜지스터를 가지고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고,
    상기 신호 생성부는 화상 데이터를 보정하는 기능, 및 보정된 화상 데이터를 사용하여 영상 신호를 생성하는 기능을 가지고,
    상기 표시부는 상기 영상 신호에 의거하여 영상을 표시하는 기능을 가지는, 표시 시스템.
  9. 제 8 항에 있어서,
    상기 표시 패널은 제 2 트랜지스터를 더 가지고,
    상기 표시 소자는 상기 제 1 트랜지스터와 전기적으로 접속되고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 표시 시스템.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 신호 생성부는 제 1 취득부, 제 2 취득부, 선택부, 및 보정부를 가지고,
    상기 제 1 취득부는 영상의 장면에 관한 제 1 정보를 취득하는 기능을 가지고,
    상기 제 2 취득부는 영상의 깊이에 관한 제 2 정보를 취득하는 기능을 가지고,
    상기 선택부는 상기 제 1 정보 및 상기 제 2 정보에 의거하여 영상의 입체감 강조에 적합한 깊이맵을 선택하는 기능을 가지고,
    상기 보정부는 상기 깊이맵에 의거하여 화상 데이터를 보정하는 기능을 가지고,
    상기 선택부는 뉴럴 네트워크를 가지고,
    상기 뉴럴 네트워크의 입력층에는 상기 제 2 정보가 입력되고,
    상기 뉴럴 네트워크의 출력층으로부터 상기 깊이맵의 선택 결과가 출력되는, 표시 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 취득부는 기계 학습을 사용하여 상기 제 1 정보를 취득하는 기능을 가지고,
    상기 제 2 취득부는 기계 학습을 사용하여 상기 제 2 정보를 취득하는 기능을 가지는, 표시 시스템.
  12. 제 10 항에 있어서,
    상기 보정부는 변환부 및 강조부를 가지고,
    상기 강조부는 상기 보정부에 의하여 보정된 화상 데이터에 대하여 입체감을 강조하는 처리를 수행하는 기능을 가지는, 표시 시스템.
  13. 제 10 항에 있어서,
    상기 뉴럴 네트워크는 적화 연산 소자를 가지고,
    상기 적화 연산 소자는 제 3 트랜지스터, 제 4 트랜지스터, 및 용량 소자를 가지는 기억 회로를 가지고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 4 트랜지스터의 게이트 및 상기 용량 소자와 전기적으로 접속되고,
    상기 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 표시 시스템.
  14. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 표시 패널은 가요성을 가지는, 표시 시스템.
  15. 전자 기기로서,
    제 6 항 내지 제 9 항 중 어느 한 항에 기재된 표시 시스템이 탑재된 전자 기기.
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