KR102520892B1 - 플라스마 처리 방법 및 플라스마 처리 장치 - Google Patents

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Abstract

시료에 성막된 피에칭막을 플라스마 에칭하는 플라스마 처리 방법에 있어서, 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 이 형성된 보호막의 폭의 시료의 면 내에 있어서의 분포가 원하는 분포가 되도록 형성된 보호막의 폭을 조정하는 보호막 형성 공정과, 보호막 형성 공정 후, 피에칭막을 플라스마 에칭하는 공정을 갖도록 했다.

Description

플라스마 처리 방법 및 플라스마 처리 장치
본 발명은, 플라스마 처리 방법 및 플라스마 처리 장치에 관한 것이며, 특히 웨이퍼 위의 패턴의 상면에 원하는 에칭 보호막을 형성하는 공정을 포함하는 플라스마 처리 방법 및 플라스마 처리 장치에 관한 것이다.
반도체 소자 등의 기능 소자 제품의 미세화에 의해, 박막의 스페이서의 측벽을 마스크로서 이용하는 멀티패터닝을 이용한 삼차원 디바이스 가공 기술의 개발이 가속되고 있다. 이에 수반하여, 삼차원 디바이스 등의 반도체 소자의 가공 공정에서는, 박막 스페이서나 메탈 등의 각종 재료를 마스크로 한 홈이나 홀의 가공의 기술이 중요해지고 있다.
마스크나 게이트 절연막, 에치 스토퍼 등의 두께는 얇아져 있으며, 원자층 레벨로 형상을 제어하는 가공 기술이 요구되고 있다. 또한, 디바이스의 삼차원화에 수반하여, 웨이퍼 표면으로부터 서로 다른 깊이의 층에 형성된 패턴을 동시에 가공하거나, 개구 치수가 깊이에 따라 바뀌는 패턴을 가공하는 등, 복잡한 형상을 가공하는 공정이 증가하고 있다.
도 2에는 일례로서, 마스크 패턴 없이, 하층의 재료를 가공할 경우의 종래기술의 일례를 나타낸다. 예를 들면, 도 2에 나타낸 마스크가 없는 패턴에서, 홈 패턴(213) 사이의 하층의 피에칭층(211)을 에칭하면, 홈 패턴(213)의 상면(212)이 에칭되어 홈 패턴(213)의 깊이가 얕아져 버린다(홈 패턴(213)이 낮아져 버린다)는 과제가 있었다.
혹은, 홈 패턴(213)의 상면(212)의 상층에 마스크가 있을 경우에도, 마스크 패턴의 두께가 매우 얇을 경우에는, 홈 패턴(213) 사이의 하층의 피에칭층(211)을 에칭하는 동안에 마스크 패턴이 에칭되어 버려, 홈 패턴(213)의 상면(212)으로까지 에칭이 진행되어 버린다는 과제가 있었다.
한편, 패턴 위에 퇴적막을 형성하여 에칭하는 종래기술로서, 특허문헌 1에서는, 플루오로카본 가스나 하이드로플루오로카본 가스 등의 퇴적성이 높은 혼합 가스를 사용하여, 에칭하는 기술로서, 에칭 중에 마스크 위의 deposition(이하, 데포지션이라고 기재함)막의 두께가 허용값 내가 되도록 에칭 파라미터를 제어하는 방법이 개시되어 있다. 이 방법은, 마스크 위에 데포지션막을 형성함과 동시에 하층의 에칭을 실시하기 때문에, 마스크 위에는 에칭을 억제하기 위해 두꺼운 데포지션막을 형성함과 동시에, 하층 표면에서는 에칭을 진행시키는 것이 필요하다.
다음으로, 비특허문헌 1에서는, 피에칭 재료 위에 피에칭 재료와 반응성을 가지는 퇴적막을 형성하는 공정과, 이온 조사(照射) 등에 의해 반응 생성물을 탈리시키는 공정을 반복함으로써, 원자층 레벨의 깊이 정밀도로 에칭을 실현하는 방법이 알려져 있다.
또한, 특허문헌 2에서는, 마스크 패턴의 홈폭의 불균일을 조정하기 위해, 마스크 패턴 위에 퇴적막을 형성하고 나서 에칭을 실시하는 기술이 개시되어 있다. 본 방법으로는, 퇴적막의 데포지션 레이트가 웨이퍼 온도에 의존하는 것을 이용하여, 홈폭의 불균일에 대응한 두께의 퇴적막을 형성하여 웨이퍼 면 내에서 홈폭이 균일해지도록 조정하고 있다.
일본국 특개2014-232825호 공보 일본국 특개2017-212331호 공보
Journal of Vacuum Science & Technology A32, 020603 (2014)
상술한 바와 같이, 삼차원 디바이스에서의 패턴의 미세화와 복잡화와 함께, 미세한 고(高)아스펙트비를 가지는 구조의 에칭이 중요해지고 있다. 예를 들면, 도 2에 나타낸 마스크리스의 홈 패턴(213)에서, 이 홈 패턴에 데미지를 주지 않고 하층의 피에칭층(211)의 에칭을 하는 것은, 종래의 방법으로는 곤란했다.
또한, 패턴 상층에 마스크가 있지만, 마스크가 얇고 패턴 상면의 에칭을 방지할 수 없을 경우나, 하층의 피에칭층(211)의 재료와 마스크의 재료가 유사 재료일 경우에는, 하층의 피에칭층(211)을 에칭하는 동안에 얇은 마스크를 꿰뚫고 나가 패턴의 상면(212)을 에칭해 버려, 원하는 패턴 형상을 얻을 수 없다는 문제가 있었다.
여기에서, 하층의 피에칭층(211)과 마스크의 재료가 유사한 재료일 경우의 예로서는, 예를 들면, SiO계의 조성의 재료에, 유기물 등의 C계 재료나 H, N, B, P 등을 함유하고 있는 재료가 있다. 혹은, C 등을 함유하는 유기계의 재료에, 다른 유기물 등의 C계 재료나 H, N, B, P 등을 함유하고 있는 재료가 있다.
우선, 특허문헌 1에서는, 마스크 위에 데포지션막을 형성함과 동시에, 하층을 에칭하고 있으며, 마스크 위의 데포지션막이 원하는 두께가 되도록, 데포지션막의 두께를 막두께 측정기로 측정하여 에칭 조건을 제어하고 있다. 이 때문에, 마스크 위에 데포지션막을 형성하여 데포지션막 두께를 확보함과 동시에, 하층의 에칭이 진행되도록 플라스마를 제어하여 원하는 형상을 얻는 것이 필요하다.
그러나, 예를 들면, 고아스펙트비의 패턴 구조를 가공할 경우에는, 마스크를 보호하기 위한 데포지션막을 형성함과 동시에, 하층의 에칭이 진행되도록, 플라스마의 라디칼 조사와 이온 조사의 밸런스를 잡는 것이 곤란할 경우가 있다.
패턴의 아스펙트비가 높아지면, 플라스마로부터 조사되는 이온의 에너지를 높게 하여 홈 패턴 사이의 하층을 에칭할 필요가 있지만, 이온 에너지를 높게 하면 마스크의 에칭이 진행되어 버리기 때문에, 마스크의 에칭을 억제하기 위해 마스크 위의 데포지션막을 두껍게 할 필요가 있었다. 마스크 위의 데포지션막을 두껍게 하면 패턴의 측벽이나 바닥에서의 데포지션막도 늘어나기 때문에, 원하는 패턴 형상을 얻을 수 없다는 과제가 있었다.
또한, 마스크리스 패턴의 경우에 있어서, 패턴 상면과 하층의 재료가 유사하거나, 혹은, 동일한 경우에, 패턴 상면의 에칭을 억제하고, 하층만을 에칭하는 것은 곤란하다.
다음으로, 비특허문헌 1에 기재되어 있는 바와 같은, 피에칭 재료와 반응성을 가지는 반응층을 흡착시키는 공정과, 이온 조사 등에 의해 반응 생성물을 탈리시키는 공정을 반복하는 방법으로는, 흡착 공정에서의 플라스마 조건과, 탈리 공정에서의 이온 에너지 등의 조건을 분리하여 제어할 수 있지만, 마스크 위에의 흡착과 하층의 피에칭 재료 위에의 흡착, 및 하층에의 이온 조사와 마스크에의 이온 조사를 동시에 행하기 때문에, 아스펙트비가 높아지면, 하층이 에칭되기 위한 이온 에너지와 이온 플럭스를 확보함과 동시에, 마스크의 에칭을 방지하는 것이 곤란했다.
또한, 마스크리스 패턴의 경우에 있어서, 패턴 상면과 하층의 재료가 유사하거나, 혹은, 동일한 경우에, 패턴 상면의 에칭을 억제하고, 하층만을 에칭하는 것은 곤란하다.
특허문헌 2에서는, 패턴의 최소 선폭의 불균일을 억제하는 방법으로서, 에칭 전에 마스크 패턴 위에 데포지션막을 형성하는 방법이 개시되어 있다. 데포지션막의 데포지션 레이트가 웨이퍼 온도에 의존하는 것을 이용하여, 미리 측정한 패턴 치수의 불균일을 보정하도록 웨이퍼 온도를 각 영역에서 변화시킴으로써, 홈폭의 불균일을 보정하는 두께의 데포지션막을 형성하여 웨이퍼 면 내에서 홈폭을 조정하고 있다. 그러나, 이 방법은 마스크 패턴 위에 컨포멀하게 얇은 데포지션막을 형성함으로써 홈폭을 조정하고 있기 때문에, 미세한 패턴의 상면에만 패턴 상면의 에칭을 억제하는데 충분한 두께의 데포지션막을 형성할 수 없다.
본 발명의 목적은, 상기한 종래기술의 과제를 해결하여, 마스크리스, 및 고아스펙트비 등, 복잡한 구조를 가지는 패턴에 있어서, 패턴 상면이 에칭되지 않고 하층의 피에칭 패턴의 에칭을 실시하고, 웨이퍼 면 내에서 균일한 패턴 형상을 얻기 위해, 에칭 전에 패턴 상면에, 두께와 패턴폭이 웨이퍼 면 내에서 균일한 보호막을 재현성 좋게 형성 가능한 플라스마 처리 방법, 및 플라스마 처리 장치를 제공하는 것에 있다.
상기한 종래기술의 과제를 해결하기 위해, 본 발명에서는, 시료에 성막된 피에칭막을 플라스마 에칭하는 플라스마 처리 방법에 있어서, 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 이 형성된 보호막의 폭의 시료의 면 내에 있어서의 분포가 원하는 분포가 되도록 형성된 보호막의 폭을 조정하는 보호막 형성 공정과, 보호막 형성 공정 후, 피에칭막을 플라스마 에칭하는 공정을 갖도록 했다.
또한, 상기한 종래기술의 과제를 해결하기 위해, 본 발명에서는, 시료에 성막된 피에칭막을 마스크를 이용하여 플라스마 에칭하는 처리실과, 플라스마를 생성하기 위한 고주파 전력을 공급하는 고주파 전원과, 시료가 재치(載置)되는 시료대를 구비하는 플라스마 처리 장치에 있어서, 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 이 형성된 보호막의 폭의 시료의 면 내에 있어서의 분포가 원하는 분포가 되도록 형성된 보호막의 폭을 조정하는 보호막 형성 공정과, 보호막 형성 공정 후, 피에칭막을 플라스마 에칭하는 공정을 실행하는 제어부를 더 구비하여 구성했다.
또한, 상기한 종래기술의 과제를 해결하기 위해, 본 발명에서는, 시료에 성막된 피에칭막을 마스크를 이용하여 플라스마 에칭하는 처리실과, 플라스마를 생성하기 위한 고주파 전력을 공급하는 고주파 전원과, 시료가 재치되는 시료대를 구비하는 플라스마 처리 장치에 있어서, 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 형성된 보호막의 막두께의 시료의 면 내에 있어서의 분포가 원하는 분포가 되도록 형성된 보호막의 막두께를 조정하는 보호막 형성 공정과, 보호막 형성 공정 후, 피에칭막을 플라스마 에칭하는 공정을 실행하는 제어부를 더 구비하여 구성했다.
본 발명에 따르면, 에칭 처리 전에 홈 패턴 상면에, 두께, 및 패턴폭이 웨이퍼 면 내에서 균일한 보호막을 재현성 좋게 형성하는 것이 가능해지고, 미세 패턴을 고정밀도로 재현성 좋게 에칭 가공할 수 있다.
도 1은 본 발명의 플라스마 처리 장치의 일례.
도 2는 종래 방법의 과제를 설명하기 위한 모식도.
도 3은 실시예의 보호막 형성 방법의 프로세스 플로우의 일례를 나타내는 도면.
도 4는 실시예의 보호막 형성 방법의 프로세스 플로우의 다른 일례를 나타내는 도면.
도 5는 실시예의 보호막 형성 방법의 웨이퍼 면 내 균일화의 설명도.
도 6은 실시예의 보호막 형성 방법의 웨이퍼 면 내 균일화의 설명도.
도 7은 실시예의 보호막의 웨이퍼 면 내 균일성 판정 방법의 일례의 설명도.
도 8은 실시예에 따른 참조 데이터베이스의 일례의 설명도.
도 9는 보호막 두께의 사이클마다의 변화의 일례
도 10은 실시예에 따른 1사이클당 퇴적된 보호막의 두께의 추이의 일례
도 11은 실시예에 따른 플라스마 처리 후의 패턴의 단면도.
도 12는 본 발명을 적용하는 다른 패턴의 예의 설명도.
본 발명자들은, 도 2에 나타낸 마스크리스 패턴의 경우나 마스크가 얇을 경우, 패턴 상면(212)에 보호막을 형성할 수 있으면, 마스크리스 패턴에 있어서도 패턴 상면(212)을 에칭하지 않고 하층의 피에칭 재료를 가공할 수 있다고 생각했다. 고아스펙트비의 패턴을 가공할 경우에는, 마스크 상면에 보호막을 형성함으로써, 패턴 상면을 에칭하지 않고, 원하는 형상을 얻을 수 있다고 생각했다.
그러나, 에칭 전에 패턴 상면에 데포지션막을 형성하는 방법으로서, 하기의 과제가 분명해졌다.
우선, 패턴 상면에만 데포지션막을 형성할 때, 웨이퍼 면 내에 균일하게 보호막을 형성하는 것이 과제였다. 예를 들면, 에칭 챔버 내에서 플라스마를 생성하여 보호막을 형성하면, 웨이퍼 면 내에서 보호막의 막두께에 분포가 생길 경우가 있다. 보호막의 막두께에 분포가 생겼을 경우, 에칭 공정에서 패턴 상면의 에칭을 억제할 수는 있지만, 에칭 후의 패턴 형상이 보호막의 두께나 형상에 의존하여 변화해 버려, 웨이퍼 면 내에서 분포를 갖게 되는 것이 문제가 되었다.
또한, 패턴 상면에 보호막을 형성했을 때의 보호막이 패턴의 횡방향에도 형성되어 버렸을 경우, 패턴폭의 치수가 웨이퍼 면 내에서 불균일을 갖게 될 경우가 있었다. 보호막의 패턴폭의 치수에 분포가 생기면, 에칭 후의 패턴 형상이 웨이퍼 면 내에서 분포를 갖게 되는 것이 문제가 되었다.
또한, 퇴적성의 플라스마를 생성하면, 에칭 챔버의 내벽의 표면 상태가 경시(經時) 변화하고, 에칭 챔버 내 분위기가 경시 변화하며, 보호막을 형성하는 프로세스, 및 에칭 프로세스의 재현성이 저하한다는 과제가 있었다.
본 발명은, 상기한 과제를 해결하는 것으로서, 에칭 전에 고아스펙트비의 패턴, 및 마스크리스 패턴 등의 복잡한 구조를 가지는 패턴의 홈 바닥에 퇴적시키지 않고 패턴 상면에 균일한 보호막을 형성할 수 있는 보호막 형성 방법에 관한 것이며, 패턴의 상면에 보호막을 형성하는 보호막 퇴적 공정과, 보호막 퇴적 공정에서 생긴 과잉의 퇴적물을 제거하여 면 내 균일하게 하는 과잉 퇴적물 제거 공정을 갖는 보호막 형성 방법을 제공한다.
또한, 보호막 퇴적 공정은 퇴적성 가스의 고(高)해리 플라스마를 이용하여 행해지고, 과잉 퇴적물 제거 공정은 반응성 이온 어시스트를 이용하여 행해진다.
또한, 과잉 퇴적물 제거 공정에 있어서, 웨이퍼 면 내의 적어도 2개소 이상에 광을 조사하여 각각의 반사 스펙트럼을 취득하고, 취득한 반사 스펙트럼을 매칭하여 웨이퍼 면 내의 보호막의 균일성을 판정한다.
또한, 과잉 데포지션 제거시에는, 보호막의 불균일성을 보정하기 위한 데이터베이스를 가지고, 보호막의 불균일성을 보정하기 위한 데포지션 제거 조건을 결정한다.
또한, 본 발명에 있어서는, 플라스마 처리 장치를, 감압 분위기 내에서 웨이퍼를 플라스마 처리하는 처리 용기와, 처리실 내에 보호막 형성용 가스를 공급하는 제1 가스 공급 장치와, 처리실 내에 보호막을 제거 가능한 가스를 공급하는 제2 가스 공급 장치와, 처리실 내에 에칭용 가스를 공급하는 제3 가스 공급 장치와, 처리실 내에 공급된 가스를 플라스마화하는 플라스마 생성 장치와, 제1 내지 제3 가스 공급 장치를 전환하는 전환 장치와, 제2 가스 공급 장치로 전환될 때에, 웨이퍼 면 내의 적어도 2개소 이상에 광을 조사해 각각의 반사 스펙트럼을 취득하는 발광 스펙트럼 장치와, 취득한 반사 스펙트럼을 매칭하여 웨이퍼 면 내의 보호막의 균일성을 판정하는 판정 장치를 구비하여 구성했다.
또한, 과잉 퇴적물의 제거시에, 보호막의 면 내 불균일성을 보정하기 위해 데이터베이스를 가지고, 보호막의 불균일성을 보정하기 위한 반응성 이온 어시스트를 생기게 하는 바이어스 인가 장치도 구비하여 구성했다.
또한, 피에칭 재료의 막두께가 두꺼울 경우에는, 보호막 퇴적 공정과 과잉 퇴적물 제거 공정과 퇴적시킨 보호막을 마스크로 하여, 피에칭 재료를 가공하는 공정을 주기적으로 행한다. 주기적인 처리를 실시해도, 원하는 막두께의 퇴적막을 형성할 수 없을 경우에는, 챔버 내를 클리닝하는 공정을 실시한다.
또한, 보호막 형성 공정과 과잉 퇴적물 제거 공정을 주기적으로 실시했을 경우, 퇴적한 보호막 두께가 일정값 이상일 경우에는 반사 스펙트럼을 매칭함으로써 판정하고, 일정값 이하일 경우에는, 처리실 내를 클리닝하는 공정을 실시한다.
이하, 본 발명의 실시형태를, 도면을 이용하여 상세하게 설명한다. 또, 모든 도면에 있어서, 동일한 기능을 갖는 것은 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다.
[실시예]
본 실시예에 따른 에칭 장치는, 웨이퍼 위에 형성된 미세한 패턴(홈 패턴)의 표면에 보호막을 퇴적시키고, 이 퇴적시킨 보호막 중 과잉 퇴적물을 제거하여 웨이퍼 면 내에 균일한 보호막을 형성하고, 홈 패턴 사이의 하층의 피에칭 재료를 에칭하여 제거하는 것이다.
도 1에, 본 실시예의 플라스마 처리 장치의 일례의 일 전체 구성을 나타낸다. 플라스마 처리 장치인 에칭 장치(30)는, 처리실(31), 웨이퍼 스테이지(32), 가스 공급부(33), 광학계(38), 광학계 제어부(39), 바이어스 전원(40), 고주파 인가부(41), 장치 제어부(42) 등을 구비하고 있다.
장치 제어부(42)는, 가스 제어부(43), 배기계 제어부(44), 고주파 제어부(45), 바이어스 제어부(46), 막두께 제어부(47), 기억부(50), 클록(51) 등의 기능 블록을 구비하고 있다. 이들 장치 제어부(42)를 구성하는 각 기능 블록은, 한 대의 퍼스널 컴퓨터(PC)로 실현할 수 있다.
막두께 제어부(47)는 막두께 산출부(48), 데이터베이스(49)를 포함하고 있으며, 광학계 제어부(39)로부터 보내진 신호를 데이터베이스(49)와 참조함으로써, 막두께 산출부(48)에서 막두께를 산출할 수 있다. 또, 본 실시예에 있어서, 막두께 제어부(47), 장치 제어부(42)를 총칭하여, 단순히 제어부(42)라고 할 경우가 있다.
에칭 장치(30)는, 처리실(31) 내에 마련된 웨이퍼 스테이지(32)와, 가스 봄베나 밸브를 구비한 가스 공급부(33)가 마련되어 있으며, 장치 제어부(42)로부터의 제어 신호(54)에 의거하여, 보호막 형성용 가스(34), 보호막으로서 형성된 막 중 과잉으로 형성된 막을 제거하기 위한 과잉 퇴적물 제거용 가스(35), 에칭용 가스(36) 각각이, 처리 스텝에 따라 처리실(31)에 공급된다.
처리실(31)에 공급된 처리 가스는, 장치 제어부(42)에서 제어된 고주파 전원(37)으로부터 고주파 인가부(41)에 인가되는 고주파 전력(52)에 의해, 처리실(31) 내에서 플라스마로 분해된다. 또한, 처리실(31) 내의 압력은, 처리실(31)에 접속된, 도시를 생략한 가변 컨덕턴스 밸브와 진공 펌프에 의해, 원하는 유량의 처리 가스를 흘린 상태에서, 일정하게 유지할 수 있다.
광학계(38)는, 웨이퍼(18) 위에 퇴적하여 형성된 보호막(20)의 막두께 정보를 취득하기 위한 것으로서, 광학계(38)로부터 발사(發射)되어 웨이퍼(18)에서 반사한 광 스펙트럼을 광학계(38)에서 취득함으로써, 보호막(20)의 단면(斷面) 형상(막두께)의 웨이퍼 면 내 분포를 취득할 수 있다.
이 보호막(20)의 단면 형상(막두께)의 웨이퍼 면 내 분포 정보를 취득하려면, 우선, 참조 데이터로서 소망 형상으로 보호막(20)이 형성된 참조 홈 패턴이 패터닝된 웨이퍼(18)를 처리실(31)에 도입한다. 보호막(20)의 형상의 정보는 미리, 웨이퍼 정보로서 데이터베이스(49)나, 장치 제어부(42)의 기억부(50) 등에 기억해 둔다.
다음으로, 광학계(38)에 있어서, 광원(56)으로부터 발사한 입사광(57)을, 웨이퍼(18) 위의 참조 홈 패턴 위에 조사한다. 광원(56)으로서, 예를 들면, 190㎚ 내지 900㎚의 파장 영역의 광이 이용된다. 참조 패턴에서 반사된 반사광(간섭광)(58)은 검출기(59)로 검출되고, 광 파이버(60)를 지나, 분광기(61)로 분광되어 반사 스펙트럼으로서 광학계 제어부(39)로 보내진다.
광학계 제어부(39)로 보내진 반사 스펙트럼 정보는, 막두께 제어부(47)에 참조 데이터로서 보내져 미리 데이터베이스(49)로서 보존되어 있다.
우선, 본 실시예의 에칭 방법의 실시예로서, 보호막의 퇴적 공정과 과잉 퇴적물을 제거하는 공정을 실시하여, 웨이퍼 면 내에 균일한 보호막을 형성하는 방법에 대해서 설명한다.
도 3은 본 실시예의 보호막 형성 방법의 프로세스 플로우의 일례를 나타내는 도면이다. 또한, 도 5, 및 도 6은 본 실시예의 보호막 형성 방법에 있어서의 보호막의 웨이퍼 면 내 균일화 방법의 설명도이다.
본 실시예에서는, 피에칭 패턴(10)의 일례로서, 마스크리스의 패턴 위에 보호막을 형성하여 에칭할 경우에 대해서 설명한다. 피에칭 패턴(10)은, 기판으로서의 웨이퍼(18) 위에 형성된 하지(下地)층(15) 위에서 홈 패턴(13) 사이에 하층의 비에칭층(14), 하층의 피에칭층(11)이 형성되어 있으며, 홈 패턴(13)의 상면(12)에는 마스크가 형성되어 있지 않다. 피에칭 패턴(10)의 하층의 피에칭층(11)만을 에칭하기 위해, 본 발명에서는 웨이퍼(18)의 면 내에 균일한 보호막(20)을 홈 패턴(13)의 상면(12)에 형성하는 방법에 대해서, 도 3의 플로우도에 의거하여 설명한다.
본 실시예에서는, 보호막의 웨이퍼 면 내 균일성을 판정하기 위해, 웨이퍼(18) 위의 적어도 2개소에 광을 조사하고, 반사광의 스펙트럼을 취득하고, 보호막의 웨이퍼 면 내 균일성을 판정하기 위한 수단을 마련했다. 반사광의 스펙트럼을 취득하는 위치는, 예를 들면, 도 5의 (a)에 나타낸 바와 같이, 웨이퍼(18)의 중앙부(X0)와 웨이퍼단(Xn)을 포함하는 적어도 2개소에서 취득하는 것이 가능한 구성으로 되어 있다.
여기에서, 반사 스펙트럼의 강도는, 광원(56)의 출력이나 광학계(38)의 경시 변화에 따라 변동한다. 또한, 광원(56)으로부터의 광을 처리실(31)에 도입시킬 때에, 광을 투과시키는 석영 등의 창(62)을 사용하고 있을 경우, 처리실(31) 내에서 생성한 플라스마 등에 의해, 창(62)의 표면 상태가 변화하여, 입사광(57)이나 반사광(간섭광)(58)의 스펙트럼에 영향을 줄 가능성이 있다.
그것들의 변동을 교정(校正)하기 위해, 플라스마 처리 전에, 레퍼런스가 되는 스펙트럼을 취득한다(S301). 우선, 레퍼런스가 되는 웨이퍼를 처리실(31) 내에 도입하고, 광원(56)으로부터 발생한 입사광(57)을 광 투과용 창(62)을 통하여 처리실(31)에 도입하고, 레퍼런스 웨이퍼에 조사한다. 그리고, 반사된 반사광(간섭광)(58)은 다시 창(62)을 통과하고, 검출기(59)로 검출된다.
검출기(59)로 검출된 광은, 광 파이버(60)를 지나 분광기(61)로 분광된다. 이 분광기(61)로 분광된 반사 스펙트럼은 레퍼런스 스펙트럼으로서 데이터베이스(49)에 보존된다. 이때, 레퍼런스 스펙트럼은 웨이퍼 내 분포를 취득하기 위한 계측점마다 취득된다. 예를 들면, 도 5에 나타낸 바와 같이, 웨이퍼 중앙부(X0), 및 웨이퍼단(Xn)에서 웨이퍼 내 분포를 계측할 경우에는, 레퍼런스 웨이퍼 위의 웨이퍼 중앙부(X0), 및 웨이퍼단(Xn)에서 측정된다.
다음으로, 에칭용 웨이퍼(18) 위에 형성된 홈 패턴(13)과 피에칭 패턴(10)에 대하여, 광학계(38)로 초기 반사 스펙트럼의 웨이퍼 면 내 분포를 측정한다(S302). 취득한 에칭 웨이퍼의 초기 반사 스펙트럼은, 레퍼런스 스펙트럼과 마찬가지로 데이터베이스(49)에 보존되는 에칭용 웨이퍼(18)의 홈 패턴(13)과 피에칭 패턴(10)의 초기 불균일 교정용 스펙트럼을 취득하면, 보호막의 퇴적 공정을 개시한다(S303).
우선, 장치 제어부(42)로부터의 제어 신호(54)에 의거하여, 보호막 형성용 가스(34)가 소정의 유량으로 처리실(31)에 공급된다. 공급된 보호막 형성용 가스(34)는, 고주파 인가부(41)에 인가되는 고주파 전력(52)에 의해 플라스마가 되어, 라디칼, 이온 등으로 분해된다.
이 동안의 처리실(31) 내의 압력은, 가변 컨덕턴스 밸브와 진공 펌프에 의해, 원하는 유량의 처리 가스를 흘린 상태에서, 일정하게 유지할 수 있다. 플라스마에서 생성한 라디칼이나 이온은 웨이퍼(18)의 표면에 도달하고, 도 6의 (a) 및 (b)에 나타낸 보호막(20)을 형성한다.
퇴적시키는 보호막의 재료로서는, 예를 들면, SiO2, Si, SiN, C, 플루오로카본계 폴리머, BCl, BN, BO, BC 등을 퇴적시킬 수 있다.
예를 들면, SiO2를 보호막으로서 퇴적시킬 경우에는, 예를 들면, 가스로서, SiF4, 혹은, SiCl4 등의 Si계 가스와 O2, CO2, N2 등의 가스, 및 Ar, He 등의 혼합 가스가 이용된다. Si를 보호막으로서 퇴적시킬 경우에는, 예를 들면, SiH4, SiF4, 혹은, SiCl4 등의 Si계 가스와 H2, NH3, CH3F 등의 가스, 및 Ar, He 등의 혼합 가스가 이용된다. SiN을 보호막으로서 퇴적시킬 경우에는, 예를 들면, 가스로서, SiF4, 혹은, SiCl4 등의 Si계 가스와 N2, NF3 등의 가스, 및 H2, Ar, He 등의 혼합 가스가 이용된다.
또한, C계 폴리머, 또는, CF계 폴리머를 보호막으로서 퇴적시킬 경우에는, 플루오로카본 가스, 하이드로플루오로카본 가스와 Ar, He, Ne, Kr, Xe 등의 희(希)가스와, O2, CO2, CF4, N2, H2, 무수 HF, CH4, CHF3, NF3, SF6 등의 혼합 가스가 이용된다.
또한, BCl, BN, BO, BC 등을 보호막으로서 퇴적시킬 경우에는, BCl3 등과 Ar, He, Ne, Kr, Xe 등의 희가스와, Cl2, O2, CO2, CF4, N2, H2, 무수 HF, CH4, CHF3, NF3, SF3 등의 혼합 가스가 이용된다.
데포지션하는 막은, 하층의 비에칭층(14), 하층의 피에칭층(11)의 재료에 대응하여, 서로 다른 재료를 데포지션할 수 있다.
보호막 퇴적 공정(S303) 후의 보호막(20)의 두께의 웨이퍼 면 내 분포(401)의 일례를 도 5의 (b)에 나타낸다. 웨이퍼 면 내 분포(401)에서는, 웨이퍼 중앙부(X0)의 보호막(20)의 막두께가 웨이퍼단(Xn)에서의 보호막(20)의 막두께보다 두껍게 형성되어 있다.
도 6의 (a)에는, 웨이퍼 중앙부(X0), 및 웨이퍼단(Xn)의 위치에서의 패턴의 단면도를 나타낸다. 예를 들면, 웨이퍼의 중앙부(X0)의 위치에서는, 홈 패턴(13)의 상면(12)에 데포지션된 보호막(20)의 두께(TX01)는, 웨이퍼단(Xn)에서의 홈 패턴(13)의 상면(12)에 데포지션된 보호막(20)의 두께(TXn0)보다 두꺼워져 있다. 이때, 웨이퍼의 중앙부(X0)에서의 보호막(20)의 폭(DX01)은 홈 패턴(13)의 폭(WX01)보다 커져 있다.
마찬가지로, 웨이퍼단(Xn)에서의 보호막(20)의 폭(DXnN1)은 홈 패턴(13)의 폭(WXn1)보다 커져 있다. 또한, 웨이퍼 중앙부(X0)에서의 보호막(20)의 폭(DX01)은 웨이퍼단(Xn)에서의 보호막(20)의 폭(DXn1)보다 두꺼워져 있다.
보호막 형성 후, 반사 스펙트럼의 웨이퍼 면 내 분포를 취득한다(S304). 웨이퍼 내 위치(X0, 및 Xn)에서의 반사 스펙트럼을 취득하고, 그 정보는 막두께 제어부(47) 내의 막두께 산출부(48)로 보내진다. 막두께 산출부(48)로 보내진 반사 스펙트럼 정보는 스텝 1에서 취득한 레퍼런스 스펙트럼의 정보에 의해, 스펙트럼의 강도가 규격화된다.
또한, 데이터베이스(49)에 미리 보존된 참조 패턴으로부터의 반사 스펙트럼으로부터, 보호막(20)의 두께(T), 및 보호막(20)의 패턴폭(W)이 스펙트럼 피팅에 의해 산출된다. 그리고, 웨이퍼 내에 2개소 이상으로 설정된 측정 위치에서의 T, 및 W로부터, 각각 웨이퍼 내의 분포가 산출된다. 이 분포 데이터는, 에치 레이트의 웨이퍼 면 내 분포 데이터로서 볼 수도 있다.
이에 따라, 상기의 보호막(20)의 웨이퍼 면 내 분포를 간이적으로 평가할 수 있다. 도 7에는, 반사 스펙트럼의 보호막의 단면 형상에 따른 변화의 일례를 나타낸다. 도 7의 (a)에는, 보호막(20)의 두께가 변화했을 때의 반사 스펙트럼 변화의 예로서, 보호막(20)을 데포지션하기 전의 홈 패턴(13)으로부터의 반사 스펙트럼(22)과, 홈 패턴(13) 위에, 예를 들면, 두께 5㎚의 SiO2막을 데포지션했을 때의 반사 스펙트럼(23)을 나타낸다.
보호막(20)의 두께가 변화하면 반사 스펙트럼이 변화하므로, 미리 취득한 반사 스펙트럼과 스펙트럼을 매칭함으로써, 보호막(20)의 두께의 변화의 웨이퍼 면 내 분포를 평가할 수 있다. 혹은, 미리 측정한 보호막(20)의 반사율을 이용하여 계산한 스펙트럼과 매칭함으로써, 보호막(20)의 두께의 웨이퍼 면 내 분포를 평가할 수 있다.
또한, 도 7의 (b)에는, 보호막(20)의 패턴폭(D)이 변화했을 경우의 예로서, 두께 5㎚의 SiO2막을 홈 패턴(13) 위에 형성했을 때, 보호막(20)의 폭(D)이 홈 패턴(13)의 폭(W)과 같을 경우의 반사 스펙트럼(24)과, 보호막(20)의 폭(D)이 홈 패턴(13)의 폭(W)보다 클 경우의 반사 스펙트럼(25)을 나타낸다.
보호막 두께 형성 공정 후에 있어서, 홈 패턴(13) 위에 퇴적한 보호막(20)의 폭(D)의 치수가 변화하면 반사 스펙트럼 형상이 변화하므로, 미리 취득한 반사 스펙트럼과 스펙트럼 매칭을 함으로써, 보호막(20)의 폭(D)의 변화의 웨이퍼 면 내 분포를 평가할 수 있다. 또한, 미리 측정한 보호막(20)의 반사율을 이용하여 계산한 스펙트럼과 매칭함으로써, 보호막(20)의 폭(D)의 변화의 웨이퍼 면 내 분포를 평가할 수 있다.
보호막 퇴적 공정 후의 반사 스펙트럼으로부터 보호막(20)의 두께(T), 및 보호막(20)의 폭(W)의 웨이퍼 면 내 분포가 산출되면, 데이터베이스(49)에 미리 보존되어 있는 에치 레이트의 웨이퍼 면 내 분포로부터, 보호막(20)의 두께(T)의 웨이퍼 면 내 분포를 완화하는 에치 레이트의 분포(제거 조건)를 가지는 과잉 퇴적막 제거의 조건을 탐색한다(S305).
예를 들면, 과잉 퇴적물 제거 공정의 에칭량의 웨이퍼 면 내 분포(402)는, 도 5의 (c)에 나타낸 에치 레이트 분포가 되도록 처리 조건을 설정한다. 우선, 가스종은 보호막의 막종, 및 하층의 비에칭층(14)에 의해 결정된다.
우선, 측정된 보호막(20)의 폭(D)이 목표로 하는 홈 패턴(13)의 폭(W0)보다 클 경우, 예를 들면, 웨이퍼 바이어스(V0) 이상으로 보호막 부분 제거 조건을 결정한다. 웨이퍼 바이어스(V0)는 보호막(20)의 종류와 보호막(20)의 두께로 결정된다.
또한, 미리 데이터베이스(49)에 기억되어 있는 웨이퍼 바이어스(V0)의 경우에 있어서의 보호막(20)의 폭(D)의 시간 의존성의 데이터베이스로부터, 보호막(20)의 폭(D)이 목표값(W0)이 되는 시간(tx)을 산출하고, 그 때의 보호막(20)의 막두께의 웨이퍼 면 내 분포를 산출한다.
또한, 데이터베이스(49)에 미리 보존되어 있는 에치 레이트의 웨이퍼 면 내 분포로부터, 보호막(20)의 두께의 웨이퍼 면 내 분포를 완화하는 에치 레이트의 면 내 분포를 가지는 과잉 퇴적물 제거의 조건을 탐색한다.
도 8의 (a)에는, 일례로서, 보호막 두께 분포 제어 데이터베이스(700)를 나타낸다. 과잉 퇴적물 제거 공정의 처리 조건은 주로, 가스 압력(701), 가스 유량(702), 마이크로파 파워(703), 마이크로파 Duty(704), 및 코일 전류(705)에 대한 에치 레이트의 웨이퍼 면 내 분포로 이루어지는 막두께 분포 제어 데이터베이스로부터, 원하는 에칭 분포가 얻어지는 조건을 탐색하여, 최적 조건을 결정할 수 있다.
또한 도 8의 (b)에는, 보호막(20)의 폭(D)의 제어 데이터베이스(710)의 일례를 나타낸다. 보호막(20)의 폭(D)의 분포(711)를 균일하게 하기 위해, 예를 들면, 원하는 에칭 시간에 보호막(20)의 폭(D)이 균일해지도록, 웨이퍼 바이어스 전압(712), 및 Duty비(도시 생략)를 결정할 수 있다.
과잉 퇴적물을 제거하는 에칭 조건을 결정하면, 과잉 퇴적물 제거 공정을 실시한다(S306). 과잉 퇴적물 제거 조건 공정(S306)이 개시되면, 과잉 퇴적물 제거용 가스(35)가 소정의 유량으로 처리실(31)에 공급된다. 공급된 과잉 퇴적물 제거용 가스(35)는 고주파 인가부(41)에 인가되는 고주파 전력(52)에 의해 플라스마가 되어, 이온이나 라디칼로 분해되고, 웨이퍼(18) 표면에 조사된다.
이때, 플라스마로부터 조사되는 이온에 의해 에칭할 경우, 예를 들면, 웨이퍼 스테이지(32)에 바이어스 전원(40)으로부터 공급되는 바이어스 전압(53)을 인가하여, 이온 에너지를 제어하여, 보호막(20)의 불균일성을 보정하기 위한 반응성 이온 어시스트에 의한 에칭을 행할 수 있다.
과잉 퇴적물 제거 공정을 실시 후의 보호막(20)의 두께의 웨이퍼 면 내 분포(403)의 일례를 도 5의 (d)에, 웨이퍼 내 위치(X0, 및 Xn)에서의 패턴의 단면 형상의 일례를 도 6의 (b)에 나타낸다. 보호막(20)의 두께의 웨이퍼 면 내 분포(403)는 과잉 퇴적물 제거 공정에 의해 균일화되고, 단면 형상의 면 내 분포도 보호막(20)의 폭(Dx02과 Dxn2)은 동등해져, 웨이퍼 면 내에 균일한 보호막(20)을 형성할 수 있었다.
과잉 데포지션 제거 공정(S306)이 종료되면, 보호막(20)의 웨이퍼 면 내 분포가 소정의 범위 내인지의 여부를 판정하기 위해, 웨이퍼 내 위치(X0, 및 Xn)에서의 반사 스펙트럼을 취득한다. 예를 들면, 도 5에 나타낸 웨이퍼 내 위치(X0 및 Xn)의 반사 스펙트럼이 취득되고, 그 정보는 막두께 제어부(47) 내의 막두께 산출부(48)로 보내진다.
다음으로, 이 취득한 반사 스펙트럼을, 미리 측정한 보호막(20)의 반사율을 이용하여 계산한 스펙트럼과 매칭함으로써, 보호막(20)의 폭(D)의 변화의 웨이퍼 면 내 분포를 평가한다. 매칭하고, 매칭했을 때의 오차로부터, 웨이퍼 면 내 분포가 소정의 범위가 되었는지의 여부를 판정한다(S307). 그리고, 서로 다른 위치에서 취득된 반사 스펙트럼이 규정값 내에서의 불균일로 일치했을 경우, 웨이퍼 면 내에서 균일한 보호막(20)이 형성되었다고 판정할 수 있다(S307에서 Yes).
여기에서, 반사 스펙트럼의 매칭 오차가 규정값 이상이었을 경우(S307에서 No), 취득한 반사 스펙트럼으로부터 보호막(20)의 두께의 웨이퍼 면 내 분포를 평가한다. 또한, 미리 측정한 보호막(20)의 반사율을 이용하여 계산한 스펙트럼과 매칭함으로써, 보호막(20)의 폭(D)의 변화의 웨이퍼 면 내 분포를 평가한다(S310).
S310에서 보호막(20)의 두께의 웨이퍼 면 내 분포와 보호막(20)의 폭(W)의 변화의 웨이퍼 면 내 분포를 평가한 결과, 과잉 데포지션의 제거가 충분하지 않고, 보호막 데포지션 공정 후에 Tx0＞Txn이며, 과잉 데포지션 공정 후도 Tx0＞Txn일 경우에는, S305로 돌아가, 다시, 보호막(20)의 웨이퍼 면 내 분포를 없애도록, 과잉 퇴적물 제거 공정에서 보호막(20)의 웨이퍼 면 내 분포를 제거하는 것이 가능한 제거 조건을 탐색하고, 과잉 데포지션 제거 공정(S306)을 실행한다.
한편, 과잉 데포지션을 지나치게 에칭하여, 보호막 데포지션 공정 후에 Tx0＞Txn였지만, 과잉 데포지션 제거 공정 후는 Tx0＜Txn가 되었을 경우에는, 보호막 데포지션 공정(S303)으로 돌아간다. 이것은, 웨이퍼 면 내가 균일해질 때까지 반복된다.
여기에서, S310에 있어서 과잉 데포지션의 제거가 충분하지 않다고 판정되어 S305로 돌아갈 경우, 보호막(20)의 두께가 얇기 때문에, 그 이상 과잉 퇴적물 제거 공정(S306)에서 웨이퍼 면 내 분포를 없애는 다음 조건이 탐색 불가능해질 경우가 있다. 그래서, 보호막(20)의 두께를 체크하여(S311), 보호막(20)의 두께가 부족할 경우(S311에서 No일 경우)에는, S302로 돌아가고, 레퍼런스가 되는 반사 스펙트럼을 취득한 후, 보호막 퇴적 공정(S303)으로 돌아가, 보호막(20)의 퇴적 공정부터 다시 개시한다.
S307에서 웨이퍼 내 위치(X0와 Xn)로부터의 반사 스펙트럼의 매칭 오차가 소정의 범위 내가 되고, 웨이퍼 면 내에 균일한 보호막(20)이 형성되었다고 판정되었을 경우(S307에서 Yes일 경우), 또한, 동(同)반사 스펙트럼을 데이터베이스(49)에 미리 보존되어 있는 참조 데이터를 비교하여, 보호막(20)의 두께, 및 보호막(20)의 폭이 산출되고, 미리 설정된 소정의 막두께에 달했는지의 여부가 판정된다(S308).
산출된 두께가 소정의 막두께로 되어 있지 않을 경우(S308에서 No일 경우), 보호막 퇴적 공정(S303)으로 돌아가, 소정의 막두께에 달할 때까지 반복된다.
여기에서, 보호막 퇴적 공정(S303)과 과잉 데포지션 제거 공정(S306)을 반복하여 실시해도, 형성된 보호막의 두께가 증가하지 않을 경우가 있다. 도 9에는, 보호막 퇴적 공정(S303)과 과잉 데포지션 제거 공정(S306)을 반복하여 실시했을 경우에 대해서, 사이클마다 보호막 두께의 변화의 평가 결과의 일례를 나타냈다. 이와 같이, 사이클 수를 증가하여 반복해서 보호막을 형성해도, 보호막 두께가 포화하여 증가하지 않게 될 경우가 있다.
이것은, 보호막 퇴적(S303)과 과잉 퇴적물 제거(S306)를 반복함으로써, 처리실(3) 내에 퇴적물이 부착되어, 보호막의 퇴적(S303)시에 보호막을 제거하는 성분이 플라스마 중으로 방출되어, 웨이퍼 위에 보호막을 퇴적할 수 없게 된 것이 원인인 것이 분명해졌다.
그래서, 도 4에 나타낸 바와 같이, 반사 스펙트럼을 취득(S307)한 후, 반사 스펙트럼의 변화량으로부터 보호막 두께가 포화했는지의 여부를 판정하는 공정(S312)을 실시하고, 보호막 두께가 포화해 있을 경우에는, 처리실(3) 내의 클리닝 처리를 실시하는 공정을 마련했다(S313).
도 4에는, 보호막의 퇴적 공정(S303)과 과잉 퇴적물 제거(S306)를 반복하여 보호막을 형성하는 프로세스 플로우의 다른 일례를 나타낸다. 보호막의 퇴적 공정(S303)과 과잉 퇴적물 제거(S306)를 반복해도 보호막 두께의 증가가 예상되지 않고, 보호막 두께가 포화했다고 판정되었을 경우(S312에서 Yes일 경우)에는, 웨이퍼를 처리실(31)로부터 취출하고, 처리실(31)의 내벽에 부착된 퇴적물을 제거하기 위한 클리닝 처리를 실시한다(S313).
클리닝 처리를 행하는 가스로서, 예를 들면, 퇴적시킨 보호막이 SiO2, Si, SiN, C계의 막일 경우, SF6, NF3 등의 F를 함유하는 가스, 및 O2, H2, N2, Ar, He 등의 혼합 가스가 이용된다. 또한, 퇴적시킨 보호막이 BCl, BN, BO, BC 등일 경우에는, BCl3, Cl2, O2, CO2, CF4, N2, H2 등의 혼합 가스가 이용된다.
이들 클리닝 처리 중에는, 처리실 내의 플라스마로부터의 발광을 취득한다. 처리실 내의 클리닝의 종료는, 예를 들면, 퇴적물로부터 발생하는 물질의 발광을 모니터하고, 퇴적물로부터 발생하는 발광이 측정되지 않게 됨으로써 판정할 수 있다. 예를 들면, Si를 함유하는 보호막을 퇴적시켰을 경우, SiFx로부터의 발광의 파장의 신호를 모니터하고, 그 신호가 규정값 이하가 되었을 경우에 클리닝을 종료한다. 예를 들면, C를 함유하는 보호막을 퇴적시켰을 경우에는, COx로부터의 발광을 모니터하고, 그 신호가 규정값 이하가 되었을 경우에 클리닝을 종료한다. 예를 들면, B를 함유하는 보호막을 퇴적시켰을 경우에는, BClx, BFx로부터의 발광을 모니터하고, 그 신호가 규정값 이하가 되었을 경우에 클리닝을 종료한다.
혹은, 웨이퍼에 보호막을 퇴적시켰을 때에, 동시에 신호 취득용 샘플 위에 보호막을 퇴적시켜 두고, 상기 신호 취득용 샘플로부터의 반사 스펙트럼을 취득한다. 클리닝 후에 다시 반사 스펙트럼을 취득하고, 보호막이 없는 경우의 초기 스펙트럼과 일치했을 경우에, 클리닝을 종료할 수도 있다. 처리실 내의 클리닝이 종료되면, 다음 보호막 퇴적 공정 전에, 레퍼런스가 되는 반사 스펙트럼을 취득한다(S301).
도 9에서는, 보호막 퇴적(S303)과 과잉 퇴적물 제거(S306)를 1매의 웨이퍼에 대하여 실시했을 경우에 대해서, 보호막 두께가 포화할 경우에 대해서 기술했지만, 1매의 웨이퍼를 처리할 경우에는 보호막 두께를 원하는 두께로 형성할 수 있었다고 해도, 양산 프로세스에 있어서, 많은 매수의 웨이퍼를 장기간에 걸쳐 처리했을 경우에, 원하는 두께의 보호막을 형성할 수 없게 될 경우가 있다.
도 10에는, 다수의 웨이퍼를 계속해서 처리했을 경우에 대해서, 1사이클당 퇴적된 보호막의 두께의 추이를 나타냈다. 도 10에 나타낸 바와 같이, 몇 매나 되는 웨이퍼를 처리할 동안에, 1사이클당 퇴적할 수 있는 보호막 두께가 서서히 얇아질 경우가 있다. 그러한 경우에, 반사 스펙트럼을 취득(S307)하여, 1사이클당 퇴적되는 보호막 두께가 규정값 이하가 되었을 경우를 판정하고(S312), 처리실(31)의 클리닝을 실시하는 기능을 마련했다(S313).
1사이클당 퇴적되는 보호막 두께가 규정값 이하가 되었는지의 여부는, 1사이클 전에 취득한 반사 스펙트럼으로부터의 변화량에 따라 판정된다(S312). 이와 같이, 1사이클당의 퇴적막 두께의 추이를 취득하고, 규정값 이하가 되었을 경우에 클리닝을 실시함으로써, 1사이클당의 퇴적막 두께를 회복시키는 것이 가능해져, 장기간 안정적으로 보호막을 형성하는 것이 가능해졌다.
이상에 기술한 처리를 실시하여, 보호막의 두께가 소정의 막두께에 달했을 경우에는(도 3, 및 도 4의 S308에서 No일 경우), 보호막 형성 공정을 종료하고, 형성한 보호막(20)을 마스크로 하여, 하층의 에칭 공정이 개시된다(S309). 하층의 에칭 공정(S309)에 있어서는, 우선, 장치 제어부(42)에서 가스 공급부(33)를 제어하여, 에칭용 가스(36)를 소정의 유량으로 처리실(31)에 공급한다. 에칭용 가스(36)가 공급되어 처리실(31)의 내부가 소정의 압력이 된 상태에서, 장치 제어부(42)에서 고주파 전원(37)을 제어하여, 고주파 인가부(41)에 고주파 전력(52)을 인가하여, 처리실(31)의 내부에 에칭용 가스(36)에 의한 플라스마를 발생시킨다.
이 처리실(31)의 내부에 발생시킨 에칭용 가스(36)의 플라스마에 의해, 보호막(20)이 형성된 웨이퍼(18)의 에칭 처리를 행한다. 이 에칭 처리를 행하면서, 광학계(38)로 보호막(20)의 막두께를 측정하고, 웨이퍼 위의 패턴이 원하는 깊이로 에칭될 때까지 보호막(20)의 막두께를 측정하고, 소정의 에칭의 처리 시간 또는, 원하는 깊이에 도달한 시점에서, 에칭을 종료한다.
여기에서, 원하는 에칭 깊이에 도달하기 전에, 보호막(20)의 두께가 규정값 이하가 될 경우가 있다. 그러한 경우(S310에서 No일 경우), 보호막 퇴적 공정(S303)으로 돌아가, 보호막(20)의 퇴적 공정부터 다시 개시하고, 다시 소정의 막두께에 달할 때까지 보호막의 퇴적이 실시된다. 또한, 과잉 데포지션 제거 공정(S306)을 실행함으로써, 웨이퍼 면 내에서 균일한 막두께, 및 막폭을 가지는 보호막(20)을 형성한다.
상기한 바와 같이, S303 내지 S310을 반복하여, 보호막(20)이 형성된 웨이퍼(18) 위의 패턴이 소정의 깊이로 에칭될 때까지 반복된다. S310에서, 소정의 깊이까지 에칭 깊이에 도달한 시점에서, 에칭을 종료한다. 또한, 패턴을 에칭 후, 패턴 표면에 퇴적시킨 보호막을 제거할 수 있다. 보호막만을 제거할 수도 있고, 마스크 재료 위에 보호막이 형성되어 있을 경우에는, 마스크 재료와 동시에 마스크 표면 위에 남은 보호막을 제거해도 된다.
이러한 플라스마 처리를 웨이퍼(18)에 실시함으로써, 홈 패턴(13)의 상면(12)이 에칭되어 패턴의 깊이가 얕아져 버린다는 종래기술의 과제나, 하층의 피에칭층(11)을 에칭할 동안에 마스크 패턴이 에칭되어 버려, 홈 패턴(13)의 상면(12)까지 에칭이 진행되어 버린다는 과제를 해결하여, 도 11에 나타내는, 원하는 에칭 형상을 얻을 수 있다.
또, 상기 실시예에서는 피에칭 패턴(10)으로서, 비에칭층(14), 하층의 피에칭층(11)이 형성되어 있으며, 홈 패턴(13)의 상면(12)에는 마스크가 형성되어 있지 않을 경우에 있어서, 피에칭 패턴(10)의 하층의 피에칭층(11)만을 에칭할 경우에 대해서, 웨이퍼 면 내에 균일한 보호막(20)을 홈 패턴(13)의 상면(12)에 형성하는 방법을 기술했다.
도 12에는, 본 실시예의 보호막 형성 방법을 이용하여 에칭 가능한 패턴의 다른 예를 나타낸다. 도 12의 (a)에는, 하지층(28) 위에 형성된 피에칭층(26) 위에 마스크(16)가 형성되어 있지만, 마스크(16)가 얇을 경우에 고아스펙트비로 피에칭층(26)을 에칭할 경우, 균일한 보호막(20)을 마스크(16) 위에 형성함으로써 홈 패턴(13)의 상면(12)을 에칭하지 않고, 원하는 패턴을 가공할 수 있게 되었다.
도 12의 (b)에는, 마스크(16)로 형성된 패턴의 홈 아래에 스토퍼층(27)인 비에칭층이 형성되어 있으며, 그 하층의 피에칭층을 에칭할 경우를 나타낸다. 이 경우, 마스크(16) 위와 스토퍼층(27) 위에 균일한 보호막(20)을 형성함으로써, 단차(段差)가 있는 복잡한 형상의 패턴을 가공할 수 있게 되었다.
도 12의 (c)에는, 마스크(16)로 형성된 패턴의 홈 중에 미세한 볼록 패턴을 형성할 경우에 대해서 나타낸다. 볼록 패턴의 상면에 있는 비에칭층(14)을 에칭하지 않고, 하지층(28)까지 피에칭층(26)을 에칭할 경우에는, 마스크(16) 위와 비에칭층(14) 위에서 균일한 보호막(20)을 형성함으로써, 단차가 있는 복잡한 형상의 패턴을 가공할 수 있게 되었다.
본 실시예에 따르면, 웨이퍼 위에 형성된 패턴 상부에, 보호막을 과잉의 퇴적물을 제거하여 웨이퍼 면 내에서 균일하게 형성한 상태에서 웨이퍼를 에칭 처리하도록 한 것에 의해, 패턴 상면이 에칭되어 패턴의 깊이가 얕아져 버린다는 과제나, 하층의 피에칭 재료를 에칭할 동안에 마스크 패턴이 에칭되어 버려, 패턴 상면까지 에칭이 진행되어 버린다는 과제를 해결할 수 있고, 원하는 에칭 형상을 얻을 수 있게 되었다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 각종 변경 가능한 것은 물론이다. 예를 들면, 상기한 실시예는 본 발명을 이해하기 쉽게 설명하기 위해 상세하게 설명한 것이며, 반드시 설명한 모든 구성을 구비하는 것에 한정되는 것이 아니다. 또한, 각 실시예의 구성의 일부에 대해서, 다른 구성의 추가·삭제·치환을 하는 것이 가능하다.
10: 피에칭 패턴 11: 피에칭층
12: 홈 패턴의 상면 13: 홈 패턴
14: 비에칭층 15: 하지층
16: 마스크 17: 에칭 깊이
18: 웨이퍼 20: 보호막
26: 피에칭층 27: 스토퍼층
28: 하지층 30: 에칭 장치
31: 처리실 32: 웨이퍼 스테이지
33: 가스 공급부 34: 보호막 형성용 가스
35: 과잉 퇴적물 제거용 가스 36: 에칭용 가스
37: 고주파 전원 38: 광학계
39: 광학계 제어부 40: 바이어스 전원
41: 고주파 인가부 42: 장치 제어부
43: 가스 제어부 44: 배기계 제어부
45: 고주파 제어부 46: 바이어스 제어부
47: 막두께 막폭 제어부 48: 막두께 막폭 산출부
49: 데이터베이스 50: 기억부
51: 클록 56: 광원
59: 검출기 60: 광파이버
61: 분광기 62: 창

Claims (11)

  1. 시료에 성막된 피에칭막을 플라스마 에칭하는 플라스마 처리 방법에 있어서,
    상기 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 상기 시료의 면 내에 있어서의 2개소 이상에서의 상기 형성된 상기 보호막의 폭의 분포가 원하는 분포가 되도록 상기 형성된 상기 보호막의 폭을 조정하는 보호막 형성 공정과,
    상기 보호막 형성 공정 후, 상기 피에칭막을 플라스마 에칭하는 공정을 갖고,
    상기 보호막 형성 공정은, 상기 2개소 이상에서 상기 보호막이 형성된 상기 시료로부터 반사된 간섭광의 스펙트럼을 모니터하고, 상기 시료의 면 내에 있어서의 상기 보호막의 폭의 분포가 원하는 분포일 경우의 상기 시료로부터 반사된 간섭광의 스펙트럼의 패턴과 상기 2개소 이상에서 상기 모니터된 상기 간섭광의 스펙트럼의 패턴과의 비교 결과에 의거하여 상기 보호막의 폭을 조정하는 것을 특징으로 하는 플라스마 처리 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 보호막 형성 공정은, 상기 시료의 면 내에 있어서의 상기 보호막의 막두께의 분포가 원하는 분포가 되도록 상기 보호막의 상기 막두께를 더 조정하는 것을 특징으로 하는 플라스마 처리 방법.
  4. 제1항에 있어서,
    상기 보호막 형성 공정은, 상기 시료의 면 내에 있어서의 상기 보호막의 막두께의 분포가 원하는 분포일 경우의 상기 보호막이 형성된 상기 시료로부터 반사된 상기 간섭광의 스펙트럼의 패턴과 상기 모니터된 상기 간섭광의 스펙트럼의 패턴과의 비교 결과에 의거하여 상기 형성된 상기 보호막의 상기 막두께를 더 조정하는 것을 특징으로 하는 플라스마 처리 방법.
  5. 제1항에 있어서,
    상기 패턴은, 홈 패턴이며,
    상기 피에칭막은, 상기 홈에 매립되어 있는 것을 특징으로 하는 플라스마 처리 방법.
  6. 제1항에 있어서,
    상부에 상기 보호막을 선택적으로 형성한 상기 시료 위에 형성된 상기 패턴은, 홈 패턴이며,
    상기 피에칭막은, 상기 홈에 매립되어 있는 것을 특징으로 하는 플라스마 처리 방법.
  7. 제1항 또는 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 보호막의 폭에 대한 상기 원하는 분포는, 상기 시료의 면 내에서 균일한 분포인 것을 특징으로 하는 플라스마 처리 방법.
  8. 제1항에 있어서,
    상기 보호막 형성 공정과 상기 피에칭막을 플라스마 에칭하는 공정을 반복함으로써 원하는 깊이까지 상기 피에칭막을 플라스마 에칭하는 것을 특징으로 하는 플라스마 처리 방법.
  9. 제3항에 있어서,
    상기 보호막의 막두께가 포화해 있을 경우, 상기 피에칭막이 플라스마 에칭되는 처리실을 플라스마 클리닝하는 것을 특징으로 하는 플라스마 처리 방법.
  10. 시료에 성막된 피에칭막을 마스크를 이용하여 플라스마 에칭하는 처리실과, 플라스마를 생성하기 위한 고주파 전력을 공급하는 고주파 전원과, 상기 시료가 재치(載置)되는 시료대를 구비하는 플라스마 처리 장치에 있어서,
    상기 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 상기 시료의 면 내에 있어서의 2개소 이상에서의 상기 형성된 상기 보호막의 폭의 분포가 원하는 분포가 되도록 상기 형성된 상기 보호막의 폭을 조정하는 보호막 형성 공정과, 상기 보호막 형성 공정 후, 상기 피에칭막을 플라스마 에칭하는 공정이 실행되도록 상기 고주파 전원을 제어하는 제어부를 더 구비하고,
    상기 보호막 형성 공정은, 상기 2개소 이상에서 상기 보호막이 형성된 상기 시료로부터 반사된 간섭광의 스펙트럼을 모니터하고, 상기 시료의 면 내에 있어서의 상기 보호막의 폭의 분포가 원하는 분포일 경우의 상기 시료로부터 반사된 간섭광의 스펙트럼의 패턴과 상기 2개소 이상에서 상기 모니터된 상기 간섭광의 스펙트럼의 패턴과의 비교 결과에 의거하여 상기 보호막의 폭을 조정하는 것을 특징으로 하는 플라스마 처리 장치.
  11. 시료에 성막된 피에칭막을 마스크를 이용하여 플라스마 에칭하는 처리실과, 플라스마를 생성하기 위한 고주파 전력을 공급하는 고주파 전원과, 상기 시료가 재치되는 시료대를 구비하는 플라스마 처리 장치에 있어서,
    상기 시료에 형성된 패턴의 상부에 보호막을 선택적으로 형성하고, 상기 시료의 면 내에 있어서의 2개소 이상에서의 상기 형성된 상기 보호막의 막두께의 분포가 원하는 분포가 되도록 상기 형성된 상기 보호막의 막두께를 조정하는 보호막 형성 공정과, 상기 보호막 형성 공정 후, 상기 피에칭막을 플라스마 에칭하는 공정이 실행되도록 상기 고주파 전원을 제어하는 제어부를 더 구비하고,
    상기 보호막 형성 공정은, 상기 2개소 이상에서 상기 보호막이 형성된 상기 시료로부터 반사된 간섭광의 스펙트럼을 모니터하고, 상기 시료의 면 내에 있어서의 상기 보호막의 막두께의 분포가 원하는 분포일 경우의 상기 시료로부터 반사된 간섭광의 스펙트럼의 패턴과 상기 2개소 이상에서 상기 모니터된 상기 간섭광의 스펙트럼의 패턴과의 비교 결과에 의거하여 상기 보호막의 막두께를 조정하는 것을 특징으로 하는 플라스마 처리 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114981932A (zh) * 2020-12-16 2022-08-30 株式会社日立高新技术 等离子处理装置以及等离子处理方法
KR20230130601A (ko) 2022-03-02 2023-09-12 주식회사 히타치하이테크 플라스마 처리 방법
CN117546276A (zh) * 2022-04-18 2024-02-09 株式会社日立高新技术 等离子体处理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119514A (ja) 2002-09-24 2004-04-15 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP2007258586A (ja) 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
US20090203217A1 (en) 2008-02-12 2009-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Novel self-aligned etch method for patterning small critical dimensions
JP2014232825A (ja) 2013-05-30 2014-12-11 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20160099187A1 (en) * 2013-07-08 2016-04-07 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352324A (en) 1992-11-05 1994-10-04 Hitachi, Ltd. Etching method and etching apparatus therefor
JPH11111699A (ja) * 1997-10-07 1999-04-23 Kokusai Electric Co Ltd ガスクリーニング装置およびガスクリーニング方法
JPH11345803A (ja) * 1998-06-03 1999-12-14 Matsushita Electric Ind Co Ltd プラズマ発生加工方法およびプラズマ発生加工装置
US6355581B1 (en) 2000-02-23 2002-03-12 Chartered Semiconductor Manufacturing Ltd. Gas-phase additives for an enhancement of lateral etch component during high density plasma film deposition to improve film gap-fill capability
JP3694662B2 (ja) 2001-09-17 2005-09-14 株式会社日立製作所 半導体素子製造プロセスにおける膜の処理量測定方法と装置、及びそれを用いた被処理材の処理方法と装置、及びそれを用いたプロセスの終点判定方法と装置
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
JP2005294348A (ja) 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4599212B2 (ja) * 2005-04-15 2010-12-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20080020584A1 (en) 2006-03-24 2008-01-24 Shin Hirotsu Method of manufacturing semiconductor device and plasma processing apparatus
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
US7276447B1 (en) * 2006-04-11 2007-10-02 Applied Materials, Inc. Plasma dielectric etch process including ex-situ backside polymer removal for low-dielectric constant material
MY148830A (en) * 2006-08-22 2013-06-14 Lam Res Corp Method for plasma etching performance enhancement
WO2009110567A1 (ja) * 2008-03-07 2009-09-11 株式会社アルバック プラズマ処理方法
JP5257936B2 (ja) * 2009-01-22 2013-08-07 シャープ株式会社 プラズマ処理装置およびこれを用いた半導体素子の製造方法
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US20130344702A1 (en) * 2011-03-04 2013-12-26 Tokyo Electron Limited Method of etching silicon nitride films
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
KR102099408B1 (ko) 2012-09-18 2020-04-10 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6550278B2 (ja) 2015-06-24 2019-07-24 東京エレクトロン株式会社 エッチング方法
JP6541618B2 (ja) 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
JP6820775B2 (ja) * 2017-03-17 2021-01-27 株式会社日立ハイテク エッチング方法及びプラズマ処理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119514A (ja) 2002-09-24 2004-04-15 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP2007258586A (ja) 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
US20090203217A1 (en) 2008-02-12 2009-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Novel self-aligned etch method for patterning small critical dimensions
JP2014232825A (ja) 2013-05-30 2014-12-11 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20160099187A1 (en) * 2013-07-08 2016-04-07 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection

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