JP5257936B2 - プラズマ処理装置およびこれを用いた半導体素子の製造方法 - Google Patents
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Description
(構成)
図1〜図6を参照して、本発明に基づく実施の形態1におけるプラズマ処理装置100について説明する。プラズマ処理装置100の全体の概略を図1に示す。図2、図3はこのプラズマ処理装置100に備わるカソード1を単独で取り出したものである。図4はカソード1のIV−IV線に関する矢視断面図である。図5は、このプラズマ処理装置100に備わるアノード2を単独で取り出したものである。
カソード1が有するカソード放電面1aが対称軸40に関して線対称な形状(図2参照)となっていることにより、定在波によるカソード1内の電圧分布を給電部5に対して線対称とすることができる。さらに、カソード放電面1aの対称軸40方向の最大幅Aは対称軸40に対して垂直な方向の最大幅Bよりも小さくなっているので、対称軸40方向におけるカソード1内の電圧分布も小さくすることができる。その結果、対向するカソード/アノード放電空間を複数有するプラズマ処理装置において、配線とカソードとの間に異常放電が発生することがなく、基板面内に均一なプラズマ処理を行なうことができる。
本実施の形態における給電部5とは、たとえば図7に示すように、銅、ステンレス、アルミ合金などの金属材料からなるネジ留め部品51を用いて、配線部52とカソード1とを電気的に接続するための領域をいう。
本実施の形態における第2の例として、図11〜図13に、接地部43の位置を変更した構成を示す。図11は平面図、図12および図13は側面図である。図13は、図12における右側から見た状態を示している。
本実施の形態における第3の例として、図14〜図16に、接地部43の位置を変更した構成を示す。図14は平面図、図15および図16は側面図である。図16は、図15における右側から見た状態を示している。
本実施の形態における第4の例として、図17〜図20に、接地部43の位置を変更した構成を示す。図17は平面図、図18および図19は側面図である。図19は、図18における右側から見た状態を示している。図20は、図18における左側から見た状態を示している。
これらのカソード1およびアノード2は、図1に示したように、収納容器としてのチャンバ3内に配置されており、このチャンバ3内を減圧するために、ロータリーポンプなどの減圧手段8が設けられるのが一般的である。
以上のように構成されたプラズマ処理装置100において、チャンバ3内部を減圧手段8によって減圧し、次に反応ガス12を所定の流量および圧力でカソード放電面1aに形成されたガス吹出し口11を通してカソード1とアノード2との間隙に導入し、チャンバ3内部を所定の圧力に設定し、カソード1に高周波電力を印加することで、カソード1とアノード2との間にプラズマを発生させることができる。
本発明に基づく半導体素子の製造方法は、上述のプラズマ処理装置を用いた半導体素子の製造方法であって、給電部5に給電される交流電力の周波数が9MHz以上13MHz以下である。このような半導体素子の製造方法によれば、得られる膜厚を均一にして効率よく生産を行なうことができる。
(構成)
図21〜図23を参照して、本発明に基づく実施の形態2におけるプラズマ処理装置600について説明する。プラズマ処理装置600の全体の概略を図21に示す。プラズマ処理装置600においては、対向配置されたカソード1とアノード2とからなる放電用電極対がチャンバ3内に対向方向に沿って複数組配置されている。
このような構成とすることにより、上下方向に互いに隣接するカソード1に接続される配線部52同士が干渉しにくくなる。また、上下方向に互いに隣接するアノード2の配線部54同士も干渉しにくくなる。その結果、プラズマ処理装置全体の電極配列方向に関するサイズのコンパクト化が可能となる。
まず、実施例1としてカソードの長辺から給電した場合について説明する。この実施例におけるプラズマCVD装置は図1と同様の構成を有する。このプラズマCVD装置の給電部および接地部の配置は、図17〜図19と同様とした。
(実施例2)
実施例1の構成において印加電力をパルス変調したものに置き換え、実施例1と同様にシリコン薄膜を成膜した。パルス変調のON時間/(ON時間+OFF時間)の比率(デューティー比)は0.2とし、ON時間=0.5ミリ秒、OFF時間=2.0ミリ秒とした。
(比較例1:短辺給電の場合)
カソードに給電する側が長辺である場合と短辺である場合とで膜厚分布にどの程度違いが生じるか検証するために、比較例1として、実施例1と同様の構成および条件でカソードの短辺から給電する構成として実験を行なった。
実施例3として、以下の条件で実験を行なった。
上記実施例3において、2ヶ所の放電空間に設置された2枚のガラス基板の測定箇所合計18点について、調べたところ、膜厚分布は8.0%、各箇所の結晶化率は3以上の良好な結晶化率を有するi型結晶質シリコン膜が得られた。なお、結晶化率は、ラマン分光法により測定される480cm-1付近におけるピークに対する520cm-1付近におけるピークのピーク強度比I520/I480により算出した。
Claims (6)
- チャンバと、
前記チャンバ内に配置され、主面であるカソード放電面と前記カソード放電面の外周を構成するカソード端面とを有するカソードと、
前記チャンバ内に配置され、主面であるアノード放電面をそれぞれ有する複数のアノードとを備え、
前記複数のアノードは、前記カソード放電面に対して前記アノード放電面が対向するように配置されており、
前記カソードは、前記カソード端面に給電部を有し、
前記カソード放電面および前記アノード放電面は、共通する一定の対称軸に関して線対称な形状であり、かつ、前記カソード放電面および前記アノード放電面の前記対称軸方向の最大幅は前記対称軸に対して垂直な方向の最大幅よりも小さく、
前記給電部は、前記対称軸を含み前記カソード放電面に対して垂直な面である基準面と前記カソード端面との交差線上にあり、
前記アノードは、前記基準面に対し面対称な位置に、接地電位に接続されるための接地部を有しており、
前記アノードの前記接地部は、1つの前記アノードに対して複数箇所に設けられている、プラズマ処理装置。 - チャンバと、
前記チャンバ内に配置された、複数の放電電極対とを備え、
前記複数の放電電極対に含まれる各々の放電電極対は、
主面であるカソード放電面と前記カソード放電面の外周を構成するカソード端面とを有するカソードと、
前記チャンバ内に配置され、主面であるアノード放電面を有するアノードとが前記カソード放電面と前記アノード放電面とを以って互いに対向するように配置されたものであり、
前記複数の放電電極対は、前記カソードと前記アノードとが対向する方向に沿って配列されており、
前記カソードは、前記カソード端面に給電部を有し、
前記カソード放電面および前記アノード放電面は、共通する一定の対称軸に関して線対称な形状であり、かつ、前記カソード放電面および前記アノード放電面の前記対称軸方向の最大幅は前記対称軸に対して垂直な方向の最大幅よりも小さく、
前記給電部は、前記対称軸を含み前記カソード放電面に対して垂直な面である基準面と前記カソード端面との交差線上にあり、
前記アノードは、前記基準面に対し面対称な位置に、接地電位に接続されるための接地部を有しており、
前記アノードの前記接地部は、1つの前記アノードに対して複数箇所に設けられている、プラズマ処理装置。 - 前記カソード放電面は最長辺と非最長辺とを含む多角形形状であり、前記給電部は、前記カソード放電面の前記最長辺側の前記カソード端面に設けられている、請求項1または2に記載のプラズマ処理装置。
- 前記アノードの前記接地部は、前記給電部が設けられた前記カソード端面とは反対側に位置する前記アノードの端面に設けられている、請求項1から3のいずれかに記載のプラズマ処理装置。
- 前記アノードの前記接地部は、前記給電部が設けられた前記カソード端面と同じ側に位置する前記アノードの端面にも設けられている、請求項1から4のいずれかに記載のプラズマ処理装置。
- 請求項1から5のいずれかに記載のプラズマ処理装置を用いた半導体素子の製造方法であって、前記給電部に給電される交流電力の周波数が9MHz以上13MHz以下である、半導体素子の製造方法。
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