CN111801775B - 等离子处理方法以及等离子处理装置 - Google Patents

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Abstract

在对成膜于试料的被蚀刻膜进行等离子蚀刻的等离子处理方法中，具有：保护膜形成工序，在形成于试料的图案的上部选择性地形成保护膜，调整所形成的保护膜的宽度以使得该形成的保护膜的宽度的试料的面内的分布成为所希望的分布；和在保护膜形成工序后，对被蚀刻膜进行等离子蚀刻的工序。

Description

等离子处理方法以及等离子处理装置
技术领域
本发明涉及等离子处理方法以及等离子处理装置，特别地涉及包含在晶片上的图案的上表面形成所希望的蚀刻保护膜的工序的等离子处理方法以及等离子处理装置。
背景技术
由于半导体元件等的功能元件产品的微细化，使用将薄膜的隔离物的侧壁用作为掩模的多图案化的三维设备加工技术的开发正在被加速。伴随于此，在三维设备等的半导体元件的加工工序中，将薄膜隔离物、金属等的各种材料设为掩模的槽、孔的加工的技术变得重要。
掩模、栅极绝缘膜、蚀刻阻挡层等的厚度变薄，要求以原子层等级控制形状的加工技术。进一步地，随着设备的三维化，同时加工从晶片表面形成为不同深度的层的图案，或者加工开口尺寸根据深度而变化的图案等加工复杂的形状的工序正在增加。
图2中，作为一个例子，表示没有掩模图案的情况下加工下层的材料的情况下的现有技术的一个例子。例如，若以图2所示的没有掩模的图案，蚀刻槽图案213之间的下层的被蚀刻层211，则存在槽图案213的上表面212被蚀刻并且槽图案213的深度变浅(槽图案213变低)的课题。
或者，在即使在槽图案213的上表面212的上层存在掩模的情况下掩模图案的厚度也非常薄的情况下，存在对槽图案213的间的下层的被蚀刻层211进行蚀刻的期间掩模图案被蚀刻，蚀刻进行到槽图案213的上表面212的课题。
另一方面，作为在图案上形成堆积膜并进行蚀刻的现有技术，在专利文献1中，公开了如下方法：使用氟碳气体、氢氟烃气体等的堆积性较高的混合气体，作为蚀刻的技术，控制蚀刻参数以使得蚀刻中掩模上的沉积(以下，记为沉积)膜的厚度为允许值内。该方法是与在掩模上形成沉积膜同时地实施下层的蚀刻，因此需要在掩模上为了抑制蚀刻而形成较厚的沉积膜，与此同时在下层表面进行蚀刻。
接下来，在非专利文献1中，已知如下手法：通过重复在被蚀刻材料上形成被蚀刻材料和具有反应性的堆积膜的工序、和通过离子照射等来使反应生成物脱离的工序，从而以原子层等级的深度精度实现蚀刻。
此外，在专利文献2中，公开了为了调整掩模图案的槽宽度的偏差，在掩模图案上形成堆积膜之后实施蚀刻的技术。在该手法中，利用堆积膜的沉积率取决于晶片温度，形成槽宽度的偏差所对应的厚度的堆积膜并调整为在晶面内槽宽度变得均匀。
在先技术文献
专利文献
专利文献1：JP特开2014-232825号公报
专利文献2：JP特开2017-212331号公报
非专利文献
非专利文献1：Journal of Vacuum Science&Technology A32，020603(2014)
发明内容
-发明要解决的课题-
如上所述，随着三维设备中的图案的微细化和复杂化，具有微小的高长宽比的构造的蚀刻变得重要。例如，以图2所示的无掩模的槽图案213，在不损伤该槽图案的情况下进行下层的被蚀刻层211的蚀刻在现有的方法中是困难的。
此外，虽然在图案上层存在掩模，但掩模较薄且不能防止图案上表面的蚀刻的情况、下层的被蚀刻层211的材料与掩模的材料为类似材料的情况下，存在对下层的被蚀刻层211进行蚀刻的期间穿透较薄的掩模并蚀刻图案的上表面212，不能得到所希望的图案形状的问题。
这里，作为下层的被蚀刻层211与掩模的材料是类似的材料的情况下的例子，例如SiO系的组成的材料中，存在有机物等的C系材料、含有H、N、B、P等的材料。或者，在包含C等的有机系的材料中，存在其他有机物等的C系材料、含有H、N、B、P等的材料。
首先，在专利文献1中，与在掩模上形成沉积膜同时地，蚀刻下层，通过膜厚测定器来测定沉积膜的厚度并控制蚀刻条件，以使得掩模上的沉积膜为所希望的厚度。因此，需要控制等离子以使得与在掩模上形成沉积膜并确保沉积膜厚同时进行下层的蚀刻，来得到所希望的形状。
但是，例如，在对高长宽比的图案构造进行加工的情况下，可能难以取得等离子的自由基照射与离子照射的平衡，以使得与形成用于保护掩模的沉积膜同时地，进行下层的蚀刻。
若图案的长宽比变高，则需要提高从等离子照射的离子的能量来对槽图案之间的下层进行蚀刻，但若提高离子能量则进行掩模的蚀刻，因此为了抑制掩模的蚀刻需要加厚掩模上的沉积膜。若加厚掩模上的沉积膜则图案的侧壁、底部的沉积膜也增加，因此存在不能得到所希望的图案形状的课题。
此外，在无掩模图案的情况下，图案上表面与下层的材料类似或者相同的情况下，难以抑制图案上表面的蚀刻，仅蚀刻下层。
接下来，在非专利文献1所述的、重复使被蚀刻材料和具有反应性的反应层吸附的工序、通过离子照射等来使反应生成物脱离的工序的手法中，能够分离控制吸附工序中的等离子条件、脱离工序中的离子能量等的条件，但由于同时进行向掩模上的吸附、向下层的被蚀刻材料上的吸附、以及向下层的离子照射和向掩模的离子照射，因此若长宽比变高，则难以确保用于蚀刻下层的离子能量与离子通量的同时，防止掩模的蚀刻。
此外，在无掩模图案的情况下，图案上表面与下层的材料类似或者相同的情况下，难以抑制图案上表面的蚀刻，仅蚀刻下层。
在专利文献2中，作为抑制图案的最小线宽度的偏差的方法，公开了在蚀刻前在掩模图案上形成沉积膜的手法。利用沉积膜的沉积率取决于晶片温度，使晶片温度在各区域变化以使得修正预先测定的图案尺寸的偏差，从而形成对槽宽度的偏差进行修正的厚度的沉积膜来在晶面内调整槽宽度。但是，该手法是通过在掩模图案上共形(Conformal)地形成较薄的沉积膜来调整槽宽度，因此不能仅在微小的图案的上表面为了抑制图案上表面的蚀刻而形成充分的厚度的沉积膜。
本发明的目的在于，提供一种解决上述现有技术的课题，为了在具有无掩模以及高长宽比等复杂的构造的图案中，在图案上表面不被蚀刻的情况下实施下层的被蚀刻图案的蚀刻，在晶面内得到均匀的图案形状，在蚀刻前图案上表面，能够再现性良好地形成厚度和图案宽度在晶面内均匀的保护膜的等离子处理方法以及等离子处理装置。
-解决课题的手段-
为了解决上述现有技术的课题，在本发明中，在对成膜于试料的被蚀刻膜进行等离子蚀刻的等离子处理方法中，具有：保护膜形成工序，在形成于试料的图案的上部选择性地形成保护膜，调整所形成的保护膜的宽度以使得该形成的保护膜的宽度的试料的面内的分布成为所希望的分布；和在保护膜形成工序后，对被蚀刻膜进行等离子蚀刻的工序。
此外，为了解决上述现有技术的课题，在本发明中，等离子处理装置具备：处理室，使用掩模来对成膜于试料的被蚀刻膜进行等离子蚀刻；高频电源，提供用于生成等离子的高频电力；和载置试料的试料台，所述等离子处理装置构成为还具备控制部，所述控制部执行如下工序：保护膜形成工序，在形成于试料的图案的上部选择性地形成保护膜，调整所形成的保护膜的宽度以使得该形成的保护膜的宽度的试料的面内的分布成为所希望的分布；和在保护膜形成工序后，对被蚀刻膜进行等离子蚀刻的工序。
此外，为了解决上述现有技术的课题，在本发明中，等离子处理装置具备：处理室，使用掩模来对成膜于试料的被蚀刻膜进行等离子蚀刻；高频电源，提供用于生成等离子的高频电力；和载置试料的试料台，所述等离子处理装置构成为还具备控制部，所述控制部执行如下工序：保护膜形成工序，在形成于试料的图案的上部选择性地形成保护膜，调整所形成的保护膜的膜厚以使得形成的保护膜的膜厚的试料的面内的分布成为所希望的分布；和在保护膜形成工序后，对被蚀刻膜进行等离子蚀刻的工序。
-发明效果-
根据本发明，能够在蚀刻处理前在槽图案上表面，再现性良好地形成厚度以及图案宽度在晶面内均匀的保护膜，能够高精度且再现性良好地对微小图案进行蚀刻加工。
附图说明
图1是本发明的等离子处理装置的一个例子。
图2是用于对现有方法的课题进行说明的示意图。
图3是表示实施例的保护膜形成方法的工序流程的一个例子的图。
图4是表示实施例的保护膜形成方法的工序流程的另一个例子的图。
图5是实施例的保护膜形成方法的晶面内均匀化的说明图。
图6是实施例的保护膜形成方法的晶面内均匀化的说明图。
图7是实施例的保护膜的晶面内均匀性判定方法的一个例子的说明图。
图8是实施例所涉及的参照数据库的一个例子的说明图。
图9是保护膜厚的每个循环的变化的一个例子。
图10是实施例所涉及的每一个循环被堆积的保护膜的厚度的推移的一个例子。
图11是实施例所涉及的等离子处理后的图案的剖视图。
图12是应用本发明的其他图案的例子的说明图。
具体实施方式
本发明人认为，在图2所示的无掩模图案的情况下、或掩模较薄的情况下，若能够在图案上表面212形成保护膜，则在无掩模图案中也能够在不蚀刻图案上表面212的情况下对下层的被蚀刻材料进行加工。认为在对高长宽比的图案进行加工的情况下，通过在掩模上表面形成保护膜，能够在不蚀刻图案上表面的情况下，得到所希望的形状。
但是，作为在蚀刻前在图案上表面形成沉积膜的手法，下述的课题清楚明了。
首先，仅在图案上表面形成沉积膜时，在晶面内均匀地形成保护膜是课题。例如，若在蚀刻腔室内生成等离子并生成保护膜，则在晶面内保护膜的膜厚可能产生分布。在保护膜的膜厚产生分布的情况下，虽然在蚀刻工序中能够抑制图案上表面的蚀刻，但存在如下问题：蚀刻后的图案形状依赖于保护膜的厚度、形状而变化，在晶面内具有分布。
此外，在图案上表面形成保护膜时的保护膜在图案的横向也形成的情况下，图案宽度的尺寸在晶面内可能具有偏差。若保护膜的图案宽度的尺寸产生分布，则蚀刻后的图案形状在晶面内具有分布成为问题。
此外，若生成堆积性的等离子，则蚀刻腔室的内壁的表面状态随着时间而变化，蚀刻腔室内环境随着时间而变化，存在形成保护膜的工序以及蚀刻工序的再现性降低的课题。
本发明解决上述这种课题，提供一种保护膜形成方法，涉及能够在蚀刻前在高长宽比的图案以及无掩模图案等具有复杂构造的图案的槽底不堆积的情况下在图案上表面形成均匀的保护膜的保护膜形成方法，具有在图案的上表面形成保护膜的保护膜堆积工序、和将保护膜堆积工序中产生的过剩的堆积物去除并使其面内均匀的过剩堆积物去除工序。
此外，保护膜堆积工序使用堆积性气体的高解离等离子而进行，过剩堆积物去除工序使用反应性离子辅助而进行。
此外，在过剩堆积物去除工序中，向晶面内的至少两个位置以上照射光并获取各自的反射光谱，匹配所获取的反射光谱来判定晶面内的保护膜的均匀性。
此外，在过剩沉积去除时，具有用于修正保护膜的不均匀性的数据库，决定用于修正保护膜的不均匀性的沉积去除条件。
进一步地，在本发明中，将等离子处理装置构成为具备：处理容器，在减压环境内对晶片进行等离子处理；第1气体提供装置，向处理室内提供保护膜形成用的气体；第2气体提供装置，向处理室内提供能够去除保护膜的气体；第3气体提供装置，向处理室内提供蚀刻用的气体；等离子生成装置，将提供给处理室内的气体等离子化；切换装置，对第1至第3气体提供装置进行切换；发光光谱装置，在切换为第2气体提供装置时，向晶面内的至少两个位置以上照射光并获取各自的反射光谱；和判定装置，对获取的反射光谱进行匹配来判定晶面内的保护膜的均匀性。
此外，构成为也具备：偏压施加装置，在过剩堆积物的去除时，为了修正保护膜的面内不均匀性而具有数据库，产生用于修正保护膜的不均匀性的反应性离子辅助。
此外，在被蚀刻材料的膜厚较厚的情况下，循环进行保护膜堆积工序、过剩堆积物去除工序、和将堆积的保护膜作为掩模来加工被蚀刻材料的工序。在即使实施循环的处理也不能形成所希望的膜厚的堆积膜的情况下，实施对腔室内进行清洁的工序。
此外，在按照循环实施保护膜形成工序和过剩堆积物去除工序的情况下，通过堆积的保护膜厚为一定值以上、匹配反射光谱来进行判定，在一定值以下的情况下，实施对处理室内进行清洁的工序。
以下，使用附图来详细说明本发明的实施方式。另外，在全部附图中，具有相同的功能的部件赋予相同的符号，省略其反复的说明。
实施例
本实施例所涉及的蚀刻装置在形成于晶片上的微小的图案(槽图案)的表面堆积保护膜，将该堆积的保护膜之中的过剩堆积物去除来在晶面内形成均匀的保护膜，对槽图案的间的下层的被蚀刻材料进行蚀刻并去除。
图1中表示本实施例的等离子处理装置的一个例子的一个整体结构。作为等离子处理装置的蚀刻装置30具备处理室31、晶片工作台32、气体提供部33、光学系统38、光学系统控制部39、偏压电源40、高频施加部41、装置控制部42等。
装置控制部42具备气体控制部43、排气系统控制部44、高频控制部45、偏压控制部46、膜厚控制部47、存储部50、时钟51等的功能模块。构成这些装置控制部42的各功能模块能够通过一台个人计算机(PC)来实现。
膜厚控制部47包含膜厚计算部48、数据库49，通过将从光学系统控制部39发来的信号与数据库49参照，能够通过膜厚计算部48来计算膜厚。另外，在本实施例中，有时将膜厚控制部47、装置控制部42统称并简称为控制部42。
蚀刻装置30设置有在处理室31内设置的晶片工作台32、和具备气瓶、气阀的气体提供部33，基于来自装置控制部42的控制信号54，保护膜形成用气体34、用于将形成为保护膜的膜之中过剩形成的膜去除的过剩堆积物去除用气体35、蚀刻用气体36分别根据处理步骤而被提供给处理室31。
通过从被装置控制部42控制的高频电源37向高频施加部41施加的高频电力52，提供给处理室31的处理气体在处理室31内被分解为等离子。此外，处理室31内的压力通过与处理室31连接的省略图示的可变传导阀和真空泵，在流过所希望的流量的处理气体的状态下，能够保持一定。
光学系统38用于获取在晶片18上堆积而形成的保护膜20的膜厚信息，通过光学系统38来获取从光学系统38发射并在晶片18反射的光谱，从而能够获取保护膜20的剖面形状(膜厚)的晶面内分布。
为了获取该保护膜20的剖面形状(膜厚)的晶面内分布信息，首先，将作为参照数据而将保护膜20形成为所希望形状的参照槽图案被图案化的晶片18导入到处理室31。保护膜20的形状的信息预先作为晶片信息而被存储于数据库49、装置控制部42的存储部50等。
接下来，在光学系统38中，将从光源56发射的入射光57向晶片18上的参照槽图案上照射。作为光源56，例如使用190nm至900nm的波长区域的光。被参照图案反射的反射光(干扰光)58通过检测器59而被检测，通过光纤60，被分光器61分光并作为反射光谱而送至光学系统控制部39。
被送至光学系统控制部39的反射光谱信息作为参照数据而被送至膜厚控制部47并预先被保存为数据库49。
首先，作为本实施例的蚀刻方法的实施例，说明实施保护膜的堆积工序和去除过剩堆积物的工序，并在晶面内形成均匀的保护膜的手法。
图3是表示本实施例的保护膜形成方法的工序流程的一个例子的图。此外，图5以及图6是本实施例的保护膜形成方法中的保护膜的晶面内均匀化方法的说明图。
在本实施例中，作为被蚀刻图案10的一个例子，说明在无掩模的图案上形成保护膜并进行蚀刻的情况。被蚀刻图案10在作为基板的晶片18上形成的基底层15上，在槽图案13之间，形成下层的非蚀刻层14、下层的被蚀刻层11，在槽图案13的上表面12未形成掩模。为了仅对被蚀刻图案10的下层的被蚀刻层11进行蚀刻，在本发明中，基于图3的流程图来说明在晶片18的面内将均匀的保护膜20形成于槽图案13的上表面12的手法。
在本实施例中，为了判定保护膜的晶面内均匀性，设置了向晶片18上的至少两个位置照射光、获取反射光的光谱、用于判定保护膜的晶面内均匀性的单元。获取反射光的光谱的位置例如图5的(a)所述，成为能够在包含晶片18的中央部X0和晶片端Xn的至少两个位置获取的结构。
这里，反射光谱的强度根据光源56的输出、光学系统38的随着时间变化而变动。此外，在使用使来自光源56的光导入到处理室31时使光透过的石英等的窗62的情况下，通过在处理室31内生成的等离子等，可能窗62的表面状态变化，对入射光57、反射光(干扰光)58的光谱有影响。
为了校正这些变动，在等离子处理之前，获取作为参考的光谱(S301)。首先，将作为参考的晶片导入到处理室31内，将从光源56产生的入射光57通过透光用的窗62并导入到处理室31，照射到参考晶片。然后，被反射的反射光(干扰光)58再次通过窗62，通过检测器59而被检测。
通过检测器59而被检测的光通过光纤60并被分光器61分光。被该分光器61分光的反射光谱作为参考光谱而被保存于数据库49。此时，参考光谱在每个用于获取晶片内分布的测量点被获取。例如，如图5所示，在晶片中央部X0以及晶片端Xn测量晶片内分布的情况下，在参考晶片上的晶片中央部X0以及晶片端Xn被测定。
接下来，针对在蚀刻用的晶片18上形成的槽图案13和被蚀刻图案10，通过光学系统38来测定初始的反射光谱的晶面内分布(S302)。若获取所获取到的蚀刻晶片的初始的反射光谱与参考光谱同样地被保存于数据库49的蚀刻用的晶片18的槽图案13和被蚀刻图案10的初始偏差校正用光谱，则开始保护膜的堆积工序(S303)。
首先，基于来自装置控制部42的控制信号54，保护膜形成用气体34以规定的流量被提供给处理室31。被提供的保护膜形成用气体34通过被施加于高频施加部41的高频电力52而成为等离子，被分解为自由基、离子等。
这期间的处理室31内的压力通过可变传导阀和真空泵，在流过所希望的流量的处理气体的状态下，能够保持一定。通过等离子而生成的自由基、离子达到晶片18的表面，形成图6的(a)以及(b)所示的保护膜20。
作为使其堆积的保护膜的材料，例如能够使SiO2、Si、SiN、C、氟碳系聚合物、BCl、BN、BO、BC等堆积。
例如，在使SiO2作为保护膜而堆积的情况下，例如，作为气体，可使用SiF4或者SiCl4等的Si系气体与O2、CO2、N2等的气体以及Ar、He等的混合气体。在使Si作为保护膜而堆积的情况下，例如，可使用SiH4、SiF4或者SiCl4等的Si系气体与H2、NH3、CH3F等的气体以及Ar、He等的混合气体。在使SiN作为保护膜而堆积的情况下，例如，作为气体，可使用SiF4或者SiCl4等的Si系气体与N2、NF3等的气体以及H2、Ar、He等的混合气体。
此外，在使C系聚合物或者CF系聚合物作为保护膜而堆积的情况下，可使用氟碳气体、氢氟烃气体和Ar、He、Ne、Kr、Xe等的稀有气体、O2、CO2、CF4、N2、H2、无水HF、CH4、CHF3、NF3、SF6等的混合气体。
此外，在使BCl、BN、BO、BC等作为保护膜而堆积的情况下，可使用BCl3等、Ar、He、Ne、Kr、Xe等的稀有气体、Cl2、O2、CO2、CF4、N2、H2、无水HF、CH4、CHF3、NF3、SF3等的混合气体。
沉积的膜对应于下层的非蚀刻层14、下层的被蚀刻层11的材料，能够沉积不同的材料。
图5的(b)中表示保护膜堆积工序(S303)后的保护膜20的厚度的晶面内分布401的一个例子。在晶面内分布401中，晶片中央部X0的保护膜20的膜厚形成为比晶片端Xn处的保护膜20的膜厚厚。
在图6的(a)中，表示晶片中央部X0以及晶片端Xn的位置处的图案的剖视图。例如，在晶片的中央部X0的位置，沉积于槽图案13的上表面12的保护膜20的厚度TX01比沉积于晶片端Xn处的槽图案13的上表面12的保护膜20的厚度TXn0厚。此时，晶片的中央部X0处的保护膜20的宽度DX01比槽图案13的宽度WX01大。
同样地，晶片端Xn处的保护膜20的宽度DXn 1比槽图案13的宽度WXn1大。此外，晶片中央部X0处的保护膜20的宽度DX01比晶片端Xn处的保护膜20的宽度DXn1厚。
保护膜形成后，获取反射光谱的晶面内分布(S304)。获取晶片内位置X0以及Xn处的反射光谱，该信息被送至膜厚控制部47内的膜厚计算部48。被送至膜厚计算部48的反射光谱信息通过步骤1中获取的参考光谱的信息，光谱的强度被标准化。
进一步地，根据来自被预先保存于数据库49的参照图案的反射光谱，通过光谱拟合来计算保护膜20的厚度T以及保护膜20的图案宽度W。并且，根据在晶片内被设定于两个位置以上的测定位置处的T以及W，分别计算晶片内的分布。该分布数据也能够视为蚀刻率的晶面内分布数据。
由此，能够简易地评价上述的保护膜20的晶面内分布。图7中表示基于反射光谱的保护膜的剖面形状的变化的一个例子。图7的(a)中，作为保护膜20的厚度变化时的反射光谱变化的例子，表示将保护膜20沉积之前的来自槽图案13的反射光谱22、和在槽图案13上沉积例如厚度为5nm的SiO2膜时的反射光谱23。
由于若保护膜20的厚度变化则反射光谱变化，因此通过将预先获取的反射光谱与光谱匹配，能够评价保护膜20的厚度的变化的晶面内分布。或者，通过与使用预先测定的保护膜20的反射率而计算的光谱进行匹配，能够评价保护膜20的厚度的晶面内分布。
此外，图7的(b)中，表示作为保护膜20的图案宽度D变化的情况下的例子，将厚度5nm的SiO2膜形成于槽图案13上时，保护膜20的宽度D与槽图案13的宽度W相同的情况下的反射光谱24、和保护膜20的宽度D比槽图案13的宽度W大的情况下的反射光谱25。
在保护膜厚形成工序后，由于若堆积于槽图案13上的保护膜20的宽度D的尺寸变化则反射光谱形状变化，因此通过与预先获取的反射光谱进行光谱匹配，能够评价保护膜20的宽度D的变化的晶面内分布。进一步地，通过与使用预先测定的保护膜20的反射率而计算的光谱进行匹配，能够评价保护膜20的宽度D的变化的晶面内分布。
若根据保护膜堆积工序后的反射光谱来计算出保护膜20的厚度T以及保护膜20的宽度W的晶面内分布，则根据预先保存于数据库49的蚀刻率的晶面内分布，探索具有缓和保护膜20的厚度T的晶面内分布的蚀刻率的分布(去除条件)的过剩堆积膜去除的条件(S305)。
例如，设定处理条件以使得过剩堆积物去除工序的蚀刻量的晶面内分布402为图5的(c)所示的蚀刻率分布。首先，气体种类是根据保护膜的薄膜种类以及下层的非蚀刻层14而被决定的。
首先，在被测定的保护膜20的宽度D比作为目标的槽图案13的宽度W0大的情况下，例如，将保护膜部分去除条件决定为晶片偏压V0以上。晶片偏压V0是根据保护膜20的种类和保护膜20的厚度而决定的。
进一步地，根据预先存储于数据库49的晶片偏压为V0的情况下的保护膜20的宽度D的时间依赖性的数据库，计算保护膜20的宽度D为目标值W0的时间tx，计算此时的保护膜20的膜厚的晶面内分布。
进一步地，根据预先保存于数据库49的蚀刻率的晶面内分布，探索具有缓和保护膜20的厚度的晶面内分布的蚀刻率的面内分布的过剩堆积物去除的条件。
图8的(a)中，作为一个例子，表示保护膜厚分布控制数据库700。过剩堆积物去除工序的处理条件主要根据包含针对气体压力701、气体流量702、微波功率703、微波Duty704以及线圈电流705的蚀刻率的晶面内分布的膜厚分布控制数据库，探索可得到所希望的蚀刻分布的条件，能够决定最佳条件。
此外，图8的(b)中，表示保护膜20的宽度D的控制数据库710的一个例子。为了使保护膜20的宽度D的分布711均匀，例如，能够决定晶片偏压电压712以及Duty比(未图示)，以使得通过所希望的蚀刻时间从而保护膜20的宽度D变得均匀。
若决定去除过剩堆积物的蚀刻条件，则实施过剩堆积物去除工序(S306)。若过剩堆积物去除条件工序(S306)开始，则过剩堆积物去除用气体35以规定的流量被提供给处理室31。被提供的过剩堆积物去除用气体35通过施加于高频施加部41的高频电力52而成为等离子，被分解为离子、自由基，并向晶片18表面照射。
此时，在通过从等离子照射的离子来进行蚀刻的情况下，例如，向晶片工作台32施加从偏压电源40提供的偏压电压53，对离子能量进行控制，能够进行基于用来修正保护膜20的不均匀性的反应性离子辅助的蚀刻。
图5的(d)中表示实施过剩堆积物去除工序后的保护膜20的厚度的晶面内分布403的一个例子，图6的(b)表示晶片内位置X0以及Xn处的图案的剖面形状的一个例子。保护膜20的厚度的晶面内分布403通过过剩堆积物去除工序而被均匀化，剖面形状的面内分布也是保护膜20的宽度Dx02和Dxn2相等，在晶面内能够形成均匀的保护膜20。
若过剩沉积去除工序(S306)结束，为了判定保护膜20的晶面内分布是否为规定的范围内，获取晶片内位置X0以及Xn处的反射光谱。例如，图5所示的晶片内位置X0以及Xn的反射光谱被获取，该信息被送至膜厚控制部47内的膜厚计算部48。
接下来，通过将该获取的反射光谱与使用预先测定的保护膜20的反射率而计算的光谱进行匹配，来评价保护膜20的宽度D的变化的晶面内分布。进行匹配，根据匹配时的误差，判定晶面内分布是否为规定的范围(S307)。并且，在不同位置获取的反射光谱在规定值内的偏差一致的情况下，能够判定为在晶面内形成均匀的保护膜20(S307中为是)。
这里，在反射光谱的匹配误差为规定值以上的情况下(S307中为否)，根据获取的反射光谱来评价保护膜20的厚度的晶面内分布。进一步地，通过与使用预先测定的保护膜20的反射率而计算的光谱进行匹配，来评价保护膜20的宽度D的变化的晶面内分布(S310)。
S310中评价保护膜20的厚度的晶面内分布和保护膜20的宽度W的变化的晶面内分布的结果，过剩沉积的去除不充分，在保护膜沉积工序后，Tx0＞Txn，在过剩沉积工序后也Tx0＞Txn的情况下，返回到S305，再次探索过剩堆积物去除工序中能够消除保护膜20的晶面内分布的去除条件，以使得没有保护膜20的晶面内分布，执行过剩沉积去除工序(S306)。
另一方面，虽对过剩沉积进行过度蚀刻，在保护膜沉积工序后，Tx0＞Txn，但在过剩沉积去除工序后，Tx0＜Txn的情况下，返回到保护膜沉积工序(S303)。这被重复直到晶面内变得均匀。
这里，在S310中判定为过剩沉积的去除不充分并返回到S305的情况下，由于保护膜20的厚度较薄，因此可能在此基础上不能探索过剩堆积物去除工序(S306)中消除晶面内分布的接下来的条件。因此，在检查保护膜20的厚度(S311)，保护膜20的厚度不足的情况下(S311中为否的情况下)，返回到S302，获取作为参考的反射光谱后，返回到保护膜堆积工序(S303)，从保护膜20的堆积工序再次开始。
在S307中来自晶片内位置X0和Xn的反射光谱的匹配误差为规定的范围内，判定为在晶面内形成均匀的保护膜20的情况下(S307中为是的情况下)，进一步地，将该反射光谱与预先保存于数据库49的参照数据比较，计算保护膜20的厚度以及保护膜20的宽度，判定是否达到预先设定的规定的膜厚(S308)。
在计算出的厚度未成为规定的膜厚的情况下(S308中为否的情况下)，返回到保护膜堆积工序(S303)，进行反复直到达到规定的膜厚。
这里，也可能即使反复实施保护膜堆积工序(S303)和过剩沉积去除工序(S306)，形成的保护膜的厚度也不增加。图9中表示反复实施保护膜堆积工序(S303)和过剩沉积去除工序(S306)的情况下，每个循环的保护膜厚的变化的评价结果的一个例子。这样，可能即使增加循环数并反复形成保护膜，保护膜厚也饱和并不增加。
可明确这是由于，通过反复保护膜堆积(S303)和过剩堆积物去除(S306)，堆积物附着于处理室3内，在保护膜的堆积(S303)时去除保护膜的成分被释放到等离子中，不能在晶片上堆积保护膜。
因此，如图4所示，获取反射光谱(S307)之后，实施根据反射光谱的变化量来判定保护膜厚是否饱和的工序(S312)，在保护膜厚饱和的情况下，设置实施处理室3内的清洁处理的工序(S313)。
图4中表示反复保护膜的堆积工序(S303)和过剩堆积物去除(S306)来形成保护膜的工序流程的另一个例子。在即使反复保护膜的堆积工序(S303)和过剩堆积物去除(S306)也未发现保护膜厚的增加，判定为保护膜厚饱和的情况下(S312中为是的情况下)，实施将晶片从处理室31取出，用于去除附着于处理室31的内壁的堆积物的清洁处理(S313)。
作为进行清洁处理的气体，例如，在使其堆积的保护膜为SiO2、Si、SiN、C系的膜的情况下，可使用SF6、NF3等包含F的气体以及O2、H2、N2、Ar、He等的混合气体。此外，在使其堆积的保护膜为BCl、BN、BO、BC等的情况下，可使用BCl3、Cl2、O2、CO2、CF4、N2、H2等的混合气体。
在这些清洁处理中，获取来自处理室内的等离子的发光。处理室内的清洁的结束例如通过监视从堆积物产生的物质的发光，以测定不到从堆积物产生的发光来进行判定。例如，在使包含Si的保护膜堆积的情况下，监视来自SiFx的发光的波长的信号，在该信号为规定值以下的情况下结束清洁。例如，在使包含C的保护膜堆积的情况下，监视来自COx的发光，在该信号为规定值以下的情况下结束清洁。例如，在使包含B的保护膜堆积的情况下，监视来自BClx、BFx的发光，在该信号为规定值以下的情况下结束清洁。
或者，在使保护膜堆积于晶片时，同时在信号获取用的样本上堆积保护膜，获取来自所述信号获取用的样本的反射光谱。清洁后再次获取反射光谱，在与没有保护膜的情况下的初始光谱一致的情况下，也能够结束清洁。若处理室内的清洁结束，则在下一个保护膜堆积工序之前，获取作为参考的反射光谱(S301)。
在图9中，叙述了对一片晶片实施保护膜堆积(S303)和过剩堆积物去除(S306)的情况、保护膜厚饱和的情况，但即使在处理一片晶片的情况下能够将保护膜厚形成为所希望的厚度，在量产工序中在长时间处理多片晶片的情况下，可能也不能形成所希望的厚度的保护膜。
图10中针对持续处理多个晶片的情况，表示每一个循环堆积的保护膜的厚度的推移。如图10所示，在处理几片晶片时，可能每一个循环能够堆积的保护膜厚逐渐变薄。在这种情况下，获取反射光谱(S307)，判定每一个循环堆积的保护膜厚为规定值以下的情况(S312)，设置实施处理室31的清洁的功能(S313)。
每一个循环堆积的保护膜厚是否为规定值以下可通过来自一个循环前获取的反射光谱的变化量来判定(S312)。这样，通过获取每一个循环的堆积膜厚的推移，在为规定值以下的情况下实施清洁，能够使每一个循环的堆积膜厚恢复，能够长期间稳定地形成保护膜。
在实施以上所述的处理，保护膜的厚度达到规定的膜厚的情况下(图3以及图4的S308中为否的情况下)，结束保护膜形成工序，将形成的保护膜20作为掩模，开始下层的蚀刻工序。(S309)
在下层的蚀刻工序(S309)中，首先，通过装置控制部42来控制气体提供部33，将蚀刻用气体36以规定的流量提供给处理室31。在蚀刻用气体36被提供并且处理室31的内部成为规定的压力的状态下，通过装置控制部42来控制高频电源37，向高频施加部41施加高频电力52，使处理室31的内部产生基于蚀刻用气体36的等离子。
通过在该处理室31的内部产生的蚀刻用气体36的等离子，进行形成有保护膜20的晶片18的蚀刻处理。进行该蚀刻处理，并且通过光学系统38来测定保护膜20的膜厚，测定保护膜20的膜厚直到晶片上的图案被蚀刻到所希望的深度，在规定的蚀刻的处理时间或者达到所希望的深度的时刻，结束蚀刻。
这里，在达到所希望的蚀刻深度之前，保护膜20的厚度可能为规定值以下。在这种情况下(S310中为否的情况下)，返回到保护膜堆积工序(S303)，从保护膜20的堆积工序再次开始，实施保护膜的堆积直到再次达到规定的膜厚。进一步地，通过执行过剩沉积去除工序(S306)，在晶面内形成具有均匀的膜厚以及膜宽的保护膜20。
如所述那样，反复S303至S310，进行反复直到形成有保护膜20的晶片18上的图案被蚀刻到规定的深度。在S310中，在蚀刻深度达到规定的深度的时刻，结束蚀刻。进一步地，在蚀刻图案后，能够去除堆积于图案表面的保护膜。能够仅去除保护膜，在掩模材料上形成保护膜的情况下，也可以与掩模材料同时去除残留于掩模表面上的保护膜。
通过对晶片18实施这样的等离子处理，能够解决槽图案13的上表面12被蚀刻并且图案的深度变浅这一现有技术的课题、在蚀刻下层的被蚀刻层11的期间掩模图案被蚀刻并且蚀刻进行到槽图案13的上表面12这一课题，能够得到图11所示的所希望的蚀刻形状。
另外，在上述实施例中，作为被蚀刻图案10，形成非蚀刻层14、下层的被蚀刻层11，在槽图案13的上表面12未形成掩模的情况下，针对仅蚀刻被蚀刻图案10的下层的被蚀刻层11的情况，叙述了在晶面内将均匀的保护膜20形成于槽图案13的上表面12的手法。
图12中表示能够使用本实施例的保护膜形成手法来进行蚀刻的图案的另一个例子。图12的(a)中，在形成于基底层28上的被蚀刻层26上形成掩模16，但在掩模16较薄的情况下以高长宽比蚀刻被蚀刻层26的情况下，通过将均匀的保护膜20形成于掩模16上从而能够在不蚀刻槽图案13的上表面12的情况下加工所希望的图案。
图12的(b)中表示在形成于掩模16的图案的槽下形成作为阻挡层27的非蚀刻层，对该下层的被蚀刻层进行蚀刻的情况。在该情况下，通过在掩模16上和阻挡层27上形成均匀的保护膜20，能够对具有阶梯差的复杂的形状的图案进行加工。
图12的(c)中表示在以掩模16形成的图案的槽之中形成微小的凸图案的情况。在不蚀刻处于凸图案的上表面的非蚀刻层14的情况下将被蚀刻层26蚀刻到基底层28的情况下，通过在掩模16上和非蚀刻层14上形成均匀的保护膜20，能够对具有阶梯差的复杂的形状的图案进行加工。
通过本实施例，通过在形成于晶片上的图案上部，在去除过剩的堆积物并在晶面内均匀地形成保护膜的状态下对晶片进行蚀刻处理，从而能够解决图案上表面被蚀刻从而图案的深度变浅的课题、在蚀刻下层的被蚀刻材料的期间掩模图案被蚀刻并且蚀刻进行到图案上表面的课题，能够得到所希望的蚀刻形状。
以上，基于实施例来具体说明了由本发明人所作出的发明，但本发明并不限定于所述实施例，当然能够在不脱离其主旨的范围内进行各种变更。例如，上述实施例是为了容易理解地说明本发明而详细地说明的，并不限定于具备所说明的全部结构。此外，针对各实施例的结构的一部分，能够进行其他结构的追加/削除/置换。
-符号说明-
10···被蚀刻图案，11···被蚀刻层，12···槽图案的上表面，13···槽图案，14···非蚀刻层，15···基底层，16···掩模，17···蚀刻深度，18···晶片，20···保护膜，26···被蚀刻层，27···阻挡层，28···基底层，30···蚀刻装置，31···处理室，32···晶片工作台，33···气体提供部，34···保护膜形成用气体，35···过剩堆积物去除用气体，36···蚀刻用气体，37···高频电源，38···光学系统，39···光学系统控制部，40···偏压电源，41···高频施加部，42···装置控制部，43···气体控制部，44···排气系统控制部，45···高频控制部，46···偏压控制部，47···膜厚膜宽控制部，48···膜厚膜宽计算部，49···数据库，50···存储部，51···时钟，56···光源，59···检测器，60···光纤，61···分光器，62···窗。

Claims (8)

1.一种等离子处理方法，对成膜于试料的被蚀刻膜进行等离子蚀刻，其特征在于，具有：
保护膜形成工序，在形成于所述试料的图案的上部选择性地形成保护膜，调整所形成的所述保护膜的宽度以使得所形成的所述保护膜的宽度的所述试料的面内的两个位置以上的分布成为所希望的分布；和
在所述保护膜形成工序后，对所述被蚀刻膜进行等离子蚀刻的工序，
所述保护膜形成工序对从形成有所述保护膜的所述试料反射的干扰光的光谱进行监视，基于所述试料的面内的分布为所希望的分布的情况下的从所述试料反射的干扰光的光谱的图案与所监视的所述干扰光的光谱的图案的比较结果，调整所述保护膜的宽度。
2.根据权利要求1所述的等离子处理方法，其特征在于，
所述保护膜形成工序进一步调整所述保护膜的膜厚，以使得所述试料的面内的所述保护膜的所述膜厚的分布成为所希望的分布。
3.根据权利要求1所述的等离子处理方法，其特征在于，
所述保护膜形成工序基于所述被蚀刻膜的所述试料的面内的所述保护膜的膜厚的分布为所希望的分布的情况下的从形成有所述保护膜的所述试料反射的所述干扰光的光谱的图案与所监视的所述干扰光的光谱的图案的比较结果，进一步调整所形成的所述保护膜的所述膜厚。
4.根据权利要求1所述的等离子处理方法，其特征在于，
在上部选择性地形成有所述保护膜的所述试料上所形成的所述图案是槽的图案，
所述被蚀刻膜被埋入所述槽。
5.根据权利要求1至4的任意一项所述的等离子处理方法，其特征在于，
所述所希望的分布是在所述试料的面内均匀的分布。
6.根据权利要求1所述的等离子处理方法，其特征在于，
通过反复所述保护膜形成工序和对所述被蚀刻膜进行等离子蚀刻的工序，对所述被蚀刻膜进行等离子蚀刻直到所希望的深度。
7.根据权利要求2所述的等离子处理方法，其特征在于，
在所述保护膜的膜厚饱和的情况下，对所述被蚀刻膜被等离子蚀刻的处理室进行等离子清洁。
8.一种等离子处理装置，具备：处理室，使用掩模来对成膜于试料的被蚀刻膜进行等离子蚀刻；高频电源，提供用于生成等离子的高频电力；和试料台，载置所述试料，
所述等离子处理装置的特征在于，还具备：
控制部，所述控制部执行如下工序：
保护膜形成工序，在形成于所述试料的图案的上部选择性地形成保护膜，调整所形成的所述保护膜的宽度以使得所形成的所述保护膜的宽度的所述试料的面内的两个位置以上的分布成为所希望的分布；和在所述保护膜形成工序后，对所述被蚀刻膜进行等离子蚀刻的工序，
所述控制部在所述保护膜形成工序中，对从形成有所述保护膜的所述试料反射的干扰光的光谱进行监视，基于所述试料的面内的所述保护膜的宽度的分布为所希望的分布的情况下的从所述试料反射的干扰光的光谱的图案与所监视的所述干扰光的光谱的图案的比较结果，调整所述保护膜的宽度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114981932A (zh) * 2020-12-16 2022-08-30 株式会社日立高新技术 等离子处理装置以及等离子处理方法
KR20230130601A (ko) 2022-03-02 2023-09-12 주식회사 히타치하이테크 플라스마 처리 방법
CN117546276A (zh) * 2022-04-18 2024-02-09 株式会社日立高新技术 等离子体处理方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345803A (ja) * 1998-06-03 1999-12-14 Matsushita Electric Ind Co Ltd プラズマ発生加工方法およびプラズマ発生加工装置
JP2006302924A (ja) * 2005-04-15 2006-11-02 Hitachi High-Technologies Corp プラズマ処理方法およびプラズマ処理装置
JP2007258586A (ja) * 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
CN101131927A (zh) * 2006-08-22 2008-02-27 兰姆研究有限公司 增强等离子体蚀刻性能的方法
JP2010171187A (ja) * 2009-01-22 2010-08-05 Sharp Corp プラズマ処理装置およびこれを用いた半導体素子の製造方法
CN101960569A (zh) * 2008-03-07 2011-01-26 株式会社爱发科 等离子处理方法
US20160099187A1 (en) * 2013-07-08 2016-04-07 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352324A (en) 1992-11-05 1994-10-04 Hitachi, Ltd. Etching method and etching apparatus therefor
JPH11111699A (ja) * 1997-10-07 1999-04-23 Kokusai Electric Co Ltd ガスクリーニング装置およびガスクリーニング方法
US6355581B1 (en) 2000-02-23 2002-03-12 Chartered Semiconductor Manufacturing Ltd. Gas-phase additives for an enhancement of lateral etch component during high density plasma film deposition to improve film gap-fill capability
JP3694662B2 (ja) 2001-09-17 2005-09-14 株式会社日立製作所 半導体素子製造プロセスにおける膜の処理量測定方法と装置、及びそれを用いた被処理材の処理方法と装置、及びそれを用いたプロセスの終点判定方法と装置
JP2004119514A (ja) 2002-09-24 2004-04-15 Toshiba Corp パターン形成方法及び半導体装置の製造方法
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
JP2005294348A (ja) 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20080020584A1 (en) 2006-03-24 2008-01-24 Shin Hirotsu Method of manufacturing semiconductor device and plasma processing apparatus
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
US7276447B1 (en) * 2006-04-11 2007-10-02 Applied Materials, Inc. Plasma dielectric etch process including ex-situ backside polymer removal for low-dielectric constant material
US8124537B2 (en) 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US20130344702A1 (en) * 2011-03-04 2013-12-26 Tokyo Electron Limited Method of etching silicon nitride films
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
KR102099408B1 (ko) 2012-09-18 2020-04-10 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
JP6072613B2 (ja) * 2013-05-30 2017-02-01 株式会社日立ハイテクノロジーズ プラズマ処理方法
US9543158B2 (en) * 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6550278B2 (ja) 2015-06-24 2019-07-24 東京エレクトロン株式会社 エッチング方法
JP6541618B2 (ja) 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
JP6820775B2 (ja) * 2017-03-17 2021-01-27 株式会社日立ハイテク エッチング方法及びプラズマ処理装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345803A (ja) * 1998-06-03 1999-12-14 Matsushita Electric Ind Co Ltd プラズマ発生加工方法およびプラズマ発生加工装置
JP2006302924A (ja) * 2005-04-15 2006-11-02 Hitachi High-Technologies Corp プラズマ処理方法およびプラズマ処理装置
JP2007258586A (ja) * 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
CN101131927A (zh) * 2006-08-22 2008-02-27 兰姆研究有限公司 增强等离子体蚀刻性能的方法
CN101960569A (zh) * 2008-03-07 2011-01-26 株式会社爱发科 等离子处理方法
JP2010171187A (ja) * 2009-01-22 2010-08-05 Sharp Corp プラズマ処理装置およびこれを用いた半導体素子の製造方法
US20160099187A1 (en) * 2013-07-08 2016-04-07 Applied Materials, Inc. 3d nand staircase cd control by using interferometric endpoint detection

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