KR102481304B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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도시노리 기요하라
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48179—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the bond pad protruding from the surface of the item
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84203—Thermocompression bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

반도체 장치의 성능을 향상시킨다.
일 실시 형태에 의한 반도체 장치는, 반도체 칩의 절연막에 형성된 개구부(13H1)에 있어서 하나의 접합면 SEt1의 복수의 개소에 있어서 접합되는 와이어(12)를 갖고 있다. 또한 반도체 장치는, 접합면 SEt1에 접하도록 상기 반도체 칩 및 와이어(12)를 밀봉하는 밀봉체를 갖고 있다. 접합면 SEt1은, 와이어(12)의 접합부(12B1)가 접합되는 영역 SER1, 와이어(12)의 접합부(12B2)가 접합되는 영역 SER2, 및 영역 SER1과 영역 SER2 사이에 있는 영역 SER3을 갖고 있다. 영역 SER3의 폭 WH3은 영역 SER1의 폭 WH1 및 영역 SER2의 폭 WH2보다 작다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 예를 들어 와이어가 접속된 리드의 일부분이 수지 밀봉체에 의하여 밀봉되어 있는 반도체 장치에 관한 것이다.
일본 특허 공표 제2000-503491호 공보(특허문헌 1)에는, 반도체 칩의 상면에 있는 복수의 전극 패드에 복수의 와이어가 접속된 파워 반도체 장치가 기재되어 있다. 또한 특허문헌 1에는, 복수의 전극 패드 중 일부에서는 와이어가 전극 패드의 복수 개소에 접속되어 있는 구조가 기재되어 있다.
또한 일본 특허 공개 소61-290747호 공보(특허문헌 2)에는, 본딩 패드와 테스트용 패드가 배선을 통하여 접속되어 있는 구조가 기재되어 있다.
일본 특허 공표 제2000-503491호 공보 일본 특허 공개 소61-290747호 공보
본원 발명자는 반도체 장치의 성능 향상에 대하여 검토하고 있다. 예를 들어 반도체 칩의 하나의 전극 패드의 복수 개소에 하나의 와이어를 접합하는 기술이 있다. 반도체 칩의 전극 형성면은 보호막으로서의 절연막에 덮여 있으며, 전극 패드의 복수 개소에 와이어를 접합하는 경우, 보호막에 형성된 개구부의 개구 면적을 크게 함으로써 와이어를 접속하기 쉬워진다. 그런데 전극 패드를 구성하는 금속 재료와, 와이어를 밀봉하는 수지 재료의 접합 계면의 강도가 약한 것에 기인하여 전극 패드 중, 와이어가 접속되지 않고, 또한 보호막으로부터 노출되는 부분과, 와이어를 밀봉하는 수지(수지 밀봉체)가 박리되는 것을 알 수 있었다. 전극 패드와 수지 밀봉체가 박리된 경우에도 반도체 장치의 기능이 곧바로 손상되는 일은 없다. 그러나 반도체 장치의 제품 수명 등 장기간에 있어서의 제품 품질을 고려하면, 전극 패드와 수지 밀봉체의 박리를 억제할 수 있는 것이 바람직하다.
그 외의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의한 반도체 장치는, 반도체 칩의 절연막에 형성된 제1 개구부에 있어서 하나의 접합면의 복수의 개소에 있어서 접합되는 와이어를 갖고 있다. 또한 반도체 장치는, 상기 접합면에 접하도록 상기 반도체 칩 및 상기 와이어를 밀봉하는 밀봉체를 갖고 있다. 상기 접합면은, 상기 와이어의 제1 접합부가 접합되는 제1 영역, 상기 와이어의 제2 접합부가 접합되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 있는 제3 영역을 갖고 있다. 상기 제3 영역의 폭은 상기 제1 영역의 폭 및 상기 제2 영역의 폭보다 작다.
상기 일 실시 형태에 의하면 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치가 구비하는 회로의 일례를 모식적으로 도시하는 설명도이다.
도 2는 도 1에 도시하는 전계 효과 트랜지스터의 소자 구조예를 도시하는 요부 단면도이다.
도 3은 도 1에 도시하는 반도체 장치의 상면도이다.
도 4는 도 3에 도시하는 반도체 장치의 하면도이다.
도 5는 도 3에 도시하는 밀봉체를 제거한 상태에서 반도체 장치의 내부 구조를 도시하는 투시 평면도다.
도 6은 도 5의 A-A 선을 따른 단면도이다.
도 7은 도 5에 도시하는 반도체 칩의 상면 주변을 확대하여 도시하는 확대 평면도이다.
도 8은 도 7의 A-A 선을 따른 확대 단면도이다.
도 9는 도 7에 도시하는 소스 전극 패드용의 개구부의 확대 평면도이다.
도 10은 도 9에 도시하는 접합면에 소스 와이어를 접합한 상태를 도시하는 확대 평면도이다.
도 11은 도 10의 A-A 선을 따른 확대 단면도이다.
도 12는 도 10에 대한 검토예인 접합면의 확대 평면도이다.
도 13은 도 10에 도시하는 와이어의 접합 위치가 어긋난 경우의 루프부의 주변을 확대하여 도시하는 확대 평면도이다.
도 14는 도 11에 대한 검토예를 도시하는 확대 단면도이다.
도 15는 도 1 내지 도 11을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 도시하는 설명도이다.
도 16은 도 15에 도시하는 반도체 칩 준비 공정에서 준비하는 반도체 칩의 표면(전극 노출면)측의 평면도이다.
도 17은 도 15에 도시하는 리드 프레임 준비 공정에서 준비하는 리드 프레임의 일부를 도시하는 확대 평면도이다.
도 18은 도 15에 도시하는 밀봉 공정에 있어서 반도체 칩 및 와이어를 밀봉하는 밀봉체를 형성한 상태를 도시하는 확대 평면도이다.
도 19는 도 18의 A-A 선을 따른 단면에 있어서, 성형 금형 내에 리드 프레임이 배치된 상태를 도시하는 확대 단면도이다.
도 20은 밀봉 공정에 있어서, 수지에 밀봉된 와이어의 주변을 도시하는 확대 단면도이다.
도 21은 도 9에 대한 변형예를 도시하는 확대 평면도이다.
도 22는 도 21에 도시하는 접합면에 와이어를 접합한 상태예를 도시하는 확대 평면도이다.
도 23은 도 21에 도시하는 접합면에 와이어를 접합한 다른 상태예를 도시하는 확대 평면도이다.
도 24는 도 21에 대한 변형예를 도시하는 확대 평면도이다.
도 25는 도 24에 도시하는 접합면에 와이어를 접합한 상태예를 도시하는 확대 평면도이다.
도 26은 도 13에 대한 변형예를 도시하는 확대 평면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는 필요에 따라 편의상, 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하면 이들은 서로 독립 별개의 것은 아니며, 기재된 전후를 불문하고 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 혹은 전부의 변형예 등이다. 또한 원칙적으로 마찬가지의 부분은 반복된 설명을 생략한다. 또한 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여 「A를 포함하는 X」 등이라 하더라도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, A 이외의 요소를 포함하는 것을 배제하는 것이 아니다. 예를 들어 성분에 대하여 말한다면 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어 「실리콘 부재」 등이라 하더라도 순수한 실리콘에 한정되는 것은 아니며, SiGe(실리콘·게르마늄) 합금이나 그 외의 실리콘을 주요한 성분으로 하는 다원 합금, 그 외의 첨가물 등을 포함하는 부재도 포함하는 것임은 물론이다. 또한 금 도금, Cu층, 니켈·도금 등이라 하더라도, 그렇지 않다는 취지를 특별히 명시한 경우를 제외하면, 순수한 것뿐 아니라 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한 특정한 수치, 수량을 언급했을 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백히 그렇지 않은 경우를 제외하면, 그 특정한 수치를 초과하는 수치여도 되고 그 특정한 수치 미만의 수치여도 된다.
또한 실시 형태의 각 도면 중에 있어서, 동일하거나 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내며, 설명은 원칙적으로 반복하지 않는다.
또한 첨부 도면에 있어서는, 도리어 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는 단면이더라도 해칭 등을 생략하는 경우가 있다. 이와 관련하여, 설명 등으로부터 명확한 경우 등에는 평면적으로 폐쇄된 구멍이더라도 배경의 윤곽선을 생략하는 경우가 있다. 또한 단면이 아니더라도, 공극이 아닌 것을 명시하기 위하여 또는 영역의 경계를 명시하기 위하여 해칭이나 도트 패턴을 부가하는 일이 있다. 이하의 설명에 있어서 「접촉」, 「접착」, 「접합」, 「박리」 및 「접속」이라는 용어를 사용하는데, 이하의 의미로 사용한다. 「접촉」이란, 분리 가능한 2개의 부재의 적어도 일부분이 서로 접해 있는 상태를 말한다. 「접착」이란, 분리 가능한 2개의 부재(피착재)의 적어도 일부분이 접착제를 통하여 서로 결합하여 고정된 상태를 말한다. 또한 「접합」이란, 분리 가능한 2개의 부재(피착재)의 적어도 일부분이 서로 결합하여 고정된 상태를 말한다. 상술한 「결합」에는, 앵커 효과 등의 기계적인 결합, 분자간력 등의 물리적 상호 작용에 의한 결합, 및 공유 결합 등의 화학적 상호 작용에 의한 결합이 포함된다. 또한 「접합」에는, 피착재 사이에 다른 부재(예를 들어 접착제)가 개재되어 있는 경우 외에, 다른 부재가 개재되어 있지 않은 경우도 포함된다. 즉, 「접합된 상태」에는 「접착된 상태」가 포함된다. 또한 「박리」란, 상술한 「결합」상태가 해제되어 분리 가능한 상태로 변화되는 것을 말한다. 또한 단순히 「박리」라 기재한 경우에는, 2개의 부재의 접합 부분의 전체에 있어서 결합이 해제된 경우 외에, 접합 부분의 일부에 있어서 결합이 해제된 상태도 포함한다. 또한 「접속」이란, 2개의 부재가 연통한 상태(접속 경로가 도중에 분단되지 않고 연속적으로 연결됨)를 말한다. 2개의 부재 사이에 다른 부재가 개재되어 있는지의 여부는 불문한다. 예를 들어 「A 부재와 B 부재가 전기적으로 접속된 상태」란, A 부재와 B 부재가 전기적으로 도통 가능한 상태를 의미하며, A 부재와 B 부재 사이에 C 부재가 개재되어 있는 경우도 포함된다. 또한 단순히 「A 부재와 B 부재가 접속된 상태」란, A 부재와 B 부재가 고정된 상태를 의미하며, A 부재와 B 부재 사이에 C 부재가 개재되어 있는 경우도 포함된다. 또한 예를 들어 「A 부재와 B 부재가 접속된 상태」에는, A 부재와 B 부재가 분리할 수 없는 일체물로서 형성되며, 형상적 또는 기능적으로 구별되어 있는 경우도 포함된다. 이와 같이, A 부재와 B 부재가 일체물로서 형성된 상태를 「연결」이라 기재하는 경우도 있다.
또한 이하의 설명에 있어서, 땜납, 땜납재, 땜납 재료, 또는 땜납 성분이라 기재한 경우에는, 예를 들어 납(Pb)이 들어간 Sn-Pb 땜납, 또는 Pb를 실질적으로 포함하지 않는, 소위 납 프리 땜납을 가리킨다. 납 프리 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다. 여기서 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt% 이하인 것을 의미하며, 이 함유량은 RoHS(Restriction of Hazardous Substances) 명령의 기준으로서 정해져 있다.
본 실시 형태에서는, 반도체 장치의 예로서, 전원 회로 등의 전력 제어 회로에 내장되는, 파워 디바이스 또는 파워 반도체 장치라 칭해지는 반도체 장치에 주목하여 설명한다. 이하에서 설명하는 반도체 장치는 전력 변환 회로에 내장되어 스위칭 소자로서 기능한다.
<회로 구성예>
도 1은, 본 실시 형태의 반도체 장치가 구비하는 회로의 일례를 모식적으로 도시하는 설명도이다. 또한 도 2는, 도 1에 도시하는 전계 효과 트랜지스터의 소자 구조예를 도시하는 요부 단면도이다.
파워 반도체 장치라 칭해지는 전력 제어용의 반도체 장치에는, 예를 들어 다이오드, 사이리스터, 또는 트랜지스터 등의 반도체 소자를 갖는 것이 있다. 트랜지스터는 다양한 분야에 이용되고 있는데, 본 실시 형태와 같이, 예를 들어 1A(암페어) 이상의 대전류가 흐르는 전력 제어 회로 내에 내장되어 스위칭 소자로서 동작하는 트랜지스터는 파워 트랜지스터라 칭해진다. 본 실시 형태의 반도체 장치 PKG1은 도 1에 도시한 바와 같이, 파워 트랜지스터인 트랜지스터 Q1이 형성된 반도체 칩(10)을 갖고 있다. 도 1 및 도 2에 도시하는 예에서는, 반도체 칩(10)에 형성되어 있는 트랜지스터 Q1은 전계 효과 트랜지스터, 상세하게는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 파워 반도체 장치에서는, 트랜지스터는, 예를 들어 스위칭 소자로서 이용된다. 파워 반도체 장치에 사용되는 MOSFET은 파워 MOSFET이라 칭해진다.
상술한 MOSFET은, 게이트 절연막 상에 도전성 재료를 포함하는 게이트 전극이 배치된 구조의 전계 효과 트랜지스터를 폭넓게 나타내는 용어로서 기재하고 있다. 따라서 MOSFET이라 기재한 경우에도 산화막 이외의 게이트 절연막을 제외하는 것은 아니다. 또한 MOSFET이라 기재한 경우에도, 예를 들어 폴리실리콘 등, 금속 이외의 게이트 전극 재료를 제외하는 것은 아니다.
또한 도 1에 도시하는 트랜지스터 Q1은, 예를 들어 도 2에 도시한 바와 같은 n채널형의 전계 효과 트랜지스터에 의하여 형성되어 있다. 도 2는, 도 1에 도시하는 전계 효과 트랜지스터의 소자 구조예를 도시하는 요부 단면도이다.
도 2에 도시하는 예에서는, 예를 들어 n형 단결정 실리콘을 포함하는 반도체 기판 WH의 주면 WHt 상에 n-형의 에피택셜층 EP가 형성되어 있다. 이 반도체 기판 WH 및 에피택셜층 EP는 MOSFET의 드레인 영역(도 1에 도시하는 드레인 D에 상당하는 영역)을 구성한다. 이 드레인 영역은, 반도체 칩(10)의 이면측에 형성된 드레인 전극 DE와 전기적으로 접속되어 있다.
에피택셜층 EP 상에는 p+형의 반도체 영역인 채널 형성 영역 CH가 형성되고, 이 채널 형성 영역 CH 상에는 n+형의 반도체 영역인 소스 영역(도 1에 도시하는 소스 S에 상당하는 영역) SR이 형성되어 있다. 소스 영역 SR은 인출 배선을 통하여, 반도체 칩(10)의 주면측에 형성된 소스 전극 패드(전극, 소스 전극) SE와 전기적으로 접속되어 있다. 또한 반도체 기판 WH 상에 적층된 반도체 영역에는, 소스 영역 SR의 상면으로부터 채널 형성 영역 CH를 관통하여 에피택셜층 EP의 내부에 도달하는 트렌치(개구부, 홈) TR1이 형성되어 있다.
또한 트렌치 TR1의 내벽에는 게이트 절연막 GI가 형성되어 있다. 또한 게이트 절연막 GI 상에는, 트렌치 TR1을 메우도록 적층된 게이트 전극 G가 형성되어 있다. 게이트 전극 G는 인출 배선을 통하여 반도체 칩(10)의 게이트 전극 패드(전극, 게이트 전극) GE와 전기적으로 접속되어 있다.
또한 트랜지스터 Q1은, 채널 형성 영역 CH를 사이에 끼우고 두께 방향으로 드레인 영역과 소스 영역 SR이 배치되므로, 두께 방향으로 채널이 형성된다(이하, 종형 채널 구조라 칭함). 이 경우, 주면 WHt를 따라 채널이 형성되는 전계 효과 트랜지스터와 비교하여, 평면에서 본 소자의 점유 면적을 저감시킬 수 있다. 이 때문에 반도체 칩(10)의 평면 사이즈를 저감시킬 수 있다.
또한 상술한 종형 채널 구조의 경우, 평면에서 보아 단위 면적당 채널 폭을 증가시킬 수 있으므로 온 저항을 저감시킬 수 있다. 또한 도 2는, 전계 효과 트랜지스터의 소자 구조를 도시하는 도면이며, 도 1에 도시하는 반도체 칩(10)에서는, 예를 들어 도 2에 도시한 소자 구조를 갖는 복수(다수)의 트랜지스터 Q1이 병렬 접속되어 있다. 이것에 의하여, 예를 들어 1암페어를 초과하는 대전류가 흐르는 파워 MOSFET을 구성할 수 있다.
상술한 바와 같이 종형 채널 구조의 복수의 트랜지스터 Q1을 병렬 접속하여 MOSFET을 구성하는 경우, MOSFET의 전기적 특성(주로 내압 특성, 온 저항 특성, 용량 특성)은 반도체 칩(10)의 평면 사이즈에 따라 변화된다. 예를 들어 반도체 칩(10)의 평면적을 크게 하면, 병렬 접속된 트랜지스터 Q1의 셀 수(즉 소자의 수)가 증가하므로, 온 저항은 저하되고 용량은 증대된다.
또한 도 1 및 도 2에서는, 파워 반도체 장치가 구비하는 파워 트랜지스터의 예로서 MOSFET을 예시했지만, 다양한 변형예를 적용할 수 있다. 예를 들어 MOSFET 대신 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)를 구비하고 있어도 된다.
<반도체 장치>
다음으로, 도 1에 도시하는 반도체 장치 PKG1의 패키지 구조에 대하여 설명한다. 도 3은, 도 1에 도시하는 반도체 장치의 상면도이다. 또한 도 4는, 도 3에 도시하는 반도체 장치의 하면도이다. 또한 도 5는, 도 3에 도시하는 밀봉체를 제거한 상태에서 반도체 장치의 내부 구조를 도시하는 투시 평면도이다. 또한 도 6은, 도 5의 A-A 선을 따른 단면도이다.
본 실시 형태의 반도체 장치 PKG1은, 반도체 칩(10)(도 5, 도 6 참조), 반도체 칩(10)이 탑재되는 다이 패드(금속판, 칩 탑재부, 방열판)(20)(도 3 내지 도 6 참조), 및 외부 단자인 복수의 리드(단자)(30)를 갖고 있다. 반도체 칩(10)과 복수의 리드(30)는 복수의 와이어(12)(도 5, 도 6 참조)를 통하여 전기적으로 접속되어 있다. 또한 반도체 칩(10), 다이 패드(20)의 상면(20t) 및 복수의 리드(30)의 이너부(이너 리드부, 피밀봉부)(30M)(도 5, 도 6 참조)는 밀봉체(수지 밀봉체, 수지체, 몰드 수지)(40)에 의하여 밀봉되어 있다.
본 실시 형태에서는 도 5에 도시한 바와 같이, 평면에서 보아 복수의 리드(30)의 각각은 Y 방향을 따라 다이 패드(20)와 나란히 배치되고, 또한 Y 방향과 교차(도 5의 예에서는 직교)하는 X 방향을 따라 나란하도록 배치되어 있다. 또한 도 5에 도시하는 예에서는, 평면에서 보아 X 방향을 따라 복수의 소스용의 리드(소스 리드, 소스 단자)(30S), 드레인용의 리드(드레인 리드, 드레인 단자)(30D), 및 게이트용의 리드(게이트 리드, 게이트 단자)(30G)가 순서대로 나란하도록 배열되어 있다. 복수의 리드(30)의 각각은, 밀봉체(40)에 밀봉되는 이너부(30M)와, 밀봉체(40)로부터 노출되는 아우터부(아우터 리드부, 노출부)(30X)를 구비하고 있다. 또한 도 6에 도시한 바와 같이 복수의 리드(30)의 각각은, 상면(30t), 및 상면(30t)의 반대측의 하면(30b)을 갖고 있다.
또한 도 6에 도시한 바와 같이 반도체 칩(10)은, 표면(면, 상면)(10t)과, 표면(10t)의 반대측에 위치하는 이면(면, 하면)(10b)을 갖고 있다. 또한 도 5에 도시한 바와 같이, 반도체 칩(10)의 표면(10t)(또는 도 6에 도시하는 이면(10b))은 평면에서 보아 사각형을 이루며, 주연부에 4개의 측면(10s)을 갖고 있다. 도 5에 도시하는 예에서는, 반도체 칩(10)은 평면에서 보아 직사각형을 이루며, 긴 변이 X 방향을 따라 배치되어 있다.
또한 도 5에 도시한 바와 같이 반도체 칩(10)의 표면(10t)에는, 게이트 전극 G(도 1 참조)와 전기적으로 접속되는 게이트 전극 패드 GE와, 소스 S(도 1 참조)와 전기적으로 접속되는 소스 전극 패드 SE가 형성되어 있다. 또한 도 6에 도시한 바와 같이 반도체 칩(10)의 이면(10b)에는, 드레인 D(도 1 참조)와 전기적으로 접속되는 드레인 전극(전극) DE가 형성되어 있다. 도 6에 도시하는 예에서는, 반도체 칩(10)의 이면(10b) 전체가 드레인 전극 DE로 되어 있다.
도 2에 도시한 바와 같이 반도체 칩(10)을 종형 채널 구조로 한 경우, 반도체 칩(10)의 두께를 얇게(도 6에 도시하는 표면(10t)과 이면(10b)의 거리를 작게) 함으로써 온 저항을 저감시킬 수 있다. 한편, 다이 패드(20)의 열용량을 크게 하는 관점, 또는 전류가 흐르는 도전 경로의 단면적을 크게 하는 관점에서는, 다이 패드(20)의 두께는 두꺼운 편이 좋다. 이 때문에, 도 6에 도시하는 예에서는, 다이 패드(20)의 두께는 반도체 칩(10)의 두께보다도 두껍다.
또한 반도체 장치 PKG1은, 반도체 칩(10)이 탑재되는 다이 패드(금속판, 칩 탑재부, 방열판)(20)를 갖는다. 도 6에 도시한 바와 같이 다이 패드(20)는, 반도체 칩(10)이 다이 본드재(11)를 개재하여 탑재된 상면(면, 주면, 표면, 칩 탑재면)(20t)과, 상면(20t)과는 반대측의 하면(면, 주면, 이면, 노출면, 실장면)(20b)을 갖고 있다. 도 5에 도시하는 예에서는, 반도체 칩(10)의 평면 사이즈(표면(10t)의 면적)는 다이 패드(20)의 평면 사이즈(상면(20t)의 면적)보다도 작다. 또한 도 4에 도시한 바와 같이 다이 패드(20)는 주연부에, 하면(20b)으로 이어지는 복수의 측면(20s)을 갖고 있다.
또한 도 5에 도시한 바와 같이, 다이 패드(20)는 드레인 단자인 리드(30D)와 일체로 형성되어 있다. 리드(30D)는, 도 1에 도시하는 드레인 D와 전기적으로 접속되는 외부 단자이다. 도 6에 도시한 바와 같이 반도체 칩(10)의 이면(10b)에는, MOSFET인 트랜지스터 Q1(도 1 참조)의 드레인 D에 접속되는 드레인 전극 DE가 형성되어 있다. 드레인 전극 DE는, 도전성 재료를 포함하는 다이 본드재(11)를 통하여 다이 패드(20)와 전기적으로 접속된다. 다이 본드재(11)는, 예를 들어 땜납, 또는 은(Ag) 입자 등의 도전성 입자와 수지의 혼합물의 경화물인 도전성 수지이다. 리드(30D)는 다이 패드(20)에 접속되어 있으며, 다이 패드(20) 및 다이 본드재(11)를 통하여 반도체 칩(10)의 드레인 전극 DE와 전기적으로 접속된다. 또한 리드(30D)는 다이 패드(20)에 접속(연결)되어 있으며, 후술하는 반도체 장치의 제조 공정에 있어서, 다이 패드(20)를 지지하는 현수 리드로서의 기능을 구비하고 있다.
또한 본 실시 형태에서는, 다이 패드(20)의 하면(20b)이 밀봉체(40)로부터 노출되어 있으므로 다이 패드(20) 자신을 드레인 단자로서 취급해도 된다. 또한 본 실시 형태에서는, 파워 트랜지스터의 예로서 MOSFET을 이용한 실시 형태에 주목하여 설명하고 있으므로, 리드(30) 및 다이 패드(20)는, 회로상에서는 반도체 장치 PKG1의 드레인 단자로서 동작한다. 그러나 변형예로서 파워 트랜지스터에 IGBT를 사용하는 경우에는, 반도체 칩의 이면에는 콜렉터 전극이 형성된다. 이 때문에, 파워 트랜지스터가 IGBT인 경우에는, 리드(30) 및 다이 패드(20)는, 회로상에서는 반도체 장치 PKG1의 콜렉터 단자로서 동작한다.
또한 도 5에 도시한 바와 같이, 다이 패드(20)의 복수의 측면(20s)은 평면에서 보아 복수의 리드(30)의 각각과 대향한 상태에서 설치되며, 밀봉체(40)에 의하여 밀봉된 측면(20s1)을 포함한다. 또한 복수의 측면(20s)은, 측면(20s1)의 반대측에 설치되어, 밀봉체(40)로부터 노출되고, 또한 금속막(22)(도 6 참조)에 덮이는 측면(20s2)을 포함한다.
또한 도 4 및 도 6에 도시한 바와 같이 다이 패드(20)의 하면(20b)은, 밀봉체(40)의 하면(40b)측에 있어서, 밀봉체(40)로부터 노출되어 있다. 도 4에 도시하는 예에서는, 다이 패드(20)의 하면(20b)의 면적은 밀봉체(40)의 하면(40b)의 면적 이하이다. 또한 도 3에 도시한 바와 같이 다이 패드(20)의 일부분은, 다이 패드(20)의 상면(20t) 측에서 본 평면에서 보아, 밀봉체(40)가 갖는 복수의 측면(40s) 중 하나의 측면(40s)으로부터 외측을 향하여 돌출되어 있다. 그리고 도 3 및 도 6에 도시한 바와 같이, 다이 패드(20)의 상면(20t)의 일부분 및 복수의 측면(20s) 중 일부(적어도 측면(20s2))는 밀봉체(40)로부터 노출되어 있다. 본 실시 형태와 같이 다이 패드(20)의 평면 사이즈를 크게 하고, 또한 다이 패드(20)의 일부를 밀봉체(40)로부터 노출시킴으로써, 반도체 칩(10)에서 발생한 열의 방열 효율을 향상시킬 수 있다.
또한 외부 단자인 리드(30D)에 접속되는 다이 패드(20)의 하면(20b)이 밀봉체(40)로부터 노출되어 있음으로써, 전류가 흐르는 도통 경로의 단면적을 크게 할 수 있다. 이 때문에 도통 경로 중의 임피던스를 저감시킬 수 있다. 특히 리드(30D)가, 반도체 장치 PKG1이 갖는 회로의 출력 노드에 대응하는 외부 단자로 되어 있는 경우에는, 리드(30D)에 접속되는 도통 경로의 임피던스 성분을 저감시킴으로써 출력 배선의 전력 손실을 직접적으로 저감시킬 수 있는 점에서 바람직하다.
다이 패드(20)는, 복수의 리드(30)와 동일한 금속 재료, 예를 들어 구리(Cu), 또는 구리(Cu)를 주요한 성분으로 하는 합금 재료를 포함하는 기재(21)를 갖는다. 또한 복수의 리드(30)의 각각은, 다이 패드(20)와 동일한 금속 재료, 예를 들어 구리(Cu), 또는 구리(Cu)를 주요한 성분으로 하는 합금 재료를 포함하는 기재(31)를 갖는다.
또한 다이 패드(20) 중, 밀봉체(40)로부터 노출되는 부분(아우터부, 노출부)은 금속막(22)에 덮여 있다. 마찬가지로 리드(30) 중, 밀봉체(40)로부터 노출되는 부분(아우터부(30X))은 금속막(32)에 덮여 있다. 이 금속막(22) 및 금속막(32)은, 반도체 장치 PKG1을 실장 기판에 실장할 때 접속 재료로서 사용하는 땜납재의 습윤성을 향상시키기 위한 금속막이다. 금속막(22) 및 금속막(32)은, 예를 들어 전해 도금법에 의하여 형성된 도금 금속막이다. 상세는 후술하겠지만, 금속막(22) 및 금속막(32)은, 예를 들어 주석(Sn)을 포함하는 땜납 재료를 포함한다.
또한 도 5 및 도 6에 도시하는 다이 본드재(접착재)(11)는, 반도체 칩(10)을 다이 패드(20) 상에 고정하고, 또한 반도체 칩(10)과 다이 패드(20)를 전기적으로 접속하기 위한 도전성 부재(다이 본드재)이다. 다이 본드재(11)는, 예를 들어 땜납 재료를 사용해도 된다. 또는 다이 본드재(11)는, 복수의 은(Ag) 입자(Ag 필러)를 함유하는, 소위 은(Ag) 페이스트라 칭해지는 도전성의 수지 접착재여도 된다. 또한 도시는 생략하지만, 다이 패드(20)의 기재인 구리(Cu) 또는 구리 합금보다도 다이 본드재(11)와의 접착성이 높은 금속막(도시는 생략)이 다이 패드(20)의 상면(20t)의 일부분에 형성되어 있어도 된다. 이것에 의하여 다이 본드재(11)와 다이 패드(20)의 접착 강도를 향상시킬 수 있다.
또한 도 5에 도시한 바와 같이, 반도체 칩(10)의 게이트 전극 패드 GE와 리드(30G)는, 와이어(12)(상세하게는 와이어(12G))를 통하여 전기적으로 접속되어 있다. 마찬가지로, 반도체 칩(10)의 소스 전극 패드 SE와 리드(30S)는 와이어(도전성 부재, 금속 선)(12)(상세하게는 와이어(12S))를 통하여 전기적으로 접속되어 있다. 와이어(12)는, 반도체 칩(10)의 표면(10t) 측의 전극 패드와 리드(30)를 접속하는 도전성 부재이며, 예를 들어 알루미늄(Al)을 주성분으로 하고 있다. 또한 와이어(12)의 구성 재료에는 다양한 변형예가 있으며, 예를 들어 구리(Cu), 은(Ag), 또는 금(Au) 등의 금속 재료가 주성분이어도 된다.
도 5에 도시한 바와 같이, 와이어(12G)의 일 단부는 반도체 칩(10)의 게이트 전극 패드 GE에 접합된다. 한편, 와이어(12G)의 상기 일 단부와는 반대측의 타 단부는, 리드(30G)의 일부에 형성된 와이어 접합부(리드 포스트, 패드, 본딩 패드, 와이어 접속부, 접합부)(30W)의 상면(30t)에 접합된다.
또한 도 5 및 도 6에 도시한 바와 같이, 와이어(12S)의 일 단부는 반도체 칩(10)의 소스 전극 패드 SE에 접합된다. 한편, 와이어(12S)의 상기 일 단부와는 반대측의 타 단부는, 리드(30S)의 일부에 형성된 와이어 접합부(리드 포스트, 패드, 본딩 패드, 와이어 접속부, 접합부)(30W)의 상면(30t)에 접합된다.
또한 파워 반도체 장치에서는, 소스 전극 패드 SE에 접속되는 배선 경로에는, 게이트 전극 패드 GE에 접속되는 배선 경로보다 큰 전류가 흐른다. 이 때문에, 도 5에 도시하는 예에서는, 와이어(12S)의 굵기는 와이어(12G)의 굵기보다도 굵다. 또한 와이어(12)의 형상이나 개수는, 도 5에 도시하는 형태에 한정되지는 않으며, 다양한 변형예가 있다. 예를 들어 와이어(12G)와 와이어(12S)의 굵기가 동일해도 된다. 또한 예를 들어 소스 전극 패드 SE와 리드(30S)가 복수의 와이어(12S)를 통하여 전기적으로 접속되어 있어도 된다. 상세는 후술하겠지만, 본 실시 형태에서는, 반도체 칩(10)의 소스 전극 패드 SE에는 복수의 와이어(12S)가 접속되어 있다. 이와 같이, 소스 전극 패드 SE에 복수 개의 굵은 와이어(12S)를 접속함으로써, 도 1에 도시하는 소스 S에 연결되는 도전 경로의 임피던스를 저감시킬 수 있다.
또한 반도체 칩(10), 복수의 리드(30), 및 복수의 와이어(12)는 밀봉체(40)에 의하여 밀봉된다. 밀봉체(40)는 반도체 칩(10) 및 복수의 와이어(12)를 밀봉하는 수지체이다. 상세하게는 밀봉체(40)는, 후술하는 도 7에 도시하는, 소스 전극 패드 SE의 노출면인 접합면 SEt1, SEt2에 접하도록 반도체 칩(10) 및 복수의 와이어(12)를 밀봉하는 수지체이다. 밀봉체(40)는, 상면(40t)(도 3, 도 6 참조), 및 상면(40t)의 반대측에 위치하는 하면(실장면)(40b)(도 4, 도 6 참조)을 갖는다. 또한 도 3 및 도 4에 도시한 바와 같이 밀봉체(40)의 상면(40t)(도 3 참조) 및 하면(40b)(도 4 참조)의 각각은, 주연부에 복수의 측면(40s)을 갖고 있다. 또한 밀봉체(40)는 주요한 재료로서 유기 절연 재료를 포함하고 있다. 예를 들어 주로 에폭시계 수지 등의 열경화성 수지를 포함하고 있다. 또한 본 실시 형태에서는, 밀봉체(40)의 특성(예를 들어 열 영향에 의한 팽창 특성)을 향상시키기 위하여, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자가 수지 재료 중에 혼합되어 있다.
<와이어와 전극 패드의 접속 부분의 상세>
여기서, 반도체 칩의 전극 패드와 와이어가 접속되는 부분의 상세에 대하여 설명한다. 도 7은, 도 5에 도시하는 반도체 칩에 접속되는 복수의 와이어 중 일부를 확대하여 도시하는 확대 평면도이다. 또한 도 8은, 도 7의 A-A 선을 따른 확대 단면도이다. 또한 도 9는, 도 7에 도시하는 소스 전극 패드용의 개구부의 확대 평면도이다. 도 10은, 도 9에 도시하는 접합면에 소스 와이어를 접합한 상태를 도시하는 확대 평면도이다. 또한 도 11은, 도 10의 A-A 선을 따른 확대 단면도이다. 또한 도 12는, 도 10에 대한 검토예인 접합면의 확대 평면도이다. 또한 도 13은, 도 10에 도시하는 와이어의 접합 위치가 어긋난 경우의 루프부의 주변을 확대하여 도시하는 확대 평면도이다. 도 8에서는, 반도체 칩(10)이 구비하는 다수의 트랜지스터 Q1 중, 2개의 트랜지스터 Q1을 대표적으로 도시하고 있다. 또한 도 5에 도시하는 소스 전극 SE의 일부분을 노출시키는 복수의 접합면의 각각, 및 이들에 접합되는 복수의 와이어(12)의 각각은, 서로 마찬가지의 구조로 되어 있다. 따라서 도 9 및 도 10에서는, 대표예로서 도 7에 도시하는 접합면 SEt1, 및 이것에 접속되는 와이어(12S1)를 사용하여 설명하며, 다른 접합면(및 와이어)의 구조에 대해서는 중복되는 설명을 생략한다.
도 7에 도시한 바와 같이 반도체 칩(10)에는, 표면(10t)을 갖는 절연막(13)이 형성되어 있다. 절연막(13)은, 반도체 칩(10)의 표면(10t) 측을 보호하는 보호막이다. 절연막(보호막)(13)의 상면이 반도체 칩(10)의 표면(10t)의 대부분을 구성한다. 본 실시 형태의 경우, 절연막(13)은, 유기 재료(유기 절연 재료)를 포함하는 유기 막이며, 예를 들어 폴리이미드막이다. 절연막(13)이 유기 막인 경우, 절연막(13)과, 유기 절연 재료를 주성분으로 하는 밀봉체(40)(도 6 참조)의 접합 강도가 특히 높아진다. 단, 절연막(13)의 구성 재료로서는 다양한 변형예가 있다. 예를 들어 폴리이미드막 이외의 유기 막이어도 된다. 또한 예를 들어 이산화규소(SiO2)나 질화규소(SiN) 등의 무기 절연막이어도 된다. 밀봉체(40)와의 접합 강도를 고려하면 유기 막 쪽이 무기 절연막보다도 바람직하다. 그러나 금속 재료와 밀봉체(40)의 접합 강도와 비교하면 무기 절연막과 밀봉체(40)의 접합 강도 쪽이 높다.
또한 절연막(13)에는 복수의 개구부가 형성되어 있다. 도 7에 도시하는 예에서는, 절연막(13)에는 개구부(13H1), 개구부(13H2) 및 개구부(13H3)가 형성되어 있다. 개구부(13H1, 13H2, 13H3)의 각각에 있어서, 절연막(13)의 하층에 형성된 도체 패턴의 일부분이 노출되어 있다. 상세하게는, 도 8에 도시한 바와 같이 개구부(13H1)에 있어서, 소스 전극 패드 SE의 일부분인 접합면(노출면, 접합부) SEt1이 절연막(13)으로부터 노출되어 있다. 또한 개구부(13H2)에 있어서, 소스 전극 패드 SE의 다른 일부분인 접합면(노출면, 접합부) SEt2가 절연막(13)으로부터 노출되어 있다. 또한 개구부(13H3)에 있어서, 게이트 전극 패드 GE의 일부분인 접합면 GEt가 절연막(13)으로부터 노출되어 있다. 접합면 SEt1, SEt2 및 GEt의 각각은 절연막(13)으로부터 노출되어 있으므로, 반도체 칩(10)의 표면(10t)의 일부를 구성한다.
또한 도 7에 도시한 바와 같이, 접합면 SEt1, SEt2 및 GEt의 각각에는 와이어(12)가 접속되어 있다. 상세하게는, 접합면 SEt1에는 와이어(소스 와이어)(12S1)가 접합되고, 접합면 SEt2에는 와이어(소스 와이어)(12S2)가 접합되어 있다. 또한 접합면 GEt에는 와이어(게이트 와이어)(12G)가 접합되어 있다. 도 7에 도시하는 복수의 와이어(12) 중, 와이어(12S1)는 접합면 SEt1에 복수 개소(도 7에서는 2개소)에서 접합되어 있다. 이 경우, 와이어(12S1)와 접합면 SEt1의 접합 면적(합계값)이 커지므로, 와이어(12S1)를 통하여 공급되는 전위의 공급 경로의 임피던스를 저감시킬 수 있다.
상세하게는, 도 9에 도시한 바와 같이, 접합면 SEt1은, 영역(접합 영역) SER1과, 영역(접합 영역) SER2와, 평면에서 보아 영역 SER1과 영역 SER2 사이에 있는 영역(중간 영역, 비접합 영역) SER3을 갖고 있다. 또한 도 10에 도시한 바와 같이 와이어(12S1)는, 접합면 SEt1의 영역 SER1에 접합되는 접합부(접속부, 스티치부)(12B1)와, 접합면 SEt1의 영역 SER2에 접합되는 접합부(접속부, 스티치부)(12B2)와, 평면에서 보아 접합부(12B1)와 접합부(12B2) 사이에 위치하는 루프부(중간부)(12L1)를 갖고 있다.
접합부(12B1) 및 접합부(12B2)의 각각은, 와이어(12) 중, 반도체 칩(10)의 전극 패드에 열 압착된 부분이며, 접합부(12B1) 및 접합부(12B2)의 각각의 하면이 동일한(공통된) 접합면 SEt1에 접합되어 있다. 또한 루프부(12L1)는 접합부(12B1)와 접합부(12B2)를 연결하는 부분이며, 접합면 SEt1과 이격되어 있다(도 8 참조). 또한 와이어(12S1)는, 도 5에 도시하는 리드(30S)의 와이어 접합부(30W)에 접합되는 부분인 접합부(접속부, 스티치부)(12B3)를 갖는다. 또한 와이어(12S1)는, 도 7에 도시하는 접합부(12B2)와 접합부(12B3)(도 5 참조) 사이에 위치하며, 접합부(12B2)와 접합부(12B3)를 연결하는 루프부(12L2)를 갖고 있다.
도 5에 도시하는 소스 전극 패드 SE의 일부분이 노출되는 4개의 접합면의 각각은, 도 9 및 도 10에 도시하는 접합면 SEt1과 마찬가지의 구조이다. 또한 소스 전극 패드 SE를 노출시키는 4개의 접합면에 접합되는 4개의 와이어(12)의 각각은, 도 10에 도시하는 와이어(12S1)와 마찬가지의 구조이다.
또한 도 7에 도시하는 복수의 와이어(12) 중, 게이트 전극 패드 GE에 접속되는 와이어(12G)는, 와이어(12S1, 12S2)와는 구조가 상이하다. 즉, 와이어(12G)는 하나의 접합면 GEt에 1개소에서 접합되어 있다. 상세하게는 와이어(12G)는, 접합면 GEt에 접합하는 접합부(접속부, 스티치부)(12B2), 리드(30G)(도 5 참조)의 와이어 접합부(30W)(도 5 참조)에 접합되는 접합부(접속부, 스티치부)(12B3)(도 5 참조), 및 접합부(12B2)와 접합부(12B3) 사이에 위치하는 루프부(12L2)를 갖고 있다. 그러나 와이어(12G)는, 와이어(12S1)에 있어서의 접합부(12B1) 및 루프부(12L1)에 상당하는 부분을 갖고 있지 않다. 와이어(12G)에는, 트랜지스터 Q1(도 1 참조)의 스위칭 동작을 제어하는 신호(게이트 신호)가 전송된다. 와이어(12G)를 경유하는 전송 경로는 와이어(12S1)를 경유하는 전송 경로와 비교하여, 전송 경로 중의 임피던스가 커지더라도 스위칭 회로의 성능에 미치는 영향이 상대적으로 작다. 이 때문에 와이어(12G)는 하나의 접합면 GEt에 1개소에서 접합되어 있다. 와이어(12G)와 반도체 칩(10)의 접속 부분의 구조를 단순화함으로써 제조 공정을 간략화할 수 있다.
도 8에 도시한 바와 같이 본 실시 형태의 경우, 접합면 SEt1 및 접합면 SEt2의 각각은, 절연막(13)에 덮인 하나의 소스 전극 패드 SE의 일부분이다. 달리 말하면, 접합면 SEt1은 소스 전극 패드 SE의 제1 부분이고, 접합면 SEt2는 소스 전극 패드 SE의 제2 부분이다. 하나의 소스 전극 패드 SE에 복수의 와이어(12)를 접속하는 경우, 예를 들어 개구부(13H1)의 개구 면적을 크게 하여, 하나의 개구부(13H1)에 있어서 노출되는 접합면 SEt1에 와이어(12S1) 및 와이어(12S2)의 양쪽을 접합하는 방법이 생각된다. 이 경우, 와이어(12)를 접합면 SEt1에 접합할 때의 위치 어긋남의 마진(허용 범위)을 크게 할 수 있다.
그런데 본원 발명자의 검토에 의하면, 유기계의 재료를 주성분으로 하는 밀봉체(40)(도 6 참조)와 금속 재료(예를 들어 알루미늄)를 주성분으로 하는 소스 전극 패드 SE의 접합 강도가 낮은 것에 기인하여 밀봉체(40)와 소스 전극 패드 SE의 접합 계면에 박리가 발생하기 쉬운 것을 알 수 있었다. 또한 소스 전극 패드 SE와 밀봉체(40)는 선팽창 계수의 차가 크므로, 밀봉체(40)를 형성한 후의 패키지에 인가되는 온도 변화에 기인하여 박리가 발생하기 쉽다. 상술한 바와 같이 밀봉체(40)에는 실리카 입자 등의 필러 입자가 수지 재료 중에 혼합되어 있다. 이 때문에, 반도체 기판인 실리콘(Si)과 동일한 정도의 선팽창 계수로 할 수는 있다. 그러나 이 경우에도, 금속 재료를 포함하는 소스 전극 패드 SE와의 선팽창 계수의 차는 크므로 박리가 발생하기 쉽다.
소스 전극 패드 SE와 밀봉체(40)가 박리된 경우에도 반도체 장치 PKG1(도 6 참조)의 기능이 곧바로 손상되는 일은 없다. 그러나 반도체 장치 PKG1의 제품 수명 등 장기간에 있어서의 제품 품질을 고려하면, 소스 전극 패드 SE와 밀봉체(40)의 박리를 억제할 수 있는 것이 바람직하다.
상술한 바와 같이 절연막(13)과 밀봉체(40)의 접합 계면은, 금속막인 소스 전극 패드 SE와 밀봉체(40)의 접합 계면과 비교하여 박리가 발생하기 어렵다. 예를 들어 절연막(13)이 유기 재료인 폴리이미드를 포함하는 경우, 밀봉체(40)와의 밀착성이 높아 접합 강도를 향상시킬 수 있다. 또한 변형예로서 절연막(13)이 이산화규소나 질화규소 등의 무기 절연 재료를 포함하는 경우에도, 금속막과 비교하면 밀봉체(40)와의 밀착성을 향상시킬 수 있다. 또한 절연막(13)의 재료가 이산화규소나 질화규소 등의 무기 절연막인 경우, 밀봉체(40)와의 선팽창 계수 차를 저감시킬 수 있으므로 박리가 발생하기 어려워진다.
이상으로부터, 소스 전극 패드 SE와 밀봉체(40)의 박리를 억제하는 관점에서는, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 면적을 작게 하는 것이 바람직하다.
또한 본원 발명자의 검토에 의하면, 도 7에 도시한 바와 같이 복수의 와이어(12)가 고밀도로 배치되어 있는 경우, 인접하는 와이어(12) 사이에 있어서 박리가 발생하기 쉬운 것을 알 수 있었다. 본 실시 형태에서는, 소스 전극 패드 SE에 전기적으로 접속되는 전송 경로의 전기적 특성을 향상시키는 관점에서, 와이어(12G)보다도 선 직경이 굵은 복수 개의 와이어(12S)를 고밀도로 소스 전극 패드 SE에 접속하고 있다. 선형이 굵은 와이어(12S)를 복수 개 접속함으로써, 소스 전극 패드 SE에 전기적으로 접속되는 전송 경로의 단면적을 증대시킬 수 있으므로, 임피던스 성분을 저감시킬 수 있다.
예를 들어 도 5에 도시하는 예에서는, 반도체 칩(10)의 표면(10t)의 면적과의 관계에서 4개의 와이어(12S)가 접속된 예를 나타내고 있다. 그러나 와이어(12S)의 개수는 4개에 한정되지는 않으며, 4개 미만 또는 5개 이상이어도 된다. 또한 도 7에 도시하는 예의 경우, 와이어(12S1, 12S2)의 선 직경은 500㎛이다. 또한 X 방향에 있어서 서로 인접하는 와이어(12S1, 12S2)의 중심 간 거리는 850㎛이다. 또한 루프부(12L1)에 있어서의 와이어(12S1, 12S2)의 폭(X 방향에 있어서의 와이어(12)의 길이) WW2는 와이어(12S1, 12S2)의 선 직경과 동등하며, 각각 500㎛이다. 접합부(12B1, 12B2)에 있어서의 와이어(12S1, 12S2)의 폭(X 방향에 있어서의 와이어(12)의 길이) WW1(도 10 참조)은 각각 600㎛ 정도이다. 이 때문에, 서로 인접하는 와이어(12S1)와 와이어(12S2)의 이격 거리는 150㎛(인접하는 접합부(12B1) 사이의 거리 WS1) 내지 350㎛(인접하는 루프부(12L1) 사이의 거리 WS2) 정도이다. 달리 말하면, 와이어(12S1)와 와이어(12S2)의 이격 거리는 와이어(12S1)의 선 직경보다 작다.
도 6에 도시하는 밀봉체(40)는, 연화된 수지 재료를 공급하고, 반도체 칩(10), 와이어(12) 및 리드(30)의 일부분(이너부(30M))을 밀봉한 후, 수지 재료를 경화시킴으로써 형성된다. 이때, 도 7에 도시한 바와 같이 복수의 와이어(12)가 협소 피치로 배치되어 있는 경우, 밀봉체(40)의 원료 수지를 공급할 때, 인접하는 와이어(12) 사이에 인가되는 힘은, 다른 부분(예를 들어 반도체 칩(10)의 표면(10t) 중, 와이어(12)로 덮여 있지 않은 부분)에 인가되는 힘보다 작다. 이 때문에, 인접하는 와이어(12) 사이의 영역에서는, 다른 영역과 비교하여 밀봉체(40)와 반도체 칩(10)의 접착 강도가 약하다. 따라서 인접하는 와이어(12) 사이의 영역에서는, 다른 영역과 비교하여 특히 박리가 발생하기 쉽다.
본원 발명자의 검토에 의하면, 인접하는 와이어(12) 사이에 있어서, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 X 방향의 길이(폭)가 150㎛ 이상인 경우, 밀봉체(40)(도 6 참조)와 접합면 SEt1의 박리가 특히 발생하기 쉬워지는 것을 알 수 있었다. 그래서 본원 발명자는, 인접하는 와이어(12) 사이에 있어서의 접합면의 노출 면적을 저감시키는 기술의 검토를 행하였다. 또한 「인접하는 와이어(12) 사이에 있어서, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 X 방향의 길이(폭)」란, 도 7에 도시하는 인접하는 와이어(12S) 사이에 있는 영역 중, 절연막(13)에 덮여 있지 않은 부분의 X 방향에 있어서의 길이를 말한다. 예를 들어 도 10에 도시하는 개구부(13H1)에 있어서, 와이어(12S1)의 접합부(12B1)로부터 개구부(13H1)의 변 HS1의 부분 HSP1까지의 길이 WR1은, 「인접하는 와이어(12) 사이에 있어서, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 X 방향의 길이(폭)」에 상당한다. 또한 개구부(13H2)(도 7 참조)에 있어서, 와이어(12S2)(도 7 참조)의 접합부(12B1)로부터 개구부(13H2)의 변 HS2의 일부분 HSP21까지의 길이 WR2는, 「인접하는 와이어(12) 사이에 있어서, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 X 방향의 길이(폭)」에 상당한다.
먼저, 도 12에 검토예로서 나타낸 바와 같이, 직사각형의 개구 형상을 갖는 접합면 SEtH에 있어서, X 방향의 폭을 작게 한 경우에 대하여 검토하였다. 도 10 및 도 12에 있어서, 와이어(12S1)의 치수는 동일하다. 즉, X 방향에 있어서의 루프부(12L1)에 있어서의 와이어(12S1)의 폭(X 방향에 있어서의 와이어(12S1)의 길이) WW2는 500㎛이다. 또한 접합부(12B1) 및 접합부(12B2)에 있어서의 와이어(12S1)의 폭(X 방향에 있어서의 와이어(12S1)의 길이) WW1은 각각 600㎛ 정도이다. 또한 X 방향에 있어서의 접합면 SEtH의 폭 WH1(달리 말하면 개구부(13H1)의 개구 폭)은 700㎛이다.
평면에서 보아, 도 12에 도시하는 접합면 SEtH의 주연부는, X 방향에 있어서, 개구부(13H1)의 한쪽 단부에 있는 변(부분) HS1과, 변 HS1의 반대측의 단부에 있는 변(부분) HS2를 갖고 있다. 도 12에 도시하는 예와 같이, 접합부(12B1)가 X 방향에 있어서 접합면 SEtH의 중심에 접합되어 있는 경우, 변 HS1과 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR1, 및 변 HS2과 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR2는, 각각 50㎛이다. 반복된 설명은 생략하지만, 도 12에 있어서 접합부(12B2)와 변 HS1, HS2의 관계도 상기와 마찬가지이다. 또한 도 12에 도시하는 예의 경우, 변 HS1과 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR3, 및 변 HS2와 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR4는, 각각 100㎛이다.
도 12에 도시한 바와 같이 X 방향에 있어서 접합면 SEtH의 중심에 와이어(12S1)를 접합할 수 있으면, X 방향에 있어서 접합면 SEtH가 절연막(13) 및 와이어(12S1)로부터 노출되는 부분의 폭은 모두 150㎛ 미만으로 되어 있다. 따라서 상술한 밀봉체(40)(도 6 참조)와 접합면 SEtH의 박리는 발생하기 어렵다. 그러나 와이어(12S1)를 접합면 SEtH에 접합할 때 위치 어긋남이 발생하는 경우가 있다. 이 때문에, 안정적으로 와이어(12S1)를 접합하는 관점에서는, 50㎛ 정도의 위치 어긋남의 마진(허용 범위)이 필요하다.
도 12에 도시하는 예에 있어서, 와이어(12S1)의 접속 위치가 변 HS1측 또는 변 HS2측으로 50㎛ 어긋난 경우, 폭 WR3 및 폭 WR4 중 어느 한쪽이 150㎛로 된다. 이 경우, 인접하는 와이어(12) 사이에 있어서, 밀봉체(40)(도 6 참조)와 접합면 SEtH의 박리가 현재화되는 것을 알 수 있었다. 한편, 폭 WR3 및 폭 WR4를 작게 하기 위하여 접합면 SEtH의 폭 WH1을 700㎛보다 작게 한 경우, 와이어 본딩 시의 마진이 작아진다. 그 결과, 와이어 본딩 시의 위치 어긋남의 정도에 따라서는, 접합부(12B1)나 접합부(12B2)의 일부분이 절연막(13)(도 7 참조)에 중첩되어 버릴 가능성이 있다. 와이어(12S1)의 일부분이 절연막(13)에 중첩되면, 전송 경로의 전기적 특성의 저하 원인으로 된다.
본 실시 형태의 경우, 도 9에 도시한 바와 같이 접합면 SEt1의 평면 형상, 달리 말하면 개구부(13H1)의 개구 형상은 사각형은 아니다. 접합면 SEt1은, 평면에서 보아 영역 SER1과 영역 SER2 사이에 잘록부(영역 SER3)를 갖고 있다.
도 9에 도시하는 접합면 SEt1(달리 말하면 개구부(13H1))의 형상은 이하와 같이 표현할 수 있다. 평면에서 보아, X 방향에 있어서의 영역 SER1의 폭 WH1과, X 방향에 있어서의 영역 SER2의 폭 WH2는, X 방향에 있어서의 영역 SER3의 폭 WH3보다 크다. 또한 평면에서 보아 접합면 SEt1(개구부(13H1))은, X 방향에 있어서 개구부(13H1)의 한쪽 단부에 있는 변(부분) HS1과, 변 HS1의 반대측의 단부에 있는 변(부분) HS2를 갖고 있다. 또한 접합면 SEt1(개구부(13H1))은, X 방향으로 교차(도 9에서는 직교)하는 Y 방향에 있어서, 개구부(13H1)의 한쪽 단부에 있는 변(부분) HS3과, 변 HS3의 반대측의 단부에 있는 변(부분) HS4를 갖고 있다. 변 HS3 및 변 HS4의 각각은 X 방향을 따라 연장되어 있다. 또한 변 HS1 및 변 HS2의 각각은 Y 방향을 따라 연장되어 있지만 직선은 아니며, 영역 SER1과 영역 SER3 사이, 및 영역 SER2와 영역 SER3 사이에서 굴곡되어 있다. 달리 말하면, 접합면 SEt1은 변 HS1 및 변 HS2의 양측에 잘록부를 갖고 있다.
도 9에 도시하는 예에서는, 영역 SER1의 폭 WH1과, X 방향에 있어서의 영역 SER2의 폭 WH2는, 각각 700㎛이다. 한편, 영역 SER3의 폭 WH3은 500㎛이다.
또한 도 9에 도시하는 접합면 SEt1(개구부(13H1))의 형상은 이하와 같이 표현할 수 있다. 평면에서 보아 접합면 SEt1(개구부(13H1))의 변 HS1은, Y 방향을 따라 연장되는 부분 HSP1과, Y 방향을 따라 연장되는 부분 HSP2와, 부분 HSP1과 부분 HSP2 사이에 위치하고, 또한 Y 방향을 따라 연장되는 부분 HSP3을 갖고 있다. 또한 도 10에 도시한 바와 같이, 평면에서 보아 변 HS1의 부분 HSP1과 변 HS2의, X 방향에 있어서의 사이에, 접합부(12B1)가 위치한다. 평면에서 보아 변 HS1의 부분 HSP2와 변 HS2의, X 방향에 있어서의 사이에, 접합부(12B2)가 위치한다. 또한 도 10에 도시한 바와 같이, 평면에서 보아 변 HS1의 부분 HSP3과 변 HS2의, X 방향에 있어서의 사이에, 루프부(12L1)가 위치한다. 또한 평면에서 보아 변 HS1의 부분 HSP1로부터 변 HS2까지의, X 방향에 있어서의 길이(폭 WH1), 및 변 HS1의 부분 HSP2로부터 변 HS2까지의, X 방향에 있어서의 길이(폭 WH2)의 각각은, 부분 HSP3로부터 변 HS2까지의, X 방향에 있어서의 길이(폭 WH3)보다 크다.
또한 도 10에 도시하는 예에서는, 평면에서 보아 변 HS1의 부분 HSP1과 부분 HSP2은 동일한 연장선 VL1 상에 있다. 달리 말하면, 변 HS1의 부분 HSP2는 부분 HSP1의 연장선 VL1 상에 있다. 또한 변 HS1의 부분 HSP3은 부분 HSP1의 연장선 VL1과 변 HS2의 사이에 있다. 또한 평면에서 보아 변 HS2의 부분 HSP21과 부분 HSP22은 동일한 연장선 VL2 상에 있다. 달리 말하면, 변 HS2의 부분 HSP22는 부분 HSP21의 연장선 VL2 상에 있다. 또한 변 HS2의 부분 HSP23은 부분 HSP21의 연장선 VL2와 변 HS1 사이에 있다.
도 10에 도시한 바와 같이, 접합부(12B1)가 X 방향에 있어서 접합면 SEt1의 중심에 접합되어 있는 경우, 변 HS1과 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이) WR1, 및 변 HS1과 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이) WR2는, 각각 50㎛이다. 반복된 설명은 생략하지만, 도 10에 있어서 접합부(12B2)와 변 HS1, HS2의 관계도 상기와 마찬가지이다. 또한 도 10에 도시하는 예의 경우, 변 HS1과 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이), 및 변 HS2와 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이)은 각각 0㎛이다.
이 때문에, 가령 도 10에 도시하는 예에 있어서, 와이어(12S1)의 접속 위치가 변 HS1측으로 50㎛ 어긋난 경우, X 방향에 있어서의 변 HS2와 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이)은 50㎛이다. 또한 와이어(12S1)의 접속 위치가 변 HS2측으로 50㎛ 어긋난 경우, X 방향에 있어서의 변 HS1과 루프부(12L1) 사이의 폭(X 방향에 있어서의 접합면 SEt1의 노출면의 길이)은 50㎛이다. 즉, X 방향에 있어서의 와이어 본딩의 위치 정밀도의 마진을 50㎛로 한 경우, X 방향에 있어서의 접합면 SEt1의 노출면의 길이는 50㎛ 이하이므로, 밀봉체(40)(도 6 참조)와 접합면 SEt1의 박리를 억제할 수 있다. 또한 X 방향에 있어서의 와이어 본딩의 위치 정밀도의 마진을 50㎛로 한 경우, 와이어(12S1)의 접합부(12B1, 12B2)의 일부분이 절연막(13)(도 7 참조)과 중첩되어 버리는 것을 억제할 수 있다.
또한 도 9에 도시하는 예에서는, 접합면 SEt1(개구부(13H1))은 영역 SER3과 영역 SER1 사이에 영역 SER4를 갖고 있다. 또한 접합면 SEt1(개구부(13H1))은 영역 SER3과 영역 SER2 사이에 영역 SER5를 갖고 있다. 영역 SER4 및 영역 SER5에서는, X 방향에 있어서의 폭(길이) WH4, WH5가 일정하지 않다. 영역 SER4에 있어서, 폭 WH4의 값은 영역 SER3에 가까울수록 작고 영역 SER1에 가까울수록 크다. 또한 영역 SER5에 있어서, 폭 WH4의 값은 영역 SER3에 가까울수록 작고 영역 SER2에 가까울수록 크다.
또한 도 9에 도시하는 예에서는, 변 HS1은, 부분 HSP3과 부분 HSP1 사이에 위치하고, 평면에서 보아 Y 방향 및 X 방향으로 교차하는 방향(제3 방향)을 따라 연장되는 부분 HSP5를 갖고 있다. 또한 변 HS1은, 부분 HSP3과 부분 HSP2 사이에 위치하고, Y 방향 및 X 방향으로 교차하는 방향(제4 방향)을 따라 연장되는 부분 HSP4를 갖고 있다. 또한 평면에서 보아 접합면 SEt1(개구부(13H1))의 변 HS2는, Y 방향을 따라 연장되는 부분 HSP21과, Y 방향을 따라 연장되는 부분 HSP22와, 부분 HSP21과 부분 HSP22 사이에 위치하고, 또한 Y 방향을 따라 연장되는 부분 HSP23을 갖고 있다. 또한 변 HS2는, 부분 HSP23과 부분 HSP21 사이에 위치하고, 평면에서 보아, Y 방향 및 X 방향으로 교차하는 방향(제5 방향)을 따라 연장되는 부분 HSP24를 갖고 있다. 또한 변 HS2는, 부분 HSP23과 부분 HSP22 사이에 위치하고, Y 방향 및 X 방향으로 교차하는 방향(제6 방향)을 따라 연장되는 부분 HSP25를 갖고 있다.
단, 변형예로서는, 영역 SER4 및 영역 SER5가 없는 경우도 있다. 이 경우, 도 9에 도시하는 변 HS1의 부분 HSP4, HSP5과, 변 HS2의 부분 HSP24, HSP25의 각각이, X 방향을 따라 연장된다.
또한 도 9에 도시하는 예에서는, 영역 SER3의 X 방향에 있어서의 폭 WH3은 500㎛로 하였다. 상술한 바와 같이, 도 7에 도시하는 인접하는 와이어(12) 사이에 있어서, 소스 전극 패드 SE가 절연막(13)으로부터 노출되는 부분의 X 방향의 길이(폭)가 150㎛ 이상인 경우, 밀봉체(40)(도 6 참조)와 접합면 SEt1의 박리가 특히 발생하기 쉬워진다. 이 때문에, X 방향에 있어서의 와이어 본딩의 위치 정밀도의 마진을 50㎛로 한 경우, 폭 WH3이 700㎛ 미만이면, 접합면 SEt1이 노출되는 부분의 X 방향의 폭은, 위치 어긋남을 고려하더라도 150㎛ 미만으로 된다.
단, 도 9에 있어서의 영역 SER3에 있어서의 박리의 발생을 확실히 억제하는 관점에서는, 폭 WH3의 값은 작은 편이 바람직하다. 예를 들어 도 13에 도시한 바와 같이 와이어(12S1)의 접합 위치가 개구부(13H1)의 변 HS2측에 치우쳐 있는 경우를 생각하자. 도 13에 도시하는 예에서는, 와이어(12S1)의 접합 위치는, X 방향에 있어서, 약 40㎛ 정도 변 HS2측으로 어긋나 있다. 이 경우, 접합면 SEt1 중, 상술한 박리의 영향을 고려해야 하는 부분은, 접합면 SEt1 중, 개구부(13H1)의 변 HS1과 와이어(12S1) 사이에 끼워진 부분이다. 변 HS1의 부분 HSP1과 와이어(12S1)의 접합부(12B1)(도 10 참조) 사이의 폭 WR1은 약 90㎛이다. 또한 도 13에 도시하는 예의 경우, 부분 HSP1의 연장선 VL1과 부분 HSP3 사이의 폭(길이) WC1은 100㎛로 되어 있다. 이 때문에, 변 HS1의 부분 HSP3과 와이어(12S1)의 루프부(12L1) 사이의 폭(길이) WR3은 약 40㎛이다. 이 경우, 영역 SER3에서는, 도 9에 도시하는 영역 SER1이나 영역 SER2보다도 상술한 박리가 발생하기 어렵다.
이와 같이, 영역 SER3에 있어서의 박리의 발생 확률을 억제하는 관점에서는, 부분 HSP1의 연장선 VL1과 부분 HSP3 사이의 폭 WC1은, 변 HS1의 부분 HSP3과 와이어(12S1)의 루프부(12L1) 사이의 폭 WR3보다 큰 것이 바람직하다. 마찬가지로, 영역 SER3에 있어서의 박리의 발생 확률을 억제하는 관점에서는, 변 HS2의 부분 HSP21의 연장선 VL2와 부분 HSP23 사이의 폭 WC2는, 변 HS2의 부분 HSP23과 와이어(12S1)의 루프부(12L1) 사이의 폭 WR4보다 큰 것이 바람직하다.
또한 도 10에 도시하는 예의 경우, 평면에서 보아, 루프부(12L1)의 한쪽 변과, 개구부(13H1)의 부분 HSP3의 위치가 중첩되어 있으므로, 도 13에 도시하는 폭 WR3의 값은 0㎛이다.
또한 상술한 바와 같이, 도 6에 도시하는 밀봉체(40)와 접합면 SEt1의 박리는 인접하는 와이어(12) 사이에서 발생하기 쉽다. 이 때문에, 도 10에 도시하는 와이어(12S1)와 개구부(13H1)의 변 HS3 사이에 있어서, 접합면 SEt1의 노출 면적이 컸던 경우에도 상술한 박리는 발생하기 어렵다. 이 때문에, 도 10에 도시하는 예에서는, Y 방향에 있어서의 변 HS3과 접합부(12B1) 사이의 폭(Y 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR5는, X 방향에 있어서의 변 HS1과 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR1보다 크다. 폭 WR5는, X 방향에 있어서의 변 HS2와 접합부(12B1) 사이의 폭(X 방향에 있어서의 접합면 SEtH의 노출면의 길이) WR2보다 크다. 또한 도 10에 도시하는 예에서는, X 방향에 있어서의 변 HS1과 접합부(12B1) 사이의 폭 WR1은 50㎛이다. 또한 도 13에 도시하는 예에서는, 폭 WR1은 약 90㎛이다. 이에 비해, 도 10에 도시하는 폭 WR5의 값은 150㎛ 내지 200㎛ 정도이다. 도 10에 도시한 바와 같이, 박리가 발생하기 어려운 부분에서는, 폭 WR5의 값을 크게 함으로써 와이어 본딩 시의 위치 어긋남의 마진을 크게 할 수 있으므로, 와이어 본드 공정에서의 제조 조건을 완화할 수 있다.
또한 소스 전극 패드 SE의 노출 면적을 저감시키는 관점에서는, 도 14에 도시하는 검토예와 같은 구조도 생각된다. 도 14는, 도 11에 대한 검토예를 도시하는 확대 단면도이다. 도 14에 도시하는 검토예의 경우, 하나의 와이어(12S)가, 절연막(13)을 개재하여 분리된 접합면 SEt3 및 접합면 SEt4에 접합되어 있는 점에서, 도 11에 도시하는 실시 형태와 상이하다. 달리 말하면, 도 14에 도시하는 예에서는, 반도체 칩(10)의 표면(10t)에 있어서, 와이어(12S)는 소스 전극 패드 SE에 2개소에서 접합되어 있고, 또한 와이어(12S)가 접합되는 접합면 SEt3 및 접합면 SEt4는 이격되어 있다. 한편, 도 11에 도시하는 예에서는, 와이어(12S1)의 접합부(12B1)와 접합부(12B2)는, 절연막(13)을 개재하여 분리되지 않는 하나의 접합면 SEt1에 접합되어 있다. 또한 달리 말하면, 도 14에 도시하는 예에서는, 와이어(12S)의 루프부(12L1)는, 소스 전극 패드 SE의 상방에 있어서, 절연막(13)에 걸쳐져 있다. 한편, 도 11에 도시하는 예에서는, 와이어(12S1)의 루프부(12L1)는, 소스 전극 패드 SE의 상방에 있어서, 절연막(13)에 걸쳐져 있지 않다. 도 14에 도시하는 예의 경우, 표면(10t)에 있어서, 접합면 SEt3, SEt4는 절연막(13)을 개재하여 분리되어 있으므로, 소스 전극 패드 SE의 노출 면적을 도 11에 도시하는 본 실시 형태의 예와 비교하여 더 저감시킬 수 있다.
그러나 도 11과 도 14를 비교하여 알 수 있는 이하의 점에 있어서는, 도 11에 도시하는 예 쪽이 바람직하다. 즉, 도 14에 도시하는 예의 경우, 와이어(12S)의 루프부(12L1)는, 절연막(13)과 접촉하지 않는 형상으로 되어 있을 필요가 있다. 이 때문에, 루프부(12L1) 중, 소스 전극 패드 SE의 노출면으로부터의 거리가 가장 먼 위치까지의 거리를 루프 높이 HT1이라 규정하면, 도 11에 도시하는 예의 루프 높이 HT1은, 도 14에 도시하는 예의 루프 높이 HT1보다도 낮게 할 수 있다. 또한 루프부(12L1)의 Y 방향의 길이(달리 말하면 접합부(12B1)와 접합부(12B2)의 이격 거리)를 루프 길이 LE1이라 정의하면, 도 11에 도시하는 예의 루프 길이 LE1은, 도 14에 도시하는 예의 루프 길이 LE1보다 짧게 할 수 있다. 이는, 도 11에 도시하는 예 쪽을, 루프 높이 HT1을 낮게 할 수 있음으로써 실현된다. 또한 루프 길이 LE1을 짧게 할 수 있으면, Y 방향에 있어서의 소스 전극 패드 SE의 길이 LE2(절연막(13)에 덮인 부분도 포함함)를 짧게 할 수 있다.
따라서 도 11에 도시하는 예에 의하면, 도 14에 도시하는 예와 비교하여 소스 전극 패드 SE의 크기를 작게 할 수 있으므로, 반도체 칩(10)의 평면적(표면(10t)의 면적)을 저감시킬 수 있다. 반도체 칩(10)의 평면적을 작게 할 수 있으면 다양한 장점이 얻어진다. 예를 들어 반도체 칩(10)이 탑재되는 반도체 장치 PKG1(도 5 참조)의 평면적을 작게 할 수 있다. 또한 예를 들어 반도체 칩을 제조할 때, 1매의 반도체 웨이퍼로부터 취득 가능한 반도체 칩의 수(취득 효율)가 향상되므로, 반도체 칩의 제조 효율이 향상된다.
또한 소스 전극 패드 SE의 Y 방향의 길이 LE2가 짧아지는 것은, 이하의 점에서 바람직하다. 즉, 소스 전극 패드 SE와 밀봉체(40)의 선팽창 계수 차에 기인하여 발생하는 응력은 소스 전극 패드 SE의 길이에 비례하여 커진다. 따라서 도 11에 도시한 바와 같이, 본 실시 형태에 의하면, Y 방향에 있어서의 소스 전극 패드 SE의 길이 LE2를 짧게 할 수 있으므로, 소스 전극 패드 SE와 밀봉체(40)의 선팽창 계수 차에 기인하여 발생하는 응력을 저감시킬 수 있다. 그 결과, 그 응력에 기인하여 발생하는 소스 전극 패드 SE와 밀봉체(40)의 박리를 억제할 수 있다.
또한 도 6에 도시하는 밀봉체(40)는, 도 7에 도시하는 게이트 전극 패드 GE의 노출면인 접합면 GEt에 접하도록 형성되어 있다. 따라서 접합면 GEt와 밀봉체(40)의 박리를 억제하는 관점에서는, 접합면 GEt 중, 와이어(12G)와 중첩되어 있지 않은 영역의 면적을 작게 하는 것이 바람직하다. 단, 본 실시 형태의 경우, 와이어(12G)의 선 직경(직경)은 와이어(12S1, 12S2)의 선 직경보다 가늘며, 예를 들어 125 내지 150㎛ 정도이다. 또한 게이트 전극 패드 GE에는 와이어(12G)가 1개소에서 접합되며, 다른 장소에서는 접합되어 있지 않다. 이 때문에, 게이트 전극 패드 GE의 접합면 GEt의 면적은, 소스 전극 패드 SE의 접합면 SEt1, SEt2의 각각의 면적보다 작다. 예를 들어 도 7에 도시하는 예에서는, 게이트 전극 패드 GE의 접합면 GEt의 면적은, 소스 전극 패드 SE의 접합면 SEt1, SEt2의 각각의 면적에 대하여 1/4 이하이다. 달리 말하면, 접합면 SEt1, SEt2의 각각의 면적은, 접합면 GEt의 면적의 4배 이상이다. 이와 같이, 접합면 GEt는, 소스 전극 패드 SE의 접합면 SEt1, SEt2와 비교하여 면적이 충분히 작으므로, 접합면 SEt1, SEt2보다 밀봉체(40)와 박리되기 어렵다. 따라서 반도체 칩(10)의 표면(10t)에 있어서, 밀봉체(40)와의 박리 대책을 행하는 개소는, 소스 전극 패드 SE의 접합면 SEt1, SEt2 쪽이 게이트 전극 패드 GE의 접합면 GEt보다도 우선 순위가 높다.
<반도체 장치의 제조 방법>
다음으로, 도 1 내지 도 11을 이용하여 설명한 반도체 장치 PKG1의 제조 공정에 대하여 설명한다. 반도체 장치 PKG1은, 도 15에 도시하는 흐름에 따라 제조된다. 도 15는, 도 1 내지 도 11을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 도시하는 설명도이다. 이하의 설명에서는, 반도체 장치 PKG1의 구성 부품의 설명 시에, 필요에 따라 이미 설명한 도 1 내지 도 14를 참조하여 설명하는 경우가 있다.
<반도체 칩 준비 공정>
도 15에 도시하는 반도체 칩 준비 공정에서는, 도 16에 도시하는 반도체 칩(10)을 준비한다. 도 16은, 도 15에 도시하는 반도체 칩 준비 공정에서 준비하는 반도체 칩의 표면(전극 노출면)측의 평면도이다.
본 공정에서 준비하는 반도체 칩(10)은, 도 6에 도시한 바와 같이 표면(10t)과 표면(10t)의 반대측에 있는 이면(10b)을 갖고 있다. 또한 도 16에 도시한 바와 같이 반도체 칩(10)의 표면(10t)은, 절연막(13)의 상면, 및 절연막(13)으로부터 노출되는 소스 전극 패드(전극) SE의 접합면(노출면) SEt1, SEt2, SEt3 및 SEt4를 포함하고 있다. 소스 전극 패드 SE는, 절연막(13)에 형성된 개구부(13H1)에 있어서 절연막(13)으로부터 노출되는 접합면 SEt1과, 절연막(13)에 형성된 개구부(13H2)에 있어서 절연막(13)으로부터 노출되는 접합면 SEt2를 갖고 있다. 또한 도 16에 도시하는 예에서는, 소스 전극 패드 SE는, 절연막(13)에 형성된 개구부(13H4)에 있어서 절연막(13)으로부터 노출되는 접합면 SEt3과, 절연막(13)에 형성된 개구부(13H5)에 있어서 절연막(13)으로부터 노출되는 접합면 SEt4를 갖고 있다. 접합면 SEt1, SEt2, SEt3 및 SEt4의 각각은 Y 방향으로 연장되며, 또한 Y 방향과 교차하는 X 방향으로 서로 인접하도록 배열되어 있다.
또한 반도체 칩(10)의 표면(10t)에는, 게이트 전극 패드(전극)GE가 형성되어 있다. 게이트 전극 패드 GE는, 절연막(13)에 형성된 개구부(13H3)에 있어서, 절연막(13)으로부터 노출되는 접합면 GEt를 갖고 있다. 또한 도 6에 도시한 바와 같이, 반도체 칩(10)의 이면(10b)에는, 드레인 D(도 1 참조)과 전기적으로 접속되는 드레인 전극(전극) DE가 형성되어 있다. 도 6에 도시하는 예에서는, 반도체 칩(10)의 이면(10b) 전체가 드레인 전극 DE로 되어 있다.
접합면 SEt1, SEt2, SEt3 및 SEt4의 형상이나 구조는 도 9를 이용하여 이미 설명했으므로, 중복되는 설명은 생략한다.
도 16에 도시하는 반도체 칩(10)은, 예를 들어 이하와 같이 제조된다. n형 단결정 실리콘을 포함하는 반도체 기판 WH(도 2 참조)의 주면 WHt(도 2 참조) 상에 n-형의 에피택셜층 EP가 형성된 반도체 웨이퍼(도시는 생략)를 준비하고, 도 8에 도시한 바와 같이 에피택셜층 EP 상에 복수의 트랜지스터 Q1을 형성한다. 반도체 웨이퍼에는 다수의 칩 영역이 포함되어 있으며, 복수의 칩 영역의 각각에 대하여 복수의 트랜지스터 Q1이 형성된다. 또한 트랜지스터 Q1 상에 소스 전극 패드 SE 및 게이트 전극 패드 GE를 형성한다. 소스 전극 패드 SE는 복수의 소스 영역 SR에 접속되고, 게이트 전극 패드 GE는 복수의 게이트 전극 G에 접속된다. 도 8에 도시하는 예에서는, 소스 영역 SR과 소스 전극 패드 SE가 직접적으로 접속되어 있는 예를 나타내고 있지만, 변형예로서 소스 영역과 소스 전극 패드 SE 사이에 인출 배선(소스 배선)이 개재되어 있어도 된다. 또한 도 8에서는 도시를 생략했지만, 게이트 전극 패드 GE와 게이트 전극 G는 도시하지 않은 인출 배선(게이트 배선)을 통하여 접속되어 있다. 다음으로, 소스 전극 패드 SE 및 게이트 전극 패드 GE의 전체를 덮도록 절연막(13)을 형성한다. 그 후, 절연막(13)에 도 16에 도시하는 개구부(13H1, 13H2, 13H3, 13H4 및 13H5)를 형성하고, 소스 전극 패드 SE의 일부분(접합면 SEt1, SEt2, SEt3, SEt4) 및 게이트 전극 패드 GE의 일부분(접합면 GEt)을 절연막(13)으로부터 노출시킨다. 그 후, 회로에 대한 전기적 시험 등 필요한 시험(웨이퍼 테스트)을 행한 후, 웨이퍼를 복수의 반도체 칩(10)으로 분할한다. 또한 도 6에 도시하는 드레인 전극 DE로서 이면(10b)에 금속막이 형성되는 경우에는, 드레인 전극 DE로서 이용되는 금속막은, 반도체 웨이퍼를 준비하는 공정으로부터 반도체 웨이퍼를 분할하는 공정 사이의 임의의 타이밍에 형성된다. 예를 들어 개구부(13H1, 13H2, 13H3, 13H4, 13H5)를 형성한 후, 웨이퍼 테스트 전에 반도체 웨이퍼의 이면을 연마하여 반도체 칩(10)의 두께를 얇게 하는 경우에는, 이면을 연마한 후에 이면(10b)(도 6 참조)에 드레인 전극 DE인 금속막이 형성된다. 드레인 전극 DE로서 금속막을 사용하지 않는 경우에는 이 공정은 생략할 수 있다.
또한 반도체 칩 준비 공정에서는, 반도체 웨이퍼를 분할하여 복수의 반도체 칩(10)을 취득하기 전에 웨이퍼 테스트가 실시된다. 이 웨이퍼 테스트에는, 반도체 칩(10)에 형성된 회로의 전기적 특성을 확인하는 전기적인 시험이 포함된다. 이 전기적 시험에서는, 예를 들어 소스 전극 패드 SE에 도시하지 않은 시험용의 단자(프로브)를 접촉시킨다. 이때, 시험용의 단자를 소스 전극 패드 SE에 파고들게 하면, 소스 전극 패드 SE에는 시험용의 단자가 파고든 흔적(도 16에 도시하는 프로브 흔적 PRM)이 남는다.
접합면 SEt1, SEt2, SEt3 및 SEt4의 각각은 상술한 바와 같이 영역 SER1, SER2 및 SER3을 갖고 있다. 이 중, 영역 SER1 및 영역 SER2는 와이어(12)(도 7 참조)를 접합하는 영역이다. 와이어(12)의 접속 안정성을 고려하면, 와이어(12)를 접합하는 영역에는 프로브 흔적 PRM과 같은 요철이 없는 편이 좋다. 따라서 도 16에 도시한 바와 같이 프로브 흔적 PRM은, 와이어 접속의 예정 영역이 아닌 영역 SER3에 형성되어 있다.
또한 도 16에 도시하는 예에서는, 접합면 SEt1, SEt2, SEt3 및 SEt4의 각각은 서로 전기적으로 접속되어 있으므로, 대표적으로 접합면 SEt4에 시험용의 단자를 접촉시킨 예를 나타내고 있다. 그러나 접합면 SEt1, SEt2, SEt3 및 SEt4 모두에 프로브 흔적 PRM이 형성되는 경우도 있다. 이 경우, 접합면 SEt1, SEt2, SEt3 및 SEt4의 각각이 구비하는 영역 SER3에 프로브 흔적 PRM이 형성된다.
<리드 프레임 준비 공정>
또한 도 15에 도시하는 리드 프레임 준비 공정에서는, 도 17에 도시하는 리드 프레임 LF를 준비한다. 또한 도 17은, 도 15에 도시하는 리드 프레임 준비 공정에서 준비하는 리드 프레임의 일부를 도시하는 확대 평면도이다.
도 17에 도시한 바와 같이, 본 공정에서 준비하는 리드 프레임 LF는, 프레임부(프레임부) LFf에 접속되는 디바이스 형성부 LFd를 구비하고 있다. 하나의 디바이스 형성부 LFd는, 도 5에 도시하는 하나의 반도체 장치 PKG1에 상당한다. 도 17에서는 1개분의 디바이스 형성부 LFd를 도시하고 있지만, 리드 프레임 LF는, 프레임부 LFf를 통하여 연결되는 복수의 디바이스 형성부 LFd를 구비하고 있다. 이와 같이, 복수의 디바이스 형성부 LFd를 구비하는 리드 프레임 LF를 사용함으로써 복수의 반도체 장치 PKG1(도 3 참조)을 일괄하여 제조할 수 있으므로, 제조 효율을 향상시킬 수 있다.
리드 프레임 LF는, 예를 들어 구리(Cu)를 주성분으로 하는 금속 재료를 포함하며, 예를 들어 두께가 125㎛ 내지 400㎛ 정도이다. 또한 복수의 디바이스 형성부 LFd의 각각은 프레임부 LFf에 접속되어 있다. 프레임부 LFf는, 도 15에 도시하는 리드 분리 공정까지의 사이, 디바이스 형성부 LFd 내에 형성된 각 부재를 지지하는 지지부이다.
또한 도 17에 도시한 바와 같이 디바이스 형성부 LFd에는 다이 패드(20) 및 복수의 리드(30)가 형성되어 있다. 다이 패드(20)는 복수의 리드(30) 중 하나(리드(30D))를 통하여 프레임부 LFf와 연결되며, 프레임부 LFf에 지지되어 있다. 또한 다이 패드(20)는 칩 탑재면인 상면(20t)을 구비하고 있다.
또한 복수의 리드(30)는 각각 프레임부 LFf에 연결되며, 프레임부 LFf에 지지되어 있다. 복수의 리드(30)의 각각은 Y 방향을 따라 연장되며, X 방향에 있어서 서로 인접하도록 나란히 배열되어 있다. 복수의 리드(30)의 각각은 타이 바 LFt를 통하여 서로 연결되어 있다.
복수의 리드(30)에는 소스용의 리드인 복수의 리드(30S)가 포함되어 있다. 복수의 리드(30S)의 각각은 X 방향에 있어서 서로 인접하여 나란히 배열되며, 와이어 접합부(리드 포스트, 패드, 본딩 패드, 와이어 접속부, 접합부)(30W)에 연결되어 있다. 또한 복수의 리드(30)에는 게이트용의 리드인 리드(30G)가 포함되어 있다. 리드(30G)의 다이 패드(20)측의 선단 부분에는 와이어 접합부(30W)가 설치되어 있다. 또한 복수의 리드(30)에는 드레인용의 리드인 리드(30D)가 포함되어 있다. 리드(30D)는 X 방향에 있어서 리드(30G)와 리드(30S) 사이에 배치되고, Y 방향에 있어서 다이 패드(20)측의 선단은 다이 패드(20)에 연결되어 있다.
본 실시 형태에서는 다이 패드(20)의 상면(20t)은, 리드(30)의 와이어 접합부(30W)의 상면(30t)과는 상이한 높이에 배치되어 있다. 다이 패드(20)를 지지하는 리드(30D), 및 다이 패드(20)와 프레임부 LFf를 접속하는 부분에는 굽힘 가공이 실시되며, 다이 패드(20)는 오프셋되어 있다. 본 실시 형태에서는, 다이 패드(20)는 리드 프레임 LF의 다른 부재에 대하여 다운 세트되어 있다. 이 때문에, 도 6에 도시한 바와 같이, 다이 패드(20)의 상면(20t)은 리드(30)의 상면(30t)보다 하방에 배치되어 있다. 이와 같이 다이 패드(20)를 다운 세트함으로써, 도 6에 도시한 바와 같이 다이 패드(20)의 하면(20b)이 밀봉체(40)로부터 노출된다.
<반도체 칩 탑재 공정>
다음으로, 도 15에 도시하는 반도체 칩 탑재 공정에서는, 도 5에 도시한 바와 같이 리드 프레임 LF의 다이 패드(20)에 반도체 칩(10)을 탑재한다.
본 공정에서는, 드레인 단자인 리드(30D)와 일체로 형성된 다이 패드(20)의 상면(20t)에 다이 본드재(11)를 개재하여 반도체 칩(10)을 탑재(접착 고정)한다. 또한 반도체 칩(10)은, 드레인 전극 DE(도 6 참조)이 형성된 이면(10b)(도 6 참조)이 다이 패드(20)의 칩 탑재면인 상면(20t)과 대향하도록 다이 본드재(11)를 개재하여 접착 고정된다. 이것에 의하여, 반도체 칩(10)의 드레인 전극 DE는 도전성의 접속 재료인 다이 본드재(11)를 통하여 다이 패드(20)와 전기적으로 접속된다.
본 공정에서는, 다이 패드(20)의 상면(20t) 상에 다이 본드재(11)를 도포한 후, 다이 본드재(11) 상에 반도체 칩(10)을 배치한다. 그리고 다이 본드재를 경화시킴으로써 반도체 칩(10)과 다이 패드(20)를 고정한다.
다이 본드재(11)는, 예를 들어 땜납 재료를 사용해도 된다. 또는 다이 본드재(11)는, 복수의 은(Ag) 입자(Ag 필러)를 함유하는, 소위 은(Ag) 페이스트라 칭해지는 도전성의 수지 접착재여도 된다. 다이 본드재(11)가 땜납 재료인 경우, 다이 본드재를 경화시키는 방법으로서 리플로 처리를 행한다. 또한 다이 본드재(11)가 도전성의 수지 접착재인 경우, 다이 본드재(11)에 포함되는 열경화성 수지 성분을 가열하여 경화시킨다.
<와이어 본드 공정>
다음으로, 도 15에 도시하는 와이어 본드 공정에서는, 도 5에 도시한 바와 같이, 반도체 칩(10)의 복수의 전극 패드(게이트 전극 패드 GE 및 소스 전극 패드 SE)와 복수의 리드(30)의 각각을 와이어(금속 와이어)(12)를 통하여 전기적으로 접속한다.
도 5에 도시한 바와 같이 본 공정에서는, 반도체 칩(10)의 게이트 전극 패드 GE와 리드(30G)를 와이어(12G)를 통하여 전기적으로 접속한다. 또한 본 공정에서는, 반도체 칩(10)의 소스 전극 패드 SE와 리드(30S)를 와이어(12S)를 통하여 전기적으로 접속한다. 상세하게는, 게이트 전극 패드 GE의 일부분인 접합면 GEt(도 7 참조)에 와이어(12G)의 접합부(12B2)(도 7 참조)를 접합하고, 리드(30G)의 와이어 접속부(30W)의 상면(접합면)(30t)에 와이어(12G)의 접합부(12B3)를 접합한다. 또한 소스 전극 패드 SE의 일부분인 접합면 SEt1(도 7 참조)에 와이어(12S1)(도 7 참조)의 접합부(12B1) 및 접합부(12B2)를 접합하고, 리드(30S)의 와이어 접속부(30W)의 상면(접합면)(30t)에 와이어(12S1)의 접합부(12B3)를 접합한다. 접합면 SEt1과 마찬가지로, 도 16에 도시하는 접합면 SEt2, SEt3 및 SEt4의 각각에 와이어(12)(도 5 참조)를 접합한다.
와이어(12)의 접속 방법에는 다양한 변형예를 적용 가능하지만, 본 실시 형태에서는, 도시하지 않은 웨지 툴이라 칭해지는 본딩 툴을 사용하여 알루미늄제의 와이어(12)를 본딩하고 있다. 이하에서는, 웨지 본딩 방법을 이용한 와이어 본드 공정의 예로서, 도 10에 도시하는 와이어(12S1)를 통하여 소스 전극 패드 SE와 도 5에 도시하는 리드(30S)를 전기적으로 접속하는 방법에 주목하여 설명한다.
먼저, 와이어 본드 공정은, 웨지 툴을 사용하여, 도 10 및 도 11에 도시하는 와이어(12S1)의 접합부(12B1)와 소스 전극 패드 SE 중, 개구부(13H1)에 있어서 노출되는 접합면 SEt1의 영역 SER1(도 10 참조)을 접합한다(제1 본드 공정). 웨지 본딩 방법의 경우, 웨지 툴의 선단면과 접합면 SEt1 사이에 와이어(12S1)를 끼우고 선단면으로부터 압력 및 열을 인가함으로써 와이어(12S1)를 접합면 SEt1에 열 압착한다. 또한 이때, 선단면으로부터 초음파를 인가함으로써 와이어(12S1)를 접합시키기 쉬워진다. 웨지 툴에 압박된 와이어(12S1)는 변형되어 접합부(12B1)가 형성된다. 이와 같이 원형의 단면을 갖는 상태의 와이어를 변형시킴으로써 형성된 접합부(12B1)는 스티치부라 칭해진다.
다음으로, 와이어 본드 공정은, 웨지 툴을 도 10 및 도 11에 도시하는 접합면 SEt1로부터 멀리 떨어뜨린 후, Y 방향을 따라 이동시킴으로써, 루프부(12L1)를 형성한다(제1 루프 형성 공정). 본 공정에서는, 웨지 툴이 와이어(12S1)를 조출하면서 리드 프레임 LF의 상방으로 상승함으로써, 웨지 툴과 반도체 칩(10)의 거리를 멀리 떨어뜨린다. 그 후, 제2 본드를 행하는 영역을 향하여 Y 방향을 따라 이동시킨 후, 웨지 툴을 다시 하강시킨다. 이것에 의하여, 도 11에 도시하는 루프부(12L1)가 형성된다. 이때, 도 11을 이용하여 설명한 바와 같이 본 실시 형태의 경우, 와이어(12)의 루프부(12L1)와 소스 전극 패드 SE의 사이에 절연막(13)이 개재되지 않는다. 이 때문에, 웨지 툴 WT를 상승시키는 높이는 낮아도 된다. 이것에 의하여, 도 11에 도시하는 루프 길이 LE1을 짧게 할 수 있다.
다음으로, 와이어 본드 공정은, 웨지 툴을 사용하여, 도 10 및 도 11에 도시하는 와이어(12S1)의 접합부(12B2)와 소스 전극 패드 SE 중, 개구부(13H1)에 있어서 노출되는 접합면 SEt1의 영역 SER2(도 10 참조)를 접합한다(제2 본드 공정). 제2 본드 공정에서는, 제1 본드 공정과 마찬가지로 와이어(12S1)를 접합면 SEt1에 열 압착시킨다. 이때, 초음파를 인가해도 된다.
다음으로, 와이어 본드 공정은, 웨지 툴을, 도 10 및 도 11에 도시하는 접합면 SEt1로부터 멀리 떨어뜨린 후, 리드(30S)(도 5 참조)의 와이어 접합부(30W)(도 5 참조)을 향하여 이동시킴으로써, 루프부(12L2)(도 11 참조)를 형성한다(제2 루프 형성 공정). 루프부(12L2)는 반도체 칩(10)으로부터 리드(30)를 향하여 연장된다. 이 때문에 제2 루프 형성 공정 후에는, 도 7에 도시한 바와 같이, 평면에서 보아 루프부(12L2)는, 개구부(13H1)가 갖는 복수의 변 중 어느 것과 교차한다. 도 7에 도시하는 예에서는, 와이어(12S1)의 루프부(12L2)는 개구부(13H1)의 변 HS4(도 9 참조)와 교차하고 있다.
다음으로, 와이어 본드 공정은, 웨지 툴을 사용하여, 와이어(12S1)(도 10 참조)의 접합부(12B3)(도 5 참조)와, 리드(30S)(도 5 참조)의 와이어 접합부(30W)(도 5 참조)의 접합면인 상면(30t)(도 5 참조)을 접합한다(제3 본드 공정).
다음으로, 와이어 본드 공정은, 웨지 툴이 구비하는 와이어 커터를 사용하여 와이어(12S1)를 절단한다(와이어 커트 공정).
이상의 각 공정에 의하여, 도 5에 도시하는 와이어(12S)를 통하여 반도체 칩(10)의 소스 전극 패드 SE와 리드(30S)가 전기적으로 접속된다.
또한 본 실시 형태의 경우, 와이어(12S)의 접합 위치의 위치 어긋남에 대한 마진이 작다. 이 때문에, 와이어 본드 공정에서는, 1개째의 와이어(12S)를 접합한 후, 와이어(12S)의 접합 위치의 위치 어긋남의 정도를 확인하고, 그 확인 결과에 기초하여 와이어 본딩 위치를 조정(필요에 따라 변경)하는 것이 바람직하다. 위치 어긋남의 확인은, 적어도 도 10에 도시하는 와이어(12S1)의 접합부(12B1)가 접합된 후에 실시된다. 단, 와이어(12S1)를 도 5에 도시하는 리드(30S)에 접합한 후에 실시해도 된다. 이것에 의하여, 2개째 이후의 와이어(12S)의 위치 정밀도를 향상시킬 수 있다. 또한 하나의 리드 프레임 LF(도 17 참조)에 복수의 디바이스 형성부 LFd가 형성되어 있는 경우에는, 복수의 디바이스 형성부 LFd 중, 맨 처음에 와이어 본드 공정이 실시되는 디바이스 형성부 LFd에 있어서 위치 어긋남의 확인 및 조정을 행한다. 이것에 의하여, 2번째 이후에 와이어 본드 공정이 실시되는 디바이스 형성부 LFd에 대해서는, 위치 어긋남의 확인을 실시하지 않아도 된다.
<밀봉 공정>
다음으로, 도 15에 도시하는 밀봉 공정에서는, 도 5에 도시하는, 반도체 칩(10), 다이 패드(20)의 일부, 복수의 리드(30)의 각각의 일부분(도 19에 도시하는 이너부(30M)), 및 복수의 와이어(12)를 절연 수지로 밀봉하여, 도 18에 도시하는 밀봉체(40)를 형성한다. 도 18은, 도 15에 도시하는 밀봉 공정에 있어서 반도체 칩 및 와이어를 밀봉하는 밀봉체를 형성한 상태를 도시하는 확대 평면도이다. 또한 도 19는, 도 18의 A-A 선을 따른 단면에 있어서, 성형 금형 내에 리드 프레임이 배치된 상태를 도시하는 확대 단면도이다. 또한 도 20은, 밀봉 공정에 있어서, 수지에 밀봉된 와이어의 주변을 도시하는 확대 단면도이다.
본 공정에서는, 예를 들어 도 19에 도시한 바와 같이 상형(제1 금형)(62T)과 하형(제2 금형)(62B)를 구비하는 성형 금형(62)을 사용하여, 소위 트랜스퍼 몰드 방식에 의하여 밀봉체(40)를 형성한다.
도 19에 도시하는 예에서는, 디바이스 형성부 LFd의 다이 패드(20) 및 복수의 리드(30)의 각각의 일부분이, 상형(62T) 및 하형(62B)에 형성된 캐비티(62C) 내에 위치하도록 리드 프레임 LF를 배치한다. 그리고 리드 프레임 LF를 상형(62T)과 하형(62B)으로 클램프한다(끼워 넣는다). 이 상태에서, 연화(가소화)시킨 열경화성 수지(절연 수지)를 포함하는 밀봉체의 원료를 성형 금형(62)의 캐비티(62C)에 압입하면, 절연 수지는 캐비티(62C)와 하형(62B)으로 형성된 공간 내에 공급되고, 캐비티(62C)의 형상을 본떠 성형된다.
이때, 도 19에 도시한 바와 같이, 다이 패드(20)의 상면(20t) 중, 오프셋된 부분으로 이어져서 상대적으로 높은 위치에 배치되어 있는 선단측의 일부분은 상형(62T)에 의하여 압박되고 있다. 또한 다이 패드(20)의 하면(20b)은 하형(62B)에 의하여 압박되고 있다. 도 19에 도시하는 예에서는, 다이 패드(20) 중, 오프셋되어 있는 부분의 하면(20b)이 하형(62B)과 밀착되어 있다. 이 때문에, 도 18에 도시한 바와 같이, 본 공정 후, 다이 패드(20)의 하면(20b) 중 일부분은 밀봉체(40)로부터 노출된다.
또한 도 20에 도시한 바와 같이 본 공정에서는, 밀봉체(40)를 구성하는 수지가 접합면 SEt1에 접촉하도록 밀봉체(40)가 형성된다. 또한 본 공정에서는, 와이어(12)의 루프부(12L1)와 접합면 SEt1, SEt2 사이에도 수지가 침입하여, 와이어(12)의 루프부(12L1)와 접합면 SEt1, SEt2 사이에 밀봉체(40)가 개재된 상태로 된다.
그런데 평면에서 보아 와이어(12S1)의 루프부(12L1)와 접합면 SEt1이 중첩되어 있는 영역에서는, 도 20에 도시한 바와 같이 접합면 SEt1은 절연막(13) 및 와이어(12S1)로부터 노출되고, 또한 밀봉체(40)에 밀착되어 있다. 단, 와이어(12S1)의 루프부(12L1)와 접합면 SEt1이 중첩되어 있는 영역에서는, 밀봉체(40)가 와이어(12S1)의 루프부(12L1)에 의하여 접합면 SEt1에 끼워져 있으므로, 이 영역에서는 접합면 SEt1과 밀봉체(40)의 박리가 발생하기 어렵다. 따라서 밀봉체(40)와 접합면 SEt1의 박리를 고려하는 경우, 도 10에 도시한 바와 같이, 평면에서 보아 접합면 SEt1 중, 와이어(12S1)와 중첩되지 않는 영역에서의 노출면의 면적을 저감시키는 것이 중요하다. 또한 접합면 SEt1 중, 와이어(12S1)와 중첩되지 않는 영역 중, 도 7에 도시한 바와 같이 인접하는 와이어(12) 사이에 배치되는 영역에서는, 접합면 SEt1의 노출 면적이 특히 작게 되어 있는 것이 바람직하다.
상술한 바와 같이, 밀봉체(40)와, 금속 재료를 포함하는 접합면 SEt1의 접촉 면적이 큰 경우, 본 공정 후, 밀봉체(40)와 접합면 SEt1의 접합 계면에서 박리가 발생하는 경우가 있다. 특히 도 7에 도시한 바와 같이 인접하는 와이어(12)의 이격 거리가 작은 경우, 인접하는 와이어(12) 사이에 있어서 박리가 발생하기 쉽다. 그러나 본 실시 형태에 의하면, 상술한 바와 같이 밀봉체(40)와 접합면 SEt1의 접촉 계면 중, 박리가 발생하기 쉬운 부분의 면적을 저감시킬 수 있으므로, 박리를 억제할 수 있다.
밀봉체(40)가 성형된 후, 밀봉체(40)에 포함되는 열경화성 수지의 일부가 경화되기까지 가열된다(가경화라 칭함). 이 가경화에 의하여 리드 프레임 LF를 성형 금형(62)으로부터 취출하는 것이 가능해지면, 리드 프레임 LF를 성형 금형(62)으로부터 취출한다. 그리고 가열로로 반송하여 추가로 가열 처리(큐어 베이크)를 행한다. 이것에 의하여 열경화성 수지의 잔부가 경화되어, 도 18에 도시하는 밀봉체(40)가 얻어진다.
또한 밀봉체(40)는 절연성의 수지를 주체로 하여 구성되지만, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자를 열경화성 수지에 혼합함으로써 밀봉체(40)의 기능(예를 들어 휨 변형에 대한 내성)을 향상시킬 수 있다.
<도금 공정>
다음으로, 도 15에 도시하는 도금 공정에서는, 도 18에 도시하는 리드 프레임 LF를 도시하지 않은 도금 용액에 침지시켜, 밀봉체(40)로부터 노출된 금속 부분(아우터부)의 표면에 금속막(도 6에 도시하는 금속막(22) 및 금속막(32))을 형성한다.
본 공정에서는, 전해 도금법에 의하여, 수지로부터 노출된 금속 부재의 표면에, 예를 들어 땜납을 포함하는 금속막(22, 32)(도 6 참조)을 형성한다. 도시는 생략하지만, 전해 도금법에서는, 피도금 가공물인 리드 프레임 LF(도 18 참조)를, 도금액이 들어간 도금조 내에 배치한다. 이때, 피가공물을 도금조 내의 캐소드에 접속한다. 예를 들어 리드 프레임 LF의 프레임부 LFf(도 18 참조)를 캐소드와 전기적으로 접속한다. 그리고 이 캐소드와, 마찬가지로 도금조 내에 배치된 애노드 사이에, 예를 들어 직류 전압을 가함으로써, 리드 프레임 LF의 프레임부 LFf와 접속된 금속 부재의 노출면에 금속막(22, 32)을 형성한다. 본 실시 형태에서는, 소위 전해 도금법에 의하여 금속막(22, 32)을 형성한다.
또한 도 15에서는 도시를 생략하고 있지만, 도금 공정에서는, 도금액에 리드 프레임 LF를 침지시키기 전에 전처리로서, 도 18에 도시하는 다이 패드(20)나 리드(30)의 표면에 화학 연마를 실시해도 된다. 도금액에 리드 프레임 LF를 침지시키기 전에 전처리를 실시함으로써, 예를 들어 밀봉체(40)(도 18 참조)로부터 노출되는 리드 프레임 LF의 표면의 산화막이나, 미소한 버를 제거할 수 있다.
본 실시 형태의 금속막(22, 32)은, 상술한 바와 같이 납(Pb)을 실질적으로 포함하지 않는, 소위 납 프리 땜납을 포함하며, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi) 또는 주석-구리-은(Sn-Cu-Ag) 등이다. 이 때문에, 본 도금 공정에서 사용하는 도금액은, 예를 들어 Sn2 + 또는 Bi3 + 등의 금속염이 포함되는 전해 도금액이다. 또한 이하의 설명에서는, 납 프리 땜납 도금의 예로서 Sn-Bi의 합금화 금속 도금에 대하여 설명하지만, 비스무트(Bi)를 구리(Cu)나 은(Ag) 등의 금속으로 치환하거나, 또는 비스무트(Bi)뿐 아니라 구리(Cu)나 은(Ag)을 첨가한 전해 도금액으로 치환할 수 있다.
본 실시 형태에서는, 도 18에 도시하는 다이 패드(20)(도 6 참조)가 리드(30)를 통하여 프레임부 LFf와 전기적으로 접속된 상태에서 도금 공정을 행한다. 리드 프레임 LF를 도금액에 침지한 상태에서 애노드와 캐소드 사이에 전압을 가하면, 캐소드에 접속된 리드(30) 및 다이 패드(20)와 애노드 사이는 도금액을 통하여 통전된다. 이때, 도금액 중의 Sn2 + 및 Bi3 +가 소정의 비율로 리드(30) 및 다이 패드(20) 중 밀봉체(40)로부터의 노출면에 석출되어, 도 6에 도시하는 금속막(22, 32)이 형성된다.
<개편화 공정>
다음으로, 도 15에 도시하는 개편화 공정에서는, 도 3에 도시하는 반도체 장치 PKG1(도 3 참조)에 상당하는 조립체를, 도 18에 도시하는 리드 프레임 LF의 프레임부 LFf 및 타이 바 LFt로부터 분리하여 개편화한다.
본 공정에서는, 다이 패드(20)(도 6 참조)에 연결되어 있는 프레임부 LFf(도 18 참조)를 절단하고, 프레임부 LFf를 통하여 연결된 복수의 다이 패드(20)를 각각 분할한다. 또한 본 공정에서는, 타이 바 LFt(도 18 참조)를 절단하고, 또한 복수의 리드(30)와 프레임부 LFf의 경계를 절단함으로써, 복수의 리드(30)의 각각을 분리시킨다.
타이 바 LFt, 프레임부 LFf 및 리드(30)의 절단 방법에는, 절단 지그를 피 절단 개소에 가압함으로써 전단하는 가공 방법(프레스 가공)을 이용할 수 있다. 본 공정은 도금 공정 후에 행하므로, 본 공정에서 절단됨으로써 새로이 형성된 측면은 도금막(도 6에 도시하는 금속막(22, 32))으로부터 노출되어 있다.
본 공정 후, 외관 검사, 전기적 시험 등 필요한 검사, 시험을 행하고 합격한 것이, 도 3에 도시하는 완성품의 반도체 장치 PKG1로 된다. 그리고 반도체 장치 PKG1은 출하되거나, 또는 도시하지 않은 실장 기판에 실장된다.
이상, 본 발명자에 의하여 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태나 상기 실시 형태 내에서 설명한 변형예만에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능함은 물론이다. 이하에서는 대표적인 변형예에 대하여 설명한다.
<변형예 1>
도 9 및 도 10을 이용하여 설명한 바와 같이 접합면 SEt1의 노출 면적을 작게 한 경우, 와이어 본드 공정에 있어서 와이어의 접합 위치의 위치 어긋남에 대한 마진이 작아진다. 이 때문에 와이어 본드 공정에서는, 와이어(12S1)의 접합부(12B1, 12B2)와 접합면 SEt1의 위치 관계를 눈으로 보아, 또는 이미지 센서 등을 사용하여 확인하고, 확인 결과에 기초하여 와이어 본드 위치의 미조정을 행하는 것이 바람직하다. 또한 와이어(12S1)의 접합부(12B1, 12B2)와 접합면 SEt1의 위치 관계를 확인하는 경우, 접합부(12B1, 12B2)의 근방에 위치 어긋남의 정도를 파악 가능한 마크가 있으면, 용이하게 미조정을 실시할 수 있다. 본 변형예에서는, 도 9에 도시하는 접합면 SEt1의 일부분에 위치 어긋남의 정도를 파악하는 마크를 형성한 구조예에 대하여 설명한다. 도 21은, 도 9에 대한 변형예를 도시하는 확대 평면도이다. 또한 도 22 및 도 23은, 도 21에 도시하는 접합면에 와이어를 접합한 상태예를 도시하는 확대 평면도이다.
도 21에 도시하는 변형예의 경우, 접합면 SEt1의 영역 SER1은, 개구부(13H1)의 변 HS1에 있어서 X 방향을 따라 돌출되는 돌출부 HSM1과, 개구부(13H1)의 변 HS2에 있어서 X 방향을 따라 돌출되는 돌출부 HSM2를 갖고 있다. 또한 접합면 SEt1의 영역 SER2는, 개구부(13H1)의 변 HS1에 있어서 X 방향을 따라 돌출되는 돌출부 HSM3과, 개구부(13H1)의 변 HS2에 있어서 X 방향을 따라 돌출되는 돌출부 HSM4를 갖고 있다.
돌출부 HSM1, HSM2, HSM3 및 HSM4의 각각은 접합면 SEt1의 면 내로부터 절연막(13)(도 7 참조)을 향하여 돌출되어 있다. 또한 돌출부 HSM1, HSM2, HSM3 및 HSM4의 각각은, 상술한 와이어 본드 공정에 있어서, 와이어(12S1)의 접합 위치의 위치 어긋남의 정도를 확인할 때 참조하는 마크이다. 상세하게는, 와이어 본드 공정에서는, X 방향에 있어서의 돌출부 HSM1, HSM2, HSM3 또는 HSM4의 길이(폭) WRP를 참조하여, 도 10에 도시하는 와이어(12S1)의 접합부(12B1) 또는 접합부(12B2)의 위치의 어긋남양을 확인한다. 도 21에 도시하는 돌출부 HSM1, HSM2, HSM3 또는 HSM4의 X 방향에 있어서의 길이(폭) WRP의 값은 서로 동등하며, 예를 들어 50㎛이다. 이 50㎛이라는 값은, 와이어 본드 공정에 있어서 허용되는 위치 어긋남양의 상한값이다.
또한 평면에서 보아, Y 방향에 있어서의 돌출부 HSM1의 길이 LM1 및 Y 방향에 있어서의 돌출부 HSM2의 길이 LM2의 각각은, Y 방향에 있어서의 영역 SER1의 길이보다 짧다. 달리 말하면, 돌출부 HSM1은 영역 SER1의 변 HS1의 일부분에 형성되어 있다. 또한 돌출부 HSM2는 영역 SER1의 변 HS2의 일부분에 형성되어 있다. 또한 Y 방향에 있어서의 돌출부 HSM3의 길이 LM3 및 Y 방향에 있어서의 돌출부 HSM4의 길이 LM4의 각각은, Y 방향에 있어서의 영역 SER2의 길이보다 짧다. 돌출부 HSM1이 영역 SER1의 일부분에 형성되어 있으므로, 도 22 및 도 23에 도시한 바와 같이, 변 HS1과 접합부(12B1)의 이격 거리 GP1과, 돌출부 HSM1의 X 방향의 길이 WRP를 비교할 수 있다. 돌출부 HSM2, HSM3 및 HSM4에 대해서도 마찬가지이다.
본 변형예와 같이 접합면 SEt1의 영역 SER1에 위치 어긋남양의 목표로 되는 마크가 형성되어 있는 경우, 도 22 및 도 23에 도시한 바와 같이 접합부(12B1)의 위치가 접합면 SEt1의 영역 SER1의 소정 위치에 대하여 어긋나 있었을 경우에, 어긋남양을 용이하게 확인할 수 있다. 예를 들어 도 22에 도시한 바와 같이 접합부(12B1)가 개구부(13H1)의 변 HS1측에 치우쳐 있는 경우, 변 HS1과 접합부(12B1)의 이격 거리 GP1과 돌출부 HSM1의 X 방향의 길이 WRP를 비교하면, 허용값에 대한 어긋남양의 정도를 용이하게 확인할 수 있다.
또한 도 23에 도시한 바와 같이, 접합부(12B1)가 개구부(13H1)의 변 HS2측에 치우쳐 있는 경우에는, 변 HS2와 접합부(12B1)의 이격 거리 GP2와 돌출부 HSM2의 X 방향의 길이 WRP를 비교하면, 허용값에 대한 어긋남양의 정도를 용이하게 확인할 수 있다. 도 21에 도시한 바와 같이 변 HS1과 변 HS2의 양측에 돌출부 HSM1, HSM2가 형성되어 있는 경우, 고정밀도로 어긋남양을 파악할 수 있다.
단, 도 23에 도시한 바와 같이 접합부(12B1)가 개구부(13H1)의 변 HS2측에 치우쳐 있는 경우에도, 변 HS1과 접합부(12B1)의 이격 거리 GP1과 돌출부 HSM1의 X 방향의 길이 WRP를 비교해도 된다. 이 경우에도 접합부(12B1)의 위치 어긋남의 정도를 파악할 수는 있다.
또한 도 21에 도시하는 예에서는, 접합면 SEt1의 영역 SER2에는 돌출부 HSM3 및 돌출부 HSM4가 형성되어 있다. 도 10에 도시한 바와 같이 와이어(12S1)의 접합부(12B1), 루프부(12L1) 및 접합부(12B2)의 각각은 Y 방향을 따라 직선적으로 배치된다. 이 때문에, 도 21에 도시하는 돌출부 HSM1, HSM2, HSM3 및 HSM4 중 적어도 어느 하나가 형성되어 있으면 어긋남양의 파악은 가능하다. 그러나 도 21에 도시한 바와 같이 영역 SER1과 영역 SER2의 각각에 돌출부가 형성되어 있으면, 도 10에 도시하는 와이어(12S1)의 연장 방향의 각도가 Y 방향으로 대하여 경사져 있었을 경우에 그 경사 각도의 정도를 파악하기 쉽다.
또한 도 21에 도시하는 돌출부 HSM1, HSM2, HSM3 및 HSM4의 길이 WRP는, 와이어 본드 공정에서의 허용 범위의 설정값에 따라 변경 가능하지만, 이 값이 극단적으로 커지면, 돌출부 HSM1, HSM2, HSM3 또는 HSM4가 상술한 박리의 기점으로 되는 경우가 있다. 따라서 길이 WRP는, 박리가 발생하지 않을 정도로 작은 것이 바람직하다. 도 21에 도시하는 예에서는, 길이 WRP는 50㎛이며, 길이 LM1, LM2, LM3 및 LM4의 각각보다 짧다. 길이 LM1, LM2, LM3 및 LM4는, 예를 들어 200㎛ 정도이다. 또한 길이 WRP는, 도 22 및 도 23에 나타내는 이격 거리 GP1 및 이격 거리 GP2 중, 어느 큰 쪽의 값보다도 작은 것이 바람직하다. 예를 들어 도 22 및 도 23에 도시하는 예의 경우, 이격 거리 GP1과 이격 거리 GP2의 합계값은 100㎛이므로, 길이 WRP가 50㎛이면, 이격 거리 GP1이 50㎛인 경우를 제외하면 상술한 조건을 만족시킨다.
또한 도 21 내지 도 23에서는, 와이어(12S1)(도 22 참조)의 접합부(12B1)의 근방에, 위치 어긋남양을 파악하기 위한 마크를 배치한 예에 대하여 설명했지만, 마크는 도 9에 도시하는 영역 SER3에 형성되어 있어도 된다. 도 24는, 도 21에 대한 변형예를 도시하는 확대 평면도이다. 도 25는, 도 24에 도시하는 접합면에 와이어를 접합한 상태예를 도시하는 확대 평면도이다.
도 24에 도시하는 변형예의 경우, 접합면 SEt1의 영역 SER3은, 개구부(13H1)의 변 HS1에 있어서 X 방향을 따라 영역 SER3을 향하여 파인 파임부 HSM5과, 개구부(13H1)의 변 HS2에 있어서 X 방향을 따라 영역 SER3을 향하여 파인 파임부 HSM6을 갖고 있다.
파임부 HSM5 및 HSM6의 각각은, 접합면 SEt1의 영역 SER3에 파고들도록 패어 있다. 또한 파임부 HSM5 및 HSM6의 각각은, 상술한 와이어 본드 공정에 있어서, 와이어(12S1)의 접합 위치의 위치 어긋남의 정도를 확인할 때 참조하는 마크이다. 상세하게는, 와이어 본드 공정에서는, X 방향에 있어서의 파임부 HSM5 및 HSM6의 길이(폭) WRP와, 도 10에 도시하는 와이어(12S1)의 루프부(12L1)의 위치 관계를 확인함으로써, 위치의 어긋남양을 확인한다. 도 21에 도시하는 파임부 HSM5 및 HSM6의 X 방향에 있어서의 길이(폭) WRP의 값은 서로 동등하며, 예를 들어 50㎛이다. 이 50㎛이라는 값은, 상술한 바와 같이 와이어 본드 공정에 있어서 허용되는 위치 어긋남양의 상한값이다.
또한 평면에서 보아, Y 방향에 있어서의 파임부 HSM5의 길이 LM5 및 파임부 HSM6의 길이 LM6의 각각은 X 방향에 있어서의 영역 SER3의 길이보다 짧다. 달리 말하면, 파임부 HSM5는 영역 SER3의 변 HS1의 일부분에 형성되어 있다. 또한 파임부 HSM6은 영역 SER3의 변 HS2의 일부분에 형성되어 있다. 파임부 HSM5가 영역 SER3의 일부분에 형성되어 있으므로, 도 25에 도시한 바와 같이, 평면에서 보아 파임부 HSM5 중 루프부(12L1)로부터 노출되는 부분의 X 방향에 있어서의 길이 GP3을 용이하게 파악할 수 있다.
본 변형예와 같이 접합면 SEt1의 영역 SER3에, 위치 어긋남양의 목표로 되는 마크가 형성되어 있는 경우, 도 25에 도시한 바와 같이 루프부(12L1)의 위치가 접합면 SEt1의 영역 SER3의 소정 위치에 대하여 어긋나 있었을 경우에, 어긋남양을 용이하게 확인할 수 있다. 또한 상술한 바와 같이 도 10에 도시하는 와이어(12S1)의 접합부(12B1), 루프부(12L1) 및 접합부(12B2)의 각각은 Y 방향을 따라 직선적으로 배치된다. 이 때문에, 루프부(12L1)에 있어서의 어긋남양을 파악할 수 있으면, 접합부(12B1, 12B2)에 있어서의 어긋남양을 추측할 수 있다.
또한 도 21에 도시하는 예에서는, 돌출부 HSM1, HSM2, HSM3 및 HSM4가 형성되지 않는 경우와 비교하여 개구부(13H1)의 개구 면적이 커진다. 이 때문에, 예를 들어 도 7에 도시한 바와 같이 서로 인접하는 개구부(13H1)와 개구부(13H2)의 이격 거리가 작은 경우, 개구부(13H1)와 개구부(13H2)의 각각에 형성된 돌출부 HSM1, HSM2, HSM3 및 HSM4가 서로 연통하지 않도록 레이아웃을 고려할 필요가 있다.
한편, 도 24에 도시하는 예의 경우, 파임부 HSM5 및 HSM6이 형성되어 있지 않은 예와 비교하여 개구부(13H1)의 개구 면적은 작아진다. 따라서 도 7에 도시한 바와 같이 서로 인접하는 개구부(13H1)와 개구부(13H2)의 이격 거리가 작은 경우에도 레이아웃의 자유도는 높다.
또한 도 25에 도시한 바와 같이 와이어(12S1)의 위치가 개구부(13H1)의 변 HS2측에 치우쳐 있는 경우, 변 HS2에 설치된 파임부 HSM6은 시인할 수 없게 된다. 반대로 와이어(12S1)의 위치가 개구부(13H1)의 변 HS1측에 치우쳐 있는 경우, 변 HS1에 설치된 파임부 HSM5는 시인할 수 없게 된다. 따라서 와이어(12S1)의 위치가 변 HS1 및 HS2 중 어느 쪽에 치우쳐 있는 경우에도, 어긋남양을 파악하는 관점에서는, 도 24에 도시한 바와 같이 변 HS1 및 변 HS2의 양쪽에 파임부가 형성되어 있는 것이 바람직하다.
또한 도 24에 도시하는 예에서는, 도 21을 이용하여 설명한 돌출부 HSM1, HSM2, HSM3 및 HSM4는 형성되어 있지 않다. 그러나 변형예로서, 도 25에 도시하는 파임부 HSM5, HSM6에 추가하여, 도 21에 도시하는 돌출부 HSM1, HSM2, HSM3 및 HSM4 중 하나 이상이 형성되어 있어도 된다.
<변형예 2>
또한 상기 실시 형태에서는, 도 9에 도시한 바와 같이 개구부(13H1)의 변 HS1 및 변 HS2의 양쪽에 잘록부가 형성된 실시 형태에 주목하여 설명하였다. 그러나 변형예로서는, 도 26에 도시한 바와 같이 변 HS1 및 변 HS2 중 어느 한쪽에 잘록부가 형성되어 있어도 된다. 도 26은, 도 13에 대한 변형예를 도시하는 확대 평면도이다.
도 26에 도시하는 접합면 SEt1은, 개구부(13H1)의 변 HS2측에, 도 13에 도시하는 부분 HSP23이 없어 변 HS2가 직선적으로 연장되어 있는 점에서, 도 13에 도시하는 접합면 SEt1과 상이하다.
도 26에 도시하는 변형예의 경우에도, 와이어(12S1)의 접합 위치가 변 HS2측에 치우쳐 있는 경우, 변 HS2와 와이어(12S1)의 루프부(12L1) 사이의 폭 WR4의 값은 100㎛ 미만으로 된다. 한편, 도시는 생략하지만, 와이어(12S1)의 접합 위치가 변 HS1측에 치우쳐 있는 경우, 폭 WR4의 값은 150㎛로 되는 경우가 있다.
단, 도 5에 도시한 바와 같이, 복수의 와이어(12S)는 서로 인접하여 배열되어 있지만, 도 7에 도시한 바와 같이 와이어(12S1)는 배열의 단부에 배치되어 있다. 또한 개구부(13H1)의 변 HS2측에는 와이어(12S)는 배치되어 있지 않다. 이 때문에, 도 26에 도시하는 예에 있어서, 도 12에 도시하는 검토예에 있어서 폭 WR3의 값이 150㎛로 된 경우와 비교하면, 폭 WR3의 값이 150㎛로 된 경우에는 박리는 발생하기 어렵다.
이와 같이, 접합면(개구부)이 서로 인접하도록 배열되어 있는 경우, 배열의 단부에 배치되는 접합면의 경우에는, 변 HS1 및 변 HS2 중 한쪽에 잘록부를 형성하는 경우도 있다.
<변형예 3>
또한 상기 실시 형태에서는, 예를 들어 도 8에 도시한 바와 같이 하나의 소스 전극 패드 SE의 복수의 부분이, 절연막(13)에 형성된 복수의 개구부(13H1)에 있어서 노출되어 있는 실시 형태에 대하여 설명하였다. 그러나 도 8에 도시하는 접합면 SEt1이, 절연막(13)에 덮인 제1 소스 전극 패드(전극, 소스 전극) SE1의 일부이며, 접합면 SEt2가, 절연막(13)에 덮인 제2 소스 전극 패드(전극, 소스 전극) SE2의 일부여도 된다.
<변형예 4>
또한 상기 실시 형태에서는, 예를 들어 도 7에 도시한 바와 같이 접합면 SEt1과 접합면 SEt2의 형상이 직사각형인 경우에 대하여 설명하였다. 그러나 접합면 SEt1과 접합면 SEt2의 형상은 직사각형에 한정되지는 않으며, 예를 들어 다각형이나 원형(타원형을 포함함) 등 다양한 변형예가 있다.
<변형예 5>
또한 도시는 생략하지만, 도 7에 대한 다른 변형예로서 와이어(12S1)가 3개소 이상에서 하나의 접합면 SEt1에 접합되어 있어도 된다. 이 경우, 와이어(12S1)와 접합면 SEt1의 접합 면적이 증가하므로, 와이어(12S1)를 통한 도전 경로의 임피던스를 저감시킬 수 있다. 와이어(12S2)에 대해서도 마찬가지이다.
단, 와이어(12S1)와 접합면 SEt1의 접합 개소 수가 많은 경우, 접합면 SEt1의 Y 방향의 길이(예를 들어 도 7에 도시하는 예에서는 변 HS1 및 변 HS2의 길이)가 길어진다. 이 경우, 밀봉체(40)(도 20 참조)와 소스 전극 패드 SE의 선팽창 계수 차에 기인하는 응력이 접합면 SEt1 중, Y 방향에 있어서의 양 단부(도 7에 도시하는 변 HS3의 근방 및 변 HS4의 근방)에 있어서 특히 커진다. 이 때문에, Y 방향에 있어서의 소스 전극 패드 SE의 길이를 짧게 하는 관점에서는, 도 7에 도시한 바와 같이 와이어(12S1)가 2개소에서 하나의 접합면 SEt1에 접합되어 있는 형태가 특히 바람직하다.
<변형예 6>
또한 상기 실시 형태에서는, 파워 반도체 장치가 구비하는 파워 트랜지스터의 예로서 MOSFET을 예시했지만, 다양한 변형예를 적용할 수 있다. 예를 들어 MOSFET 대신 IGBT를 구비하고 있어도 된다. 이 경우, 상기 실시 형태에서 설명한 MOSFET의 드레인을 IGBT의 콜렉터로 대체하고, MOSFET의 소스를 IGBT의 이미터로 대체하여 적용할 수 있다. 또한 IGBT를 이용하는 경우, 부하 전류의 흐름 방향을 제어하는 다이오드(FWD, Free Wheeling Diode) 칩이 IGBT 칩과는 따로 탑재되는 경우가 많다. 이 때문에, 도 5에 도시하는 다이 패드(20) 상에는 IGBT 칩 및 FWD 칩이 탑재된다.
또한 상기 실시 형태에서는, 환경 온도나 온도 사이클 부하 내성에 관하여 가혹한 조건이 요구되기 쉬운 반도체 장치의 예로서 파워 반도체 장치에 주목하여 설명하였다. 그러나 파워 반도체 장치 이외의 반도체 장치(예를 들어 제어계의 반도체 장치나 통신계의 반도체 장치) 등의 경우에도, 환경 온도나 온도 사이클 부하 내성에 관한 요구 사양이 높은 경우에는, 상기 실시 형태 또는 변형예에서 설명한 기술을 적용함으로써 이들에 관한 성능을 향상시킬 수 있다. 또한 파워 반도체 장치 이외의 반도체 장치에서는, 와이어로서 금(Au) 와이어가 사용되고 와이어 본딩 방식으로서 볼 본딩 방식이 이용되는 경우가 많다.
<변형예 7>
또한 상기 실시 형태에서는, 예를 들어 도 7에 도시하는 반도체 칩(10)과 같이, 접합면 SEt1 및 접합면 SEt2의 배열 방향인 X 방향과, 접합면 SEt1 및 접합면 SEt2의 연장 방향인 Y 방향이, 반도체 칩(10)의 표면(10t)의 외연의 각 변을 따라 연장되어 있는 실시 형태에 대하여 설명하였다. 그러나 상술한 각 구성은, X 방향 및 Y 방향의 각각이 반도체 칩(10)의 표면(10t)의 외연의 각 변에 대하여 직교 이외의 각도로 교차하고 있는 경우에도 적용 가능하다.
<변형예 8>
또한 예를 들어 상기와 같이 다양한 변형예에 대하여 설명했지만, 상기에서 설명한 각 변형예끼리를 조합하여 적용할 수 있다. 또한 각 변형예의 일부분을 추출하여 조합해도 된다.
10: 반도체 칩
10b: 이면(면, 주면, 하면)
10s: 측면(면)
10t: 표면(면, 주면, 상면)
11: 다이 본드재(접착재)
12, 12G, 12S, 12S1, 12S2: 와이어(금속 와이어, 도전성 부재, 금속 선)
12B1, 12B2, 12B3: 접합부(접속부, 스티치부)
12L1, 12L2: 루프부(중간부, 연장부)
13: 절연막(보호막)
13H1, 13H2, 13H3, 13H4, 13H5: 개구부
20: 다이 패드(금속판, 칩 탑재부, 방열판)
20b: 하면(면, 주면, 이면, 노출면, 실장면)
20s, 20s1, 20s2: 측면
20t: 상면(면, 주면, 표면, 칩 탑재면)
21, 31: 기재
22, 32: 금속막(도금막)
30, 30D, 30G, 30S: 리드(단자)
30b: 하면(면)
30M: 이너부(이너 리드부, 피밀봉부)
30s: 측면
30t: 상면(면, 와이어 본딩면)
30W: 와이어 접합부(리드 포스트, 패드, 본딩 패드, 와이어 접속부, 접합부)
30X: 아우터부(아우터 리드부, 노출부)
40: 밀봉체(수지 밀봉체, 수지체, 몰드 수지)
40b: 하면(실장면)
40s: 측면
40t: 상면
62: 성형 금형
62B: 하형(제2 금형)
62C: 캐비티
62T: 상형(제1 금형)
CH: 채널 형성 영역
D: 드레인
DE: 드레인 전극(전극)
EP: 에피택셜층
G: 게이트 전극
GE: 게이트 전극 패드(전극, 게이트 전극)
GEt, SEt1, SEt2, SEt3, SEt4, SEtH: 접합면(노출면, 접합부)
GI: 게이트 절연막
GP1, GP2: 이격 거리
GP3: 길이
GW: 배선(게이트 배선)
HS1, HS2, HS3, HS4: 변(부분)
HSM1, HSM2, HSM3, HSM4: 돌출부
HSM5, HSM6: 파임부
HSP1, HSP2, HSP3, HSP4, HSP5, HSP21, HSP22, HSP23, HSP24, HSP25: 부분
HSM1, HSM2, HSM3, HSM4: 돌출부
HSM5, HSM6: 파임부
HSP1, HSP2, HSP3, HSP4, HSP5, HSP21, HSP22, HSP23, HSP24, HSP25: 부분
HT1: 루프 높이
LE1: 루프 길이
LE2: 길이
LF: 리드 프레임
LFd: 디바이스 형성부
LFf: 프레임부(프레임부)
LFt: 타이 바
LM1, LM2, LM3, LM4, LM5, LM6: 길이
PKG1: 반도체 장치
PRM: 프로브 흔적
Q1: 트랜지스터
S: 소스
SE: 소스 전극 패드(전극, 소스 전극)
SR: 소스 영역
SW: 배선(소스 배선)
TR1: 트렌치(개구부, 홈)
VL1, VL2: 연장선(가상 선)
WC1, WC2, WH1, WH2, WH3, WH4, WH5, WR1, WR2, WR3, WR4, WR5, WR6, WRP, WW1, WW2: 폭(길이, 굵기)
WH: 반도체 기판
WHt: 주면
WS1, WS2: 거리

Claims (20)

  1. 제1 접합면을 갖는 전극 패드와, 상기 전극 패드의 상기 제1 접합면을 노출시키는 제1 개구부를 구비한 절연막을 갖는 반도체 칩과,
    상기 전극 패드의 상기 제1 접합면과 접합되는 제1 와이어와,
    상기 전극 패드의 상기 제1 접합면에 접촉하도록, 상기 반도체 칩과, 상기 제1 와이어를 밀봉하는 밀봉체를 갖고,
    상기 제1 접합면은 금속을 포함하고,
    상기 밀봉체는 절연 재료를 포함하고,
    평면에서 보아 상기 제1 접합면은, 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 있는 제3 영역을 갖고,
    상기 제1 와이어는, 상기 제1 접합면의 상기 제1 영역에 접합되는 제1 접합부, 상기 제1 접합면의 상기 제2 영역에 접합되는 제2 접합부, 및 상기 제1 접합부와 상기 제2 접합부 사이에 위치하는 제1 중간부를 갖고,
    평면에서 보아 상기 제1 중간부는 제1 방향을 따라 연장되고, 또한, 상기 제1 중간부와 상기 제3 영역은 서로 이격되고,
    평면에서 보아, 상기 제1 방향에 직교하는 제2 방향에 있어서의 상기 제1 영역의 폭과, 상기 제2 방향에 있어서의 상기 제2 영역의 폭은, 상기 제2 방향에 있어서의 상기 제3 영역의 폭보다도 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 개구부는 상기 제2 방향에 있어서 상기 제1 개구부의 한쪽 단부에 있고, 또한, 상기 제1 방향으로 연장되는 제1 변과, 상기 제1 변의 반대측의 단부에 있고, 또한, 상기 제1 방향으로 연장되는 제2 변을 갖고,
    상기 제1 변은 상기 제1 영역과 상기 제3 영역 사이, 및 상기 제2 영역과 상기 제3 영역 사이에 있어서 각각 굴곡되고,
    상기 제2 변은 상기 제1 영역과 상기 제3 영역 사이, 및 상기 제2 영역과 상기 제3 영역 사이에 있어서 각각 굴곡되는, 반도체 장치.
  3. 제1항에 있어서,
    평면에서 보아 상기 제2 방향에 있어서의 상기 제3 영역의 폭은, 상기 제2 방향에 있어서의 상기 제1 와이어의 상기 제1 중간부의 폭 이하인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 방향에 있어서, 상기 제1 와이어의 옆에는 제2 와이어가 배치되고,
    상기 제2 방향에 있어서의 상기 제1 와이어와 상기 제2 와이어와의 이격 거리는 상기 제1 와이어의 선 직경보다 작은, 반도체 장치.
  5. 제1항에 있어서,
    평면에서 보아 상기 제1 개구부는, 상기 제1 방향을 따라 연장되는 제1 변, 및 상기 제1 변의 반대측의 제2 변을 갖고,
    상기 제1 변은 평면에서 보아, 상기 제1 영역을 따라 연장되는 제1 부분과, 상기 제2 영역을 따라 연장되는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치하고, 또한 상기 제3 영역을 따라 연장되는 제3 부분을 갖고,
    상기 제1 변의 상기 제1 부분의 연장선과 상기 제3 부분 사이의 폭은, 상기 제1 변의 상기 제3 부분과 상기 제1 와이어의 상기 제1 중간부 사이의 폭보다 큰, 반도체 장치.
  6. 제1항에 있어서,
    평면에서 보아 상기 제1 개구부는, 상기 제1 방향을 따라 연장되는 제1 변, 및 상기 제1 변의 반대측의 제2 변을 갖고,
    상기 제1 변은 평면에서 보아, 상기 제1 영역을 따라 연장되는 제1 부분과, 상기 제2 영역을 따라 연장되는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치하고, 또한 상기 제3 영역을 따라 연장되는 제3 부분을 갖고,
    상기 제2 변은 평면에서 보아, 상기 제1 영역을 따라 연장되는 제4 부분과, 상기 제2 영역을 따라 연장되는 제5 부분과, 상기 제4 부분과 상기 제5 부분 사이에 위치하고, 또한 상기 제3 영역을 따라 연장되는 제6 부분을 갖고,
    상기 제1 변의 상기 제3 부분은 상기 제1 부분의 연장선과 상기 제2 변 사이에 있고,
    상기 제2 변의 상기 제6 부분은 상기 제4 부분의 연장선과 상기 제1 변 사이에 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 접합면의 상기 제1 영역은, 상기 제2 방향을 따라 돌출되는 제1 돌출부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제1 돌출부의 길이는 상기 제1 방향에 있어서의 상기 제1 영역의 길이보다 짧은, 반도체 장치.
  8. 제7항에 있어서,
    평면에서 보아, 상기 제2 방향에 있어서의 상기 제1 돌출부의 길이는 상기 제1 방향에 있어서의 상기 제1 돌출부의 길이보다 짧은, 반도체 장치.
  9. 제1항에 있어서,
    평면에서 보아 상기 제1 개구부는, 상기 제1 방향을 따라 연장되는 제1 변, 및 상기 제1 변의 반대측의 제2 변을 갖고,
    상기 제1 접합면의 상기 제1 영역은, 상기 제1 개구부의 상기 제1 변에 있어서 상기 제2 방향을 따라 돌출되는 제1 돌출부와, 상기 제1 개구부의 상기 제2 변에 있어서 상기 제2 방향을 따라 돌출되는 제2 돌출부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제1 돌출부의 길이 및 상기 제1 방향에 있어서의 상기 제2 돌출부의 길이의 각각은 상기 제1 방향에 있어서의 상기 제1 영역의 길이보다 짧은, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 접합면의 상기 제2 영역은, 상기 제1 개구부의 상기 제1 변에 있어서 상기 제2 방향을 따라 돌출되는 제3 돌출부와, 상기 제1 개구부의 상기 제2 변에 있어서 상기 제2 방향을 따라 돌출되는 제4 돌출부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제3 돌출부의 길이 및 상기 제1 방향에 있어서의 상기 제4 돌출부의 길이의 각각은 상기 제1 방향에 있어서의 상기 제2 영역의 길이보다 짧은, 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 접합면의 상기 제3 영역은, 상기 제2 방향을 따라 상기 제3 영역을 향하여 파인 제1 파임부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제1 파임부의 길이는 상기 제1 방향에 있어서의 상기 제3 영역의 길이보다 짧은, 반도체 장치.
  12. 제1항에 있어서,
    평면에서 보아 상기 제1 개구부는, 상기 제1 방향을 따라 연장되는 제1 변, 및 상기 제1 변의 반대측의 제2 변을 갖고,
    상기 제1 접합면의 상기 제3 영역은, 상기 제1 개구부의 상기 제1 변에 있어서 상기 제2 방향을 따라 상기 제2 변을 향하여 파인 제1 파임부와, 상기 제1 개구부의 상기 제2 변에 있어서 상기 제2 방향을 따라 상기 제1 변을 향하여 파인 제2 파임부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제1 파임부의 길이 및 상기 제2 파임부의 길이의 각각은 상기 제1 방향에 있어서의 상기 제3 영역의 길이보다 짧은, 반도체 장치.
  13. 제1항에 있어서,
    상기 제3 영역은, 시험용의 단자가 파고든 흔적을 갖고 있는, 반도체 장치.
  14. 제1 접합면을 갖는 전극 패드와, 상기 전극 패드의 상기 제1 접합면을 노출시키는 제1 개구부를 구비한 절연막을 갖는 반도체 칩과,
    상기 전극 패드의 상기 제1 접합면과 접합되는 제1 와이어와,
    상기 전극 패드의 상기 제1 접합면에 접촉하도록, 상기 반도체 칩과, 상기 제1 와이어를 밀봉하는 밀봉체를 갖고,
    상기 제1 접합면은 금속을 포함하고,
    상기 밀봉체는 절연 재료를 포함하고,
    상기 제1 와이어는, 상기 제1 접합면에 접합되는 제1 접합부, 상기 제1 접합면에 접합되는 제2 접합부, 및 상기 제1 접합부와 상기 제2 접합부 사이에 위치하는 제1 중간부를 갖고,
    평면에서 보아 상기 제1 중간부는 제1 방향을 따라 연장되고, 또한, 상기 제1 중간부와 상기 제1 접합면과는 서로 이격되고,
    평면에서 보아 상기 제1 개구부는, 상기 제1 방향을 따라 연장되는 제1 변, 및 상기 제1 변의 반대측의 제2 변과, 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 제3 변과, 상기 제3 변의 반대측의 제4 변을 갖고,
    상기 제1 변은 평면에서 보아, 상기 제1 방향을 따라 연장되는 제1 부분과, 상기 제1 방향을 따라 연장되는 제2 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치하고, 또한 상기 제1 방향을 따라 연장되는 제3 부분을 갖고,
    평면에서 본 상기 제2 방향에 있어서, 상기 제1 접합부는 상기 제1 변의 상기 제1 부분과 상기 제2 변 사이에 위치하고,
    평면에서 본 상기 제2 방향에 있어서, 상기 제2 접합부는 상기 제1 변의 상기 제2 부분과 상기 제2 변 사이에 위치하고,
    평면에서 본 상기 제2 방향에 있어서, 상기 제1 중간부는 상기 제1 변의 상기 제3 부분과 상기 제2 변 사이에 위치하고,
    평면에서 보아, 상기 제1 변의 상기 제1 부분으로부터 상기 제2 변까지의 상기 제2 방향에 있어서의 길이, 및 상기 제1 변의 상기 제2 부분으로부터 상기 제2 변까지의 상기 제2 방향에 있어서의 길이의 각각은, 상기 제3 부분으로부터 상기 제2 변까지의 상기 제2 방향에 있어서의 길이보다 큰, 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 변은 평면에서 보아, 상기 제1 방향을 따라 연장되는 제4 부분과, 상기 제1 방향을 따라 연장되는 제5 부분과, 상기 제1 부분과 상기 제2 부분 사이에 위치하고, 또한 상기 제1 방향을 따라 연장되는 제6 부분을 갖고,
    상기 제1 변의 상기 제3 부분은 상기 제1 부분의 연장선과 상기 제2 변 사이에 있고,
    상기 제2 변의 상기 제6 부분은 상기 제4 부분의 연장선과 상기 제1 변 사이에 있는, 반도체 장치.
  16. 제14항에 있어서,
    상기 제1 접합면 중, 상기 제1 와이어의 상기 제1 중간부와 중첩되는 영역은, 시험용의 단자가 파고든 흔적을 갖고 있는, 반도체 장치.
  17. 반도체 장치의 제조 방법으로서,
    (a) 제1 접합면을 갖는 전극 패드와, 제1 표면과, 상기 제1 표면을 갖고, 상기 전극 패드의 상기 제1 접합면을 노출시키는 제1 개구부를 구비한 절연막과, 상기 제1 표면의 반대측의 제1 이면을 갖는 반도체 칩을 준비하는 공정과,
    (b) 상기 반도체 칩이 고정되는 칩 탑재부와, 상기 칩 탑재부와 이격되는 제1 리드를 갖는 리드 프레임을 준비하는 공정과,
    (c) 상기 (a) 공정과 상기 (b) 공정 후, 상기 반도체 칩의 상기 제1 이면과 상기 칩 탑재부가 마주 보도록 상기 반도체 칩을 상기 칩 탑재부에 탑재하는 공정과,
    (d) 상기 (c) 공정 후, 상기 반도체 칩의 상기 제1 접합면에 제1 와이어를 접합하는 공정과,
    (e) 상기 (d) 공정 후, 상기 전극 패드의 상기 제1 접합면에 접촉하도록, 상기 반도체 칩과 상기 제1 와이어를 절연 재료로 밀봉하는 공정을 갖고,
    상기 제1 접합면은 금속을 포함하고,
    평면에서 보아 상기 제1 접합면은, 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 있는 제3 영역을 갖고,
    상기 (d) 공정에는,
    (d1) 상기 제1 와이어의 제1 접합부를 상기 제1 접합면의 상기 제1 영역에 접합하는 공정과,
    (d2) 상기 (d1) 공정 후, 상기 제1 접합부에 연결되고, 또한 제1 방향을 따라 연장되는 상기 제1 와이어의 제1 중간부를, 상기 제1 접합면의 상기 제3 영역에 걸쳐지도록 성형하는 공정과,
    (d3) 상기 (d2) 공정 후, 상기 제1 와이어의 상기 제1 중간부에 연결되는 상기 제1 와이어의 제2 접합부를 상기 제1 접합면의 상기 제2 영역에 접합하는 공정
    이 포함되고,
    상기 제1 와이어의 상기 제1 중간부와 상기 제3 영역은 서로 이격되고,
    평면에서 보아, 상기 제1 방향에 직교하는 제2 방향에 있어서의 상기 제1 영역의 폭과, 상기 제2 방향에 있어서의 상기 제2 영역의 폭은, 상기 제2 방향에 있어서의 상기 제3 영역의 폭보다도 큰, 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 접합면의 상기 제1 영역은, 상기 제2 방향을 따라 돌출되는 제1 돌출부를 갖고,
    평면에서 보아 상기 제1 방향에 있어서의 상기 제1 돌출부의 길이는, 상기 제1 방향에 있어서의 상기 제1 영역의 길이보다 짧고,
    상기 (d) 공정에는,
    (d4) 상기 (d1) 공정 후, 상기 제1 와이어와 상기 제1 접합면의 위치 관계를 확인하고, 상기 확인한 결과에 기초하여 와이어 본딩 위치를 조정하는 공정이 포함되고,
    상기 (d4) 공정에서는, 상기 제2 방향에 있어서의 상기 제1 돌출부의 길이를 참조하여 상기 제1 와이어의 상기 제1 접합부의 위치의 어긋남양을 확인하는, 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 접합면의 상기 제3 영역은, 상기 제2 방향을 따라 상기 제3 영역을 향하여 파인 제1 파임부를 갖고,
    평면에서 보아, 상기 제1 방향에 있어서의 상기 제1 파임부의 길이는 상기 제1 방향에 있어서의 상기 제3 영역의 길이보다 짧고,
    상기 (d) 공정에는,
    (d4) 상기 (d1) 공정 후, 상기 제1 와이어와 상기 제1 접합면의 위치 관계를 확인하고, 상기 확인한 결과에 기초하여 와이어 본딩 위치를 조정하는 공정이 포함되고,
    상기 (d4) 공정에서는, 상기 제2 방향에 있어서의 상기 제1 파임부의 길이와, 상기 제1 와이어의 상기 제1 중간부의 위치 관계를 확인하는, 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 (a) 공정에는, 상기 제3 영역에 시험용의 단자를 접촉시키는 공정이 포함되는, 반도체 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6901902B2 (ja) * 2017-04-27 2021-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7299751B2 (ja) * 2019-05-14 2023-06-28 ローム株式会社 半導体装置
US12080634B2 (en) * 2019-11-27 2024-09-03 The Noco Company Semiconductor device, printed circuit board (PCB), and method of interfacing control pin (gate pin) of a power semiconductor device (MOSFET) to a printed circuit board (PCB)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338955A (ja) 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US20070108601A1 (en) 2005-11-09 2007-05-17 Stats Chippac Ltd. Integrated circuit package system including ribbon bond interconnect
JP2009231805A (ja) 2008-02-29 2009-10-08 Renesas Technology Corp 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61290747A (ja) 1985-06-19 1986-12-20 Hitachi Ltd 電子回路装置
JP2621420B2 (ja) * 1988-09-28 1997-06-18 日本電気株式会社 半導体装置のボンディングパッド
WO1998021751A2 (de) 1996-11-11 1998-05-22 Siemens Aktiengesellschaft Optimierung der leistungsverbindung zwischen chip und leiterrahmen für leistungsschalter
JP3902342B2 (ja) 1998-10-08 2007-04-04 Ｎｅｃエレクトロニクス株式会社 半導体装置
DE102005039940B4 (de) 2005-08-24 2009-07-02 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Bondverbindung der Leistungshalbleiterbauelemente
JP5148825B2 (ja) 2005-10-14 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP4951276B2 (ja) * 2006-05-29 2012-06-13 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置
JP5176557B2 (ja) * 2007-03-19 2013-04-03 三菱電機株式会社 電極パターンおよびワイヤボンディング方法
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
JP2013016837A (ja) * 2007-04-27 2013-01-24 Renesas Electronics Corp 半導体装置
TW200933851A (en) * 2008-01-30 2009-08-01 Powertech Technology Inc COL semiconductor package
DE102008008853B4 (de) 2008-02-13 2010-05-06 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung mit Bondverbindung
TW201103113A (en) * 2009-07-10 2011-01-16 Chipsip Technology Co Ltd Package structure with lead frame
JP2012195459A (ja) 2011-03-16 2012-10-11 Sharp Corp ワイヤーボンディング方法、及び、半導体装置
JP2013026361A (ja) * 2011-07-20 2013-02-04 Panasonic Corp 半導体装置及び半導体装置の製造方法
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
US20140001480A1 (en) * 2012-07-02 2014-01-02 Infineon Technologies Ag Lead Frame Packages and Methods of Formation Thereof
WO2014045435A1 (ja) * 2012-09-24 2014-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6303623B2 (ja) 2014-03-07 2018-04-04 富士電機株式会社 半導体装置、半導体装置の製造方法、位置決め治具
JP6663340B2 (ja) * 2016-10-28 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6901902B2 (ja) * 2017-04-27 2021-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001338955A (ja) 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US20070108601A1 (en) 2005-11-09 2007-05-17 Stats Chippac Ltd. Integrated circuit package system including ribbon bond interconnect
JP2009231805A (ja) 2008-02-29 2009-10-08 Renesas Technology Corp 半導体装置

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Publication number Publication date
KR20180120598A (ko) 2018-11-06
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