KR102481010B1 - 광원장치 - Google Patents

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니치아 카가쿠 고교 가부시키가이샤
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Abstract

[과제] 발광장치를 기판에 실장할 때의 위치 어긋남이 억제된 광원장치를 제공한다.
[해결수단] 하면에 제1 전극과 제2 전극을 갖고, 하면에 있어서, 제1 전극은, 분리 영역을 통해 분리된 제1부 및 제2부를 갖는 전자부품과, 기재와, 기재의 상면에 배치되는 한쌍의 배선층을 가진 기판을 구비하고, 한쌍의 배선층의 상면과, 전자부품의 하면에 있는 제1 전극 및 제2 전극이 대면하도록 전자부품이 재치되는 광원장치로서, 기판은, 분리 영역과 대면하는 위치에 제1 영역을 갖고, 제1 영역은, 제1 영역 이외에 위치하는 한쌍의 배선층의 표면보다 땜납 젖음성이 불량한 영역인 것을 특징으로 하는 광원장치.

Description

광원장치{LIGHT SOURCE DEVICE}
본 개시는 광원장치에 관한 것이다.
하나 이상의 발광장치가 기판에 실장된 광원장치가 여러 가지 이용되고 있다. 이와 같은 광원장치에서는, 발광장치의 배향이 광원장치의 출사광에 영향을 미치는 것이 알려져 있다(특허문헌 1 등). 이 때문에, 발광장치의 실장 후에, 발광장치의 배광이 바람직한 배광이 되도록, 발광장치의 위치 어긋남이 억제된 광원장치가 요구되고 있다.
일본특허공개 제2016-157918호 공보
본 개시의 실시형태는, 발광장치를 기판에 실장할 때의 위치 어긋남이 억제된 광원장치를 제공하는 것을 목적으로 한다.
본 개시의 실시형태의 광원장치는, 하면에 제1 전극과 제2 전극을 갖고, 하면에 있어서, 제1 전극은, 분리 영역을 통해 분리된, 제1부 및 제2부를 갖는 전자부품과, 기재와, 기재의 상면에 배치되는 한쌍의 배선층을 갖는 기판을 구비하고, 한쌍의 배선층의 상면과, 전자부품의 하면에 있는 제1 전극 및 제2 전극이 대면하도록 전자부품이 재치되는 광원장치로서, 기판은, 분리 영역과 대면하는 위치에 제1 영역을 갖고, 제1 영역은, 제1 영역 이외에 위치하는 한쌍의 배선층의 표면보다 땜납 젖음성이 불량한 영역이다.
본 개시의 실시형태에 따르면, 발광장치를 기판에 실장할 때의 위치 어긋남이 억제된 광원장치를 제공할 수 있다.
도 1은 본 개시의 광원장치의 일 실시형태를 나타내는 모식 상면도이다.
도 2a는 도 1의 광원장치에 탑재되는 전자부품의 일 실시형태를 나타내는 모식 상면도이다.
도 2b는 도 2a의 전자부품을 나타내는 모식 하면도이다.
도 2c는 도 2a에 나타내는 I-I'선에 있어서의 모식 단면도이다.
도 2d는 도 2a의 전자부품을 상방으로부터 보았을 때의 모식 투과도이다.
도 3a는 도 1의 광원장치를 구성하는 기판의 일 실시형태를 나타내는 모식 상면도이다.
도 3b는 기판과 전자 부품의 위치 관계를 설명하기 위한 모식 투과도이다.
도 4a는 본 개시의 광원장치에 탑재되는 전자부품의 다른 실시형태를 나타내는 모식 투과도이다.
도 4b는 도 4a의 전자부품을 나타내는 모식 하면도이다.
도 4c는 기판과 전자부품의 위치 관계를 설명하기 위한 모식 투과도이다.
도 5는 기판과 전자부품의 위치 관계를 설명하기 위한 모식 투과도이다.
이하, 본 발명의 실시형태에 관해 적절히 도면을 참조하여 설명한다. 다만, 이하에 설명하는 실시형태는, 본 발명의 기술사상을 구체화하기 위한 것으로, 본 발명을 이하에 한정하지 않는다. 또한, 어느 한 실시형태에 있어 설명하는 내용은, 다른 실시형태에도 적용 가능하다. 각 도면이 도시하는 부재의 크기나 위치 관계 등은, 설명을 명확히 하기 위해, 과장하고 있는 경우가 있다.
(광원장치)
본 발명의 일 실시형태의 광원장치(10)는, 도 1에 도시한 바와 같이, 전자부품(11a)과, 기판(12)을 구비한다.
(전자부품(11a))
전자부품(11a)은, 기판(12)에 탑재되어, 광원장치(10)를 구성하는 일 부품이다.
전자부품(11a)은, 예를 들어, 발광 다이오드나 레이저 다이오드 등의 반도체 발광소자(14), 또는, 반도체 발광소자(14)를 갖는 발광장치(11)를 사용할 수 있다.
도 2a에서 2c는, 전자부품(11a)으로서 이용되는 발광장치(11)의 일 예를 나타내는 도면이다. 도 2a는 발광장치(11)의 모식 상면도이고, 도 2b는 발광장치(11)의 모식 하면도이며, 도 2c는 도 2a에 나타내는 I-I'선에 있어서의 모식 단면도이다. 도 2c에서는, 와이어의 도시는 생략하고 있다. 발광장치(11)는, 패키지(13)와, 반도체 발광소자(14)를 구비한다. 패키지(13)는, 모체(131)와, 제1 전극(15) 및 제2 전극(16)을 갖는다. 도 2a에서 도시하는 패키지(13)는, 모체(131)로서 광반사성의 수지 재료를 고화시켜 얻어지는 수지부가 이용되며, 모체(131)와 제1 전극(15) 및 제2 전극(16)은 일체로 형성되어 있다.
전자부품(11a)은, 상방으로부터 보았을 때의 외형 형상이, 예를 들어, 사각형 등의 다각형, 원형, 또는 이들에 가까운 형상을 들 수 있다. 예를 들어, 발광장치(11)는, 상방으로부터 보았을 때의 외형 형상이, 제1 방향으로 연장하는 한쌍의 변과, 제2 방향으로 연장하는 한쌍의 변을 갖는 사각형이다.
제1 전극(15) 및 제2 전극(16)은, 전자부품(11a)에 급전하기 위한 부재이다. 이 때문에, 제1 전극(15) 및 제2 전극(16)은, 도전성을 가지며, 땜납 등의 접합 부재와의 젖음성이 양호한 재료가 적합하게 이용된다. 도 2a에서 도시하는 발광장치(11)는, 2개의 반도체 발광소자(14)가 제1 전극(15)의 상면에 배치되고, 2개의 반도체 발광소자(14)는 제1 전극(15) 및 제2 전극(16)과 와이어를 통해 전기적으로 접속되어 있다. 또한, 반도체 발광소자(14)의 배치는, 이에 한정되지 않고, 예를 들어, 제1 전극(15) 및 제2 전극(16) 각각에 걸치도록 배치되어 있어도 좋다. 또한, 제1 전극(21) 및 제2 전극(22) 각각의 상면에 적어도 하나의 반도체 발광소자(14)가 배치되어도 좋다.
제1 전극(15) 및 제2 전극(16)은, 전자부품(11a)의 하면(11b)에 배치된다. 도 2b에서 도시하는 발광장치(11)에서는, 제1 전극(15) 및 제2 전극(16)은, 발광장치(11)의 하면(11b)에 있어서 모체(131)로부터 노출되도록 배치되어 있다. 전자부품(11a)의 하면(11b)에 배치되는 제1 전극(15) 및 제2 전극(16)은, 후술하는 기판(12)의 한쌍의 배선층(19)과 납을 통해 접합된다.
제1 전극(15)은, 전자부품(11a)의 하면(11b)에 있어서, 제1부(15a) 및 제2부(15b)를 갖고 있다. 제1부(15a) 및 제2부(15b)는, 분리 영역(13a)을 통해 분리되어 있다. 보다 구체적으로는, 제1부(15a) 및 제2부(15b)는, 전자부품(11a)의 하면(11b)에 있어서, 분리 영역(13a)을 통해 분리되어 있으며, 하면(11b)과 반대측의 상면측에 있어서 제1부(15a) 및 제2부(15b)는 일체로 연결되어 있다. 도 2b에서 도시하는 발광장치(11)에서는, 제1 전극(15)은, 하면에 있어서, 움푹 들어간 부분(13b)(파선으로 둘러싸인 영역)을 가지며, 움푹 들어간 부분(13b) 내에는 모체(131)의 일부가 배치되어 있다. 그리고, 하면(11b)에 있어서, 제1부(15a)와 제2부(15b)는, 움푹 들어간 부분(13b) 내에 배치된 모체(131)에 의해 분리되어 있다. 또한, 제1 전극(15)의 제1부(15a)와 제2부(15b)의 사이의 움푹 들어간 부분(13b)은, 공지의 방법에 의해 형성할 수 있다. 예를 들어, 평판 형상의 금속판을 준비하고, 에칭 가공 또는 프레스 가공을 실시함으로써, 제1 전극(15)이 되는 부분 및 제2 전극(16)이 되는 부분을 구비한 리드 프레임을 형성한다. 그리고, 제1 전극(15)이 되는 부분 및 제2 전극(16)이 되는 부분을 형성하는 공정과 동시에, 또는 다른 공정에서, 리드 프레임에 움푹 들어간 부분(13b)을 형성한다. 구체적으로는, 움푹 들어간 부분(13b)은, 금속판 또는 리드 프레임의 하면에 있어서, 제1 전극(15)이 되는 부분의 일부를, 두께 방향으로 관통하지 않도록 에칭 가공 또는 프레스 가공을 실시함으로써 형성된다.
전자부품(11a)의 하면(11b)에 있어서, 제1부(15a)의 평면 형상은, 제2부(15b)의 평면 형상과 다르게 되어 있다. 도 2b에서 도시하는 발광장치(11)에서는, 제1부(15a) 및 제2부(15b)는, 제1 방향으로 나란하게 배치되고, 제1부(15a)의 제2 방향으로 연장하는 폭은, 제2부(15b)의 제2 방향으로 연장하는 폭보다 넓다. 또한, 제1부(15a)의 제1 방향으로 연장하는 폭은, 제2부(15b)의 제1 방향으로 연장하는 폭보다 넓게 되어 있다. 제1 전극(15)의 제1부(15a)와 제2부(15b)가 다른 형상인 경우, 기판(12)에 전자부품(11a)을 실장했을 때에, 제1부(15a) 및 제2부(15b) 각각에 걸리는 땜납의 인장 강도가 다르다. 이에 의해, 기판(12) 상에 전자부품(11a)을 실장하였을 때, 전자부품(11a)에 위치 어긋남이 일어날 가능성이 있다. 또한, 본 개시의 광원장치(10)에서는, 기판(12)이 후술하는 땜납 젖음성이 불량한 제1 영역(21)을 갖고, 제1 영역(21)이 제1부(15a)와 제2부(15b)의 사이에 있는 분리 영역(13a)과 대면하는 위치에 설치되어 있다. 기판(12)의 특정 위치에 제1 영역(21)이 설치되어 있는 것에 의해, 제1 전극(15)의 제1부(15a)와 제2부(15b)가 다른 형상의 전자부품을 사용했다고 해도, 전자부품(11a)의 위치 어긋남을 제1 영역(21)에서 억제할 수 있어, 전자부품(11a)의 실장 정확도를 향상시킬 수 있다.
지금까지 전자부품(11a)으로서 발광장치(11)를 예로 들어 설명하였지만, 전자부품(11a)은 발광장치에 한정되지 않는다. 전자부품(11a)은, 그 외에, 반도체 발광소자, 파워 반도체, 전원정류용 다이오드, 제너 다이오드, 가변 용량 다이오드, PIN 다이오드, 쇼트키 배리어 다이오드(schottky barrier diode), 포토 다이오드, 태양 전지, 서지 보호용 다이오드, 바리스터(varistor), 콘덴서, 저항 등의 2단자 장치, 트랜지스터, 바이폴라 트랜지스터, 전계효과 트랜지스터, 포토 트랜지스터, CCD 이미지 센서, 사이리스터, 광트리거 사이리스터 등의 3단자 장치, DRAM 및 SRAM 등의 메모리, 마이크로 프로세서 등이어도 좋다. 또한, 광원장치(10)가 복수의 전자부품(11a)을 구비하는 경우는, 복수의 전자부품(11a)은, 발광장치(11)나 상기 전자부품을 조합하여 사용할 수 있다.
반도체 발광소자(14)는, 특히, 자외~가시역의 발광이 가능한 질화물 반도체(InxAlyGa1-x-yN, 0≤x, 0≤y, x+y≤1)를 포함하는 것이 바람직하다. 또한, 전자부품(11a)으로서 발광장치(11)를 이용하는 경우, 발광장치(11)는 하나의 반도체 발광소자(14)를 구비하고 있어도 좋고, 2개 이상의 반도체 발광소자(14)를 구비하고 있어도 좋다. 발광장치(11)가 2개의 반도체 발광소자(14)를 구비하는 경우는, 예를 들어, 청색광을 출사하는 발광소자와 녹색광을 출사하는 발광소자를 조합하여 사용할 수 있다. 또한, 발광장치(11)가 3개의 반도체 발광소자(14)를 구비하는 경우는, 예를 들어, 청색광을 출사하는 발광소자, 녹색광을 출사하는 발광소자 및 적색광을 출사하는 발광소자를 조합하여 사용할 수 있다. 반도체 발광소자(14)가 2개 이상일 경우는, 각 반도체 발광소자는 직렬, 병렬 또는 직렬과 병렬의 조합으로 전기적으로 접속된다. 또한, 전자부품(11a)으로서 발광장치(11)를 사용하는 경우, 반도체 발광소자(14)는, 전극 형성면을 위쪽으로 하여 패키지(13) 상에 재치(페이스업 실장)하거나, 또는, 전극 형성면을 아래쪽으로 하여 패키지(13) 상에 재치(플립칩 실장)하는 것 중 어느 것이라도 좋다. 또한, 전자부품(11a)으로서 반도체 발광소자(14)를 사용하는 경우, 반도체 발광소자(14)의 제1 전극(15) 및 제2 전극(16)은 동일면에 형성되고, 반도체 발광소자(14)는 전극 형성면을 아래쪽으로 하여 기판(12) 상에 재치(플립칩 실장)된다.
전자부품(11a)으로서 발광장치(11)를 사용하는 경우, 패키지(13)의 모체(131)를 구성하는 재료는, 예를 들어, 산화알루미늄, 질화알루미늄 등의 세라믹, 수지(예를 들어, 실리콘 수지, 실리콘 변성 수지, 에폭시 수지, 에폭시 변성 수지, 불포화 폴리에스테르 수지, 페놀 수지, 폴리카보네이트 수지, 아크릴 수지, 트리메틸펜텐 수지, 폴리노보넨 수지 또는 이들 수지를 1종 이상 포함하는 하이브리드 수지 등), 펄프, 유리, 또는 이들의 복합 재료 등이다. 또한, 패키지(13)의 모체(131)는, 단층 구조이여도 좋고, 복수의 층을 포함하는 다층 구조이여도 좋다.
제1 전극(15) 및 제2 전극(16)은, 모재로서, 예를 들어, 구리, 알루미늄, 금, 은, 텅스텐, 철, 니켈 등의 금속, 또는 철-니켈 합금, 인청동 등의 합금 등을 사용할 수 있다. 또한, 제1 전극(15) 및 제2 전극(16)은, 모재의 표면에 금속층을 구비하고 있어도 좋다. 금속층은, 예를 들어, 은, 알루미늄, 니켈, 팔라듐, 로듐, 금, 구리, 또는 이들의 합금 등을 단층 또는 복수층으로 할 수 있다. 또한, 제1 전극(15) 및 제2 전극(16)은, 금속층이 설치되어 있지 않은 영역이 있어도 좋다. 또한, 제1 전극(15) 및 제2 전극(16)에 있어서, 상면에 형성되는 금속층과, 하면에 형성되는 금속층은 달라도 좋다. 예를 들어, 상면에 형성되는 금속층은 니켈의 금속층을 포함한 복수층으로 이루어진 금속층이며, 하면에 형성되는 금속층은 니켈의 금속층을 포함하지 않는 금속층으로 할 수 있다. 또한, 상면에 형성된 금속층의 두께는, 하면에 형성된 금속층의 두께보다 두꺼운 쪽이 바람직하다. 상면측의 금속층이 두꺼움으로써, 반도체 발광소자(14)로부터의 광을 효율적으로 위쪽으로 반사시킬 수 있다. 또한, 반도체 발광소자(14)로부터의 광을 직접적으로 반사하지 않는 하면측의 금속층을 얇게 함으로써, 발광장치(11)의 비용을 억제할 수 있다. 상면의 금속층의 두께와, 하면의 금속층의 두께가 다른 경우는, 각각의 금속층의 층수는 같으며, 그 중 일부 또는 모든 층의 두께를 다르게 함으로써, 전체의 두께를 변경하여도 좋다. 또는, 상면의 금속층과 하면의 금속층의 층수를 다르게 함으로써, 전체의 두께를 변경하여도 좋다.
또한, 제1 전극(15) 및 제2 전극(16)의 최표면에 은 또는 은 합금의 금속층이 형성되는 경우는, 은 또는 은 합금의 금속층의 표면에 산화규소 등의 보호층이 제공되는 것이 바람직하다. 이에 의해, 대기 중의 유황 성분 등에 의한 은 또는 은 합금의 금속층이 변색되는 것을 억제할 수 있다. 보호층의 성막 방법은 예를 들어 스퍼터링, 원자층 퇴적법 등의 진공 프로세스에 의해 성막할 수 있고, 그 밖의 기존에 알려진 방법을 사용해도 좋다.
(기판(12))
도 3a는 전자부품(11a)이 탑재되기 전의 기판(12)의 모식 상면도이고, 도 3b는 전자부품(11a)이 탑재된 후의 기판(12)과 전자부품(11a)의 위치 관계를 설명하기 위한 모식 투과도이다. 도 3a에 도시한 바와 같이, 기판(12)은, 기재(17)와, 한쌍의 배선층(19)(제1 배선층(19a) 및 제2 배선층(19b))을 구비한다. 기판(12)은, 전자부품(11a)을 탑재하기 위한 부재로서, 광원장치(10)를 구성하는 하나의 부재이다. 도 3b에 도시한 바와 같이, 전자부품(11a)의 직하에 한쌍의 배선층(19)의 일부가 배치된다. 구체적으로는, 전자부품(11a)의 제1 전극(15)의 직하에는 제1 배선층(19a)의 일부가 배치되고, 전자부품(11a)의 제2 전극(16)의 직하에는 제2 배선층(19b)의 일부가 배치된다. 제1 전극(15) 및 제1 배선층(19a)과. 제2 전극(16) 및 제2 배선층(19b)은 각각 땜납을 통해서 전기적으로 접속된다.
기판(12)은, 상방으로부터 보았을 때에 전자부품(11a)과 겹치는 영역이고, 또한, 전자부품(11a)의 하면(11b)의 분리 영역(13a)과 대면하는 위치에 제1 영역(21)을 갖는다. 제1 영역(21)은, 제1 영역(21) 이외의 영역에 있는 한쌍의 배선층(19)의 표면보다 땜납 젖음성이 불량하다. 도 3b에서는, 제1 영역(21)에 있어서, 제1 배선층(19a)에 관통공이 설치되어 있고, 관통공의 저부에서 기재(17)의 일부가 노출되어 있다. 관통공의 저부에서 노출되는 기재(17)의 일부는, 한쌍의 배선층(19)보다 땜납 젖음성이 불량하다. 그리고, 전자부품(11a)은, 전자부품(11a)의 분리 영역(13a)과 기판(12)의 제1 영역(21)(관통공)이 대면하도록, 기판(12) 상에 땜납 실장된다. 전자부품(11a)을 이와 같은 배치로 기판(12)에 실장함으로써, 상방으로부터 보았을 때에, 기판(12)의 제1 영역(21)은, 전자부품(11a)의 제1부(15a)와 제2부(15b)의 사이에 위치한다. 그 결과, 땜납 젖음성이 불량한 제1 영역(21)을 통해, 제1부(15a)로 젖어 퍼지는 땜납의 일부와 제2부(15b)로 젖어 퍼지는 땜납의 일부는 분리된다. 이에 의해, 제1부(15a)에 걸리는 땜납의 인장력을 제2부(15b) 측에 영향을 주기 어렵게 할 수 있는 한편, 제2부(15b)에 걸리는 땜납의 인장력을 제1부(15a) 측에 영향을 주기 어렵게 할 수 있다. 그리고, 결과로서, 전자부품(11a)의 셀프 얼라인먼트성을 향상시킬 수 있다.
제1 영역(21)이 제1 영역(21) 이외의 영역에 있는 한쌍의 배선층(19)의 표면보다 땜납 젖음성이 불량하다는 것은, 제1 영역(21)에 대한 땜납의 친화성(부착하기 쉬움)이, 제1 영역(21) 이외의 한쌍의 배선층(19)에 대한 땜납의 친화성보다 낮은 것을 가리킨다. 땜납 젖음성은, 제1 영역(21) 또는 한쌍의 배선층(19)의 표면에서의 땜납의 접촉각에 의해 나타낼 수 있다. 땜납 젖음성이 불량한 영역에서는 땜납의 접촉각은 커진다. 따라서, 제1 영역(21)에서의 땜납의 접촉각은, 한쌍의 배선층(19)의 표면에서의 땜납의 접촉각보다 커진다. 땜납의 접촉각은, 액적법, 현적법(懸滴法), 플레이트법, 워쉬반(Washburn)법 등의 공지의 방법으로 측정할 수 있다.
전자부품(11a)을 기판(12)에 탑재한 후, 제1 영역(21)은, 상방으로부터 보았을 때, 제1부(15a)의 내측부(150a) 및 제2부(15b)의 내측부(150b) 중 적어도 한쪽과 대략 접하는 위치에 있다. 대략 접하는 위치란, 예를 들어, 0~50㎛ 정도 이격된 거리를 말한다. 예를 들어, 제1 영역(21)이, 상방으로부터 보았을 때, 제1부(15a)의 내측부(150a)와 대략 접하는 위치에 있는 경우는, 전자부품(11a)이 제1부(15a)로부터 제2부(15b)로의 방향으로 위치가 어긋나는 것을 억제할 수 있다. 한편, 제1 영역(21)이, 상방으로부터 보았을 때, 제2부(15b)의 내측부(150b)와 대략 접하는 위치에 있는 경우는, 전자부품(11a)이 제2부(15b)로부터 제1부(15a)로의 방향으로 위치가 어긋나는 것을 억제할 수 있다. 도 3b에서는, 제1 영역(21)은, 제1부(15a)의 내측부(150a) 및 제2부(15b)의 내측부(150b)의 쌍방과 접하는 위치에 설치되어 있다. 이에 의해, 제1 방향의 ＋방향과 -방향 쌍방의 위치 어긋남을 억제할 수 있다.
제1 영역(21)은, 여러 가지 형상으로 할 수 있다. 제1 영역(21)의 평면 형상은, 원형, 타원형, 다각형, 또는, 이들 형상을 결합한 변칙적인 형상 등을 들 수 있다. 그 중에서도, 제1 영역(21)의 평면 형상은, 원형, 타원형 등의 가공이 용이한 형상으로 하는 것이 바람직하다. 도 3b에서 도시하는 제1 영역(21)은, 상방으로부터 보았을 때 제1 방향으로 긴 트럭 형상이지만, 제1 영역(21)의 평면 형상은, 예를 들어, 제2 방향으로 긴 형상이어도 좋고, 제1부(15a)의 내측부(150a) 또는 제2부(15b)의 내측부(150b)에 평행한 직선을 구비한 대략 직사각형 형상이여도 좋다.
제1 영역(21)의 폭은, 예를 들어, 분리 영역(13a)에 상당하는 폭, 즉, 제1부(15a)와 제2부(15b)와의 최단 거리를 갖고 있는 것이 바람직하다. 또한, 제1 영역(21)은, 분리 영역(13a)과 대면하는 영역 모두에 설치되어 있어도 좋고, 도 3b에서 도시하는 바와 같이 분리 영역(13a)과 대면하는 영역 중 일부의 영역이여도 좋다. 또한, 제1 영역(21)은, 하나의 전자부품(11a)에 대해 1개 있으면 좋지만, 2개 이상 배치되어 있어도 좋다.
또한, 기판(12)은, 제1 영역(21)에 더하여 제2 영역(22)을 갖고 있어도 좋다. 제2 영역(22)은, 제1 영역(21)과 마찬가지로, 제1 영역(21) 및 제2 영역(22) 이외의 영역에 있는 배선층(19)의 표면보다 땜납 젖음성이 불량한 영역이다. 제1 영역(21)은, 위에서 설명한 바와 같이, 기판(12)의 표면 중 전자부품(11a)의 하면(11b)의 분리 영역(13a)과 대면하는 위치에 설치된다. 한편, 제2 영역(22)은, 기판(12)의 표면 중, 전자부품(11a)의 하면(11b)의 분리 영역(13a)과 대면하는 위치를 제외하고, 또한, 제1 전극(15) 및 제2 전극(16)의 주연에 있는 근방 영역과 대면하는 위치에 설치된다. 도 3b에서는, 제2 영역(22)은, 기판(12)의 표면 중, 제1 전극(15) 및 제2 전극(16)의 네 코너의 근방 영역과 대면하는 위치에 설치되어 있다.
구체적으로는, 전자부품(11a)의 하면(11b)은, 제2 방향에 있어 이격되는 제1변(11c) 및 제2변(11d)을 갖는다. 그리고, 기판(12)에 설치되는 제2 영역(22)은, 각각, 제1 전극(15) 및 제2 전극(16)의 측부(151a, 151b)와 제1변(11c) 사이에 끼인 영역의 양단부와 대면하는 위치와, 제1 전극(15)의 측부(152a, 153a)와 제2변(11d) 사이에 끼인 영역의 양단부와 대면하는 위치에 있다. 그리고, 제2 영역(22)에는, 제1 배선층(19a) 및 제2 배선층(19b)이 설치되지 않고 기재(17)가 노출되어 있다. 각 제2 영역(22)은, 전자부품(11a)을 탑재했을 때에, 각 측부(151a, 152a, 153a, 151b)와 대략 접하는 위치에 있다. 각 측부(151a, 152a, 153a, 151b)와 대략 접하는 위치에 있다는 것은, 예를 들어, 각 측부(151a, 152a, 153a, 151b)와 제2 영역(22)과의 거리가 0~50㎛이다. 이와 같이 기판(12)의 상면 중, 제2 방향으로 서로 대향하는 제1변(11c) 측 및 제2변(11d) 측의 영역에 제2 영역(22)을 설치하고, 각 제2 영역(22)과 제1 전극(15) 및 제2 전극(16)의 측부가 대략 접하는 위치에 있음으로써, 땜납을 통해 전자부품(11a)을 실장하였을 때에 전자부품(11a)이 제2 방향으로 어긋나는 것을 억제할 수 있다. 이에 의해, 전자부품(11a)의 셀프 얼라인먼트성을 향상시킬 수 있어, 전자부품(11a)의 실장 정밀도를 향상시킬 수 있다. 또한, 제2 영역(22)을 제1 전극(15) 및 제2 전극(16)의 네 코너의 근방 영역과 대면하는 위치에 설치함으로써, 전자부품(11a)이 회전하는 것을 억제할 수 있어, 전자부품(11a)의 실장 정밀도는 한층 더 향상된다. 또한, 제1 방향으로의 전자부품(11a)의 위치 어긋남은, 제1 영역(21)에 의해 억제된다.
도 3b에 도시하는 기판(12)에서는, 제2 영역(22)은 복수 설치되어 있지만, 제2 영역(22)은 1개이여도 좋다. 또한, 제1 영역(21)과 제2 영역(22)의 땜납 젖음성은, 동등한 것이 바람직하지만, 다르게 되어 있어도 좋다.
제1 영역(21)은, 한쌍의 배선층(19)에 관통공이 설치되는 형태에 한정되지 않는다. 예를 들어, 기판(12)은, 제1 영역(21)에 위치하는 한쌍의 배선층(19)의 상면에, 도전성 부재 또는 절연성 부재를 갖고 있어도 좋다. 도전성 부재 또는 절연성 부재는, 제1 영역(21) 이외의 영역에 있는 한쌍의 배선층(19)의 표면보다 땜납 젖음성이 불량한 재료가 사용된다. 또한, 기판(12)은, 제1 영역(21)에 있어서, 한쌍의 배선층(19)의 일부의 재료를 변경함으로써, 또는, 한쌍의 배선층(19)의 일부의 상태(표면 거칠기, 표면 처리 상태 등)를 변경함으로써 땜납 젖음성을 다르게 하여도 좋다. 제2 영역(22)에 대해서도 제1 영역(21)과 마찬가지이다.
제1 영역(21)을 구성하는 절연성 부재로서는, 실리콘 수지, 실리콘 변성 수지, 에폭시 수지, 페놀 수지, 폴리카보네이트 수지, 아크릴 수지, 트리메틸펜텐 수지, 폴리노보넨 수지, 또는 이들 수지를 1종 이상 포함하는 하이브리드 수지 등을 들 수 있다. 또한, 그 외에, 산화알루미늄 등의 산화물이나 질화알루미늄 등의 질화물 등을 사용할 수 있다.
제1 영역(21)을 구성하는 도전성 부재로서는, 상술한 한쌍의 배선층(19), 제1 전극(15) 및 제2 전극(16)을 구성하는 재료 중에서 선택할 수 있다.
제1 영역(21) 또는 제2 영역(22)으로서, 한쌍의 배선층(19)에 형성된 관통공으로부터 노출되는 기재(17)를 사용하는 경우는, 이 관통공은, 상술한 한쌍의 배선층(19)의 패터닝 시에 동시에 형성할 수 있다. 한쌍의 배선층(19)의 패터닝 시에 관통공을 동시에 형성함으로써, 제1 영역(21) 또는 제2 영역(22)을 저비용으로 형성할 수 있다. 또는, 금형, 롤 프레스 등을 이용한 압압법, 펀칭에 의한 타발 등에 의해 형성할 수 있다.
제1 영역(21) 또는 제2 영역(22)으로서, 도전성 부재 또는 절연성 부재를 이용하는 경우는, 포토리소그래피 및 스퍼터링법, 인쇄법 등을 이용하여, 특정의 위치에 배치할 수 있다. 이 경우, 도전성 부재 등의 두께는, 전자부품(11a)과 기판(12)의 실장에 이용되는 땜납의 두께와 같거나 또는 그보다 얇은 것이 바람직하다. 이 형태에서는, 한쌍의 배선층(19)의 체적을 감소시키는 것은 아니다. 그 때문에, 관통공의 형태와 비교하여, 기판(12)의 방열성을 높게 할 수 있다.
제1 영역(21) 또는 제2 영역(22)으로서, 그 영역에 있어서의 배선층의 표면 거칠기를 다르게 하는 경우는, 연마나 레이저 스크라이브 등에 의해 형성할 수 있다. 이 형태에서는, 한쌍의 배선층(19)을 형성한 후에, 제1 영역(21) 또는 제2 영역(22)을 필요에 따라 자유도 높게 형성할 수 있다.
기판(12)은, 기재(17)와 한쌍의 배선층(19)에 더하여, 한쌍의 배선층(19)의 상면을 피복하는 피복 부재(23)를 구비하는 것이 바람직하다. 한쌍의 배선층(19)의 상면을 피복 부재(23)가 피복하고 있음으로써, 한쌍의 배선층(19)을 보호할 수 있고, 또한, 기판(12)의 절연성을 확보할 수 있다. 또한, 피복 부재(23)는, 광반사성이 높은 부재인 것이 바람직하고, 또한, 복수의 층으로 이루어지는 적층 구조인 것이 바람직하다. 피복 부재(23)의 바람직한 형태로서, 피복 부재(23)는 제1 피복 부재(23a)와 제2 피복 부재(23b)를 갖는다. 제1 피복 부재(23a)는, 기재(17)의 상면 중 전자부품(11a)의 재치 영역 이외의 대략 모든 영역을 피복한다. 그리고, 제2 피복 부재(23b)는, 제1 피복 부재(23a)보다 광반사성이 높은 부재가 이용되고, 또한, 제1 피복 부재(23a)의 상면을 국소적으로 피복하고, 예를 들어, 전자부품(11a)의 근방만을 피복한다. 이와 같이 피복 부재(23)가 제1 피복 부재(23a) 및 제2 피복 부재(23b)를 갖고, 각 피복 부재를 상기와 같이 배치함으로써, 제1 피복 부재(23a)에 의해 한쌍의 배선층(19)을 보호할 수 있음과 함께, 제2 피복 부재(23b)에 의해 전자부품(11a)(발광장치(11))으로부터의 출사광을 효율적으로 상면 측으로 반사시킬 수 있다. 제1 피복 부재(23a) 및 제2 피복 부재(23b)는 수지 재료에 광반사성 물질이 함유된 부재를 이용할 수 있다.
(기재(17))
기재(17)는, 표면에 한쌍의 배선층(19)이 배치되어 있다. 기재(17)의 재료로서는, 예를 들어, 알루미늄 또는 동 등의 금속, 산화알루미늄 또는 질화알루미늄 등의 세라믹, 수지, 펄프, 유리, 또는 이들의 복합 재료 등을 들 수 있다. 복합 재료로서는, 예를 들어, 유리 에폭시, 유리 실리콘 및 유리 변성 실리콘을 들 수 있다. 기재(17)는, 단층 구조여도 좋고, 복수의 층을 포함하는 다층 구조여도 좋다.
(한쌍의 배선층(19))
한쌍의 배선층(19)은, 전자부품(11a)과 전기적으로 접속되어, 전자부품(11a)에 급전하는 부재이다. 한쌍의 배선층(19)은, 기재(17)의 상면에 배치된다. 한쌍의 배선층(19)은, 제1 배선층(19a)과 제2 배선층(19b)을 갖고, 제1 배선층(19a)과 제2 배선층(19b)은 서로 홈(18)을 사이에 두고 이격되어 있다.
한쌍의 배선층(19)은, 예를 들어, 동, 알루미늄, 금, 은, 텅스텐, 철, 니켈 등의 금속, 또는 철-니켈 합금, 인청동 등의 합금 등에 의해 형성할 수 있다. 한 쌍의 배선층(19)의 표면은 금속층 등으로 피복되어 있어도 좋다.
또한, 기판(12)은, 기재(17) 상에 탑재하는 전자부품(11a)의 수, 전자부품(11a)의 접속 형태, 또는 하나의 전자부품에 있어서의 외부 전극(또는 단자)의 수 등에 의해, 한쌍의 배선층(19) 이외에 다른 배선층을 구비하고 있어도 좋다. 다른 배선층은, 예를 들어, 통전에 기여하지 않는 방열을 목적으로 하는 부위여도 좋다. 또한, 제1 배선층(19a) 및 제2 배선층(19b)은, 상방으로부터 보았을 때, 크기 및 형상이 서로 다르게 되어 있어도 좋다.
제1 배선층(19a)과 제2 배선층(19b)의 사이에 위치하는 홈(18)은, 전자부품(11a)의 제1 전극(15)과 제2 전극(16)의 사이의 영역과 대면한다.
홈(18)의 평면 형상은, 하나의 전자부품의 직하에 있어서, 굴곡하여 있는 것이 바람직하다. 홈(18)의 굴곡 방향은 특히 한정되지 않지만, 예를 들어, 홈(18)은, 제2 방향으로 연장하고, 제1 방향을 향해 굴곡하는 것을 들 수 있다. 제2 방향으로부터 제1 방향으로의 굴곡은 하나여도 좋고, 복수여도 좋다. 또한, 제1 방향으로부터 제2 방향으로의 굴곡이 하나 이상 있어도 좋다.
또한, 상방으로부터 보았을 때, 제1 전극(15)과 제2 전극(16)의 사이의 영역과 대면하는 홈(18)의 형상 또는 크기는, 제1 전극(15)과 제2 전극(16)의 사이의 영역의 형상 또는 크기와 대략 일치하는 것이 바람직하다.
한쌍의 배선층(19)은, 기재(17) 상에, 해당 분야에서 공지된 방법에 의해 임의의 형상으로 형성할 수 있다. 예를 들어, 마스크를 거쳐 스퍼터링법 등에 의해 배선층이 되는 재료를 성막하고, 리프트 오프에 의해 패터닝하는 방법이나, 전면(全面)에 증착 등에 의해 배선층이 되는 재료를 성막하고, 마스크를 이용한 포토리소그래피법 등을 이용하여 패터닝하는 방법 등을 들 수 있다. 또한, 미리 패터닝 된 배선을, 기재(17) 상에 붙임으로써 한쌍의 배선층(19)을 형성해도 좋다.
전자부품(11a)은, 땜납을 통해 기판(12)의 한쌍의 배선층(19)의 상면에 실장된다. 땜납의 재료는, 예를 들어, Ag와 Cu와 Sn을 주성분으로 하는 합금, Cu와 Sn을 주성분으로 하는 합금, Bi와 Sn을 주성분으로 하는 합금 등을 들 수 있다.
이와 같은 땜납을 통한 실장은, 땜납이 한쌍의 배선층(19)의 상면에서 퍼져서, 전자부품(11a)이 위치 어긋남을 일으킬 가능성이 있다. 또한, 본 개시의 광원장치(10)에서는, 기판(12)이 상술한 제1 영역(21) 및 제2 영역(22)을 가짐으로써, 전자부품(11a)을 실장했을 때의 셀프 얼라인먼트를 효과적으로 확보할 수 있다. 그 결과, 전자부품(11a)의 실장 정밀도를 향상시킬 수 있다.
(그 외의 부재)
전자부품(11a)으로서 발광장치(11)를 이용하는 경우, 발광장치(11)는, 예를 들어, 그 광취출면이 되는 상면에, 봉지 부재 등의 광학 부재, 제너 다이오드(25) 등의 보호 소자를 더 구비하고 있어도 좋다.
(실시형태 1)
실시형태 1의 광원 장치(10)는, 도 1에 도시하는 바와 같이, 전자부품(11a)에 상당하는 발광장치(11)와, 기판(12)을 구비한다. 발광장치(11)는, 도 2a 내지 2c에 나타내는 바와 같이, 2개의 반도체 발광소자(14)와, 이 반도체 발광소자(14)를 탑재하는 패키지(13)를 구비한다.
패키지(13)는, 산화티탄을 15~25중량% 함유하는 에폭시 수지를 포함하는 모체(131)와, 제1 전극(15) 및 제2 전극(16)을 갖고, 대략 정방형의 평면 형상을 갖는다(예를 들어, 3㎜×3㎜). 제1 전극(15) 및 제2 전극(16)은, 동과 동의 표면에 형성된 금속층을 포함하고, 최대 두께가 200㎛로 형성된다. 제1 전극(15) 및 제2 전극(16)은, 반도체 발광소자(14)의 한쌍의 전극과 와이어에 의해 전기적으로 접속되어 있다.
제1 전극(15)은, 발광장치(11)의 하면(11b)에 있어서, 제1부(15a) 및 제2부(15b)를 갖고 있다. 이들 제1부(15a) 및 제2부(15b)는, 분리 영역(13a)을 통해 분리되어 있다.
도 2d는, 실시형태 1의 발광장치(11)의 투과 상면도이다. 제1 전극(15) 및 제2 전극(16)은, 도 2d에 나타내는 바와 같이, 외주 부분(15X, 16X)과, 제1부(15a) 및 제2부(15b) 사이의 분리 영역(13a)에 하면측으로부터 상면측으로 움푹 들어간 부분을 갖는다. 또한, 제1 전극(15) 및 제2 전극(16)의 상면에는, 수지 재료를 포함한 모체(131)와, 제1 전극(15) 및 제2 전극(16)과의 밀착성을 향상시키기 위해, 오목부(15Y, 16Y)를 갖는다. 제1부(15a)의 상면에 형성되는 오목부(15Y)와, 제2부(15b)의 상면에 형성되는 오목부(15Y)는, 상방으로부터 보았을 때의 분리 영역(13a)과 겹치는 영역에 있어 분리되어 있다. 이에 의해, 제1 전극(15)의 하면에 형성되는 움푹 들어간 부분과, 상면에 형성되는 오목부(15Y)가, 상방으로부터 보았을 때에 겹치지 않기 때문에, 제1 전극(15)의 강도를 확보할 수 있다.
발광장치(11)의 하면(11b)에 있어서, 제1부(15a)는, 제2부(15b)보다 평면적이 크다.
기판(12)은, 도 3a 및 3b에 나타내는 바와 같이, 기재(17)와, 한쌍의 배선층(19)을 구비한다. 실시형태 1의 기재(17)는 단층 구조의 유리 에폭시로 이루어지며, 한쌍의 배선층(19)은 동(銅)으로 형성되어 있다.
기판(12)은, 발광장치(11)를 탑재하는 위치에 있어, 발광장치(11)의 하면(11b)의 분리 영역(13a)과 대면하는 위치에 제1 영역(21)을 갖는다. 제1 영역(21)은, 제1 영역(21) 이외의 영역에 있는 한쌍의 배선층(19)의 표면보다 땜납 젖음성이 불량한 영역이다. 구체적으로는, 제1 영역(21)에 위치하는 한쌍의 배선층(19)에는 관통공이 형성되며, 관통공의 저부에 있어서 기재(17)의 일부가 노출되어 있다. 환언하면, 동을 포함하는 한쌍의 배선층(19) 중, 제1 영역(21)에 위치하는 한쌍의 배선층(19)에는 관통공이 설치되며, 관통공의 저부에 있어서 유리 에폭시를 포함하는 기재(17)가 노출된다. 즉, 실시형태 1에 있어서의 제1 영역(21)은, 기재(17)가 된다. 유리 에폭시를 포함하는 기재(17)의 표면에 있어서의 땜납 젖음성은, 동을 포함하는 한쌍의 배선층(19)의 표면에 있어서의 땜납 젖음성보다 불량하다.
기판(12)은, 나아가, 제1 영역(21)에 더하여, 4개의 제2 영역(22)을 갖고 있다. 제2 영역(22)은, 제1 영역(21)과 마찬가지로, 제1 영역(21) 및 제2 영역(22) 이외의 영역에 있는 한쌍의 배선층(19)의 표면보다 땜납 젖음성이 불량한 영역이다. 제2 영역(22)도 제1 영역(21)과 마찬가지로, 관통공이 설치되며, 관통공의 저부에 있어서 기재(17)의 일부가 노출된다. 즉, 실시형태 1에 있어서의 제2 영역(22)은, 기재(17)가 된다.
한쌍의 배선층(19)은, 홈(18)을 사이에 두고 기재(17)의 상면에 배치되어 있다. 홈(18)은, 발광장치(11)의 제1 전극(15)과 제2 전극(16)의 사이의 영역에 대면하는 기판(12)의 상면에 배치되어 있다. 홈의 폭은, 예를 들어, 400㎛이다.
홈(18)은, 하나의 반도체 발광소자(14)의 직하에 있어, 제1 전극(15)과 제2 전극(16)과의 이격 영역의 형상에 대응하여, 굴곡하여 있다.
한쌍의 배선층(19)은, 그 표면의 일부가 피복 부재(23)에 의해 덮여 있다. 피복 부재(23)는, 발광장치(11)와의 전기적인 접속에 필요한 배선층의 일부를 노출시키고, 그 외의 배선층을 포함하는 기재(17)의 표면을 피복한다. 즉, 피복 부재(23)는, 발광장치(11)가 탑재된 영역을 노출하는 개구를 갖는다.
피복 부재(23)는, 기판(12) 상에 있어서, 한쌍의 배선층(19)을 대략 전면에 걸쳐 피복하는 제1 피복 부재(23a)와, 발광장치(11)의 주변에만 배치된 제2 피복 부재(23b)를 구비한다.
발광장치(11)는, 땜납을 통해 기판(12)의 배선층(19)에 실장된다. 땜납의 재료는, 예를 들어, Ag와 Cu와 Sn을 주성분으로 하는 합금이다. 발광장치(11)를 땜납을 통해 실장하는 경우, 통상, 땜납이 배선층의 상면에서 퍼져서, 발광장치(11)에 위치 어긋남이 생기거나, 발광 장치의 회전 등이 생길 가능성이 있다. 그러나, 본 개시의 광원장치(10)에서는, 기판(12)의 특정한 위치에 제1 영역(21) 및 제2 영역(22)을 배치함으로써, 발광장치(11)의 위치 어긋남을 효과적으로 방지할 수 있다. 또한, 광원장치(10)를 직하형의 백라이트용 광원으로서 이용하는 경우, 각 발광장치(11)의 상면에 렌즈 부재를 설치하는 경우가 있다. 이와 같은 경우에도, 본 개시의 광원장치(10)는, 발광장치(11)의 위치 어긋남이 효과적으로 억제되고 있으므로, 각 발광장치(11)의 광축과 각 렌즈 부재의 광축을 맞추기 쉽다고 하는 효과를 얻을 수 있다.
(실시형태 2)
실시형태 2의 광원 장치는, 도 4a~4c에 나타내는 바와 같이, 전자부품(11a)에 상당하는 발광장치(31)와, 기판을 구비한다. 도 4a는 발광장치(31)를 상방으로부터 보았을 때의 모식 투과도이며, 도 4b는 도 4a의 발광장치(31)를 나타내는 모식 하면도이며, 도 4c는 기판과 발광장치(31)의 위치 관계를 설명하기 위한 모식 투과도이다.
발광장치(31)는, 도 4a에 나타내는 바와 같이, 제1 방향으로 긴 직사각형 형상이며, 패키지(33)와, 패키지(33)에 탑재된 2개의 반도체 발광소자(34)를 구비한다. 발광장치(31)는, 제1 전극(35) 및 제2 전극(36)을 구비하고, 제1 전극(35) 및 제2 전극(36)은, 발광장치(31)의 하면에 있어서 노출되어 있다. 그리고, 제1 전극(35)은, 발광장치(31)의 하면에 있어서, 제1부(35a) 및 제2부(35b)를 갖고 있다. 제1부(35a) 및 제2부(35b)는, 분리 영역(31b)을 통해 분리되어 있다.
제1 전극(35)의 제1부(35a)와 제2부(35b)는, 제1 방향으로 나란히 배치되어 있다.
도 4c에 나타내는 바와 같이, 기판은, 상면에 배치된 한쌍의 배선층(39a, 39b)을 구비하고, 한쌍의 배선층(39a, 39b)의 사이에는 홈(38)이 배치되어 있다.
홈(18)은, 하나의 발광장치(31)의 직하에 있어서, 제1 전극(35)과 제2 전극(36)의 형상에 대응하며, 제2 방향으로 연장하고, 제1 방향을 향해 굴곡하여 있다.
기판은, 발광장치(31)를 탑재하는 위치에 있어서, 발광장치(31)의 하면의 분리 영역(31b)과 대면하는 위치에 제1 영역(41)을 갖는다. 기판은, 또한, 제1 영역(41)에 더하여, 4개의 제2 영역(42)을 갖고 있다. 제1 영역(41)에 위치하는 한쌍의 배선층(39a, 39b)에는 관통공이 형성되며, 관통공의 저부에 있어 기재의 일부가 노출되어 있다. 마찬가지로, 제2 영역(42)에 위치하는 한쌍의 배선층(39a, 39b)에는 관통공이 형성되며, 관통공의 저부에 있어서 기재의 일부가 노출되어 있다.
광원장치는, 상술한 바 이외에, 실시형태 1과 마찬가지의 구성을 갖는다.
이와 같이, 기판의 특정한 위치에 제1 영역(21) 및 제2 영역(22)을 배치함으로써, 발광장치(31)의 위치 어긋남을 효과적으로 방지할 수 있다. 그 결과, 발광장치(31)의 셀프 얼라인먼트를 효과적으로 확보할 수 있어, 발광장치(31)의 실장 정밀도를 향상시킬 수 있다.
(그 외의 실시형태)
본 개시의 전자부품의 제1 전극 및 제2 전극은 여러 가지의 형상으로 할 수 있다. 도 5는, 전자부품의 하면에 노출되는 제1 전극(55) 및 제2 전극(56)과, 기판에 배치된 제1 영역(21) 및 제2 영역(22)을 나타내는 모식도이다. 설명을 간략화하기 위해, 전자부품이나 기판의 외형 등은 생략하여 도시하고 있다.
도 5에 나타내는 바와 같이, 제1 전극(55)은 상방으로부터 보았을 때 볼록부를 갖고, 제2 전극(56)은 제1 전극(55)에 대면하며, 또한, 제1 전극(55)의 볼록부가 들어가는 오목부를 갖는다. 그리고, 제1 전극(55)은, 전자부품의 하면에 있어서, 대략 직사각형 형상의 제1부(55a)와, 볼록부에 상당하는 대략 직사각형 형상의 제2부(55b)를 갖는다. 그리고, 제1부(55a)와 제2부(55b)의 사이의 분리 영역(51b)과 대면하는 위치에 제1 영역(21)이 배치되어 있다. 또한, 제1 전극(55) 및 제2 전극(56)의 각부 근방에는 4개의 제2 영역(22)이 배치되어 있다. 기판은, 상면에 한쌍의 배선층을 구비하고, 한쌍의 배선층 사이에는 홈(58)이 배치되어 있다.
이와 같은 제1 전극 및 제2 전극의 형상에 있어서도, 실시형태 1과 마찬가지의 효과를 갖는다.
10: 광원장치
11, 31: 발광장치
11a: 전자부품
11b: 하면
11c: 제1변
11d: 제2변
12: 기판
13, 33: 패키지
131: 모체
13a: 분리 영역
13b: 움푹 들어간 부분
14, 34: 반도체 발광소자
15, 35, 55: 제1 전극
15X: 외주 부분
15Y: 오목부
15a, 35a, 55a: 제1부
15b, 35b, 55b: 제2부
150a: 내측부
150b: 내측부
151a, 151b, 152a, 153a: 측부
16, 36, 56: 제2 전극
16X: 외주 부분
16Y: 오목부
17: 기재
18, 38, 58: 홈
19, 19a, 19b, 39a, 39b: 배선층
21, 41: 제1 영역
22, 42: 제2 영역
23: 피복 부재
23a: 제1 피복 부재
23b: 제2 피복 부재
25: 제너 다이오드
31b: 분리 영역

Claims (9)

  1. 하면에 제1 전극과 제2 전극을 갖고, 상기 하면에 있어서, 상기 제1 전극은, 분리 영역을 통해 분리된 제1부 및 제2부를 갖는 전자부품과,
    기재와, 상기 기재의 상면에 배치되는 한쌍의 배선층을 갖는 기판을 구비하고,
    상기 한쌍의 배선층의 상면과, 상기 전자부품의 상기 하면에 있는 상기 제1 전극 및 제2 전극이 대면하도록 상기 전자부품이 재치되는 광원장치로서,
    상기 기판은, 상기 분리 영역과 대면하는 위치에 제1 영역을 갖고,
    상기 제1 영역은, 상기 제1 영역 이외에 위치하는 상기 한쌍의 배선층의 표면보다 땜납 젖음성이 불량한 영역이고,
    ]상기 한쌍의 배선층 중 하나인 제1 배선층은 상기 제1 전극의 상기 제1부 및 제2부와 대면하고 또한 다른 하나인 제2 배선층은 상기 제2 전극과 대면하도록, 상기 전자부품이 재치되어 있는 것을 특징으로 하는 광원장치.
  2. 제1항에 있어서,
    상기 전자부품의 하면에 있어서, 상기 제1부의 평면 형상은 상기 제2부의 평면 형상과 다른, 광원장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 영역에 있어서, 상기 한쌍의 배선층은 관통공을 갖고,
    상기 관통공의 저부에 있어서 상기 기재의 일부가 노출되어 있는, 광원장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 영역에 있어서, 상기 한쌍의 배선층은 상면에 도전성 부재 또는 절연성 부재를 갖는, 광원장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 영역에 있어서의 상기 한쌍의 배선층의 표면 거칠기는, 상기 제1 영역 이외의 상기 한쌍의 배선층의 표면 거칠기와 다른, 광원장치.
  6. 제1항 또는 제2항에 있어서,
    상기 기판은, 상기 전자부품의 하면의 상기 분리 영역과 대면하는 위치를 제외하고, 또한, 상기 제1 전극 및 상기 제2 전극의 주연에 있는 근방 영역과 대면하는 위치에, 땜납 젖음성이 불량한 제2 영역을 더 갖는, 광원장치.
  7. 제6항에 있어서,
    상기 전자부품의 하면은, 대향하는 제1변 및 제2변을 갖고,
    상기 제2 영역은, 상기 제1 전극 및/또는 상기 제2 전극의 측부와 상기 제1변으로 끼워지는 영역과 대면하는 위치와, 상기 제1 전극 및/또는 상기 제2 전극의 측부와 상기 제2변으로 끼워지는 영역과 대면하는 위치에 설치되어 있는, 광원장치.
  8. 제1항 또는 제2항에 있어서,
    상기 한쌍의 배선층은 서로 홈을 통해 이격되어 있고,
    상기 홈은, 상방으로부터 보았을 때 굴곡하여 있는, 광원장치.
  9. 제1항 또는 제2항에 있어서,
    상기 전자부품은, 상기 제1 전극 및 상기 제2 전극을 갖는 패키지와, 상기 패키지에 재치되는 반도체 발광소자를 구비하는 발광장치인, 광원장치.
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