KR102478332B1 - 고주파 증폭기 장치 - Google Patents
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Abstract
본 발명은 플라즈마 여기를 위해 2MHz 이상의 주파수에서 1kW 이상의 출력 전력을 생성하는데 적합한 고주파 증폭기 장치(1)에 관한 것으로, 장치는 a. 소스 연결부에 의해 접지 연결점(5)에 각각 연결되는 2개의 LDMOS 트랜지스터(S1, S2)로서, 여기서 LDMOS 트랜지스터(S1, S2)는 동일한 설계를 가지며 어셈블리(3)(패키지)에 배열되는, 2개의 LDMOS 트랜지스터(S1, S2), b. 금속 냉각판(25)에 대향하여 평평하게 놓이고 복수의 접지 연결부(8, 19, 21, 24)에 의해 상기 냉각판(25)에 연결되는 회로 보드(2)로서, 상기 냉각판(25)은 접지(26)에 연결될 수 있고, 여기서 어셈블리(3)는 회로 보드(2) 상에 또는 회로 보드(2)에 대향하여 배열되는, 회로 보드(2), c. 1차 권선(6)이 LDMOS 트랜지스터(S1, S2)의 드레인 연결부에 연결되는 전력 트랜스포머(7), 및 d. 2차 권선(13)이 제1 단부로 그리고 하나 이상의 저항성 소자(14)를 통해 하나의 LDMOS 트랜지스터(S1)의 게이트 연결부(15)에 연결되고, 제2 단부로 그리고 하나 이상의 저항성 소자(16)를 통해 다른 LDMOS 트랜지스터(S2)의 게이트 연결부(17)에 연결되는 신호 송신기(10)로서, 여기서 각각의 게이트 연결부(15, 17)는 적어도 하나의 전압 제한 구조 소자 장치(18, 20, 18', 20')를 통해 접지(19, 21)에 연결되는, 신호 송신기(10)를 포함한다.
Description
본 발명은 플라즈마 여기를 위해 2MHz 이상의 주파수에서 1kW 이상의 출력 전력을 생성하는데 적합한 고주파 증폭기 장치에 관한 것이다.
이러한 유형의 디바이스 또는 유사한 디바이스는 예를 들어 다음의 문서 US 2014/0167858 A1, US 2009/0027936 A1, US 6,172,383 B1, US 6,064,249 A로부터 공지되어 있다.
LDMOS 트랜지스터는 예를 들어 다음의 문서 <Freescale Semiconductor, Technical Data, RF Power LDMOS Transistors, Document Number: MRFE6VP61K25H Rev. 4.1, 3/2014>에 공지되어 있다.
플라즈마를 여기시키는 데 적합한 전력을 생성하기 위해 트랜지스터, 특히 LDMOS 트랜지스터를 사용하는 것은 공지되어 있다. 이러한 유형의 트랜지스터는 종종 증폭기 클래스 AB에서 동작하도록 의도된다. 그러나, 트랜지스터가 다른 증폭기 클래스, 예를 들어 클래스 E 또는 클래스 F에 사용된다면, 게이트 전압과 관련하여 제조사의 사양을 초과하지 않으면서 트랜지스터를 완전히 구동하는 것이 종종 가능하지 않다. 그러나, 이러한 방식으로 초과하는 것은 트랜지스터가 고장나고/나거나 더 짧은 서비스 수명을 야기할 수 있다.
따라서, 본 발명의 목적은 전술한 단점이 방지될 수 있는 고주파 증폭기 장치를 제공하는 것이다.
이 목적은 본 발명에 따라 플라즈마 여기를 위해 2MHz 이상의 주파수에서 1kW 이상의 출력 전력을 생성하는데 적합한 고주파 증폭기 장치에 의해 달성되며:
a. 각각의 소스 단자에 의해 접지 연결점에 각각 연결되는 2개의 LDMOS 트랜지스터로서, LDMOS 트랜지스터는 유사하게 구현되고 패키지 내에 배열되는, 2개의 LDMOS 트랜지스터,
b. 금속 냉각판 상에 평평하게 놓이고, 복수의 접지 연결에 의해 접지에 연결될 수 있는 냉각판에 연결된 회로 보드으로서, 패키지는 회로 보드 상에 배열되는, 회로 보드,
c. 전력 트랜스포머로서, 그 1차 권선은 LDMOS 트랜지스터의 드레인 단자에 연결되는, 전력 트랜스포머,
d. 신호 트랜스포머로서, 그 2차 권선은 제1 단부에서 하나 이상의 저항성 소자에 의해 하나의 LDMOS 트랜지스터의 게이트 단자에 연결되고, 제2 단부에서 하나 이상의 저항성 소자에 의해 다른 LDMOS 트랜지스터의 게이트 단자에 연결되고, 각각의 게이트 단자는 적어도 하나의 전압 제한 컴포넌트 장치에 의해 접지에 연결되는, 신호 트랜스포머를 포함한다.
따라서, LDMOS 트랜지스터는 허용된 게이트 전압을 초과하지 않으면서 완전히 구동될 수 있다.
전압 제한 컴포넌트 장치가 제공되기 때문에, 신호 트랜스포머의 2차 권선에서 오는 구동 신호의 음의 피크는 접지 전위를 수신한다. 따라서, 음의 전압은 전압 제한 컴포넌트 장치에서의 전압 강하로 제한되고, 양의 피크 전압은 증가된다. 이것은 LDMOS 트랜지스터를 작동시키는 드라이버에 더 적은 구동 전력이 필요하다는 것을 의미한다. 또한, 도통 각도, 즉 구동 신호의 사이클 동안 하나 또는 두 개의 트랜지스터가 도통하는 시간은 허용된 값을 초과하여 피크 전압을 증가시킬 필요없이 증가된다. 다시 말해, 트랜지스터가 구동되는 시간이 연장될 수 있다. 더 높은 DC 컴포넌트 때문에, 입력 신호는 상대적으로 더 자주 임계 전압 Vth를 넘는다; 따라서, 트랜지스터는 더 빈번하게 도통한다.
2개의 LDMOS 트랜지스터가 냉각판에 잘 연결되어 있기 때문에, LDMOS 트랜지스터의 열 부하가 또한 감소될 수 있으며, 그 결과 고장의 가능성이 더 감소된다.
접지 연결점은 LDMOS 트랜지스터로부터 냉각판으로 열을 전달하도록 구성될 수 있다. 따라서, LDMOS 트랜지스터로부터의 열의 더 나은 소산이 보장되고, LDMOS 트랜지스터의 열 부하가 더 감소된다.
적어도 하나의 전압 제한 컴포넌트 장치는 캐소드가 게이트 측에 배열되고 애노드가 접지 측에 배열되는 적어도 하나의 다이오드를 포함할 수 있다. 이 방안의 결과로, 구동 신호의 음의 피크는 도통 다이오드를 통해 접지 전위를 수신한다. 따라서, 구동 신호의 음의 전압은 다이오드에서의 전압 강하로 제한된다.
적어도 하나의 전압 제한 컴포넌트 장치는 직렬로 연결된 복수의 다이오드를 포함할 수 있다. 이 방안은 증폭기가 포화 상태로 동작할 때 발생하는 단점을 보완할 수 있게 하며, 그러면 게이트 바이어스 전압이 더 증가하고, 결과적으로 드레인 전류가 또한 더 증가하고 효율은 감소한다. 이 경우, 복수의 고속 다이오드가 직렬로 연결될 수 있다. 본 발명의 의미 내에서 고속 다이오드는 사이클 지속 기간의 1/4 미만의 역 회복 시간을 갖는 다이오드이다. 예를 들어 40.68MHz(즉, 약 25ns의 사이클 지속 시간)의 트랜지스터의 구동 주파수에서, 이는 약 6ns이다. 따라서, 다이오드는 6ns 이하의 역 회복 시간을 가져야 한다. 이는 이러한 종류의 다이오드가 역방향으로는 무시할 정도로 간헐적으로만 도통하고, 순방향으로는 무시할 정도로 간헐적으로만 차단한다는 것을 의미한다.
다이오드의 직렬 연결은 상이한 유형의 적어도 2개의 다이오드를 포함할 수 있다. 예를 들어, 직렬 연결은 고속 다이오드 및 Z 다이오드를 포함할 수 있다.
적어도 하나의 전압 제한 컴포넌트 장치는 직렬로 연결된 적어도 하나의 다이오드 및 하나의 저항기를 포함할 수 있다. 이는 또한 전술한 단점을 감소시킬 수 있다. 바람직하게는, 고주파 증폭기 장치는 대칭형이다, 즉 2개의 LDMOS 트랜지스터는 동일한 컴포넌트 장치를 갖는다.
패키지는 회로 보드 상에 배열된다. 따라서, 패키지는 열 도통 방식으로 냉각판에 연결된 회로 보드를 통해 편리하게 냉각될 수 있다. 패키지는 기판 상에 배열될 수 있다. 패키지는 하우징에 배열될 수 있다. 패키지의 하우징은 회로 보드의 컷아웃(cut-out)에 배열될 수 있다. 패키지의 단자는 회로 보드 상에 접촉될 수 있다. 패키지는 냉각을 위해 구리판 상에 장착될 수 있다. 구리판은 패키지로부터 냉각판으로, 특히 열 분배를 위해 열을 전달하는데 사용될 수 있다. 구리판은 패키지와 동일한 회로 보드의 컷아웃에 배열될 수 있다. 구리판은 냉각판과 마주하는 패키지의 표면보다 큰 표면적을 가질 수 있다. 컷아웃은 계단 형상을 형성하여(stepped), 구리판 및 패키지의 표면에 매치될 수 있다. 이는 동일한 정도로 열을 가하지 않기 때문에, 트랜지스터의 서비스 수명을 또한 증가시킬 수 있다. 또한, 접지에 연결된 냉각판에 가깝게 배열하면 스위칭 프로세스 동안에 높은 전류로 인해 일어나는 간섭을 더 잘 억제할 수 있다.
회로 보드는 다층 회로 보드, 특히 적어도 하나의 내부 층을 갖는 다층 회로 보드, 특히 적어도 4개의 층을 갖는 다층 회로 보드일 수 있다. 외부 층은 직접 설치 및 역시 접지에 연결된 냉각판과의 접촉을 위해 접지에 완전히 연결될 수 있다.
전력 트랜스포머는 회로 보드 상에 또는 별도의 회로 보드 상에 배열될 수 있고, 1차 권선은 관련 회로 보드 상에 평면 방식으로 형성될 수 있다. 이는 1차 권선의 특히 비용 효율적인 구성을 초래한다. 전력 트랜스포머는 또한 쉽게 냉각될 수 있다.
게이트 단자는 저항기에 의해, 접지에 연결된 커패시터에 연결될 수 있다. 게이트 커패시턴스는 이러한 부분 및 동작점 전압원을 통해 방전될 수 있다. 이 경우, 저항기는 1kΩ 미만의 저항 값을 가질 수 있고, 커패시터는 1nF를 초과하는 커패시턴스를 가질 수 있다.
저항기는 공통 커패시터에 연결될 수 있으며, 공통 커패시터는 차례로 동작점 전압원에 연결될 수 있다.
본 발명의 추가적인 특징 및 이점은 본 발명 및 청구항에 필수적인 세부 사항을 도시하는 그림의 도면을 참조하여 본 발명의 실시예에 대한 다음의 상세한 설명에서 찾을 수 있다. 여기에 도시된 특징은 반드시 크기를 조정한 것은 아니고, 본 발명에 따른 특색이 명확하게 보여지도록 도시된다. 상이한 특징은 본 발명의 변형예에서 단독으로 또는 임의의 원하는 조합으로 함께 각각 구현될 수 있다.
본 발명의 실시예가 개략적인 도면에 도시되어 있으며, 하기의 설명에서 더 상세하게 설명된다.
도면에서:
도 1은 본 발명에 따른 고주파 증폭기 장치의 제1 실시예를 도시한다;
도 2는 본 발명에 따른 고주파 증폭기 장치의 제2 실시예를 도시한다;
도 3은 본 발명의 효과를 설명하기 위한 2개의 상이한 전압 곡선을 도시한다.
도면에서:
도 1은 본 발명에 따른 고주파 증폭기 장치의 제1 실시예를 도시한다;
도 2는 본 발명에 따른 고주파 증폭기 장치의 제2 실시예를 도시한다;
도 3은 본 발명의 효과를 설명하기 위한 2개의 상이한 전압 곡선을 도시한다.
도 1은 본 발명에 따른 고주파 증폭기 장치(1)의 제1 실시예를 도시한다. 고주파 증폭기 장치(1)는 패키지(3)가 배열된 회로 보드(2)를 포함한다. 패키지(3)는 2개의 LDMOS 트랜지스터(S1, S2)를 포함하며, 트랜지스터는 유사하게 구현되고 각각의 소스 단자에 의해 접지 연결점(5)에 각각 연결된다. LDMOS 트랜지스터(S1, S2)는 각각 드레인 단자에 의해 전력 트랜스포머(7)의 1차 권선(6)의 단부에 각각 연결된다. 전력 트랜스포머(7)의 2차 권선(4)은 접지(8) 및 고주파 출력(9)에 연결된다. 고주파 증폭기 장치(1)는 고주파 입력(12)에 연결된 1차 권선(11)을 포함하는 신호 트랜스포머(10)를 더 포함한다. 신호 트랜스포머(10)의 2차 권선(13)은 저항성 소자(14), 특히 저항기에 의해 LDMOS 트랜지스터(S1)의 게이트 단자(15)에 연결된다. 2차 권선(13)은 또한 저항성 소자(16), 특히 저항에 의해 LDMOS 트랜지스터(S2)의 게이트 단자(17)에 연결된다. 따라서, 저항성 소자(14, 16) 및 2차 권선(13)은 직렬로 연결된다. 신호 트랜스포머(10)는 또한 전력 트랜스포머(7)와 마찬가지로 회로 보드(2) 상에 배열된다.
게이트 단자(15)는 이 경우 다이오드로 형성된 전압 제한 컴포넌트 장치(18)에 의해 접지(19)에 연결된다. 이 경우, 다이오드의 캐소드는 게이트 측에 배열되고, 애노드는 접지 측에 배열된다. 그에 대응하여, 게이트 단자(17)는 또한 이 경우에 다이오드로서 형성된 전압 제한 컴포넌트 장치(20)에 의해 접지(21)에 연결된다. 이 방안은 게이트 단자(15, 17)의 제어 신호를 전압 시프트(진폭 시프트)되게 할 수 있다.
게이트 단자(15, 17)는 저항기(22, 23)에 의해 DC 전압원(24), 즉 동작점 전압원에 또한 연결된다. 따라서, LDMOS 트랜지스터(S1, S2)의 구동 신호를 생성하기 위한 구동 회로는 도 1의 실시예에서 고주파 입력(12), 신호 트랜스포머(10), 저항성 소자(14, 16), 전압 제한 컴포넌트 장치(18, 20), 저항기(22, 23), 및 DC 전압원(24)을 포함한다.
회로 보드(2)는 접지(26)에 또한 연결될 수 있는 냉각판(25) 상에 평평하게 놓여 있다. 특히, 회로 보드(2)는 복수의 접지 연결부(8, 19, 21, 27)에 의해 냉각판(25)에 연결된다. 접지 연결부(5)는 LDMOS 트랜지스터(S1, S2)로부터 냉각판(25)으로 열을 전달하기 위한 접지 연결점이다.
도 2는 고주파 증폭기 장치(1')의 대안적인 실시예를 도시하며, 도 1의 컴포넌트에 대응하는 컴포넌트는 동일한 참조 부호를 갖는다. 고주파 증폭기 장치(1')의 한가지 차이점은 이 경우 전압 제한 컴포넌트 장치(18')가 직렬로 연결된 2개의 다이오드를 포함한다는 것이다. 전압 제한 컴포넌트 장치(20')는 이에 대응하여 설계된다.
다른 차이점은 저항기(22, 23)가 커패시터(30)에 연결되며, 커패시터(30)에는 차례로 접지(27)에 연결된다는 것이다. DC 전압원(동작점 전압원)이 단자(31)에 연결된다.
도 3은 구동 신호로서 게이트 단자(15, 17)에 인가될 때 시간에 따른 복수의 전압 곡선을 도시하며, 전압 제한 컴포넌트 장치(18 또는 18')가 이용 가능하지 않으면 전압 곡선(100)은 게이트 단자(15)에 인가되고, 전압 제한 컴포넌트(20 또는 20')가 이용 가능하지 않으면 전압 곡선(101)은 게이트 단자(17)에 대응하여 인가된다. 전압 제한 컴포넌트 장치(18, 18', 20, 20')의 효과는 전압 곡선(102, 103)에서 볼 수 있는데, 여기서 전압 곡선(102, 103)의 음의 피크는 전압 제한 컴포넌트 장치(18, 18', 20, 20')의 전압, 특히 하나 이상의 다이오드에서의 전압 강하로 거의 제한된다. 전체적으로, 전압 제한 컴포넌트 장치(18, 18', 20, 20')가 사용될 때, 게이트 단자(15, 17)에 인가되는 전압 곡선(102, 103)의 전압은 더 높은 전압 값으로 시프트된다. 특히, 양의 피크 전압은 증가되고, 게이트 단자(15, 17)의 구동 신호의 음의 피크는 예를 들어 전압 제한 컴포넌트 장치(18, 18', 20, 20')의 다이오드에서의 전압 강하로 제한된다. 그 결과, 더 낮은 구동 전력, 즉 고주파 입력(12)에서의 고주파 신호의 전력이 요구된다. 더 낮은 게이트 전압은 LDMOS 트랜지스터(S1, S2)의 고장 위험의 감소를 가져온다.
Claims (24)
- 플라즈마 여기(plasma excitation)를 위해 2MHz 이상의 주파수에서 1kW 이상의 출력 전력을 생성하는데 적합한 고주파 증폭기 장치(high-frequency amplifier arrangement)(1)에 있어서,
a. 각각의 소스 단자에 의해 접지 연결점(5)에 각각 연결되는 2개의 LDMOS 트랜지스터(S1, S2) ― 상기 LDMOS 트랜지스터(S1, S2)는 동일하게 구현되고 패키지(3)에 배열됨 ― ;
b. 금속 냉각판(25) 상에 평평하게 놓이고 상기 냉각판(25)에 연결되는 회로 보드(2) ― 상기 냉각판(25)은 복수의 접지 연결부(8, 19, 21, 24)에 의해 접지(26)에 연결될 수 있고, 상기 패키지(3)는 상기 회로 보드 상에 배열됨 ― ;
c. 전력 트랜스포머(7) ― 상기 전력 트랜스포머(7)의 1차 권선(6)은 상기 LDMOS 트랜지스터(S1, S2)의 드레인 단자에 연결됨 ― ; 및
d. 신호 트랜스포머(10) ― 상기 신호 트랜스포머(10)의 2차 권선(13)은 제1 단부에서 하나 이상의 저항성 소자(14)에 의해 하나의 LDMOS 트랜지스터(S1)의 게이트 단자(15)에 연결되고, 제2 단부에서 하나 이상의 저항성 소자(16)에 의해 다른 LDMOS 트랜지스터(S2)의 게이트 단자(17)에 연결되고, 각각의 게이트 단자(15, 17)는 적어도 하나의 전압 제한 컴포넌트 장치(18, 20, 18', 20')에 의해 접지(19, 21)에 연결됨 ―
를 포함하고,
상기 게이트 단자(15, 17)에 인가되는 전압 곡선(102, 103)의 전압은 상기 전압 제한 컴포넌트 장치(18, 20, 18', 20')에 의해 전압 시프트되는 것인, 고주파 증폭기 장치. - 제1항에 있어서,
상기 접지 연결점(5)은 상기 LDMOS 트랜지스터(S1, S2)로부터 상기 냉각판(25)으로 열을 전달하도록 구성되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
적어도 하나의 전압 제한 컴포넌트 장치(18, 18', 20, 20')는 적어도 하나의 다이오드를 포함하고, 상기 적어도 하나의 다이오드의 캐소드는 게이트 측에 배열되고, 상기 적어도 하나의 다이오드의 애노드는 접지 측에 배열되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
적어도 하나의 전압 제한 컴포넌트 장치(18', 20')는 직렬로 연결된 복수의 다이오드를 포함하는 것인, 고주파 증폭기 장치. - 제4항에 있어서,
상기 다이오드의 직렬 연결은 상이한 유형의 적어도 2개의 다이오드를 포함하는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
적어도 하나의 전압 제한 컴포넌트 장치는 직렬로 연결된 적어도 하나의 다이오드 및 하나의 저항기를 포함하는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 전력 트랜스포머(7)는 상기 회로 보드(2) 상에 또는 별도의 회로 보드 상에 배열되고, 상기 1차 권선(6)은 관련 회로 보드(2) 상에 평면 방식으로 형성되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
각각의 게이트 단자(15, 17)는 저항기(22, 23)에 의해, 접지에 연결된 커패시터(30)에 연결되는 것인, 고주파 증폭기 장치. - 제8항에 있어서,
상기 게이트 단자(15, 17)는 저항기(22, 23)에 의해 DC 전압원(24)에 또한 연결되는 것인, 고주파 증폭기 장치. - 제8항에 있어서,
상기 저항기(22, 23)는 공통 커패시터(30)에 연결되는 것인, 고주파 증폭기 장치. - 제10항에 있어서,
상기 공통 커패시터(30)는 DC 전압원(24)에 연결되고, 상기 DC 전압원(24)을 통해 게이트 커패시턴스가 방전될 수 있는 것인, 고주파 증폭기 장치. - 제8항에 있어서,
상기 저항기(22, 23)는 1㏀ 미만의 저항 값을 가지고, 상기 커패시터(30)는 1nF를 초과하는 커패시턴스를 가지는 것인, 고주파 증폭기 장치. - 제4항에 있어서,
직렬로 연결된 상기 다이오드는 상기 LDMOS 트랜지스터(S1, S2)의 구동 주파수의 사이클 지속 기간의 1/4보다 작은 역 회복 시간(reverse recovery time)을 갖는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 고주파 증폭기 장치는 대칭형이고, 상기 2개의 LDMOS 트랜지스터(S1, S2)는 동일한 컴포넌트 장치를 갖는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 패키지(3)가 상기 회로 보드(2)를 통해 냉각되도록, 어셈블리(3)가 상기 회로 보드(2) 상에 배열되고, 상기 회로 보드(2)는 열 도통 방식으로 상기 냉각판(25)에 연결되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 패키지(3)는 기판 상에 배열되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 패키지(3)는 하우징에 배열되는 것인, 고주파 증폭기 장치. - 제17항에 있어서,
상기 패키지(3)의 하우징은 상기 회로 보드(2)의 컷아웃(cut-out)에 배열되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 패키지(3)의 단자는 상기 회로 보드(2) 상에 접촉되는 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 패키지(3)는 냉각을 위해 구리판 상에 장착되는 것인, 고주파 증폭기 장치. - 제20항에 있어서,
상기 구리판은 상기 패키지(3)와 동일한 상기 회로 보드(2)의 컷아웃에 배열되는 것인, 고주파 증폭기 장치. - 제20항에 있어서,
상기 구리판은 상기 냉각판(25)과 마주하는 상기 패키지(3)의 표면보다 큰 표면적을 갖는 것인, 고주파 증폭기 장치. - 제21항에 있어서,
상기 컷아웃은 상기 패키지(3) 및 상기 구리판의 표면에 매칭되도록 계단형인 것인, 고주파 증폭기 장치. - 제1항 또는 제2항에 있어서,
상기 회로 보드(2)는 다층 회로 보드인 것인, 고주파 증폭기 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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