JPH0865059A - 電界効果トランジスタ用保護回路 - Google Patents
電界効果トランジスタ用保護回路Info
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- JPH0865059A JPH0865059A JP6193364A JP19336494A JPH0865059A JP H0865059 A JPH0865059 A JP H0865059A JP 6193364 A JP6193364 A JP 6193364A JP 19336494 A JP19336494 A JP 19336494A JP H0865059 A JPH0865059 A JP H0865059A
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Abstract
(57)【要約】
【目的】 出力側におけるインピーダンスの変動に対す
る電界効果トランジスタの加熱による破壊を防止する。 【構成】 電界効果トランジスタＱ2 の発熱の影響を受
ける場所に正の温度係数を有する抵抗Ｒ21を配置する。
またこの抵抗Ｒ21と抵抗Ｒ22により、ＦＥＴＱ2のゲー
トバイアス回路を形成する。
る電界効果トランジスタの加熱による破壊を防止する。 【構成】 電界効果トランジスタＱ2 の発熱の影響を受
ける場所に正の温度係数を有する抵抗Ｒ21を配置する。
またこの抵抗Ｒ21と抵抗Ｒ22により、ＦＥＴＱ2のゲー
トバイアス回路を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
用保護回路に関し、特に、高周波帯の電力増幅に用いら
れる電界効果トランジスタの出力端におけるミスマッチ
ング等による熱破壊を防止するための保護回路に関する
ものである。
用保護回路に関し、特に、高周波帯の電力増幅に用いら
れる電界効果トランジスタの出力端におけるミスマッチ
ング等による熱破壊を防止するための保護回路に関する
ものである。
【０００２】
【従来の技術】携帯電話等の高周波帯の電力増幅回路
は、一般に、ＧａＡｓ等の電界効果トランジスタ（ＦＥ
Ｔ）を用いて構成される。この電力増幅回路において
は、入力であるＦＥＴのゲート側には、インピーダンス
整合のための入力マッチング回路とゲートバイアス印加
用の抵抗分圧回路が、また、出力であるＦＥＴのドレイ
ン側には、ドレインへの直流電力供給を兼ねた出力マッ
チング回路が、それぞれ接続されている。更に、この電
力増幅回路の出力側は、高周波等の帯域外の信号カット
用のフィルタ、スイッチ等を経て、アンテナに接続され
る。ここで、入力及び出力マッチング回路は、通常は、
ＦＥＴから最も効率良くパワーが取り出せるように調節
されており、通常動作時において、この効率が高ければ
ＦＥＴの発熱は少ない。
は、一般に、ＧａＡｓ等の電界効果トランジスタ（ＦＥ
Ｔ）を用いて構成される。この電力増幅回路において
は、入力であるＦＥＴのゲート側には、インピーダンス
整合のための入力マッチング回路とゲートバイアス印加
用の抵抗分圧回路が、また、出力であるＦＥＴのドレイ
ン側には、ドレインへの直流電力供給を兼ねた出力マッ
チング回路が、それぞれ接続されている。更に、この電
力増幅回路の出力側は、高周波等の帯域外の信号カット
用のフィルタ、スイッチ等を経て、アンテナに接続され
る。ここで、入力及び出力マッチング回路は、通常は、
ＦＥＴから最も効率良くパワーが取り出せるように調節
されており、通常動作時において、この効率が高ければ
ＦＥＴの発熱は少ない。
【０００３】
【発明が解決しようとする課題】しかしながら、例え
ば、携帯電話のアンテナが外部の金属に触れる等の原因
によって上記電力増幅回路における出力側のインピーダ
ンスが急変した場合、出力側の反射が大きくなることか
ら、ＦＥＴの効率が落ち、そのためにＦＥＴの発熱が増
大して、ＦＥＴが破壊する場合もある。
ば、携帯電話のアンテナが外部の金属に触れる等の原因
によって上記電力増幅回路における出力側のインピーダ
ンスが急変した場合、出力側の反射が大きくなることか
ら、ＦＥＴの効率が落ち、そのためにＦＥＴの発熱が増
大して、ＦＥＴが破壊する場合もある。
【０００４】本発明の目的は、上記のような出力側にお
けるインピーダンスの変動に対するＦＥＴの加熱による
破壊を防止することができる、電界効果トランジスタ用
保護回路を提供することにある。
けるインピーダンスの変動に対するＦＥＴの加熱による
破壊を防止することができる、電界効果トランジスタ用
保護回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの保護回路は、電界効果トランジスタの発熱の影
響を受ける場所に正の温度係数を有する抵抗を配置する
とともに、この抵抗を用いて、電界効果トランジスタの
ゲートバイアス回路の抵抗分圧回路の高電位側を構成す
る、ようにした。
ジスタの保護回路は、電界効果トランジスタの発熱の影
響を受ける場所に正の温度係数を有する抵抗を配置する
とともに、この抵抗を用いて、電界効果トランジスタの
ゲートバイアス回路の抵抗分圧回路の高電位側を構成す
る、ようにした。
【０００６】また本発明では、電界効果トランジスタの
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタの
ゲートバイアス回路の抵抗分圧回路の低電位側を構成す
る、ようにした。
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタの
ゲートバイアス回路の抵抗分圧回路の低電位側を構成す
る、ようにした。
【０００７】更に本発明では、電界効果トランジスタの
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタよ
りも前段の電界効果トランジスタのゲートバイアス回路
の抵抗分圧回路の低電圧側を構成する、ようにした。
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタよ
りも前段の電界効果トランジスタのゲートバイアス回路
の抵抗分圧回路の低電圧側を構成する、ようにした。
【０００８】また本発明では、電界効果トランジスタの
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタの
入力インピーダンスマッチング回路又は更に前段のイン
ピーダンスマッチング回路を構成する、ようにした。
発熱の影響を受ける場所にダイオードを配置するととも
に、このダイオードを用いて、電界効果トランジスタの
入力インピーダンスマッチング回路又は更に前段のイン
ピーダンスマッチング回路を構成する、ようにした。
【０００９】上記の抵抗、またはダイオードは、好まし
くは、電界効果トランジスタと同一チップ内に設けられ
る。
くは、電界効果トランジスタと同一チップ内に設けられ
る。
【００１０】
【作用】請求項１、３の発明では、ＦＥＴが急に発熱し
た時にはＦＥＴのゲートバイアス電圧が負側へ移動す
る。また請求項４の発明では、ＦＥＴが急に発熱した時
にはＦＥＴの入力電力が減少する。更に請求項５の発明
では、ＦＥＴが急に発熱した時にはインピーダンスマッ
チング回路の損失が増加してＦＥＴの入力電力が減少す
る。そしてこれにより、出力インピーダンスが変動して
ＦＥＴが発熱した場合でもＦＥＴの発熱を抑制すること
ができて、ＦＥＴの破壊が防止される。
た時にはＦＥＴのゲートバイアス電圧が負側へ移動す
る。また請求項４の発明では、ＦＥＴが急に発熱した時
にはＦＥＴの入力電力が減少する。更に請求項５の発明
では、ＦＥＴが急に発熱した時にはインピーダンスマッ
チング回路の損失が増加してＦＥＴの入力電力が減少す
る。そしてこれにより、出力インピーダンスが変動して
ＦＥＴが発熱した場合でもＦＥＴの発熱を抑制すること
ができて、ＦＥＴの破壊が防止される。
【００１１】
（実施例１）図１に、本発明の実施例１の電界効果トラ
ンジスタ用保護回路を備えた電力増幅回路を示した。こ
の回路において、Ｑ2 は、電力増幅用のディプレッショ
ンモードＦＥＴである。またＲ21は、ＦＥＴＱ2 と同一
チップ内で、且つＦＥＴＱ2の発熱の影響を受けやすい
場所に配置された抵抗である。更にＲ22は、外付けの抵
抗又はＦＥＴＱ2 と同一チップ内ではあるが、比較的Ｆ
ＥＴＱ2 の発熱の影響を受けにくい場所に配置された抵
抗である。ここで、抵抗Ｒ21の温度係数は正であって、
高温ほど高抵抗になるものである。この抵抗Ｒ21は、で
きるだけ大きな正の温度係数を持つものが望ましく、具
体的には、例えば、ＩＣチップ上に形成したチャネル抵
抗、高濃度注入層、又はエピタキシャル成長層抵抗等
が、好ましく用いられる。
ンジスタ用保護回路を備えた電力増幅回路を示した。こ
の回路において、Ｑ2 は、電力増幅用のディプレッショ
ンモードＦＥＴである。またＲ21は、ＦＥＴＱ2 と同一
チップ内で、且つＦＥＴＱ2の発熱の影響を受けやすい
場所に配置された抵抗である。更にＲ22は、外付けの抵
抗又はＦＥＴＱ2 と同一チップ内ではあるが、比較的Ｆ
ＥＴＱ2 の発熱の影響を受けにくい場所に配置された抵
抗である。ここで、抵抗Ｒ21の温度係数は正であって、
高温ほど高抵抗になるものである。この抵抗Ｒ21は、で
きるだけ大きな正の温度係数を持つものが望ましく、具
体的には、例えば、ＩＣチップ上に形成したチャネル抵
抗、高濃度注入層、又はエピタキシャル成長層抵抗等
が、好ましく用いられる。
【００１２】この実施例１の回路では、抵抗Ｒ21はＦＥ
ＴＱ2 のゲートとアースとの間に、また抵抗Ｒ22はＦＥ
ＴＱ2 のゲートと負電源ＶSSとの間に、それぞれ接続さ
れており、これら抵抗Ｒ21とＲ22により、ＦＥＴＱ2 の
ゲートバイアス回路が形成される。よってこの回路で
は、ＦＥＴＱ2 の動作点ゲートバイアスが、抵抗Ｒ21と
抵抗Ｒ22の分圧比で設定される。そして、高周波帯の入
力信号ＲＦINは、上記のゲートバイアス回路により設定
されるバイアスでＦＥＴＱ2 のゲートに入力し、増幅さ
れて、ＦＥＴＱ2 のドレインから出力信号ＲＦOUT とし
て出力される。なお、ＦＥＴ2 の入力側および出力側に
おけるインピーダンスマッチング回路は、通常は、図示
した回路の外側に形成されている。
ＴＱ2 のゲートとアースとの間に、また抵抗Ｒ22はＦＥ
ＴＱ2 のゲートと負電源ＶSSとの間に、それぞれ接続さ
れており、これら抵抗Ｒ21とＲ22により、ＦＥＴＱ2 の
ゲートバイアス回路が形成される。よってこの回路で
は、ＦＥＴＱ2 の動作点ゲートバイアスが、抵抗Ｒ21と
抵抗Ｒ22の分圧比で設定される。そして、高周波帯の入
力信号ＲＦINは、上記のゲートバイアス回路により設定
されるバイアスでＦＥＴＱ2 のゲートに入力し、増幅さ
れて、ＦＥＴＱ2 のドレインから出力信号ＲＦOUT とし
て出力される。なお、ＦＥＴ2 の入力側および出力側に
おけるインピーダンスマッチング回路は、通常は、図示
した回路の外側に形成されている。
【００１３】実施例１の保護回路では、出力側のインピ
ーダンスが突然急変し、これに伴ってＦＥＴＱ2 の発熱
が急増した場合には、発熱部であるＦＥＴＱ2 と同一チ
ップ内に配置された抵抗Ｒ21も加熱される。そしてこの
加熱によって抵抗Ｒ21が高抵抗となる。一方、抵抗Ｒ22
は外付け又は温度上昇の少ないところに配置されている
ので、抵抗値の変化は小さい。この結果、抵抗Ｒ21とＲ
22の分圧比で決まるＦＥＴＱ2 のゲートバイアス電圧が
負側へシフトし、ＦＥＴＱ2 の電流を下げる方向に働く
ので、ＦＥＴＱ2 における発熱が抑制される。
ーダンスが突然急変し、これに伴ってＦＥＴＱ2 の発熱
が急増した場合には、発熱部であるＦＥＴＱ2 と同一チ
ップ内に配置された抵抗Ｒ21も加熱される。そしてこの
加熱によって抵抗Ｒ21が高抵抗となる。一方、抵抗Ｒ22
は外付け又は温度上昇の少ないところに配置されている
ので、抵抗値の変化は小さい。この結果、抵抗Ｒ21とＲ
22の分圧比で決まるＦＥＴＱ2 のゲートバイアス電圧が
負側へシフトし、ＦＥＴＱ2 の電流を下げる方向に働く
ので、ＦＥＴＱ2 における発熱が抑制される。
【００１４】以上のように、実施例１の回路において
は、出力インピーダンスの急変により生じたＦＥＴの発
熱によりＦＥＴのゲートバイアス回路におけるバイアス
抵抗値が変化して、ＦＥＴの電流を下げる方向に働くた
め、発熱によるＦＥＴの破壊が防止される。
は、出力インピーダンスの急変により生じたＦＥＴの発
熱によりＦＥＴのゲートバイアス回路におけるバイアス
抵抗値が変化して、ＦＥＴの電流を下げる方向に働くた
め、発熱によるＦＥＴの破壊が防止される。
【００１５】（実施例２）図２に、本発明の実施例２の
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例２の回路は、上記した実施例１に
おいて、ＦＥＴＱ2 のゲートと負電源ＶSSとの間に、抵
抗Ｒ23とダイオードＤ2 との直列回路を抵抗Ｒ22と並列
に接続した構成としたものである。
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例２の回路は、上記した実施例１に
おいて、ＦＥＴＱ2 のゲートと負電源ＶSSとの間に、抵
抗Ｒ23とダイオードＤ2 との直列回路を抵抗Ｒ22と並列
に接続した構成としたものである。
【００１６】ここで、ダイオードＤ2 は、ＦＥＴＱ2 と
同一チップ内で且つＦＥＴＱ2 の発熱の影響を受けやす
い場所に配置されている。そして、ダイオードＤ2 には
抵抗Ｒ22による逆バイアス電圧が印加されている。ま
た、ダイオードＤ2 の逆方向耐圧は、ＦＥＴＱ2 の持つ
耐圧よりも低い方が好ましく、そのため、ダイオードＤ
2 のチャネル濃度をＦＥＴＱ2 のそれよりも高く設定す
ることが好ましい。また、ダイオードＤ2 の電極面積
は、耐圧と、電流密度の温度変化を考慮して、保護回路
としての効果が十分現れるように適宜設定される。
同一チップ内で且つＦＥＴＱ2 の発熱の影響を受けやす
い場所に配置されている。そして、ダイオードＤ2 には
抵抗Ｒ22による逆バイアス電圧が印加されている。ま
た、ダイオードＤ2 の逆方向耐圧は、ＦＥＴＱ2 の持つ
耐圧よりも低い方が好ましく、そのため、ダイオードＤ
2 のチャネル濃度をＦＥＴＱ2 のそれよりも高く設定す
ることが好ましい。また、ダイオードＤ2 の電極面積
は、耐圧と、電流密度の温度変化を考慮して、保護回路
としての効果が十分現れるように適宜設定される。
【００１７】また、抵抗Ｒ21、Ｒ22、Ｒ23は、実施例１
の抵抗抵抗Ｒ21のような抵抗であっても良いし、あるい
は、外付け又は発熱の影響を受けにくい抵抗であっても
良い。なお、抵抗23は、ダイオードＤ2 の持つ容量が信
号に与える影響を少なくすることと、バイアス電圧の変
化の程度を調整するためのものである。
の抵抗抵抗Ｒ21のような抵抗であっても良いし、あるい
は、外付け又は発熱の影響を受けにくい抵抗であっても
良い。なお、抵抗23は、ダイオードＤ2 の持つ容量が信
号に与える影響を少なくすることと、バイアス電圧の変
化の程度を調整するためのものである。
【００１８】この実施例２の回路において、出力側のイ
ンピーダンスが突然急変し、これに伴いＦＥＴＱ2 の発
熱が急増した場合には、発熱部に配置されたダイオード
Ｄ2も加熱される。そしてこの場合、ダイオードＤ2 に
は上記のように逆バイアス電圧が印加されており、ダイ
オードＤ2 の逆方向電流は温度上昇とともに急増するた
め、抵抗Ｒ21、Ｒ22、Ｒ23とダイオードＤ2 で決まるＦ
ＥＴＱ2 のゲートバイアス電圧は負側へシフトし、ＦＥ
ＴＱ2 の出力電力が減少して、ＦＥＴＱ2 の電流を下げ
る方向に働き、発熱が減少する。
ンピーダンスが突然急変し、これに伴いＦＥＴＱ2 の発
熱が急増した場合には、発熱部に配置されたダイオード
Ｄ2も加熱される。そしてこの場合、ダイオードＤ2 に
は上記のように逆バイアス電圧が印加されており、ダイ
オードＤ2 の逆方向電流は温度上昇とともに急増するた
め、抵抗Ｒ21、Ｒ22、Ｒ23とダイオードＤ2 で決まるＦ
ＥＴＱ2 のゲートバイアス電圧は負側へシフトし、ＦＥ
ＴＱ2 の出力電力が減少して、ＦＥＴＱ2 の電流を下げ
る方向に働き、発熱が減少する。
【００１９】このように、実施例２においては、回路の
出力側のインピーダンスの急変によって起こったＦＥＴ
の発熱によってダイオードの逆方向電流が急増させるこ
とで、ＦＥＴのゲートバイアス電圧を変化させて、ＦＥ
Ｔの電流を下げる方向に働くものであるため、実施例１
の場合に比べて、保護の効果を高めることができる。ま
た、ダイオードの上記特性を用いてＦＥＴの電流を下げ
ることから、この特性により所定の温度から急に保護を
きかせることができるものである。
出力側のインピーダンスの急変によって起こったＦＥＴ
の発熱によってダイオードの逆方向電流が急増させるこ
とで、ＦＥＴのゲートバイアス電圧を変化させて、ＦＥ
Ｔの電流を下げる方向に働くものであるため、実施例１
の場合に比べて、保護の効果を高めることができる。ま
た、ダイオードの上記特性を用いてＦＥＴの電流を下げ
ることから、この特性により所定の温度から急に保護を
きかせることができるものである。
【００２０】（実施例３）図３に、本発明の実施例３の
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例３の回路では、実施例２で示した
ダイオードＤ2 が、ＦＥＴＱ2 のゲートにではなくて、
それよりも前段のＦＥＴＱ1 のゲートバイアス回路に接
続されていることである。つまり、ＦＥＴＱ1 のゲート
バイアス回路は、図３に示したように、抵抗Ｒ12と抵抗
Ｒ13とダイオードＤ2 の直列接続回路に抵抗Ｒ12を並列
接続した回路と、抵抗Ｒ11とを直列に接続して構成され
る。また、ダイオードＤ2 は、ＦＥＴＱ2 と同一チップ
内で、ＦＥＴＱ2 の発熱の影響を受けるところに配置さ
れている。
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例３の回路では、実施例２で示した
ダイオードＤ2 が、ＦＥＴＱ2 のゲートにではなくて、
それよりも前段のＦＥＴＱ1 のゲートバイアス回路に接
続されていることである。つまり、ＦＥＴＱ1 のゲート
バイアス回路は、図３に示したように、抵抗Ｒ12と抵抗
Ｒ13とダイオードＤ2 の直列接続回路に抵抗Ｒ12を並列
接続した回路と、抵抗Ｒ11とを直列に接続して構成され
る。また、ダイオードＤ2 は、ＦＥＴＱ2 と同一チップ
内で、ＦＥＴＱ2 の発熱の影響を受けるところに配置さ
れている。
【００２１】この実施例３の回路では、出力側のインピ
ーダンスが突然急変に伴ってＦＥＴＱ2 の発熱が急増し
た場合には、発熱部に配置されたダイオードＤ2 も加熱
される。この結果、上記実施例２の場合と同様に、ダイ
オードＤ2 の逆バイアス電流が急増し、このため、抵抗
Ｒ11、Ｒ12、Ｒ13とダイオードＤ2 で決まるＦＥＴＱ1
のゲートバイアス電圧が負側へシフトし、ＦＥＴＱ1 の
出力電力が減少する。そしてその結果、ＦＥＴＱ2 に入
力されるＲＦ電力が減少し、ＦＥＴＱ2 の電流が減少し
て、発熱が減少する。
ーダンスが突然急変に伴ってＦＥＴＱ2 の発熱が急増し
た場合には、発熱部に配置されたダイオードＤ2 も加熱
される。この結果、上記実施例２の場合と同様に、ダイ
オードＤ2 の逆バイアス電流が急増し、このため、抵抗
Ｒ11、Ｒ12、Ｒ13とダイオードＤ2 で決まるＦＥＴＱ1
のゲートバイアス電圧が負側へシフトし、ＦＥＴＱ1 の
出力電力が減少する。そしてその結果、ＦＥＴＱ2 に入
力されるＲＦ電力が減少し、ＦＥＴＱ2 の電流が減少し
て、発熱が減少する。
【００２２】この実施例３においては、ＦＥＴによる発
熱の急増を前段のＦＥＴのゲートバイアスに反映させ
て、ＦＥＴへのＲＦ入力電力を減少させる構成であり、
この構成を上記した実施例１または実施例２と合わせて
用いることができ、またこの場合にはより保護効果を高
めることができる。
熱の急増を前段のＦＥＴのゲートバイアスに反映させ
て、ＦＥＴへのＲＦ入力電力を減少させる構成であり、
この構成を上記した実施例１または実施例２と合わせて
用いることができ、またこの場合にはより保護効果を高
めることができる。
【００２３】また、実施例３では前段のＦＥＴ、つまり
より振幅の小さい前段のＦＥＴにおいてＦＥＴの出力を
制御する構成としたので、出力側のＦＥＴからの出力信
号における歪みの発生を抑えるのに有効である。
より振幅の小さい前段のＦＥＴにおいてＦＥＴの出力を
制御する構成としたので、出力側のＦＥＴからの出力信
号における歪みの発生を抑えるのに有効である。
【００２４】（実施例４）図４に、本発明の実施例４の
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例４の回路では、実施例２で示した
ダイオードＤ2 が、ＦＥＴＱ2 のゲートバイアス回路中
ではなく、ＦＥＴＱ2 の入力インピーダンスマッチング
回路の一部として用いた点が、実施例２と異なる。
電界効果トランジスタ用保護回路を備えた電力増幅回路
を示した。この実施例４の回路では、実施例２で示した
ダイオードＤ2 が、ＦＥＴＱ2 のゲートバイアス回路中
ではなく、ＦＥＴＱ2 の入力インピーダンスマッチング
回路の一部として用いた点が、実施例２と異なる。
【００２５】図４に示した構成の場合、ＦＥＴＱ2 の入
力インピーダンスマッチング回路は、逆バイアスされた
ダイオードＤ2 、インダクダンスＬ1 、キャパシタンス
Ｃ3等で構成される。ここで、ダイオードＤ2 は、実効
的に、容量と並列に高い抵抗が接続された素子とみな
せ、この容量が入力インピーダンスマッチング回路の構
成素子の一部となっているものである。なお、図４の例
ではＦＥＴＱ2 の直前の入力インピーダンスマッチング
回路にダイオードＤ2 を用いる構成としたが、この入力
インピーダンスマッチング回路の前段に位置するインピ
ーダンスマッチング回路をダイオードＤ2 を用いて同様
に構成するようにしても良い。
力インピーダンスマッチング回路は、逆バイアスされた
ダイオードＤ2 、インダクダンスＬ1 、キャパシタンス
Ｃ3等で構成される。ここで、ダイオードＤ2 は、実効
的に、容量と並列に高い抵抗が接続された素子とみな
せ、この容量が入力インピーダンスマッチング回路の構
成素子の一部となっているものである。なお、図４の例
ではＦＥＴＱ2 の直前の入力インピーダンスマッチング
回路にダイオードＤ2 を用いる構成としたが、この入力
インピーダンスマッチング回路の前段に位置するインピ
ーダンスマッチング回路をダイオードＤ2 を用いて同様
に構成するようにしても良い。
【００２６】この実施例４の回路では、出力側のインピ
ーダンスが突然急変し、これに伴いＦＥＴＱ2 の発熱が
急増した場合には、発熱部に配置されたダイオードＤ2
も加熱される。そしてこの結果、実施例２、３と同様
に、ダイオードＤ2 の逆バイアス電流が急増し、このた
め、ダイオードＤ2 の上記の並列抵抗成分が減少し、そ
の抵抗成分による損失が増大する。この結果、ＦＥＴＱ
2 のゲートへのＲＦ入力電力は減少し、ＦＥＴＱ2 の電
流が減少して発熱が減少する。
ーダンスが突然急変し、これに伴いＦＥＴＱ2 の発熱が
急増した場合には、発熱部に配置されたダイオードＤ2
も加熱される。そしてこの結果、実施例２、３と同様
に、ダイオードＤ2 の逆バイアス電流が急増し、このた
め、ダイオードＤ2 の上記の並列抵抗成分が減少し、そ
の抵抗成分による損失が増大する。この結果、ＦＥＴＱ
2 のゲートへのＲＦ入力電力は減少し、ＦＥＴＱ2 の電
流が減少して発熱が減少する。
【００２７】この実施例４の回路は、ＦＥＴの発熱の急
増によりその入力側又はそれより前段のインピーダンス
マッチング回路の損失を増加させ、ＲＦ入力電力を減少
させる構成である。このため、この実施例４の構成に加
えて、抵抗Ｒ21を実施例１のように構成したり、実施例
２のようにダイオードＤ2 を抵抗Ｒ22に並列接続した
り、または実施例３のようにダイオードＤ2 を前段のＦ
ＥＴＱ1 のゲートバイアス回路に接続する構成としても
良く、これによって、保護効果を更に高めることができ
る。
増によりその入力側又はそれより前段のインピーダンス
マッチング回路の損失を増加させ、ＲＦ入力電力を減少
させる構成である。このため、この実施例４の構成に加
えて、抵抗Ｒ21を実施例１のように構成したり、実施例
２のようにダイオードＤ2 を抵抗Ｒ22に並列接続した
り、または実施例３のようにダイオードＤ2 を前段のＦ
ＥＴＱ1 のゲートバイアス回路に接続する構成としても
良く、これによって、保護効果を更に高めることができ
る。
【００２８】また、実施例２、３の場合と比べて、ダイ
オード両端にかかる電圧を大きく設定できるので、例え
ばＩＣチップ上にダイオードを形成する場合において、
ダイオードの作製が容易になるという利点もある。
オード両端にかかる電圧を大きく設定できるので、例え
ばＩＣチップ上にダイオードを形成する場合において、
ダイオードの作製が容易になるという利点もある。
【００２９】なお、以上の各実施例では、ＦＥＴとし
て、シングルモードＦＥＴとして図示した回路上に示し
たが、ゲートを２本有するデュアルゲートＦＥＴであっ
ても良い。また上記のダイオードは、ＦＥＴの３端子の
うちの２本をショートさせた構造のものを代用すること
もでき、従ってＦＥＴを用いて構成することもできるも
のである。更に、各実施例の図示した構成ではゲートバ
イアス回路やインピーダンスマッチング回路等にキャパ
シタンス、インダクタンス、あるいは伝送線路等を配し
ているが、これらの有無は本質的に重要ではなく、他の
素子で代替することも可能である。
て、シングルモードＦＥＴとして図示した回路上に示し
たが、ゲートを２本有するデュアルゲートＦＥＴであっ
ても良い。また上記のダイオードは、ＦＥＴの３端子の
うちの２本をショートさせた構造のものを代用すること
もでき、従ってＦＥＴを用いて構成することもできるも
のである。更に、各実施例の図示した構成ではゲートバ
イアス回路やインピーダンスマッチング回路等にキャパ
シタンス、インダクタンス、あるいは伝送線路等を配し
ているが、これらの有無は本質的に重要ではなく、他の
素子で代替することも可能である。
【００３０】
【発明の効果】以上のように本発明の電界効果トランジ
スタ用保護回路では、ＦＥＴが発熱した場合にはＦＥＴ
への入力電力を減少させて、ＦＥＴの発熱を抑制するこ
とができるため、ＦＥＴの加熱による破壊を防止するこ
とができる。
スタ用保護回路では、ＦＥＴが発熱した場合にはＦＥＴ
への入力電力を減少させて、ＦＥＴの発熱を抑制するこ
とができるため、ＦＥＴの加熱による破壊を防止するこ
とができる。
【図１】本発明の実施例１の電界効果トランジスタ用保
護回路の回路図である。
護回路の回路図である。
【図２】本発明の実施例２の電界効果トランジスタ用保
護回路の回路図である。
護回路の回路図である。
【図３】本発明の実施例３の電界効果トランジスタ用保
護回路の回路図である。
護回路の回路図である。
【図４】本発明の実施例４の電界効果トランジスタ用保
護回路の回路図である。
護回路の回路図である。
Ｑ1 、Ｑ2 電界効果トランジスタ（ＦＥＴ） Ｒ11、Ｒ12、Ｒ13、Ｒ21、Ｒ22 抵抗 Ｄ2 ダイオード Ｃ1 〜Ｃ6 キャパシタンス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０３Ｆ 1/30 Ａ 8839−5Ｊ Ｈ０１Ｌ 27/06 ３１１ Ｂ
Claims (7)
- 【請求項１】 電界効果トランジスタの発熱の影響を受
ける場所に正の温度係数を有する抵抗を配置するととも
に、前記抵抗を用いて、前記電界効果トランジスタのゲ
ートバイアス回路の抵抗分圧回路の高電位側を構成する
ことを特徴とする電界効果トランジスタ用保護回路。 - 【請求項２】 前記抵抗が、前記電界効果トランジスタ
と同一チップ内に設けられることを特徴とする請求項１
記載の電界効果トランジスタ用保護回路。 - 【請求項３】 電界効果トランジスタの発熱の影響を受
ける場所にダイオードを配置するとともに、前記ダイオ
ードを用いて、前記電界効果トランジスタのゲートバイ
アス回路の抵抗分圧回路の低電位側を構成することを特
徴とする電界効果トランジスタ用保護回路。 - 【請求項４】 電界効果トランジスタの発熱の影響を受
ける場所にダイオードを配置するとともに、前記ダイオ
ードを用いて、前記電界効果トランジスタよりも前段の
電界効果トランジスタのゲートバイアス回路の抵抗分圧
回路の低電圧側を構成することを特徴とする電界効果ト
ランジスタ用保護回路。 - 【請求項５】 電界効果トランジスタの発熱の影響を受
ける場所にダイオードを配置するとともに、前記ダイオ
ードを用いて、前記電界効果トランジスタの入力インピ
ーダンスマッチング回路又は更に前段のインピーダンス
マッチング回路を構成することを特徴とする電界効果ト
ランジスタ用保護回路。 - 【請求項６】 前記ダイオードが、前記電界効果トラン
ジスタと同一チップ内に設けられることを特徴とする請
求項３、４または５記載の電界効果トランジスタ用保護
回路。 - 【請求項７】 前記電界効果トランジスタが、高周波帯
の電力増幅に用いられる請求項１、２、３、４、５また
は６記載の電界効果トランジスタ用保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193364A JPH0865059A (ja) | 1994-08-17 | 1994-08-17 | 電界効果トランジスタ用保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6193364A JPH0865059A (ja) | 1994-08-17 | 1994-08-17 | 電界効果トランジスタ用保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865059A true JPH0865059A (ja) | 1996-03-08 |
Family
ID=16306690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6193364A Pending JPH0865059A (ja) | 1994-08-17 | 1994-08-17 | 電界効果トランジスタ用保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329879B1 (en) | 1998-11-12 | 2001-12-11 | Hitachi, Ltd. | High frequency power amplifier system and wireless communication system |
| JP2011040890A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 非接触式情報端末装置 |
| KR20180021884A (ko) * | 2015-06-30 | 2018-03-05 | 트럼프 헛팅거 게엠베하 + 코 카게 | 고주파 증폭기 장치 |
-
1994
- 1994-08-17 JP JP6193364A patent/JPH0865059A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329879B1 (en) | 1998-11-12 | 2001-12-11 | Hitachi, Ltd. | High frequency power amplifier system and wireless communication system |
| JP2011040890A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 非接触式情報端末装置 |
| KR20180021884A (ko) * | 2015-06-30 | 2018-03-05 | 트럼프 헛팅거 게엠베하 + 코 카게 | 고주파 증폭기 장치 |
| US10714313B2 (en) | 2015-06-30 | 2020-07-14 | Trumpf Huettinger Gmbh + Co. Kg | High frequency amplifier apparatuses |
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