KR102369684B1 - 일함수 감소 및 열이온 에너지 변환을 위한 시스템 및 방법 - Google Patents

일함수 감소 및 열이온 에너지 변환을 위한 시스템 및 방법 Download PDF

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Abstract

열이온 에너지 변환기는 바람직하게 애노드 및 캐소드를 포함한다. 열이온 에너지 변환기의 애노드는 바람직하게 n형 반도체, 하나 이상의 보조층, 및 전기 접점을 포함한다. 일함수 감소 및/또는 열이온 에너지 변환을 위한 방법은 바람직하게 열이온 에너지 변환기에 열에너지를 입력하는 단계, 열이온 에너지 변환기의 애노드를 일루미네이팅하여 바람직하게 애노드의 일함수를 감소시키는 단계, 및 시스템에서 전력을 추출하는 단계를 포함한다.

Description

일함수 감소 및 열이온 에너지 변환을 위한 시스템 및 방법
[관련 출원에 대한 상호 참조]
본 출원은 2017년 5월 2일자로 출원된 미국 가출원 번호 제62/500,300호 및 2017년 12월 5일자로 출원된 미국 가출원 번호 제62/595,003호의 우선권을 주장하고, 이들 각각은 참조로 그 전체가 본 명세서에 포함된다.
[정부 지원 내역]
본 발명은 에너지 고등 연구 계획국(Advanced Research Projects Agency-Energy)에 의해 지원된 지원 번호 ARPA-E-DE-AR00000664 및 국방 고등 연구 계획국(Defense Advanced Research Projects Agency)에 의해 지원된 계약 번호 HR0011-17-P-0003 및 W911NF-17-P-0034에 따른 정부 지원으로 이루어졌다. 정부는 본 발명의 특정 권리를 갖는다.
[기술분야]
본 발명은 일반적으로는 열이온 에너지 변환 분야, 보다 구체적으로는 열이온 에너지 변환 분야에서 일함수를 감소시키기 위한 새롭고 유용한 시스템 및 방법에 관한 것이다.
큰 애노드 일함수는 열이온 에너지 변환기의 전력 변환 효율을 제한할 수 있다. 따라서, 열이온 에너지 변환 분야에서 일함수를 감소시키기 위한 새롭고 유용한 시스템 및 방법을 만들어낼 필요가 있다.
도 1은 시스템의 실시 예에 대한 단면도이다.
도 2a 내지 도 2c는 각각 시스템의 애노드에 대한 제1 예, 제2 예 및 제3 예의 단면도이다.
도 2d는 애노드의 반도체 층의 예에 대한 단면도이다.
도 3a는 방법의 개략도이다.
도 3b는 방법의 실시 예에 대한 개략도이다.
도 4a 내지 도 4b는 각각 일루미네이팅을 하지 않은 애노드 및 일루미네이팅을 한 애노드의 실시 예에 대한 밴드 다이어그램의 개략도이다.
도 5 내지 도 7은 각각 일루미네이팅을 하지 않은 및 일루미네이팅을 한 애노드의 제1 특정 예, 제2 특정 예 및 제3 특정 예에 대한 계산된 밴드 다이어그램 표현이다.
도 8은 시스템의 실시 예에 대한 밴드 다이어그램의 개략도이다.
본 발명의 바람직한 실시 예에 대한 다음의 설명은 본 발명을 이들 바람직한 실시 예로 제한하기 위한 것이 아니라, 당업자가 본 발명을 만들고 사용할 수 있도록 하기 위한 것이다.
1. 시스템
바람직하게, 열이온 에너지 변환 시스템(TEC)(10)은 (예를 들어, 도 1에 도시된 바와 같이) 애노드(100) 및 캐소드(200)를 포함한다. 그러나, 시스템(10)은 추가적으로 또는 대안적으로 모든 다른 적합한 요소를 포함할 수 있다.
애노드(100), 캐소드(200) 및/또는 시스템의 다른 요소는 모든 적합한 물질 및/또는 물질들의 조합을 포함할 수 있다(예를 들어, 모든 적합한 물질 및/또는 물질들의 조합으로 구성될 수 있다. 물질은 반도체, 금속, 절연체, 2D 물질(예를 들어, 2D 위상 물질, 단일 층 물질 등), 유기 화합물(예를 들어, 고분자, 작은 유기 분자 등), 및/또는 모든 다른 적합한 물질 유형을 포함할 수 있다.
반도체는 Si, Ge, SiC, 및/또는 이들의 합금과 같은 Ⅳ 그룹 반도체; GaAs, GaSb, GaP, GaN, AlSb, AlAs, AlP, AlN, InSb, InAs, InP, InN, 및/또는 이들의 합금과 같은 Ⅲ-Ⅴ 반도체; ZnTe, ZnSe, ZnS, ZnO, CdSe, CdTe, CdS, MgSe, MgTe, MgS, 및/또는 이들의 합금과 같은 Ⅱ-Ⅵ 반도체; 및/또는 모든 다른 적합한 반도체를 포함할 수 있다. 반도체는 도핑 반도체 및/또는 진성 반도체일 수 있다. 바람직하게, 도핑 반도체는 (예를 들어, 승온에서) 도판트 이동을 최소화할 수 있는 저확산성 도판트로 도핑된다. 예를 들어, n형 Si는 바람직하게는 P 및/또는 Sb로 도핑되지만 추가적으로 또는 대안적으로는 As 및/또는 모든 다른 적합한 도판트로 도핑될 수 있고, p형 Si는 바람직하게는 In으로 도핑되지만 추가적으로 또는 대안적으로는 Ga, Al, B 및/또는 모든 다른 적합한 도판트로 도핑될 수 있다. 반도체는 단결정, 다결정, 미세 결정, 비정질일 수 있고, 및/또는 (예를 들어, 비정질 영역으로 둘러싸인 미세 결정 영역을 포함하는) 모든 다른 적합한 결정성 또는 이들의 혼합물을 가질 수 있다.
금속은 알칼리 금속(예를 들어, Li, Na, K, Rb, Ce, Fr), 알칼리 토금속(예를 들어, Be, Mg, Ca, Sr, Ba, Ra), 전이 금속(예를 들어, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Sn, Zr, Nb, Mo, Au, Ru, Rh, Pd, Ag, Cd, Hf, Ta, W, Re, Ir, Pt, Hg, Ga, Tl, Pb, Bi, Sb, Te, Sm, Tb, Ce, Nd), 전이후 금속(예를 들어, Al, Zn, Ga, Ge, Cd, In, Sn, Sb, Hg, Tl, Pb, Bi, Po, At), 준금속(예를 들어, B, As, Sb, Te, Po), 희토류 원소(예를 들어, 란탄족원소, 악티늄원소), 합성 원소(예를 들어, Am, Cm, Bk, Cf, Es, Fm, Md, No, Lr, Rf, Db, Sg, Bh, Hs, Mt, Ds, Rg, Cn, Nh, Fl, Mc, Lv, Ts), 모든 다른 적합한 금속 원소, 및/또는 모든 적합한 합금, 화학물 및/또는 금속 원소들의 다른 혼합물을 포함할 수 있다.
절연체는 모든 적합한 절연(및/또는 넓은 밴드갭 반도체) 물질을 포함할 수 있다. 예를 들어, 절연체는 산화물, 질화물, 탄화물, 산화질화물, 플루오르화물, 붕소화물과 같은 절연 금속 및/또는 반도체 화합물 및/또는 다른 적합한 화합물을 포함할 수 있다.
2D 물질은 모든 적합한 2D 물질을 포함할 수 있다. 예를 들어, 2D 물질은 그래핀, BN, 금속 디칼코게나이드(예를 들어, M0S2, MoSe2 등) 및/또는 다른 적합한 물질을 포함할 수 있다. 그러나, 시스템은 다른 적합한 물질을 포함할 수 있다.
시스템의 요소는 모든 적합한 배열로(예를 들어, 다층; 초격자; 개재물, 덴드라이트, 라미나 등과 같은 미세 구조 요소를 갖는) 모든 적합한 합금, 화합물, 및/또는 물질들의 다른 혼합물(예를 들어, 전술한 물질, 다른 적합한 물질 등)을 포함할 수 있다.
1.1 애노드
애노드(100)는 열이온적으로 방출된(예를 들어, 캐소드(200)에서 방출된) 전자를 모으는 기능을 한다. 애노드(100)는 바람직하게 하나 이상의 반도체 층(110)을 포함하고, 선택적으로 하나 이상의 보조층(105)(예를 들어, 전자 보호층(120), 전자 개체 제어층(125), 전자 캡처층(130), 광학 튜닝층(135), 화학적 보호층(140), 일함수 튜닝층(150) 등), 전기 접점(160), 및/또는 (예를 들어, 도 2a 내지 도 2c에 도시된 바와 같은) 다른 적합한 요소를 포함한다.
바람직하게, 애노드(100)는 실질적으로 평면(예를 들어, 평평한 웨이퍼)이지만, 추가적으로 또는 대안적으로 모든 적합한 형상을 정의할 수 있다. 애노드의 각 층은 바람직하게 연속적인 박막(또는 박막의 다층)이다. 그러나, 하나 이상의 층은 추가적으로 또는 대안적으로 불연속, (예를 들어, 측면으로) 패턴화, 텍스처화될 수 있고, (예를 들어, 측면으로) 다양한 조성을 가질 수 있고, 및/또는 다른 적합한 형태를 가질 수 있다. 애노드(100)는 선택적으로 표면 텍스처(및/또는 인접층 사이와 같은 층간 텍스처), 측면 특징 및/또는 다른 적합한 특징을 포함할 수 있다. 바람직하게, 애노드(100)의 층은 실질적으로 뚜렷한 계면을 정의하지만(예를 들어, 층들 사이의 계면 영역은 실질적으로 0, 1 내지 3, 3 내지 10, 10 내지 30, 또는 30 내지 100 원자층 및/또는 0 내지 0.3, 0.3 내지 1, 1 내지 3, 3 내지 10, 10 내지 30 또는 30 nm 초과와 같이 실질적으로 실현 가능한 한 얇게 제한된다), 추가적으로 또는 대안적으로는 실질적인(예를 들어, 1 nm 미만, 1 nm 내지 3 nm, 3 nm 내지 10 nm, 10 nm 내지 30 nm, 30 nm 내지 100 nm, 또는 100 nm 내지 300 nm 등의 두께를 정의하는) 계면 영역(예를 들어, 혼합 및/또는 불균일 조성 영역, 층 간 조성 구배 등 포함)을 포함할 수 있고 및/또는 다른 적합한 계면을 포함할 수 있다. 계면 영역은 층들 사이에 정의될 수 있고, 하나 이상의 층 전부 또는 실질적으로 전부를 통해 침투할 수 있고, 및/또는 다른 적합한 배열을 가질 수 있다.
애노드(100)는 바람직하게 제1 면 및 제1 면에 대향하는(예를 들어, 웨이퍼의 넓은 면에 대향하는) 제2 면을 포함한다. 애노드(100)는 바람직하게 제1 면으로부터 제1 면과 제2 면 사이의 애노드 내부까지의 (예를 들어, 제2 면을 향한) 표면-깊이 축을 정의한다. 전자 보호층(120), 전자 캡처층(130), 화학적 보호층(140), 일함수 튜닝층(150), 전기 접점(160) 등과 같이 반도체 층(110)에 대한 (예를 들어, 표면-깊이 축을 따르는) 표면적인 요소는 광(예를 들어, 벌크 반도체(111)와 같이, 하나 이상의 반도체의 밴드갭보다 큰 에너지를 갖는 광자)을 투과시킨다. 요소들은 광의 일부, 전부, 또는 실질적으로 전부를 투과시킬수 있고, 또는 대안적으로 입사광의 전부 또는 실질적으로 전부를 반사 및/또는 흡수할 수 있다. 그러나, 애노드(100)는 모든 적합한 배열로 모든 다른 적합한 요소를 포함할 수 있다.
상기 애노드는, 상기 n형 반도체, 전기 접점 및 상기 n형 반도체를 가로 지르는 전기 접점에 대향하는, 알칼리 금속 및 알칼리 토금속을 포함하지 않는 층을 포함할 수 있다.
상기 애노드는 n형 반도체와 갭 사이에 배치되고, 알칼리 금속 및 알칼리 토금속을 포함하지 않는 층을 포함할 수 있다.
1.1.1 반도체 층
애노드(100)는 바람직하게 하나 이상의 반도체 층(110)을 포함하고, 이 반도체 층은 (예를 들어, 애노드의 다른 요소들과 협력하여) 광전압 기반 일함수 제어(예를 들어, 일함수 감소)를 가능하게 하는 기능을 할 수 있다. 일부 실시 예에서, 반도체 층(110) (및/또는 다른 애노드 요소)는 큰 빌트-인 전압을 달성하도록(예를 들어, 빌트-인 전압을 극대화하도록) 설계되어 더 큰 광전압 기반 일함수 감소를 초래할 수 있다. 반도체 층(110)은 바람직하게 도 2d에 도시된 바와 같이 벌크 반도체(111)를 포함하고, 하나 이상의 추가적인 반도체 층(예를 들어, 감소된 도핑 층(112), 반대형 층(opposite type layer)(113), 캐리어 차단층(114) 등)을 선택적으로 포함할 수 있다. 그러한 추가 반도체 층은 예를 들어, (예를 들어, 일함수를 더 크게 감소시킬 수 있는 잠재적인 광전압 효과를 향상시킴으로써) 애노드의 빌트-인 전압을 증가시키기 위해, 원하지 않는 캐리어 재조합을 감소시키기 위해, (예를 들어, 제1 면 근처의 반도체에서 갭 이상의 광 흡수를 증가시키고, 제2 면 근처의 반도체에서 갭 이상의 광 흡수를 감소시키고 및/또는 애노드의 비-반도체 영역에서 갭 이하의 광 흡수를 감소시키는) 애노드 광학 특성을 조정하는 기능 및/또는 다른 적합한 기능을 수행할 수 있다.
반도체 층(110)은 바람직하게 서로 인접하여 배치되고, 추가 반도체 층은 바람직하게 (예를 들어, 표면-깊이 축을 따라) 벌크 반도체(111)의 표면에 배치된다. 인접한 반도체 층은 반도체 접합을 형성할 수 있고, 이는 동종 접합 및/또는 이종 접합, 이소타입 접합(예를 들어, n-n+, n-N) 및/또는 헤테로타입 접합(예를 들어, p-n, p-i-n, P-n 등) 및/또는 다른 적합한 접합 타입을 포함할 수 있다. 인접한 반도체 층(110)은 바람직하게 인접한 반도체 층(들)과 (예를 들어, 전자 결함이 거의 없는) 고품질 계면을 형성한다. 예를 들어, 반도체 층(110)은 에피택셜이 될 수 있다. 대안적으로, 반도체 층 및/또는 계면의 일부 또는 전부는 (예를 들어, 원하는 에너지 준위에서 페르미 준위 피닝(Fermi-level pinning)을 달성하기 위해) 중간 정도 밀도 및/또는 높은 밀도의 전자 결함을 포함할 수 있고, 및/또는 다른 적합한 계면 양태를 포함할 수 있다. 각각의 추가 반도체 층은 임계 최대 및/또는 최소 두께 미만의 두께 및/또는 초과의 두께(예를 들어, 1 ㎜, 100 ㎛, 10 ㎛, 1 ㎛, 100 ㎚, 10 ㎚, 1 ㎚, 0.1 ㎚, 0.1 ㎚ 내지 1 ㎚, 1 ㎚ 내지 10 ㎚, 10 ㎚ 내지 100 ㎚, 100 ㎚ 내지 1000 ㎚, 1 ㎛ 내지 10 ㎛, 여러 단층, 단층, 하위 단층 등)를 갖거나 다른 적합한 두께를 가질 수 있다. 애노드(100)는 적합한 배열로 적합한 개수 및 다양한 반도체 층을 포함할 수 있다.
벌크 반도체(111)는 바람직하게 고품질(예를 들어, 단결정, 저-불순물 등) 반도체이지만, 적합한 품질의 반도체 물질을 추가적으로 또는 대안적으로 포함할 수 있다. 벌크 반도체(111)는 바람직하게, Si, 갈륨 비소(예를 들어, GaAs), 알루미늄 갈륨 비소(예를 들어, AlxGa1-xAs), 갈륨 인듐 인화물(예를 들어, GaxIn1-xP), 또는 알루미늄 갈륨 인듐 인화물(예를 들어, AlxGayIn1-x-yP)이지만, (예를 들어, 전술한 바와 같은) 적합한 반도체 물질을 추가적으로 또는 대안적으로 포함할 수 있다.
바람직하게, 벌크 반도체(111)는 (예를 들어, 벌크 반도체의 일루미네이션에 의해 야기된 광전압 효과가 애노드 일함수를 감소시키도록 하기 위해) n형 반도체 이다. 그러나, 벌크 반도체(111)는 p형 반도체 물질, 진성 반도체 물질 및/또는 다른 적합한 도핑(들)을 추가적으로 또는 대안적으로 포함할 수 있다. 벌크 반도체(111)는 바람직하게 고도로(예를 들어, 1015/㎤, 1016/㎤, 1017/㎤, 1018/㎤, 1019/㎤, 1020/㎤ 등과 같은 임계 레벨보다 큰 평형 전하 캐리어 밀도; 1015/㎤ 내지 1016/㎤, 1016/㎤ 내지 1017/㎤, 1017/㎤ 내지 1018/㎤, 1018/㎤ 내지 1020/㎤의 평형 캐리어 밀도 등으로) 도핑되지만, 예를 들어, 자유 캐리어 흡수를 감소시키는 것이 바람직할 수 있는 더 낮은 농도(예를 들어, 1015/㎤ 미만, 1014/㎤ 미만, 1012/㎤ 미만, 1014/㎤ 내지 1015/㎤, 1012/㎤ 내지 1014/㎤ 등의 평형 캐리어 밀도) 도핑 및/또는 다른 적합한 도핑 농도 도핑을 추가적으로 또는 대안적으로 포함할 수 있다. 특정 예에서, 벌크 반도체(111)는 1016/㎤ 내지 3 x 1017/㎤(예를 들어, 1 1016/㎤ 내지 3 x 1016/㎤, 3 1016/㎤ 내지 6 x 1016/㎤, 6 1016/㎤ 내지 10 x 1016/㎤, 1 1017/㎤ 내지 3 x 1017/㎤, 7.5 x 1016/㎤ 내지 2 x 1017/㎤, 등)의 평형 캐리어 밀도를 갖는다. 바람직하게, 벌크 반도체(111)는 실질적으로 균일한 도핑을 갖지만, 구배, 불연속성 및/또는 다른 적합한 도핑 특징과 같은 (예를 들어, 측면적으로 및/또는 깊이에 따라 변하는) 도핑 변화를 추가적으로 또는 대안적으로 포함할 수 있다.
벌크 반도체(111)는 바람직하게 웨이퍼 두께(예를 들어, 150 ㎛ 내지 1 ㎜, 50 ㎛ 내지 150 ㎛, 1 ㎜ 내지 3 ㎜ 등)이고, 보다 바람직하게 50 ㎛ 내지 250 ㎛의 두께(예를 들어, 50 ㎛, 100 ㎛, 125 ㎛, 150 ㎛, 175 ㎛, 200 ㎛, 250 ㎛ 등)의 두께를 갖지만, 대안적으로 더 두꺼운 두께(예를 들어, 1 ㎝ 두께를 초과하는 수 ㎜ 두께의 슬래브), 더 얇은 두께(예를 들어, 박막 또는 다층과 같이 50 ㎛ 미만), 또는 다른 적합한 두께를 가질 수 있다. 일부 예에서, 벌크 반도체(111)는 그 정공 확산 길이보다 두껍고(예를 들어, 1.1, 1.2, 1.5, 2, 3, 5, 10, 20, 30, 50, 100, 1.01 내지 1.1, 1.1 내지 1.3, 1.3 내지 1.5, 1.5 내지 2, 2 내지 3, 3 내지 5, 5 내지 10, 10 내지 30, 30 내지 100 등과 같은 인자 만큼 두께가 더 큼), 이는 예를 들어, 달리 장치 출력 전압을 감소시킬 수 있는, 반도체의 후면(예를 들어, 애노드 제2 면에 근접한 면)에서 페르미 준위 박리(splitting)를 감소시키는 기능을 할 수 있다. 추가적으로 또는 대안적으로, 달리 (캐노드에서 애노드로의) 기생 열전달에 기여할 수 있는, 예를 들어 자유 캐리어 흡수를 감소시키기 위해 더 얇은 벌크 반도체가 바람직할 수 있다. 바람직하게, 벌크 반도체(111)는 (예를 들어, 취급 및/또는 작동 시 애노드 중량을 지지하는) 애노드(100)에 대한 기계적 지지체 역할을 하지만, 애노드(100)는 하나 이상의 기계적 지지 구조(예를 들어, 기판, 리브(rib) 등)를 추가적으로 또는 대안적으로 포함할 수 있다. 예를 들어, 애노드(100)는 반도체-on-절연체 기판(예를 들어, 실리콘-실리카-실리콘 기판)을 포함할 수 있다. 벌크 반도체로서 기술되었지만, 당업자는 적합한 두께(및/또는 다른 치수)의 반도체가 벌크 반도체(111)로서 애노드에서 사용될 수 있음을 인식할 것이다.
바람직하게, 감소된 도핑층(112)은 벌크 반도체(111)보다 평형 캐리어 밀도가 낮은, 벌크 반도체(111)와 동일한 유형(예를 들어, n형, p형)으로 도핑된다. 감소된 도핑 층(112)은 하나 이상의 진성 층 또는 최소 도핑 층을 추가적으로 또는 대안적으로 포함할 수 있다. 바람직하게, 감소된 도핑층(112)은 (예를 들어, 벌크 반도체(111)와 이소타입 동종 접합을 형성하는) 벌크 반도체(111)와 동일한 물질로 구성되지만, (예를 들어, 벌크 반도체(111)와 이소타입 이종 접합을 형성하는) 벌크 반도체(111)와 상이한 반도체 물질(들)을 추가적으로 또는 대안적으로 포함할 수 있다. 예를 들어, 고도로 도핑된(예를 들어, 1018/㎤보다 큰 평형 캐리어 농도) n-Si 벌크 반도체(111)를 갖는 애노드(100)에서, 감소된 도핑층(112)은 더 낮은 도핑 농도(예를 들어, 벌크 반도체(111)보다 낮은 평형 캐리어 밀도, 1016/㎤와 같은 임계 값 미만)를 갖는 n-Si일 수 있다.
바람직하게, 감소된 도핑층(112)은 캐리어 차단층(114) 또는 벌크 반도체(111)에 인접하여 및 (예를 들어, 애피택셜로 성장한) 표면에 배치되지만, 다른 적합한 배열을 추가적으로 또는 대안적으로 가질 수 있다. 감소된 도핑층(112)은 100 ㎚ 내지 100 ㎛(예를 들어, 1 ㎛ 내지 10 ㎛, 100 ㎚ 내지 1000 ㎚, 300 ㎚ 내지 3000 ㎚, 500 ㎚ 내지 1500 ㎚ 등), 100 ㎚ 미만(예를 들어, 10 ㎚ 내지 30 ㎚, 25 ㎚ 내지 65 ㎚, 60 ㎚ 내지 100 ㎚, 10 ㎚ 미만 등), 100 ㎛ 초과의 두께 및/또는 다른 적합한 두께를 가질 수 있다. 층 두께는 층의 캐리어(예를 들어, 전자 및/또는 정공) 확산 길이와 비슷하거나, 캐리어 확산 길이보다 실질적으로 더 크거나, 캐리어 확산 길이보다 실질적으로 더 작을 수 있다. 일부 실시 예에서, (예를 들어, 층의 전기 저항을 감소시키기 위해) 특히 더 낮은 도핑 레벨에서는 감소된 도핑층(112)에 대해 더 작은 두께가 바람직할 수 있다. 그러나, 감소된 도핑층(112)은 적합한 배열에서 적합한 두께의 적합한 물질을 포함할 수 있다.
반대 형 층(113)은 바람직하게 벌크 반도체(111)와 반대 형으로 도핑된다(예를 들어, n형 벌크 반도체(111)를 갖는 애노드(100)에서의 p형 도핑). 반대 형 층(113)은 고도로(예를 들어, 1018/㎤, 1019/㎤, 1020/㎤, 1017/㎤, 1016/㎤ 등과 같은 임계 수준보다 높은 평형 캐리어 밀도) 도핑, 중간 농도 또는 저농도(예를 들어, 1016/㎤ 미만, 1014/㎤ 미만, 1012/㎤ 미만, 1014/㎤ 내지 1016/㎤, 1012/㎤ 내지 1014/㎤ 등의 평형 캐리어 밀도) 도핑될 수 있다.
반대 형 층(113)은 바람직하게 캐리어 차단층(114), 감소된 도핑층(112) 또는 벌크 반도체(111)에 인접하여 및 (예를 들어, 에피택셜 성장한) 표면에 배치되지만, 추가적으로 또는 대안적으로 다른 적합한 배열을 가질 수 있다. 반대 형 층(113)은 벌크 반도체(111) 및/또는 (예를 들어, 인접한 반도체 층과 p-n 동질 접합을 형성하는) 감소된 도핑층(112)과 동일한 물질로 구성되지만, (예를 들어, 인접한 반도체 층과 p-n 이종 접합을 형성하는) 상이한 반도체 물질(들)을 추가적으로 또는 대안적으로 포함할 수 있다. 예를 들어, p형 Si 반대 형 층(113)은 인접한 n형 Si 벌크 반도체(111)와 p-n 접합을 형성할 수 있다.
반대 형 층(113)은 100 ㎚ 내지 100 ㎛(예를 들어, 1 ㎛ 내지 10 ㎛, 100 ㎚ 내지 1000 ㎚, 300 ㎚ 내지 3000 ㎚, 500 ㎚ 내지 1500 ㎚ 등), 100 ㎚ 미만(예를 들어, 10 ㎚ 내지 30 ㎚, 25 ㎚ 내지 65 ㎚, 60 ㎚ 내지 100 ㎚, 10 ㎚ 미만 등), 100 ㎛ 초과 및/또는 다른 적합한 두께를 가질 수 있다. 층 두께는 층의 캐리어(예를 들어, 전자 및/또는 정공) 확산 길이와 비슷하거나, 실질적으로 캐리어 확산 길이보다 크거나,실질적으로 캐리어 확산 길이보다 작을 수 있다. 일부 실시 예에서는 특히 더 낮은 도핑 수준에서는 (예를 들어, 층의 전기 저항을 감소시키기 위해) 감소된 도핑층(112)에 대해 더 낮은 두께가 바람직할 수 있다. 그러나, 반대 형 층(113)은 적합한 배열에서 적합한 두께의 적합한 물질을 포함할 수 있다.
캐리어 차단층(114)은 (예를 들어, 표면-깊이 축을 따라 캐리어 차단층(114)을 통한) 전하 캐리어 수송을 차단(예를 들어, 방지, 지연, 감소 등)하는 기능을 할 수 있다. 하나 이상의 인접한 반도체 층(110) 및/또는 다른 층과 협력적으로, 캐리어 차단층(114)은 하나의 대역 경계(band edge)(예를 들어, 가전자대 경계, 전도대 경계)에서 (예를 들어, 250 ℃ 내지 350 ℃와 같은 전형적인 애노드 작동 온도에서 kBT보다 실질적으로 큰) 유효 에너지 장벽을 정의하는, 및 바람직하게는 다른 대역 경계에서 최소 에너지 장벽 미만을 정의하는 접합을 형성할 수 있다. 캐리어 차단층(114)은 바람직하게 (예를 들어, 큰 가전자대 오프셋 및 최소 전도대 오프셋을 정의하는) 정공 차단층이지만, 추가적으로 또는 대안적으로 전자 차단층 및/또는 다른 적합한 캐리어 차단층일 수 있다.
캐리어 차단층(114)은 바람직하게 고도로(예를 들어, 1018/㎤, 1019/㎤, 1020/㎤, 1017/㎤, 1016/㎤ 등과 같은 임계 수준보다 높은 평형 캐리어 밀도) 도핑되지만, 저농도(예를 들어, 1016/㎤ 미만, 1014/㎤ 미만, 1012/㎤ 미만, 1014/㎤ 내지 1016/㎤, 1012/㎤ 내지 1014/㎤ 등의 평형 캐리어 밀도) 도핑 및/또는 다른 적합한 도핑 수준을 추가적으로 또는 대안적으로 포함할 수 있다.
캐리어 차단층(114)은 바람직하게 벌크 반도체(111)에 인접하여 및 (예를 들어, 에피택셜 성장한) 표면에 배치되지만, 다른 적합한 배열을 추가적으로 또는 대안적으로 가질 수 있다. 캐리어 차단층(114)은 바람직하게 벌크 반도체(111), 감소된 도핑층(112) 및/또는 (예를 들어, 인접한 반도체 층과 이종 접합을 형성하는) 다른 인접한 반도체 층과 상이한 물질(또는 물질들)로 구성되지만, 동일한 반도체 물질을 추가적으로 또는 대안적으로 포함할 수 있다.
추가적으로 또는 대안적으로, 애노드는 벌크 반도체(111)와 (예를 들어, 벌크 반도체(111) 및/또는 애노드의 제2 면에 근접한 다른 적합한 반도체 층에 인접한) 전기 접점(160) 사이에 배치된 캐리어 차단층(114)을 포함할 수 있다. 이러한 배열에서, 캐리어 차단층(114)은 (예를 들어, 한 유형의 전하 캐리어, 바람직하게 정공이 전기 접점(160)에 도달하는 것을 방지하는) 후면 전계를 가하는 기능을 할 수 있다. 이러한 후면 전계 캐리어 차단층은 바람직하게 벌크 반도체(111) 및/또는 다른 인접한 반도체 층과 동일한 물질로 구성되지만, 다른 적합한 물질을 추가적으로 또는 대안적으로 포함할 수 있다. 후면 전계 캐리어 차단층은 바람직하게 벌크 반도체보다 높은 도핑을 보인다. 예를 들어, 후면 전계 캐리어 차단층은 (예를 들어, 애노드의 제2 면에 근접한) 그 후면을 따라 벌크 반도체(111) 내로 추가 도판트(예를 들어, n형 도판트)를 주입함으로써 형성될 수 있다.
캐리어 차단층(114)은 1 nm 내지 200 nm(예를 들어, 5 nm 내지 50 nm), 200 nm 내지 1 ㎛, 1 nm 미만, 1 ㎛ 초과 및/또는 다른 적합한 두께를 가질 수 있다. 캐리어 차단층(114)은 바람직하게 에너지 장벽을 통한 캐리어 터널링을 차단하기 위해 충분히 두껍다. 예를 들어, 캐리어 차단층(114) 두께는 임계 두께(예를 들어, 1 nm, 3 nm, 5 nm, 10 nm 등)보다 클 수 있다. 그러나, 캐리어 차단층(114)은 적합한 배열에서 적합한 두께의 적합한 물질을 포함할 수 있다.
제1 변형에서, 반도체 층(110)은 고도로 도핑된 n형 벌크 반도체(111) 및 감소된 도핑층(112)을 포함하고, 이들은 협력적으로 n-n+ 동질 접합을 정의한다. 제2 변형에서, 반도체 층(110)은 n형 벌크 반도체(111), (예를 들어, 의도하지 않은 도핑만을 갖는) 최소 도핑된 감소된 도핑층(112), 및 반대 형 층(113)을 포함하고, 이들은 협력적으로 p-i-n 동질 접합을 정의한다. 제3 변형에서, 반도체 층(110)은 깊이가 감소하는 순서로, 고도로 도핑된 n형 GaAs 벌크 반도체(111), GaAs 이외의 Ⅲ-Ⅴ 반도체의 n형 캐리어 차단층(114)(바람직하게, 갈륨 인듐 인화물, 그러나 대안적으로 알루미늄 갈륨 비소, 알루미늄 갈륨 인듐 인화물, 또는 다른 적합한 Ⅲ-Ⅴ 반도체), 벌크 반도체(111)와 실질적으로 동일한 도핑을 갖는 n형 GaAs 층, 및 n형 GaAs 감소된 도핑층(112)을 포함한다. 그러나, 반도체 층(110)은 다른 적합한 배열로 다른 적합한 층을 추가적으로 또는 대안적으로 포함할 수 있다.
1.1.2 보조 애노드 층
애노드는 반도체 층(들)(111) 이외에(또는 대신에) 하나 이상의 보조층(105), 예를 들어 전자 보호층(120), 전자 개체 제어층(125), 전자 캡처층(130), 광 튜닝층(135), 화학적 보호층(140), 일함수 튜닝층(150) 및/또는 다른 적합한 층 중 하나 이상의 역할을 하는 층을 선택적으로 포함할 수 있다. 애노드는 (예를 들어, 보조층에 관한 본 명세서에 기술된 기능 중 하나 이상을 제공하는) 단일 보조층을 포함하거나, 복수의 보조층을 포함하거나, 또는 보조층을 포함하지 않을 수 있다.
전자 보호층(120)은 하나 이상의 반도체 표면 및/또는 계면(예를 들어, 애노드의 가장 바깥쪽 표면의 반도체 계면)을 패시베이션하는 기능을 할 수 있다(예를 들어, 반도체 표면 및/또는 계면에서 및/또는 근처에서 전자 트랩을 최소화하는 기능을 할 수 있다). 그러나, 전자 보호층(120)은 모든 적합한 위치에서 (예를 들어, 원하는 에너지 준위에서 페르미 준위 피닝을 달성하기 위해) 중간 밀도 및/또는 높은 밀도의 전자 결함을 포함하는 기능 및/또는 다른 적합한 계면 양태를 제어하는 기능을 추가적으로 또는 선택적으로 할 수 있다. 바람직하게, 전자 보호층(120)은 보호하는 반도체 층(들)(110)에 인접해 있고, 보다 바람직하게는 보호하는 반도체 층(들)(110)의 표면에 있다.
바람직하게, 전자 보호층(120)은 (예를 들어, 표면에서 깊이 방향으로) 그 자체를 통한 효율적인 전자 수송을 허용한다. 예를 들어, 전자 보호층(120)은 그것을 통해 효율적인 터널링을 가능하게 하기 위해 충분히 얇을 수 있고(예를 들어, 1 ㎚, 3 ㎚ 또는 5 ㎚와 같이 임계 두께 미만), 및/또는 (예를 들어, 인접한 층의 전도대 경계; 애노드에서 깊이가 증가함에 따라 에너지가 감소하는 것과 같이 엇갈리거나 기울어진 전자 보호층(120) 및 인접 층들의 전도대 경계; 등과 실질적으로 정렬된) 전자가 그것을 통과할 수 있게 하는 전도대 경계를 가질 수 있다. 전자 보호층(120)은 그 자체를 통한 정공 수송을 추가적으로 또는 대안적으로 차단(예를 들어, 방지, 감소 등)할 수 있다(예를 들어, 캐리어 차단층(114) 역할을 할 수 있다). 예를 들어, 전자 보호층 가전자대 경계는 (예를 들어, 층으로 들어오고 및/또는 나가는 정공에 대한 큰 에너지 장벽을 제공하는) 인접 층들 중 하나 이상으로부터의 큰 오프셋을 정의할 수 있다.
전자 보호층(120)은 임계 두께 미만의 두께(예를 들어, 10 ㎚, 100 ㎚, 1 ㎛ 등)를 가질 수 있다. 예를 들어, 두께는 1 ㎚ 내지 10 ㎚, 10 ㎚ 내지 25 ㎚, 25 ㎚ 내지 100 ㎚, 또는 1 ㎚ 미만일 수 있다. 그러나, 전자 보호층(120)은 대안적으로 1 ㎛보다 큰 두께 또는 다른 적합한 두께를 가질 수 있다.
바람직하게, 전자 보호층(120)은 (예를 들어, 반도체 층(110)에 있는 물질들 중 하나 이상의 물질보다 넓은 밴드갭을 갖는) 반도체 또는 절연체를 포함한다(예를 들어, 구성된다). 제1 변형에서, 전자 보호층(120)은 반도체 기반 화합물을 포함한다. 화합물은 반도체 층(110)과 동일한 물질을 포함할 수 있고, 및/또는 하나 이상의 다른 반도체를 포함할 수 있다. 제1 변형의 제1 예에서, 전자 보호층(120)은 반도체-산화물 화합물(예를 들어, 기본 실리콘 층에서 성장한 실리콘 산화물과 같은 자연 산화물 또는 열 산화물; 열적 및/또는 화학적 처리와 같은 처리 하에서 산화물의 일부를 제거한 후와 같은 자연 산화물의 잔류 부분)을 포함한다. 특정 예에서, 전자 보호층(120)은 10 ㎚ 미만(예를 들어, 0.05 ㎚ 내지 0.5 ㎚, 0.25 ㎚ 내지 1 ㎚, 0.5 ㎚ 내지 3 ㎚, 2 ㎚ 내지 5 ㎚, 3.5 ㎚ 내지 7 ㎚, 5 ㎚ 내지 10 ㎚ 등)의 두께를 갖는 실리콘 산화물 층을 포함한다(예를 들어, 실질적으로 실리콘 산화물 층이다). 제2 예에서, 전자 보호층(120)은 반도체-질화물 화합물 및/또는 반도체-산화질화물 화합물(예를 들어, 실리콘 질화물)을 포함한다.
제2 변형에서, 전자 보호층(120)은 금속 화합물을 포함한다. 화학물은 바람직하게 전이 금속(예를 들어, 티타늄, 탄탈륨, 몰리브덴, 하프늄, 란타늄 등) 화합물이지만, 다른 적합한 금속 원소들을 추가적으로 또는 대안적으로 포함할 수 있다. 제2 변형의 제1 예에서, 화합물은 산화물(예를 들어, 티타늄 산화물, 탄탈늄 산화물, 몰리브덴 산화물 등), 질화물 또는 산화질화물이다. 제2 예에서, 화합물은 규화물(예를 들어, 니켈 규화물)이다.
제3 변형에서, 전자 보호층(120)은 넓은 밴드갭 반도체(예를 들어, GaN)를 포함한다. 제4 변형에서, 전자 보호층(120)은 2D 물질(예를 들어, 그래핀, BN, M0S2, MoSe2 등)을 포함한다. 그러나, 전자 보호층(120)은 다른 적합한 물질을 추가적으로 또는 대안적으로 포함할 수 있다.
전자 개체 제어층(125)은 (예를 들어, 반도체 층의 표면 측 및/또는 표면 측 근처에서) 반도체 층(110) 내에 있는 전자 및/또는 정공 개체(예를 들어, 농도, 에너지 준위 등)에 영향을 미치는 기능을 할 수 있다. 전자 개체 제어층(125)은 바람직하게, (예를 들어, 더 큰 일함수 감소를 초래할 수 있는 잠재적인 광전압 효과를 향상시킴으로써) 애노드의 빌트-인 전압을 증가시키는 기능을 한다.
제1 실시 예에서, 전자 개체 제어층(125)은 또한, 반도체 층의 표면 측 근처(예를 들어, 표면 가까이)에 배치된 층과 같이 전자 보호층(120)이다. 제2 실시 예에서, 전자 개체 제어층(125)은 전자 보호층(120)의 표면 측 근처(예를 들어, 표면 가까이)에 배치된다(예를 들어, 전자 보호층(120)이 반도체 층(110)의 표면 측에 인접하여 배치된다). 그러나, 전자 개체 제어층(125)은 대안적으로 다른 적합한 배열을 가질 수 있다.
전자 개체 제어층(125)은 바람직하게 페르미 준위가 (예를 들어, 페르미 준위 피닝으로 인해) 반도체 가전자대 경계 근처(예를 들어, 10 meV, 20 meV, 50 meV, 75 meV, 100 meV, 150 meV, 200 meV, 250 meV, 300 meV, 400 meV, 500 meV, 5 meV 내지 25 meV, 20 meV 내지 50 meV, 40 meV 내지 100 meV, 75 meV 내지 200 meV, 150 meV 내지 350 meV, 또는 300 meV 내지 500 meV와 같이 가전자대의 임계 에너지 거리 내; 0.5 %, 1 %, 2 %, 3 %, 5 %, 7.5 %, 10 %, 15 %, 20 %, 25 %, 30 %, 40 %, 0.5 % 내지 2.5 %, 2 % 내지 5 %, 4 % 내지 10%, 7.5 % 내지 20 %, 또는 15 % 내지 40%; 등과 같이 소량의 반도체 밴드갭 내)에 놓이게 한다. 그러나, 전자 개체 제어층(125)은 추가적으로 또는 대안적으로, 페르미 준위가 전도대 경계, 중간 갭 에너지 준위, 및/또는 반도체 및/또는 애노드의 다른 적합한 물질의 다른 적합한 에너지 준위 근처(예를 들어, 반도체의 임계 에너지 거리 또는 소량 내)에 놓이게 할 수 있다.
전자 개체 제어층(125)은 원하는 에너지 준위(예를 들어, 반도체 가전자대 경계 또는 근처와 같이 원하는 페르미 준위 피닝의 에너지 준위)에서 전자 결함 및/또는 전하 중성 준위를 통해 전자 개체에 영향을 미칠 수 있다. 전자 결함은 바람직하게, 전자 개체 제어층(125)의 표면 측 근처에 배치되어(예를 들어, 반도체 내의 전하 캐리어가 결함에서 재결합할 가능성을 감소시키지만), 추가적으로 또는 대안적으로 (예를 들어, 반도체 층과의 계면에서) 깊이 측 근처 및/또는 전자 개체 제어층(125)의 벌크에 배치될 수 있다. 전하 중성 준위는 바람직하게 낮은 쇼트키 피닝 매개변수와 관련이 있지만, 대안적으로 적합한 쇼트키 피닝 매개변수를 갖는 물질에 의해 나타낼 수 있다.
전자 개체 제어층(125)은 임계 두께 미만의 두께(예를 들어, 10 ㎚, 100 ㎚, 1 ㎛ 등)를 가질 수 있다. 예를 들어, 두께는 1 ㎚ 내지 10 ㎚, 10 ㎚ 내지 25 ㎚, 25 ㎚ 내지 100 ㎚, 또는 1 ㎚ 미만일 수 있다. 그러나, 전자 보호층(120)은 대안적으로 1 ㎛보다 큰 두께를 갖거나 다른 적합한 두께를 가질 수 있다.
전자 개체 제어층(125)은 바람직하게 금속 및/또는 금속 화합물을 포함한다(예를 들어, 금속 및/또는 금속 화합물로 구성된다). 금속은 바람직하게 전이 금속(예를 들어, 티타늄, 탄탈륨, 몰리브덴, 하프늄, 란타늄 등)이지만, 추가적으로 대안적으로 다른 적합한 금속 원소를 포함할 수 있다. 본 변형의 제1 예에서, 화합물은 산화물(예를 들어, 티타늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물 등), 질화물 또는 산화질화물이다. 제2 예에서, 화합물은 규화물(니켈 규화물)이다. 제3 예에서, 물질은 금속성(예를 들어, 티타늄 금속, 몰리브덴 금속, 텅스텐 금속, 이리듐 금속 등)이다. 그러나, 전자 개체 제어층(125)은 추가적으로 또는 대안적으로 다른 적합한 물질을 포함할 수 있다.
일 예에서, 전자 개체 제어층(125)(예를 들어, 티타늄 산화물 층)은 원자층 증착(예를 들어, 열적 ALD, 플라즈마 ALD 등)과 같은 박막 성장 기술에 의해 (예를 들어, 반도체 층(110) 상에) 증착된다. 그러한 증착 기술은 반도체 층(110)과 전자 개체 제어층(125) 사이에 추가 산화물 층을 형성할 수 있다(예를 들어, 반도체층이 실리콘인 경우, 실리콘 산화물 박막이 실리콘과 전자 개체 제어층(125) 사이에 형성될 수 있다). 본 예에서, 전자 개체 제어층(125)은 바람직하게, 바람직한 전자 결함 형성을 촉진시킬 수 있는 비교적 높은 증착 온도(예를 들어, 1000 ℃, 900 ℃, 800 ℃, 700 ℃, 600 ℃, 500 ℃, 400 ℃, 300 ℃, 250 ℃, 200 ℃, 150 ℃, 150 ℃ 내지 350 ℃, 300 ℃ 내지 500 ℃, 400 ℃ 내지 600 ℃, 500 ℃ 내지 700 ℃, 650 ℃ 내지 850 ℃, 또는 800 ℃ 내지 1000 ℃와 같이, 임계 온도 이상의 온도)에서 증착된다. 특정 예에서, 티타늄 산화물 층은 바람직하게 테트라키스(디메틸아미도)티타늄(TDMAT) 및/또는 티타늄 이소프로폭시드(TTIP)와 같은 하나 이상의 티타늄 전구체 종 및 물을 사용하여 200 ℃ 내지 300 ℃(예를 들어, 225 ℃ 내지 275 ℃, 235 ℃ 내지 265 ℃, 또는 245 ℃ 내지 255 ℃와 같이, 약 250 ℃)의 온도에서 열적 ALD에 의해 증착된다. 그러나, 전자 개체 제어층(125)은 추가적으로 또는 대안적으로 중간 온도 또는 낮은 온도(예를 들어, 임계 온도 이하)에서 및/또는 다른 적합한 조건 하에서 증착될 수 있다.
전자 캡처층(130)은 전자(예를 들어, 캐소드에서 열이온적으로 방출된 전자)를 캡처하는 기능 및/또는 캡처된 전자가 애노드에(예를 들어, 벌크 반도체(111)와 같은 반도체 층(110))에 더 깊게 수송될 수 있도록 하는 기능을 할 수 있다. 전자 캡처층(130)은 바람직하게, 애노드의 다른 층(예를 들어, 일함수 튜닝층(150))과의 (예를 들어, 150 ℃ 내지 250 ℃, 250 ℃ 내지 350 ℃, 450 ℃ 내지 550 ℃, 550 ℃ 내지 650 ℃, 100 ℃ 내지 1000 ℃와 같은 일반적인 고온의 애노드 작동 온도 및/또는 다른 적합한 애노드 온도에서의) 증발, 상호 확산, 및/또는 해로운 상호 작용을 최소화하기 위해 구성된다(예를 들어, 물질 및/또는 구성이 선택된다).
전자 캡처층(130)은 임계 두께 미만의 두께(예를 들어, 10 ㎚, 100 ㎚ 등)를 가질 수 있다. 예를 들어, 두께는 1 ㎚ 내지 10 ㎚, 10 ㎚ 내지 25 ㎚, 25 ㎚ 내지 100 ㎚, 또는 1 ㎚ 미만일 수 있다. 그러나, 전자 보호층(120)은 대안적으로 100 ㎚ 보다 큰 두께 또는 다른 적합한 두께를 가질 수 있다.
전자 캡처층(130)은 바람직하게, 층에서의 전자 캡처를 증가시키는 기능을 할 수 있는, 높은 유효 전자 질량(예를 들어, 0.75, 1, 1.1, 1.2, 1.3, 1.4, 1.5, 1.75, 2, 2.5, 0.7 내지 1, 0.9 내지 1.1, 1 내지 1.3, 1.2 내지 1.5, 1.4 내지 1.6, 1.5 내지 1.8, 1.75 내지 2.25, 2 내지 3 등과 같이 자유 전자 질량의 임계 배수 이상) 및/또는 (예를 들어, 진공 레벨의 0.05 eV, 0.1 eV, 0.2 eV, 0.3 eV 또는 0.5 eV 내에서와 같이, 전도대에서 및/또는 진공 레벨에 가까이에서) 높은 전자 밀도 상태를 제공하는 하나 이상의 물질을 포함한다(예를 들어, 바람직하게 하나 이상의 물질로 구성된다).
제1 변형에서, 전자 캡처층(130)은 하나 이상의 금속을 포함한다. 본 변형의 제1 예에서, 층은 전이 금속(예를 들어, Ni, W, Mo 등)을 포함한다. 제2 예에서, 층은 알칼리 또는 알칼리 토금속(예를 들어, Cs, Ba, Sr 등)을 포함하고, 이는 추가적으로 또는 대안적으로 일함수 튜닝층(150) 및/또는 (일함수 튜닝층(150)으로부터 고갈된 물질을 보충하는) 일함수 튜닝층(150)에 대한 저장소 역할을 할 수 있다.
제2 변형에서, 전자 캡처층(130)은 금속 화합물을 포함한다. 화합물은 바람직하게 전이 금속(예를 들어, 티타늄, 탄탈륨, 몰리브덴, 하프늄, 란타늄 등) 화합물이지만, 추가적으로 또는 대안적으로 다른 적합한 금속 원소를 포함할 수 있다. 본 변형의 제1 예에서, 화합물은 산화물(예를 들어, 티타늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물 등), 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등), 또는 산화질화물이다. 제2 예에서, 화합물은 규화물(예들 들어, 니켈 규화물)이다.
제3 변형에서, 전자 캡처층(130)은 2D 물질(예를 들어, 그래핀, BN, M0S2, MoSe2, 등)을 포함한다. 제4 변형에서, 전자 캡처층(130)은 붕소 화합물(예를 들어, LaB6, CeB6, BaB6, 등과 같은 육붕소화물)을 포함한다.
전자 캡처층(130)은 상기 물질 및/또는 다른 적합한 물질의 적합한 조합(예를 들어, 합금, 혼합물 등)을 포함할 수 있다. 제1 특정 예에서, 전자 캡처층(130)은 티타늄 질화물과 텅스텐의 혼합물을 포함한다. 제2 특정 예에서, 전자 캡처층(130)은 LaB6 개재물이 포함된 전이 금속 화합물을 포함한다. 그러나, 전자 캡처층(130)은 추가적으로 또는 대안적으로 다른 적합한 구조를 갖는 다른 적합한 물질을 포함할 수 있다.
광 튜닝층(135)은 입사광(예를 들어, 캐소드, 엔클로저, 스페이서 및/또는 열복사와 같은 TEC의 다른 요소에 의해 방출된 방사선; 태양과 같은 외부 광원으로부터의 광; 등)과 애노드의 상호 작용을 튜닝하는 기능을 할 수 있다. 예를 들어, 광 튜닝층(135)은 (예를 들어, 그 외에는 광 튜닝층이 상이하거나 없는 실질적으로 동일한 애노드에서의 흡수와 비교하여) 벌크 반도체 및/또는 다른 반도체 층에 의해 흡수된 광, 바람직하게 갭 이상의 광(예를 들어, 반도체 밴드갭에 대한 에너지를 갖는 광자)의 양을 증가시키거나 감소시키는 기능을 할 수 있다. 광 튜닝층(135)은 추가적으로 또는 대안적으로 반도체 층 외부의 애노드에 의해 흡수된 광량을 감소시키고, (예를 들어, 자유 캐리어 흡수와 같은 반도체 층 내의 흡수을 포함하여) 애노드에 의해 흡수된 서브-갭 광(예를 들어, 반도체 밴드갭 미만의 에너지를 갖는 광자)을 감소시키는 기능, (예를 들어, 애노드의 제1 면 근처에서의 흡수를 촉진하고, 애노드의 제2 면 근처 및/또는 벌크 반도체 내 깊이에서의 흡수를 감소시키는) 광이 흡수되는 반도체 내 영역을 제어하는 기능, 및/또는 다른 적합한 방식으로 애노드 (및/또는 시스템의 다른 요소)의 광학 특성을 튜닝하는 기능을 할 수 있다.
광 튜닝층(135)은 바람직하게 다른 보조층(105)과 통합된다(예를 들어, 다른 보조층이 추가적으로 광 튜닝층 역할을 한다). 예를 들어, 전자 보호층(120), 전자 개체 제어층(125), 전자 캡처층(130) 및/또는 화학적 보호층(140)은 광 튜닝층(135) 역할을 할 수 있다. 그러나, 보조층(105)은 추가적으로 또는 대안적으로 별도의 광 튜닝층(135)(예를 들어, 광 튜닝 기능을 위해 단독으로 또는 주로 포함된 층)을 포함할 수 있고, 광 튜닝층(135)은 반도체 층과 통합될 수 있고(예를 들어, 캐리어 차단층과 같은 반도체 층이 추가적으로 광 튜닝층 역할을 한다), 및/또는 광 튜닝은 다른 적합한 방식으로 달성될 수 있다.
광 튜닝층(135)은 임계 두께 미만의 두께(예를 들어, 10 ㎚, 100 ㎚ 등)를 가질 수 있다. 예를 들어, 두께는 1 ㎚ 내지 10 ㎚, 10 ㎚ 내지 25 ㎚, 25 ㎚ 내지 100 ㎚, 또는 1 ㎚ 미만일 수 있다. 그러나, 전자 보호층(120)은 대안적으로 100 ㎚보다 큰 두께 또는 다른 적합한 두께를 가질 수 있다. 광 튜닝층(135) (및/또는 다른 보조층(105))은 1보다 큰 굴절률(예를 들어, 1.1, 1.2, 1.3, 1.4, 1.5, 1.75, 2, 2.25, 2.5, 3, 1 내지 1.3, 1.2 내지 1.5, 1.5 내지 2, 2 내지 3, 3 초과 등), 실질적으로 1, 0 내지 1, 0 미만, 및/또는 다른 적합한 굴절률을 가질 수 있다. 광 튜닝층(135)은 금속, 금속 화합물(예를 들어, 산화물, 질화물 등), 반도체, 반도체 화합물(예를 들어, 산화물, 질화물 등) 및/또는 다른 적합한 물질을 포함할 수 있다.
제1 실시 예에서, 광 튜닝층(135)은 (예를 들어, 광전압 효과를 향상시키기 위해) 반도체 층에서 갭 이상의 광 흡수를 증가시키는 기능을 한다. 제1 실시 예의 제1 예에서, 광 튜닝층(135)은 반사 방지 코팅 역할을 한다. 제1 예에서, 광 튜닝층(135)은 바람직하게, 1보다는 크지만 반도체 굴절률보다는 작은 값과 같이, (예를 들어, 반도체 층의 굴절률과 애노드 제1 면에 인접한 갭의 굴절률 사이의 값을 갖는) 중간 정도의 굴절률을 갖는다. 제2 예에서, 광 튜닝층(135)은 텍스처화된 토포그래피(예를 들어, 피라미드형 또는 역피라미드형, 반구형 등)를 포함하고, 이는 광 산란을 촉진시키는 기능을 할 수 있다(예를 들어, 반도체 물질 내에서 광자 경로 길이를 증가시킴으로써 흡수를 증가시킨다). 제3 예에서, 광 튜닝층(135)은 (예를 들어, 반도체 층(110) 맞은편 광 튜닝층(135)에 대향하는 반사형 전기 접점(160)과 같이, 애노드의 하나 이상의 다른 층과 협력하여 달성된) 보강 및/또는 상쇄 광간섭을 통해, 원하는 흡수 영역에서(예를 들어, 애노드 제1 면에 가장 가까운 반도체 층의 한쪽 면 근처)의 갭 이상의 광 세기는 향상시키고 및/또는 원하지 않는 흡수 영역(예를 들어, 갭 이상의 흡수가 장치 출력 전압을 감소시키는 광전압 효과를 초래할 수 있는, 반도체 층의 반대쪽 면 근처)에서는 광 세기를 감소시키는 기능을 한다. 그러나, 광 튜닝층(135)은 추가적으로 또는 대안적으로 다른 적합한 방식으로 갭 이상의 흡수를 증가시킬 수 있다.
광 튜닝층(135)은 선택적으로 반도체 층에서 갭 이상 광 흡수를 감소시키는 것을 포함하여 (예를 들어, 캐소드로의 광의 재전송을 촉진시켜서 캐소드로부터의 열 손실 및/또는 애노드의 가열을 감소시키기 위해) 추가적으로 또는 대안적으로 애노드에서의 광 흡수를 감소시키는 기능을 할 수 있다. 예를 들어, 광 튜닝층(135)은 (예를 들어, 반도체 굴절률보다 큰 굴절률과 같이 높은 굴절률을 가질 수 있는) 광 반사기일 수 있다. 제1 예에서, 광 튜닝층(135)은 광범위 반사기 역할을 하는 금속 또는 금속 화합물을 포함한다. 제2 예에서, 광 튜닝층(135)은 (예를 들어, 차단층(114)과 통합된 및/또는 차단층(114) 근처와 같이, 반도체 층(110)에) 하나 이상의 (벌크 반도체(111))와 비교해서) 더 넓은 밴드갭의 반도체 층, 바람직하게 중간 정도 또는 고도로 도핑된 층을 포함한다. 그러한 더 넓은 밴드갭 층은 갭 이하 광자(예를 들어, IR 광자)는 반사시키지만 갭 이상 광자(예를 들어, 가시광 광자)는 실질적으로 투과시킬 수 있다. 그러나, 애노드(100)는 추가적으로 또는 대안적으로 적합한 구성에서 적합한 광 튜닝층(들)(135)을 포함할 수 있다.
화학적 보호층(140)은 화학적 및/또는 전기화학적 분해로부터 (예를 들어, 화학적 보호층(140)보다 깊은) 하나 이상의 다른 층 내에 있는 물질을 보호하는 기능을 할 수 있다. 예를 들어, 화학적 보호층(140)은 일함수 튜닝 물질(예를 들어, 일함수 튜닝층(150)으로부터의 물질) 및/또는 승온(예를 들어, 150 ℃ 내지 250 ℃, 250 ℃ 내지 350 ℃, 450 ℃ 내지 550 ℃, 550 ℃ 내지 650 ℃, 100 ℃ 내지 1000 ℃와 같은 일반적인 애노드 작동 온도 및/또는 다른 적합한 애노드 온도)에서의 분해와 같이, 애노드 환경에서의 다른 잠재적 반응 물질(예를 들어, 산소)과의 상호 작용으로 인한 화학적 분해로부터 반도체 층(110)을 보호하는 기능을 할 수 있다. 제1 예에서, 화학적 보호층(140)은 반응성 및/또는 분해성 종들이 화학적 보호층(140)을 통해 통과(예를 들어, 확산)하는 것을 방지한다. 제2 예에서, 화학적 보호층(140)은 반응성 및/또는 분해성 종들을 캡처한다(예를 들어, 산소를 제거하는 티타늄 금속 및/또는 산소가 부족한 티타늄 산화물과 같이, 종들과 화학적으로 반응함으로써 반도체 층(110)이 산화되는 것을 방지한다). 그러나, 화학적 보호층(140)은 추가적으로 또는 대안적으로 다른 적합한 방식으로 기능할 수 있다.
바람직하게, 화학적 보호층(140)은 (예를 들어, 일반적인 애노드 작동 온도와 같은 승온에서; 주위 온도에서 등) 호환되지 않는 반도체 및 일함수 튜닝 물질(예를 들어, GaAs 및 Cs)을 포함하는 애노드(100)의 실시 예에 존재한다. 그러나, 모든 적합한 화학적 보호층(140)이 애노드(100)의 모든 적합한 실시 예에서 사용될 수 있다. 바람직하게, 화학적 보호층(140)은 하나 이상의 층 사이에 배치되지만, 추가적으로 또는 대안적으로 시스템(10)의 경계, 시스템(10)의 면을 따라 또는 달리 배치될 수 있다.
화학적 보호층(140)은 바람직하게 기본 층(예를 들어, 인접한 더 깊은 층)에 부합하고, 바람직하게 구조적 결함(예를 들어, 핀정공, 기공, 균열 등)을 전혀 포함하지 않거나 거의 포함하지 않아서 화학적 보호층(140)이 (예를 들어, 층을 통한 Cs 수송을 방지하는) 효과적인 화학 장벽 역할을 할 수 있게 한다. 바람직하게, 화학적 보호층(140)은 최소한의 피해(예를 들어, 최소한의 구조적 결합 전개)를 갖는 반복된(예를 들어, 5년 내지 50년 동안 하루당 1회 내지 5회) (예를 들어, 20 ℃와 같은 주변 온도와 150 ℃ 내지 250 ℃, 250 ℃ 내지 350 ℃, 450 ℃ 내지 550 ℃, 550 ℃ 내지 650 ℃, 100 ℃ 내지 1000 ℃와 같은 애노드 작동 온도 및/또는 다른 적합한 애노드 온도 사이에서의) 열 사이클을 견딘다. 그러나, 화학적 보호층(140)은 모든 적합한 구조적 및/또는 기계적 특성을 가질 수 있다.
화학적 보호층(140)은 0.1 ㎚ 내지 10 ㎚, 10 ㎚ 초과 또는, 0.1 ㎚ 미만의 두께를 가질 수 있다. 일부 실시 예에서, 더 얇은 화학적 보호층(140)은 (예를 들어, 효율적인 전자 수송을 가능하게 하는) 전자와의 층 상호 작용을 감소시킬 수 있다. 다른 실시 예에서, 더 두꺼운 화학적 보호층(140)은 (예를 들어, 반응성 일함수 튜닝 물질로부터의 기본 층에 대한 피해를 최소화하는) 더 효과적인 화학 장벽을 제공할 수 있다. 그러나, 화학적 보호층(140)은 모든 적합한 두께를 가질 수 있다.
화학적 보호층(140)은 절연체(예를 들어, 전자 보호층(120)에 관한 전술한 바와 같은 유사 물질, 전자 보호층(120)과 상이한 물질), 반도체(예를 들어, 반도체 층(110)과 동일한 물질, 상이한 반도체 물질), 금속(예를 들어, Ni, Mo, W 등과 같은 전이 금속), 및/또는 다른 적합한 물질을 포함할 수 있다(예를 들어, 구성될 수 있다). 그러나, 화학적 보호층(140)은 다른 적합한 구조를 갖는 다른 적합한 물질을 포함할 수 있다.
일함수 튜닝층(150)은 (예를 들어, 광전압 기반 일함수 변화 이외에 및/또는 대신에) 애노드 일함수를 변경하는 기능, 바람직하게 일함수를 감소시키는 기능(예를 들어, 일함수 튜닝층(150)이 일함수 감소층)을 할 수 있지만, 대안적으로 일함수를 증가시키는 기능을 할 수 있다. 일함수 튜닝층(150)은 바람직하게 매우 얇지만(예를 들어, 단층, 여러 단층, 하위 단층 등), 대안적으로 더 두꺼워질 수 있다. 예를 들어, 일함수 튜닝층(150)은 1 ㎚ 미만, 10 ㎚ 미만, 10 ㎚ 초과, 및/또는 다른 적합한 두께일 수 있다. 일함수 튜닝층(150)은 바람직하게 애노드의 표면적인 표면에 (및/또는 근처에) 배치되지만, 추가적으로 또는 대안적으로 다른 적합한 배치를 가질 수 있다.
제1 실시 예에서, 일함수 튜닝층(150)은 하나 이상의 실질적으로 뚜렷한 계면을 정의한다(예를 들어, 일함수 튜닝층(150)과 인접층 사이의 계면 영역은 전술한 바와 같이 실질적으로 가능한 한 얇게 제한되고; 일함수 튜닝층(150)은 인접층으로의 확산에 의한 것과 같이, 인접층을 실질적으로 침투하지 않는다). 제2 실시 예에서, 일함수 튜닝층(150)은 하나 이상의 인접층과 (예를 들어, 전술한 바와 같은) 실질적인 계면 영역을 형성한다. 일 예에서, 세슘 (및 선택적으로 산소)는 보조층(105)(예를 들어, 티타늄 산화물 보조층) 상에 증착되어 일함수 튜닝층(150)을 형성한다. 본 예에서, 세슘 (및/또는 산소)의 일부는 보조층(150)에 침투하여 계면 영역(예를 들어, 티타늄 산화물 내 세슘 농도 구배)을 생성할 수 있다. 그러나 일함수 튜닝층(150)은 추가적으로 또는 대안적으로 다른 적합한 계면을 정의할 수 있다.
일함수 튜닝층(150)에 의해 달성된 일함수 튜닝(예를 들어, 감소) 효과는 바람직하게 광전압 기반 일함수 튜닝 효과와 관련이 없다(또는 실질적으로 관련이 없다). 예를 들어, 일함수 튜닝층이 없는 일루미네이팅되지 않은 애노드와 일함수 튜닝층이 있는 일루미네이팅된 애노드 사이에서의 일함수 총 변화는 (예를 들어, 10 meV, 50 meV, 100 meV, 150 meV, 200 meV 또는 300 meV와 같은 임계 값 이내; 1 %, 2 %, 5 %, 10 %, 15 %, 20 %, 25 %, 30 % 등과 같은 일함수의 변화 또는 일함수의 임계 분율 이내에서) 바람직하게 (예를 들어, 일루미네이팅되지 않은 애노드에 대한) 일함수 튜닝층 단독에 기인한 변화와 (예를 들어, 일함수 튜닝층이 없는 애노드에 대한) 광전압 기반 효과 단독에 기인한 변화의 합과 실질적으로 동일하다. 그러나, 일함수 튜닝 효과는 대안적으로는 실질적으로 관련이 없을 수 없고, 및/또는 다른 적합한 관계를 가질 수 있다.
일함수 튜닝층(150)은 적합한 일함수 튜닝 물질을 포함할 수 있다(예를 들어, 구성될 수 있다). 제1 변형에서, 일함수 튜닝층(150)은 하나 이상의 금속을 포함한다. 본 변형의 제1 예에서, 금속은 알칼리 또는 알칼리 토금속(예를 들어, Cs, Ba, Sr, Ca 등)을 포함한다. 제2 예에서, 금속은 하나 이상의 희토류 원소(예를 들어, La, Ce 등)을 포함한다. 제2 변형에서, 일함수 튜닝층(150)은 2D 물질(예를 들어, 그래핀, BN, M0S2, MoSe2 등)을 포함한다.
제3 변형에서, 일함수 튜닝층(150)은 하나 이상의 금속 화합물(예를 들어, 산소, 불소 및/또는 붕소를 함유하는 화합물)을 포함한다. 본 변형의 제1 예에서, 화합물은 알칼리 또는 알칼리 토금속의 산화물(예를 들어, Cs-O)을 포함한다. 제2 예에서, 화합물은 이붕소화 및/또는 육붕소화 화합물(예를 들어, LaB6, CeB6, BaB6 등)을 포함한다. 이붕소화 및/또는 육붕소화 화합물은 화학양론적, 붕소 풍부 및/또는 붕소 부족일 수 있다. 예를 들어, 일함수 튜닝층(150)은 LaB6-BaB6 초격자를 포함할 수 있고, 및/또는 일함수 튜닝층(150)은 La, Zr, V, B의 개재물 및/또는 그 화합물을 포함할 수 있다.
일 실시 예에서, 일함수 튜닝층(150)은 애노드 표면(예를 들어, 제1 면)에 인접한 Cs 증기 환경으로부터 형성된 얇은 Cs 또는 Cs-O 코팅을 포함할 수 있다. 본 실시 예의 일 예에서, 보조층은 티타늄 산화물 및/또는 다른 적합한 산화물과 같이, Cs (및/또는 다른 일함수 감소 물질)이 스트란스키-크라스타노브(Stranski-Krastanov) 성장(예를 들어, 편광된 Cs의 균일한 층이 표면에서 성장한 후 더 큰 Cs 성장의 섬이 성장 및/또는 더 큰 Cs 성장의 섬과 함께 표면에서 성장하는 것과 같은 층 + 섬 성장)을 보여주는 하나 이상의 물질을(예를 들어, 애노드의 표면적인 표면, 일함수 튜닝층을 제외한 모든 다른 층에 대한 표면 등에서) 포함한다. 그러한 스트란스키-크라스타노브(Stranski-Krastanov) Cs 성장은 (예를 들어, 편광 층을 형성하기 위해 필요한 것 보다 훨씬 더 많은 Cs와 같이 과량의 Cs가 존재하는 경우) Cs 층의 대규모 편광을 방지하는 것을 도와서 애노드 표면의 대부분이 크게 감소된 일함수를 유지하는 Cs 조건의 큰 윈도우를 허용하는 기능을 할 수 있다(예를 들어, Cs의 추가적인 섬과 관련된 영역만 Cs의 일함수 감소 효과의 실질적인 방해를 보여준다). 그러나, 일함수 튜닝층의 물질(들)(예를 들어, Cs)은 추가적으로 또는 대안적으로 섬 성장, 층 성장 및/또는 다른 적합한 성장 메커니즘을 나타낸다(예를 들어, 일함수 튜닝층을 제외한 모든 다른 층에 대해 표면적인 층은 물질의 그러한 성장을 지원할 수 있다). 그러나, 일함수 튜닝층(150)은 추가적으로 또는 대안적으로 모든 적합한 물질을 포함할 수 있다.
보조층은 선택적으로 일함수 튜닝층(150) 역할을 하는 높은 일함수 물질 층을 (Cs와 같은 표면 코팅 이외에 및/또는 대신에) 포함할 수 있다. 층은 바람직하게, 매우 얇지만(예를 들어, 단층, 여러 단층, 하위 단층, 0.1 ㎚, 0.5 ㎚, 1 ㎚, 2 ㎚, 5 ㎚, 0.1 ㎚ 내지 0.5 ㎚, 0.5 ㎚ 내지 2 ㎚, 2 ㎚ 내지 5 ㎚ 등), 대안적으로 더 두꺼울 수 있다(예를 들어, 5 nm 내지 10 nm, 10 nm 내지 20 nm, 20 nm 지 50 nm, 50 nm 초과 등). 층은 몰리브덴 산화물, 망간 산화물, 텅스텐 산화물, 망간 산화물 및 하나 이상의 다른 금속과 같은 금속 산화물; 금속(Ir, Au, Rh, Os, Re, Ru, Ti, Mo, W, Cr 등); 및/또는 다른 적합한 높은 일함수 물질(예를 들어, 2 eV, 3 eV, 3.5 eV, 4 eV, 4.25 eV, 4.5 eV, 4.6 eV, 4.7 eV, 4.8 eV, 4.9 eV, 5 eV, 5.1 eV, 5.2 eV, 5.3 eV, 5.4 eV, 5.5 eV, 5.6 eV, 5.7 eV, 5.8 eV, 5.9 eV, 6 eV, 3.5 eV 내지 4.5 eV, 4.5 eV 내지 5 eV, 5 eV 내지 5.5 eV, 5.5 eV 내지 6 eV, 또는 6 eV 내지 7 eV 등와 같은 임계값을 초과하는 일함수를 갖는 물질)을 포함할 수 있다(예를 들어, 구성될 수 있다). 층은 바람직하게, 반도체 층과 다른 보조층(예를 들어, 티타늄 산화물과 같은 다른 산화물 층) 사이와 같이, 반도체 층(110) 근처에(예를 들어, 인접하여) (예를 들어, 반도체 층의 표면 가까이에) 배치된다. 특정 예에서, 반도체 층은 실리콘을 포함하고(예를 들어, 실질적으로 구성되고), 보조층은 실리콘과 티타늄 산화물 층 사이에 배치된 망간 산화물 및/또는 몰리브덴 산화물 박막을 포함한다. 그러나, 일함수 튜닝층(150)은 추가적으로 또는 대안적으로 다른 적합한 물질을 포함할 수 있다.
일 실시 예에서, 애노드(100)는 복수의 상기 기능을 수행하는 단일 보조층(105)을 포함한다. 예를 들어, 보조층(105)은 금속 산화물(예를 들어, 티타늄 산화물)일 수 있다. 금속 산화물은 예를 들어, 전자 보호층(120), 전자 개체 제어층(125), 전자 캡처층(130), 및/또는 화학적 보호층(140) 역할을 할 수 있다. 본 실시 예에서, 애노드(100)는 (예를 들어, 추가적인 기능을 수행하기 위해, 제1 보조층의 기능을 보조하기 위해) 추가 보조층(105)을 선택적으로 포함할 수 있다. 예를 들어, 금속 산화물 층은 반도체 층 표면 가까이 배치될 수 있고, 일함수 튜닝층(150)(예를 들어, Cs 코팅)은 금속 산화물 층 표면 가까이에 배치될 수 있다. 그러나, 보조층(105)은 추가적으로 또는 대안적으로 다른 적합한 배치를 가질 수 있고, 다른 적합 물질을 포함할 수 있고, 및/또는 다른 적합한 기능을 제공할 수 있다.
1.1.3 전기 접점
전기 접점(160)은 (예를 들어, 전기 부하를 구동하기 위해) 애노드(100)로부터 전자를 추출하는 기능을 할 수 있다. 전기 접점(160)은 바람직하게 애노드의 제2 면에 배치되지만, 추가적으로 또는 대안적으로 (예를 들어, 고리 접점, 얇은 연속 층 등과 같은 측면으로 패턴화된) 제1 면, (예를 들어, 애노드(100) 내의) 양면 사이에 배치될 수 있고 및/또는 다른 적합한 배열을 가질 수 있다. 전기 접점(160)은 바람직하게는 하나 이상의 반도체 층(110)에 전기적으로 연결되고, 보다 바람직하게는 반도체에 대한 양호한 전기 접점(예를 들어, 옴 접촉; 애노드 작동 온도에서 0.01, 0.05, 0.1, 0.2, 0.5, 0.75, 1, 1.5, 2, 2.5, 3, 4, 5, 10, 0.01 내지 0.1, 0.1 내지 0.5, 0.5 내지 1.5, 1.5 내지 3, 3 내지 5, 5 내지 10, 10 내지 20, 또는 20 내지 50 배 kBT와 같이, 애노드 작동 온도와 관련하여 무시할 수 있거나 최소한의 에너지 장벽을 갖는 쇼트키 접촉 등)을 형성한다.
전기 접점(160)은 접착 층을 선택적으로 포함하고, 이는 반도체에 대한 전기 접점 접착을 향상시키는 기능을 할 수 있다. 접착 층은 바람직하게 반도체 층에 인접하여 배치되지만(예를 들어, 반도체 층 위에 직접 증착되지만), 추가적으로 또는 대안적으로 다른 적합한 배치를 가질 수 있다. 예를 들어, 접착 층은 코팅, 바람직하게 얇은(예를 들어, 1 ㎚ 내지 10 ㎚, 0.1 ㎚ 내지 1 ㎚, 10 ㎚ 내지 30 ㎚ 등) 코팅을 포함할 수 있지만, 대안적으로 (예를 들어, 추가적으로 또는 대안적으로 산소를 제거하여 반도체의 산화를 방지하는 기능을 할 수 있는) 티타늄 및/또는 (예를 들어, 반도체 위에 증착된) 반도체에 잘 접착하는 다른 금속의, 적합한 두께의 코팅을 포함할 수 있다.
전기 접점(160)은 바람직하게 확산 장벽을 포함하고, 이는 (예를 들어, 전기 접점의) 금속 종들의 반도체 층으로의 확산 및/또는 반도체 층과의 반응을 방지하는 기능을 할 수 있다. 따라서, 확산 장벽은 바람직하게 전기 접점의 대부분과 반도체 층 사이에 배치된다(예를 들어, 접착층 만이 반도체 층으로부터 확산 장벽을 분리한다). 제1 예에서, 확산 장벽은 몰리브덴 및/또는 텅스텐과 같이 애노드 작동 온도에서 반도체와 쉽게 반응하지 않는(예를 들어, 실리콘 벌크 반도체의 경우, 규화물을 형성하지 않는) 하나 이상의 금속을 포함한다. 본 예에서, 확산 장벽은 바람직하게 수십 ㎚ 두께(예를 들어, 10 ㎚ 내지 25 ㎚, 20 ㎚ 내지 50 ㎚, 40 ㎚ 내지 70 ㎚, 50 ㎚ 내지 60 ㎚, 60 ㎚ 내지 80 ㎚, 또는 80 ㎚ 내지 100 ㎚과 같이 10 ㎚ 내지 100 ㎚)이지만, 대안적으로 100 ㎚보다 두껍거나 10 ㎚보다 얇을 수 있다. 제2 예에서, 확산 장벽은 금속 확산을 방지하는 기능을 할 수 있는 금속 및/또는 다른 종(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등)의 하나 이상의 화합물(예를 들어, 질화물, 산화물 등)을 포함한다. 본 예에서, 확산 장벽은 바람직하게 장벽을 통한 효율적인 전자 수송을 허용할 만큼 충분히 얇지만(예를 들어, 0 ㎚ 내지 1 ㎚, 1 ㎚ 내지 2 ㎚, 2 ㎚ 내지 5 ㎚, 5 ㎚ 내지 10 ㎚, 10 ㎚ 내지 20 ㎚ 등), 대안적으로 다른 적합한 두께를 가질 수 있다. 그러나, 확산 장벽은 추가적으로 또는 대안적으로 적합한 구성으로 모든 적합한 물질을 포함할 수 있다.
전기 접점(160)은 바람직하게 두껍고(예를 들어, 100 ㎚ 또는 1000 ㎚와 같이 임계 두께보다 크고), 저항성이 낮은 금속 구조를 포함하고, 이는 1 A/㎠ 또는 10 A/㎠를 초과하는 장치 전류를 (예를 들어, 측면적으로, 면 밖으로, 등) 효율적으로 전도할 수 있다. 이러한 구조는 연속 층, 버스 막대 및/또는 와이어, 및/또는 다른 적합한 요소를 포함할 수 있다. 구조는 전착, 웨이퍼 본딩 및/또는 다른 적합한 제작 기술에 의해 애노드에 형성 및/또는 부착될 수 있다.
전기 접점(160)은 바람직하게 (예를 들어, 전기 접점(160)이 제2 면에 배치되어 전기 접점(160)에 도달하는 광이 애노드(100)를 통해 및/또는 캐소드(200)로 다시 반사될 수 있는 실시 예에서는) 광학적으로 반사적이지만, 추가적으로 또는 대안적으로 입사광을 흡수 및/또는 투과시킬 수 있다. 전기 접점(160) (및/또는 반도체 층과 관련하여 제2 면에 근접한 것과 같은 애노드 제2 면 근처의 다른 요소)는 추가적으로 또는 대안적으로 텍스처화된 토포그래피(예를 들어, 피라미드형 또는 역피라미드형, 반구형 등)을 포함할 수 있고, 이는 광 산란을 촉진시키는 기능을 할 수 있다(예를 들어, 반도체 물질 내에서 광자 경로 길이를 증가시킴으로써 흡수를 증가시킨다).
전기 접점(160)은 바람직하게 하나 이상의 금속, 금속 화합물(예를 들어, 규화물, 산화물 등), 및/또는 그 적층 스택(예를 들어, Ti 및/또는 Ni 다음에 증착된 Pt)을 포함한다(예를 들어, 바람직하게 구성된다). 벌크 반도체(111)가 실리콘인 제1 변형에서, 전기 접점(160)은 실리콘(예를 들어, Al, Al-Si, TiSi2, TiN, W, MoSi2, PtSi, CoSi2, WSi2 등)에 옴 접촉을 한다. 벌크 반도체(111)가 GaAs인 제2 변형에서, 전기 접점(160)은 GaAs(예를 들어, AuGe, PdGe, PdSi, Ti/Pt/Au 등)에 옴 접촉을 한다. 그러나, 전기 접점(160)은 추가적으로 또는 대안적으로 다른 적합 물질을 포함할 수 있다.
1.1.4 예
일 실시 예에서, 애노드(100)는 벌크 반도체(111)를 포함하고, 바람직하게 (예를 들어, 애노드 제2 면에 근접한) 벌크 반도체(111)의 후면에 전기 접점(160)을 포함하고, 바람직하게 애노드 제1 면에서와 같은 일함수 튜닝층(150)(예를 들어, Cs 또는 Cs-O 코팅)을 포함하고, 선택적으로 하나 이상의 추가 층(예를 들어, 벌크 반도체(111)와 일함수 튜닝층(150) 사이에 배치된 중간 층; 일함수 튜닝층이 없는 경우, 벌크 반도체(111)의 표면에 배치된 층)을 포함한다. 예를 들어, 벌크 반도체는 50 ㎛ 내지 250 ㎛ 두께의 웨이퍼(예를 들어, 100 ㎛, 200 ㎛ 등)와 같은 벌크 n형 실리콘 웨이퍼 및/또는 1016/㎤ 내지 1018/㎤(예를 들어, 1016/㎤, 2 x 1016/㎤, 5 x 1016/㎤, 7.5 x 1016/㎤, 1017/㎤, 2 x 1017/㎤ 등)의 평형 캐리어 농도를 갖는 웨이퍼일 수 있다.
어두운 상태에서 및 일루미네이션 상태에서 그러한 구조의 밴드 다이어그램을 비교(측정 및/또는 계산)하는 것은 유익할 수 있다. 캐소드 열복사로부터 수신된 것과 같은 장치 작동 중 예상되는 일반적인 일루미네이션은 1013 ㎝-2s-1 내지 1021 ㎝-2s-1의 갭 이상 광자 범위에 속할 수 있고, 보다 일반적으로는 (예를 들어, 실리콘 애노드 및 1300 ℃ 내지 2000 ℃ 온도에서의 텅스텐 또는 몰리브덴 캐소드의 경우) 1015 ㎝-2s-1 내지 1020 ㎝-2s-1(예를 들어, 300 ℃ 실리콘 애노드 및 1500 ℃ 텅스텐 캐소드의 경우, 약 4 x 1017 ㎝-2s-1과 같이 일반적으로 1016 ㎝-2s-1 내지 1018 ㎝-2s-1)일 수 있지만, 일루미네이션은 추가적으로 또는 대안적으로 1021 ㎝-2s-1 초과(예를 들어, 1021 ㎝-2s-1 내지 1025 ㎝-2s-1, 1025 ㎝-2s-1 초과 등), 1013 ㎝-2s-1 미만(예를 들어, 109 ㎝-2s-1 내지 1013 ㎝-2s-1, 109 ㎝-2s-1 미만 등)일 수 있고 및/또는 다른 적합한 값을 가질 수 있다. 그러나, 10,000의 태양 일루미네이션과 같은 올린 일루미네이션 상태에서의 그러한 구조의 밴드 다이어그램 또한 유익할 수 있다. 이들 밴드 다이어그램은 일반적으로 일루미네이션 세기에 따라 대략 대수적으로 확장 가능한 광전압 기반 일함수 감소의 잠재적 효과 및/또는 실현된 효과를 설명할 수 있다.
제1 예에서, 추가 층은 존재하지 않고, 선택적으로 애노드 제1 면에 일함수 튜닝층(150)(예를 들어, Cs, Cs-O 등)이 존재한다. 1017/㎤의 평형 캐리어 농도까지 도핑된 100 ㎛ 두께의 n형 실리콘 웨이퍼를 갖는 그러한 애노드의 특정 예에 대한, 어두운 상태(파선) 및 10,000 태양 일루미네이션(실선) 상태에서의 계산된 밴드 다이어그램이 도 5에 도시된다.
제2 예에서, 선택적으로 애노드 제1 면에 일함수 튜닝층(150)(예를 들어, Cs, Cs-O 등)이 존재하고, 애노드는 바람직하게 3 ㎚ 내지 25 ㎚ 두께(예를 들어, 3 ㎚ 내지 10 ㎚, 5 ㎚ 내지 15 ㎚, 10 ㎚ 내지 25 ㎚ 등)의 티타늄 산화물 층을 포함한다. 티타늄 산화물 층은 바람직하게 원자층 증착(예를 들어, 열, 플라즈마 등)에 의해 증착되지만, 추가적으로 또는 대안적으로 다른 적합한 방식으로 형성될 수 있다. 티타늄 산화물 층은 바람직하게 벌크 반도체에 인접하지만, 대안적으로 다른 적합한 배열로 존재할 수 있다. 1017/㎤의 평형 캐리어 농도까지 도핑된 100 ㎛ 두께의 n형 실리콘 웨이퍼에 인접한 10 ㎚ 두께의 티타늄 산화물 층을 갖는 그러한 애노드의 특정 예에 대한, 어두운 상태(파선) 및 10,000 태양 일루미네이션(실선) 상태에서의 계산된 밴드 다이어그램이 도 6에 도시된다.
제3 예에서, 선택적으로 애노드 제1 면에 일함수 튜닝층(150)(예를 들어, Cs, Cs-O 등)이 존재하고, 애노드는 (예를 들어, 15 keV에서의 4 x 1015/㎠ 붕소 이온 주입과 같이, n형 실리콘 웨이퍼로의 이온 주입에 의해 형성된) 벌크 반도체에 인접한 p형 실리콘 층을 포함한다. 1017/㎤의 평형 캐리어 농도까지 도핑된 100 ㎛ 두께의 n형 실리콘 웨이퍼를 갖는 그러한 애노드의 제1 특정 예에 대한, 어두운 상태(파선) 및 10,000 태양 일루미네이션(실선) 상태에서의 계산된 밴드 다이어그램이 도 7에 도시된다. 제2 특정 예에서, 애노드는 반도체 층의 표면에 배치(예를 들어, 일함수 튜닝층이 존재하는 경우, 반도체 층과 일함수 튜닝층 사이에 배치)된 반도체 가전자대 근처에 전자 결함을 갖는 화합물(예를 들어, 티타늄 산화물) 및 높은 일함수 금속(예를 들어, 이리듐) 중 하나 이상을 선택적으로 포함한다. 금속과 화합물이 둘 다 존재하는 경우, 금속은 바람직하게는 화합물의 표면에 배치되지만, 대안적으로는 반도체 층과 화합물 사이에 배치될 수 있다.
제4 예에서, 애노드는 전술한 바와 같은 하나 이상의 추가 층(예를 들어, 벌크 반도체(111)와 일함수 튜닝층(150) 사이에 배치된 중간 층; 일함수 튜닝층이 존재하지 않는 경우, 벌크 반도체(111)의 표면에 배치된 층; 등)을 포함하도록 개질된, (예를 들어, "표면 광전압"이라는 제목으로 4장에 기술된 바와 같은) 참조로 그 전체가 본원에 포함되는 Daniel C. Riley의 열이온 에너지 변환기에 대한 반도체의 적용에서 기술된 것과 같은 장치를 포함한다. 특정 예에서, 애노드는 Riley의 4장에 기술된 것과 같은 장치를 포함하지만, 일함수 감소층(예를 들어, Cs, Cs-O 등) 및 반도체 가전자대 근처에 전자 결함을 갖는 화합물(예를 들어, 티타늄 산화물)(예를 들어, 3 ㎚ 내지 30 ㎚, 0.3 ㎚ 내지 3 ㎚, 30 ㎚ 내지 60 ㎚ 등과 같은 박막의 화합물)을 포함하도록 개질되고, 화합물은 반도체와 일함수 감소층 사이에 배치된다.
그러나, 애노드(100)는 추가적으로 또는 대안적으로 적합한 배열로 다른 적합한 요소(예를 들어, 층)을 포함할 수 있다.
1.2 캐소드
캐소드(200)는 전자를 (예를 들어, 열이온적으로) 방출하는 기능을 할 수 있다. 캐소드(200)는 바람직하게는 실질적으로 평면(예를 들어, 평평한 웨이퍼)이지만, 추가적으로 또는 대안적으로 모든 적합한 형상을 정의할 수 있다. 캐소드(200)는 선택적으로 표면 텍스처, 측면 특징, 및/또는 다른 적합한 특징을 포함할 수 있다.
바람직하게, 캐소드(200)는 하나 이상의 금속(예를 들어, 내화 금속)을 포함하고(예를 들어, 하나 이상의 금속으로 구성되고), 추가적으로 또는 대안적으로 반도체, 절연체 및/또는 다른 적합한 물질을 포함할 수 있다. 캐소드(200)는 (예를 들어, 애노드 일함수 튜닝층(150)과 관련하여 전술한 바와 같은) 일함수 튜닝층을 포함할 수 있다. 캐소드(200)는 바람직하게 낮은 일함수(예를 들어, 4 eV, 3.5 eV, 3 eV, 2.5 eV, 2 eV, 1.5 eV, 1 eV, 0.5 eV 내지 5 eV 등과 같은 임계 값 미만)를 갖지만, 추가적으로 또는 대안적으로 모든 적합한 일함수를 가질 수 있다.
캐소드(200)는 (예를 들어, 단독으로 및/또는 애노드 광 튜닝층(145)과 협력하여 일하는) 캐소드에서 애노드로의 광자 수송을 제어하는 기능을 하는 요소를 선택적으로 포함할 수 있다. 예를 들어, 캐소드는 (예를 들어, 물질이 열이온으로 전자를 방출하고 TEC 회로의 전도성 부분을 형성하는) 물질의 벌크 부분을 포함하는 것과 같이, 유리한 방사율(예를 들어, 갭 이하 광자보다 높은 갭 이상 광자의 방사율)을 보이는 물질(예를 들어, 텅스텐 또는 몰리브덴과 같은 금속)을 포함할 수 있다. 추가적으로 또는 대안적으로, 캐소드는 예를 들어, 갭 이상 광자 방출을 향상시키고 및/또는 갭 이하 광자 방출을 저하시킴으로써, 그 광학 특성을 변경하도록 구성된 하나 이상의 추가 층(예를 들어, 표면 층)을 포함할 수 있다. 그러한 층은 바람직하게 열이온적으로 방출된 전자에 대한 그들의 간섭을 최소화하기 위해 얇지만(예를 들어, 1 ㎚ 미만, 1 ㎚ 내지 3 ㎚, 3 ㎚ 내지 10 ㎚, 10 ㎚ 내지 30 ㎚ 등), 대안적으로 모든 적합한 두께를 가질 수 있다. 그러한 층은 금속 및/또는 반도체 화합물(예를 들어, 산화물, 질화물 등) 및/또는 모든 다른 적합한 물질을 포함할 수 있다. 그러나, 캐소드(200)는 추가적으로 또는 대안적으로 모든 적합한 배열로 모든 다른 적합한 요소를 포함할 수 있다.
1.3 시스템 배열
바람직하게, 애노드(100) 및 캐소드(200)는 결합되고, 보다 바람직하게는 서로에 대해 고정된다. 바람직하게, 애노드(100) 및 캐소드(200)는 실질적으로 평행하다(예를 들어, 애노드(100)의 넓은 면이 캐소드(200)의 넓은 면과 실질적으로 평행하다). 바람직하게, 애노드의 제1 면은 캐소드(200)와 대면하고 있다.
바람직하게, 애노드(100) 및 캐소드(200)는 협력적으로 (예를 들어, 넓은 면들 사이에) 작은 갭을 정의한다. 갭은 100 ㎚ 내지 1 ㎜(바람직하게 1 ㎛ 내지 10 ㎛), 100 ㎚ 미만, 1 ㎜ 초과 및/또는 모든 다른 적합한 간격의 전극 간 간격을 정의할 수 있다. 갭은 (예를 들어, 애노드(100)와 캐소드(200)를 분리시키는) 스페이서, (예를 들어, 애노드 및/또는 캐소드의 넓은 면이 포켓의 바닥에 있는) 포켓, 및/또는 모든 다른 적합한 간격 요소에 의해 정의 및/또는 유지될 수 있다. 바람직하게, 시스템(10)은 갭 내에 진공 환경 및/또는 (예를 들어, 시스템을 둘러싸고 있는 주변 환경으로부터 고립된) 다른 고립 환경을 포함한다. 예를 들어, 시스템(10)은 (예를 들어, 단독으로; 캐소드, 애노드, 스페이서, 및/또는 다른 시스템 요소와 협력하여) 갭을 둘러싸고 및/또는 주변 환경으로부터 갭을 고립시키는 기능을 하는 시스템 엔클로저를 포함할 수 있다. 애노드(100) 및 캐소드(200)는 웨이퍼 본딩, 기계적 파스너 및/또는 모든 다른 적합한 결합 요소에 의해 결합될 수 있다.
바람직하게, 시스템(10)은 (화력 입력을 사용하여 전력 출력을 생성하도록 구성된 열이온 에너지 변환기를 형성하는) 캐소드 전기 접점에 전기적으로 연결된 캐소드 리드 및 애노드 전기 접점(160)에 전기적으로 연결된 애노드 리드와 같은, 전기 부하(예를 들어, 저항성 부하)에 각 전극을 전기적으로 결합시키는 전기 리드를 포함한다.
선택적으로, 시스템(10)은 애노드(100)와 캐소드(200) 사이에 배치된 하나 이상의 전극(예를 들어, 게이트 전극)과 같은 추가 전극을 포함할 수 있다. 예를 들어, 시스템(10)은 전기적 및/또는 열적 전도 및/또는 절연 지지체 등에 의해, 캐소드와 애노드 사이에 (예를 들어, 엔클로저, 캐소드, 애노드 등으로부터) 지지된 전자 투과 게이트 전극(예를 들어, 그리드, 전자 투과 물질 등)을 포함할 수 있다. 그러나, 시스템(10)은 추가적으로 또는 대안적으로 모든 다른 적합한 배열로 모든 다른 적합한 구성 요소를 포함할 수 있다.
2. 방법
일함수 감소 및/또는 열이온 에너지 변환을 위한 방법(300)은 (예를 들어, 도 3a 내지 도 3b에 도시된 바와 같이) 시스템에 열에너지를 입력하는 단계(S310), 시스템의 애노드를 일루미네이팅하는 단계(S320) 및/또는 시스템에서 전력을 추출하는 단계(S330)를 포함할 수 있다. 방법(300)은 전술한 시스템(10) 및/또는 모든 다른 적합한 시스템을 사용하여 수행될 수 있다.
열에너지를 입력하는 단계(S310)는 승온 상태(예를 들어, 300 ℃ 내지 2500 ℃)에서 시스템의 캐소드를 유지하는 기능을 할 수 있다. 전자는 캐소드로부터 (예를 들어, 애노드를 향하여) 열이온적으로 방출될 수 있다. 바람직하게, 전자는 캐소드와 애노드를 분리하는 작은 진공 갭을 통과한다. 방출 전류는 바람직하게 높지만(예를 들어, 10 A/㎠, 1 A/㎠, 0.1 A/㎠ 등과 같은 임계 전류보다 크지만), 추가적으로 또는 대안적으로 중간 정도 및/또는 (예를 들어, 임계 전류 미만)으로 낮을 수 있다. 선택적으로, S310은 승온 상태에서 애노드를 유지할 수 있다. 바람직하게, 애노드 온도는 250 ℃ 내지 350 ℃(예를 들어, 약 300 ℃)이지만, 추가적으로 또는 대안적으로 350 ℃ 초과(예를 들어, 350 ℃ 내지 450 ℃, 450 ℃ 내지 550 ℃, 550 ℃ 내지 650 ℃, 650 ℃ 내지 800 ℃, 800 ℃ 내지 1000 ℃, 1000 ℃ 초과), 250 ℃ 미만(예를 들어, 15 ℃ 내지 25 ℃와 같은 주위 온도, 15 ℃ 미만, 25 ℃ 내지 75 ℃, 75 ℃ 내지 150 ℃, 150 ℃ 내지 250 ℃), 및/또는 모든 다른 적합한 온도일 수 있다.
애노드를 일루미네이팅하는 단계(S320)는 (예를 들어, 도 4a 내지 도 4b 및/또는 도 8에 도시된 바와 같이) 광전압 효과를 야기하는 기능을 할 수 있다. 바람직하게, S320은 (예를 들어, 광전압 효과로 인해) 애노드 일함수를 감소시킨다. 광전압 효과로 인한 애노드 일함수의 감소(예를 들어, 일루미네이팅된 일함수와 일루미네이팅되지 않은 일함수 사이의 차이와 같은, 애노드 일루미네이팅된 애노드 일함수와 애노드 일루미네이팅되지 않은(또는 실질적으로 일루미네이팅되지 않은) 애노드 일함수의 차이)는 바람직하게 임계량보다 크지만(예를 들어, 25 meV, 50 meV, 75 meV, 100 meV, 150 meV, 200 meV, 250 meV, 300 meV, 350 meV, 400 meV, 450 meV, 500 meV, 550 meV, 600 meV, 650 meV, 700 meV, 750 meV, 800 meV, 900 meV, 1000 meV, 1250 meV, 1500 meV, 0 meV 내지 25 meV, 10 meV 내지 50 meV, 50 meV 내지 200 meV, 100 meV 내지 300 meV, 200 meV 내지 400 meV, 300 meV 내지 500 meV, 400 meV 내지 750 meV, 700 meV 내지 1000 meV, 또는 1000 meV 내지 2000 meV 등), 대안적으로 모든 적합한 양의 감소일 수 있다.
바람직하게, 애노드를 일루미네이팅하는 광은 애노드의 반도체의 밴드갭보다 큰 에너지를 갖는 광자(예를 들어, 반도체에 의해 흡수되어 밴드 간 전이를 여기시키는 광자)를 포함한다. 바람직하게, 광 세기는 1 ㎽/㎠ 내지 10 ㎽/㎠(예를 들어, 약 5 ㎽/㎠)이지만, 추가적으로 또는 대안적으로 1 ㎽/㎠ 미만, 10 ㎽/㎠ 초과, 및/또는 모든 다른 적합한 세기를 가질 수 있다. 바람직하게, 광은 캐소드(예를 들어, 캐소드로부터의 열복사)에 의해 방출되지만, 추가적으로 또는 대안적으로 시스템의 다른 요소(예를 들어, 엔클로저, 스페이서, 게이트, 플라즈마 등)에 의해 방출된(예를 들어, 열적으로 방출된) 광, 주변 광, 전용 광원(예를 들어, 애노드 근처에 배치된 LED)으로부터의 광, 및/또는 모든 다른 적합한 광을 포함할 수 있다.
전력을 추출하는 단계(S330)는 시스템에 의해 출력되는 전력을 사용하는 기능을 할 수 있다. 바람직하게, S330은 전기 부하(예를 들어, 캐소드에서 애노드로, 그 다음 애노드 전기 리드를 통해 전기 부하로, 최종적으로 캐소드 전기 리드를 통해 캐소드로 다시 이동하는 열이온으로 방출된 전자)에 전력을 공급하기 위해 시스템으로부터의 열이온 전류를 사용하는 단계를 포함한다.
일 실시 예에서, 방법(300)은 바람직하게 캐소드를 가열하는 단계; (예를 들어, 열복사로 인하여) 캐소드로부터 광을 방출하는 단계; 애노드의 일함수가 바람직하게 광을 흡수하는 단계에 응답하여 감소되는 애노드(예를 들어, 애노드의 n형 반도체)에서 광(예를 들어, 캐소드에서 방출된 광)을 흡수하는 단계; (예를 들어, 열이온적으로) 캐소드로부터 전자를 방출하는 단계; 바람직하게 광을 흡수하는 단계와 실질적으로 동시에 애노드(예를 들어, 전자 캡처층, 반도체 층, 등)에서 전자(예를 들어, 열이온적으로 방출된 전자)를 캡처하는 단계; 및/또는 캡처된 전자의 전부 또는 일부를 전력으로서 제공하는 단계(예를 들어, 전자는 애노드로부터 전기 부하를 통해 캐소드로 흐른다)를 포함한다.
그러나, 방법(300)은 추가적으로 또는 대안적으로 모든 다른 적합한 요소를 포함할 수 있다.
간결성을 위해 생략되었지만, 바람직한 실시 예는 다양한 시스템 구성 요소 및 다양한 방법 프로세스의 모든 조합 및 순열을 포함한다. 또한, 바람직한 방법의 다양한 프로세스는 컴퓨터 판독 가능한 명령을 저장하는 컴퓨터 판독 가능한 매체를 수신하도록 구성된 기계로서 적어도 부분적으로 구체화 및/또는 구현될 수 있다. 바람직하게, 명령은 시스템과 바람직하게 통합된 컴퓨터 실행 가능한 구성 요소에 의해 실행된다. 컴퓨터 판독 가능한 매체는 RAM, ROM, 플래시 메모리, EEPROM, 광학 장치(CD 또는 DVD) 하드 드라이브, 플로피 드라이브 또는 모든 적합한 장치와 같은 모든 적합한 컴퓨터 판독 가능한 매체에 저장될 수 있다. 컴퓨터 실행 가능한 구성 요소는 바람직하게 범용 또는 주문형 처리 서브시스템이지만, 모든 적합한 전용 하드웨어 장치 또는 하드웨어/펌웨어 조합 장치가 추가적으로 또는 대안적으로 명령을 실행할 수 있다.
도면들은 바람직한 실시 예, 예시적인 구성 및 그 변형에 따른 시스템, 방법 및 컴퓨터 프로그램 제품의 가능한 구현의 아키텍처, 기능 및 작동을 도시한다. 이와 관련하여, 흐름도 또는 블록도의 각 블록은 특정 논리 함수(들)을 구현하기 위한 하나 이상의 실행 가능한 명령을 포함하는 모듈, 세그먼트, 단계 또는 코드의 일부를 나타낼 수 있다. 또한, 일부 대안적인 구현에서는 블록에 언급된 함수가 도면에 언급된 순서를 벗어나서 발생할 수 있음을 유의해야 한다. 예를 들어, 연속으로 도시된 2개의 블록은 사실상 실질적으로 동시에 실행될 수 있고, 또는 블록은 때때로 관련된 기능에 따라 역순으로 실행될 수 있다. 또한, 블록도 및/또는 흐름도의 각 블록, 및 블록도 및/또는 흐름도의 블록들의 조합은 특정 기능 또는 동작, 또는 특수 목적 하드웨어와 컴퓨터 명령의 조합을 수행하는 특수 목적 하드웨어 기반 시스템에 의해 구현될 수 있다는 것을 유의해야 할 것이다.
당업자가 이전의 상세한 설명으로부터 및 도면 및 청구 범위로부터 인식할 수 있는 바와 같이, 다음의 청구 범위에 정의된 본 발명의 범위를 벗어나지 않고 본 발명의 바람직한 실시 예에 대한 수정 및 변경이 이루어질 수 있다.

Claims (23)

  1. 열이온 에너지 변환기(TEC)를 작동시키는 방법으로서, 상기 방법은
    복수의 광자로 애노드를 일루미네이팅하는 단계 및
    상기 애노드의 n형 반도체에서 상기 복수의 광자를 흡수하는 단계를 포함하는, 상기 열이온 에너지 변환기(TEC)의 상기 애노드의 일함수를 감소시키는 단계; 및
    상기 열이온 에너지 변환기(TEC)의 캐소드에서 복수의 전자를 열이온적으로 방출하는 단계,
    상기 애노드에서 상기 복수의 광자를 흡수하는 단계와 실질적으로 동시에 상기 복수의 전자를 캡처하는 단계, 및
    상기 애노드에서 상기 복수의 전자를 전력으로서 제공하는 단계를 포함하는, 상기 일함수를 감소시키는 단계와 실질적으로 동시에 열이온 전류를 생성하는 단계를 포함하고,
    상기 애노드는
    상기 n형 반도체;
    일함수 감소층; 및
    상기 n형 반도체와 상기 일함수 감소층 사이에 배치된 중간층을 포함하는 방법.
  2. 제1 항에 있어서, 상기 중간층은 전이 금속 산화물을 포함하는 방법,
  3. 제2 항에 있어서, 상기 전이 금속 산화물은 티타늄 산화물인 방법.
  4. 제1 항에 있어서, 상기 n형 반도체는 n형 실리콘, n형 실리콘 카바이드, n형 게르마늄, 및 n형 Ⅲ-Ⅴ 반도체로 구성된 그룹에서 선택되는 방법.
  5. 제1 항에 있어서, 상기 애노드를 일루미네이팅하는 단계는 상기 캐소드에서 상기 복수의 광자를 방출하는 단계를 포함하는 방법.
  6. 제1 항에 있어서,
    상기 애노드의 상기 일함수를 감소시키는 단계는 상기 애노드에서 일루미네이팅된 일함수를 달성하는 단계를 포함하고;
    실질적으로 일루미네이팅되지 않은 상기 애노드의 어두운 상태의 일함수는 상기 일루미네이팅된 일함수보다 적어도 50 meV 만큼 큰 방법.
  7. 제1 항에 있어서, 상기 일함수 감소층은 알칼리 금속 및 알칼리 토금속 중 적어도 하나를 포함하는 방법.
  8. 열이온 에너지 변환기(TEC)를 작동시키는 방법으로서, 상기 방법은
    복수의 광자로 애노드를 일루미네이팅하는 단계 및
    상기 애노드의 n형 반도체에서 상기 복수의 광자를 흡수하는 단계를 포함하는, 상기 열이온 에너지 변환기(TEC)의 상기 애노드의 일함수를 감소시키는 단계; 및
    상기 열이온 에너지 변환기(TEC)의 캐소드에서 복수의 전자를 열이온적으로 방출하는 단계,
    상기 애노드에서 상기 복수의 광자를 흡수하는 단계와 실질적으로 동시에 상기 복수의 전자를 캡처하는 단계, 및
    상기 애노드에서 상기 복수의 전자를 전력으로서 제공하는 단계를 포함하는, 상기 일함수를 감소시키는 단계와 실질적으로 동시에 열이온 전류를 생성하는 단계를 포함하고,
    상기 애노드는
    상기 n형 반도체;
    전기 접점; 및
    상기 n형 반도체를 가로 지르는 전기 접점에 대향하는, 알칼리 금속 및 알칼리 토금속을 포함하지 않는 층을 포함하는 방법.
  9. 제8 항에 있어서, 상기 층은 산화물을 포함하는 방법.
  10. 제8 항에 있어서, 상기 애노드는 일함수 감소층을 더 포함하고, 상기 층은 상기 n형 반도체와 상기 일함수 감소층 사이에 배치되는 방법.
  11. 제8 항에 있어서,
    상기 애노드의 상기 일함수를 감소시키는 단계는 상기 애노드에서 일루미네이팅된 일함수를 달성하는 단계를 포함하고;
    실질적으로 일루미네이팅되지 않은 상기 애노드의 어두운 상태의 일함수는 상기 일루미네이팅된 일함수보다 적어도 50 meV 만큼 큰 방법.
  12. 열이온 에너지 변환기(TEC)로서,
    n형 반도체,
    일함수 감소층, 및
    상기 n형 반도체와 상기 일함수 감소층 사이에 배치된 중간층을 포함하는 애노드;
    캐소드;
    상기 열이온 에너지 변환기(TEC)에 인접한 주변 환경으로부터 갭을 고립시키는 엔클로저; 및
    상기 애노드에 상기 캐소드를 전기적으로 결합시키는 전기 부하를 포함하고,
    상기 애노드와 상기 캐소드 사이의 상기 갭을 정의하는 열이온 에너지 변환기(TEC).
  13. 제12 항에 있어서, 상기 중간층은 전이 금속 산화물을 포함하는 열이온 에너지 변환기(TEC).
  14. 제13 항에 있어서, 상기 전이 금속 산화물은 티타늄 산화물인 열이온 에너지 변환기(TEC).
  15. 제13 항에 있어서, 상기 중간층은 2 ㎚ 내지 50 ㎚의 두께를 갖는 열이온 에너지 변환기(TEC).
  16. 제12 항에 있어서, 상기 n형 반도체는 n형 실리콘, n형 실리콘 카바이드, n형 게르마늄, 및 n형 Ⅲ-Ⅴ 반도체로 구성된 그룹에서 선택되는 열이온 에너지 변환기(TEC).
  17. 제12 항에 있어서, 상기 n형 반도체는 실리콘을 포함하는 열이온 에너지 변환기(TEC).
  18. 제17 항에 있어서, 상기 n형 반도체와 상기 중간층 사이에 배치된 실리콘 산화물 층을 더 포함하는 열이온 에너지 변환기(TEC).
  19. 제17 항에 있어서, 상기 n형 반도체와 상기 중간층 사이에 배치된 산화물 층을 더 포함하고, 상기 산화물 층은 몰리브덴 및 망간 중 적어도 하나를 포함하는 열이온 에너지 변환기(TEC).
  20. 제12 항에 있어서, 상기 n형 반도체는 갈륨 비소를 포함하는 열이온 에너지 변환기(TEC).
  21. 캐소드;
    n형 반도체 및
    상기 n형 반도체와 갭 사이에 배치되고, 전이 금속 화합물(transition metal compound)을 포함하는 애노드;
    상기 열이온 에너지 변환기(TEC)에 인접한 주변 환경으로부터 상기 갭을 고립시키는 엔클로저; 및
    상기 애노드에 상기 캐소드를 전기적으로 결합시키는 전기 부하를 포함하고,
    상기 애노드와 상기 캐소드 사이의 상기 갭을 정의하는 열이온 에너지 변환기(TEC).
  22. 제21 항에 있어서, 일함수 감소층을 더 포함하고, 상기 층은 상기 n형 반도체와 상기 일함수 감소층 사이에 배치되는 열이온 에너지 변환기(TEC).
  23. 제21 항에 있어서,
    상기 전이 금속 화합물(transition metal compound)은, 전이 금속 산화물을 포함하는 열이온 에너지 변환기(TEC).
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