JP2000031506A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000031506A JP2000031506A JP10200784A JP20078498A JP2000031506A JP 2000031506 A JP2000031506 A JP 2000031506A JP 10200784 A JP10200784 A JP 10200784A JP 20078498 A JP20078498 A JP 20078498A JP 2000031506 A JP2000031506 A JP 2000031506A
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- tunnel
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Abstract
(57)【要約】
【課題】 負性抵抗特性を有し、ＰＶ比の高いバンド間
トンネル素子として機能する半導体装置を提供する。 【解決手段】 バンド間トンネル素子は、シリコン基板
１０１と、シリコン基板１０１内に高濃度のｐ型不純物
を導入して形成されたｐ+ 領域１０２と、シリコン基板
１０１のｐ+ 領域１０２の上に形成されたトンネル障壁
層１０３と、トンネル障壁層１０３の上に設けられたｎ
+ 領域１０４とを備えている。そして、トンネル障壁層
１０３は、ＧａＰによって構成されている。ＧａＰのシ
リコン内を移動する電子に対する障壁高さは、酸化シリ
コンの障壁高さ（３．１ｅＶ）よりも小さいので、ピー
ク電流が大きいままで熱励起電流の低減を実現すること
ができ、負性抵抗領域におけるＰＶ比が向上する。Ｇａ
Ｐの（１１１）面はシリコンの（１１１）面と格子整合
するので、欠陥も少ない。
トンネル素子として機能する半導体装置を提供する。 【解決手段】 バンド間トンネル素子は、シリコン基板
１０１と、シリコン基板１０１内に高濃度のｐ型不純物
を導入して形成されたｐ+ 領域１０２と、シリコン基板
１０１のｐ+ 領域１０２の上に形成されたトンネル障壁
層１０３と、トンネル障壁層１０３の上に設けられたｎ
+ 領域１０４とを備えている。そして、トンネル障壁層
１０３は、ＧａＰによって構成されている。ＧａＰのシ
リコン内を移動する電子に対する障壁高さは、酸化シリ
コンの障壁高さ（３．１ｅＶ）よりも小さいので、ピー
ク電流が大きいままで熱励起電流の低減を実現すること
ができ、負性抵抗領域におけるＰＶ比が向上する。Ｇａ
Ｐの（１１１）面はシリコンの（１１１）面と格子整合
するので、欠陥も少ない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にｐ+ 領域とｎ+ 領域との間にト
ンネル障壁層を有するバンド間トンネル素子に関する。
の製造方法に関し、特にｐ+ 領域とｎ+ 領域との間にト
ンネル障壁層を有するバンド間トンネル素子に関する。
【０００２】
【従来の技術】近年、従来のＯＮ／ＯＦＦという二値の
素子による回路の集積度よりも高い集積度を達成し、さ
らに多機能の回路を実現するために多値論理を用いた素
子の開発が進められている（Ｍ．Ｂａｕｅｒ，ｅｔ．ａ
ｌ．，ＩＳＳＣＣ，ｐｐ．１３２−１３３，Ｆｅｂ．１
９９５等）。
素子による回路の集積度よりも高い集積度を達成し、さ
らに多機能の回路を実現するために多値論理を用いた素
子の開発が進められている（Ｍ．Ｂａｕｅｒ，ｅｔ．ａ
ｌ．，ＩＳＳＣＣ，ｐｐ．１３２−１３３，Ｆｅｂ．１
９９５等）。
【０００３】ここで、多値論理を実現できる基本的な素
子の一つとして、高濃度のｐ+ 型、ｎ+ 型半導体の接合
を用いたバンド間トンネル素子を挙げることができる。
このバンド間トンネル素子の基本構造は、江崎玲於奈博
士によって提案されたものであり（Ｌ．Ｅｓａｋｉ，Ｐ
ｈｙｓ．Ｒｅｖ．１０９，６０３（１９５８））、電流
電圧特性に負性抵抗領域を含んでいることが特徴となっ
ており、多値論理回路は負性抵抗特性を有する素子を用
いることにより実現することができる。
子の一つとして、高濃度のｐ+ 型、ｎ+ 型半導体の接合
を用いたバンド間トンネル素子を挙げることができる。
このバンド間トンネル素子の基本構造は、江崎玲於奈博
士によって提案されたものであり（Ｌ．Ｅｓａｋｉ，Ｐ
ｈｙｓ．Ｒｅｖ．１０９，６０３（１９５８））、電流
電圧特性に負性抵抗領域を含んでいることが特徴となっ
ており、多値論理回路は負性抵抗特性を有する素子を用
いることにより実現することができる。
【０００４】しかしながら、単に高濃度のｐ+ 型、ｎ+
型半導体を接合しただけの構造によるバンド間トンネル
素子においては、バンド間トンネル現象による電流（ト
ンネル電流）以外に熱励起現象に伴う電流が流れ、ＰＶ
比が小さくなるという問題がある。ここで、ＰＶ比と
は、バンド間トンネル素子などの負性抵抗特性を有する
素子の性能を示すパラメータであり、ピーク電流Ｉｐと
バレー電流Ｉｖとの比である。このＰＶ比が大きいほど
低消費電力性能などの素子性能がよいと考えられてい
る。
型半導体を接合しただけの構造によるバンド間トンネル
素子においては、バンド間トンネル現象による電流（ト
ンネル電流）以外に熱励起現象に伴う電流が流れ、ＰＶ
比が小さくなるという問題がある。ここで、ＰＶ比と
は、バンド間トンネル素子などの負性抵抗特性を有する
素子の性能を示すパラメータであり、ピーク電流Ｉｐと
バレー電流Ｉｖとの比である。このＰＶ比が大きいほど
低消費電力性能などの素子性能がよいと考えられてい
る。
【０００５】そこで、素子のｐ+ 領域とｎ+ 領域の間に
電子に対して約３ｅＶの障壁として作用するシリコン酸
化膜（ＳｉＯ2 ）を挟み、熱励起電流を減少させ、ＰＶ
比を向上させる素子構造が提案されている（第５８回応
用物理学会学術講演会予稿集３ｐ−G２）。
電子に対して約３ｅＶの障壁として作用するシリコン酸
化膜（ＳｉＯ2 ）を挟み、熱励起電流を減少させ、ＰＶ
比を向上させる素子構造が提案されている（第５８回応
用物理学会学術講演会予稿集３ｐ−G２）。
【０００６】以下、このシリコン酸化膜をｐ+領域とｎ+
領域の間に挟んだ従来のバンド間トンネル素子について
図８〜図１１を参照しながら説明する。
領域の間に挟んだ従来のバンド間トンネル素子について
図８〜図１１を参照しながら説明する。
【０００７】まず、図１１（ａ）〜（ｄ）を参照しなが
ら、従来のバンド間トンネル素子の製造方法について説
明する。
ら、従来のバンド間トンネル素子の製造方法について説
明する。
【０００８】まず、図１１（ａ），（ｂ）に示す工程
で、シリコン基板１００１上に、不純物濃度が１×１０
19／ｃｍ3 以上の高濃度ｐ型不純物を含むｐ+ 領域１０
０２を形成する。次に、図１１（ｃ）に示す工程で、こ
のｐ+ 領域１００２上に電子がトンネルできる程度ので
きる厚さ（例えば１．９ｎｍ）のシリコン酸化膜（トン
ネル障壁層１００３）を形成する。その後、図１１
（ｄ）に示す工程で、トンネル障壁層１００３の上に、
不純物濃度が１×１０19／ｃｍ3 以上にｎ+ ドーピング
されたポリシリコン等の半導体を堆積してｎ+ 領域１０
０４を形成する。
で、シリコン基板１００１上に、不純物濃度が１×１０
19／ｃｍ3 以上の高濃度ｐ型不純物を含むｐ+ 領域１０
０２を形成する。次に、図１１（ｃ）に示す工程で、こ
のｐ+ 領域１００２上に電子がトンネルできる程度ので
きる厚さ（例えば１．９ｎｍ）のシリコン酸化膜（トン
ネル障壁層１００３）を形成する。その後、図１１
（ｄ）に示す工程で、トンネル障壁層１００３の上に、
不純物濃度が１×１０19／ｃｍ3 以上にｎ+ ドーピング
されたポリシリコン等の半導体を堆積してｎ+ 領域１０
０４を形成する。
【０００９】以上の製造工程によって、図８に示す構造
を有するバンド間トンネル素子を得ることができる。図
８に示すように、このバンド間トンネル素子は、シリコ
ン基板１００１と、シリコン基板１００１内に設けられ
たｐ+ 領域１００２と、シリコン基板１００１のｐ+ 領
域１００２の上に設けられたトンネル障壁層１００３
と、トンネル障壁層１００３の上に設けられたｎ+ 領域
１００４とにより構成されている。つまり、ｐ+ 領域１
００２とｎ+ 領域１００４との間に、シリコン酸化膜か
らなるトンネル障壁層１００３を介在させた構造となっ
ている。ただし、同図には示されていないが、このバン
ド間トンネル素子をデバイスとして使用する場合には、
シリコン基板１００１（ｐ+ 領域１００２）とポリシリ
コン（ｎ+領域１００４）に、それぞれ半導体・金属接
合によるコンタクトを形成し、金属配線を引き出し電極
とする。
を有するバンド間トンネル素子を得ることができる。図
８に示すように、このバンド間トンネル素子は、シリコ
ン基板１００１と、シリコン基板１００１内に設けられ
たｐ+ 領域１００２と、シリコン基板１００１のｐ+ 領
域１００２の上に設けられたトンネル障壁層１００３
と、トンネル障壁層１００３の上に設けられたｎ+ 領域
１００４とにより構成されている。つまり、ｐ+ 領域１
００２とｎ+ 領域１００４との間に、シリコン酸化膜か
らなるトンネル障壁層１００３を介在させた構造となっ
ている。ただし、同図には示されていないが、このバン
ド間トンネル素子をデバイスとして使用する場合には、
シリコン基板１００１（ｐ+ 領域１００２）とポリシリ
コン（ｎ+領域１００４）に、それぞれ半導体・金属接
合によるコンタクトを形成し、金属配線を引き出し電極
とする。
【００１０】以上のようにして形成された従来のバンド
間トンネル素子を動作させるときには、相対的にｎ+ 領
域１００４側にマイナスの、ｐ+ 領域１００２にプラス
の順方向バイアスをかけることにより、負性抵抗特性を
得る。図９は、図８に示した従来のバンド間トンネル素
子の電気特性を示す。なお、図９において、Ｉｐはピー
ク電流値を示している。
間トンネル素子を動作させるときには、相対的にｎ+ 領
域１００４側にマイナスの、ｐ+ 領域１００２にプラス
の順方向バイアスをかけることにより、負性抵抗特性を
得る。図９は、図８に示した従来のバンド間トンネル素
子の電気特性を示す。なお、図９において、Ｉｐはピー
ク電流値を示している。
【００１１】また、図１０は、従来のバンド間トンネル
素子のバンド構造を示すバンド図である。同図に示すよ
うに、シリコン中の電子の移動に対して、酸化シリコン
は、約３．１ｅＶのポテンシャル差に相当する障壁とし
て働く。一般的に、バンド間トンネル素子に順方向の電
圧をかけてこの電圧を徐々に増大させていくと、ｐ+領
域のフェルミレベルＥｆとｎ+ 領域のフェルミレベルＥ
ｆがほぼ一致する電圧領域でトンネル電流が流れ、それ
以上の電圧になるとトンネル電流が流れなくなり、さら
に電圧を高くして拡散電流が流れるまでは逆に電流が減
小するため、バンド間トンネル素子の電圧−電流特性は
負性抵抗特性を示す。このとき、トンネル電流以外の熱
励起電流等はポテンシャルが約３．１ｅＶの高いトンネ
ル障壁層１００３によって低減することができる。
素子のバンド構造を示すバンド図である。同図に示すよ
うに、シリコン中の電子の移動に対して、酸化シリコン
は、約３．１ｅＶのポテンシャル差に相当する障壁とし
て働く。一般的に、バンド間トンネル素子に順方向の電
圧をかけてこの電圧を徐々に増大させていくと、ｐ+領
域のフェルミレベルＥｆとｎ+ 領域のフェルミレベルＥ
ｆがほぼ一致する電圧領域でトンネル電流が流れ、それ
以上の電圧になるとトンネル電流が流れなくなり、さら
に電圧を高くして拡散電流が流れるまでは逆に電流が減
小するため、バンド間トンネル素子の電圧−電流特性は
負性抵抗特性を示す。このとき、トンネル電流以外の熱
励起電流等はポテンシャルが約３．１ｅＶの高いトンネ
ル障壁層１００３によって低減することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ような構成のバンド間トンネル素子においては、ｐ+ 領
域１００２とｎ+領域１００４との間のトンネル障壁層
１００３がトンネル電流に対しても障壁として機能する
ために、熱励起電流だけでなくトンネル電流も非常に小
さくなってしまうという問題が生じる。すなわち、ピー
ク電流Ｉｐが減少し、素子の駆動能力が低下してしまう
のである。
ような構成のバンド間トンネル素子においては、ｐ+ 領
域１００２とｎ+領域１００４との間のトンネル障壁層
１００３がトンネル電流に対しても障壁として機能する
ために、熱励起電流だけでなくトンネル電流も非常に小
さくなってしまうという問題が生じる。すなわち、ピー
ク電流Ｉｐが減少し、素子の駆動能力が低下してしまう
のである。
【００１３】一方、このような不具合を解消して素子の
駆動能力を向上させるべく、素子面積を大きくすること
で、ピーク電流を大きくすることも考えられるが、そう
なると、素子のセルサイズが増大してしまうという別の
問題が生じてしまう。
駆動能力を向上させるべく、素子面積を大きくすること
で、ピーク電流を大きくすることも考えられるが、そう
なると、素子のセルサイズが増大してしまうという別の
問題が生じてしまう。
【００１４】そこで、本発明は、上記の問題点に鑑み、
素子面積を大きくすることなくピーク電流Ｉｐの減少を
くい止める手段を講ずることにより、素子の駆動能力が
高いバンド間トンネル素子を提供することを主たる目的
とする。
素子面積を大きくすることなくピーク電流Ｉｐの減少を
くい止める手段を講ずることにより、素子の駆動能力が
高いバンド間トンネル素子を提供することを主たる目的
とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置は、第１導電型シリコン
半導体領域と、上記第１導電型シリコン半導体領域に対
向して設けられ、第２導電型シリコン半導体領域と、上
記第１導電型シリコン半導体領域と上記第２導電型シリ
コン半導体領域との間に介設され、シリコンとほぼ格子
整合し、かつ、シリコンに対してシリコン酸化膜よりも
低い障壁を有する化合物半導体からなるトンネル障壁層
とを備えている。
に、本発明の第１の半導体装置は、第１導電型シリコン
半導体領域と、上記第１導電型シリコン半導体領域に対
向して設けられ、第２導電型シリコン半導体領域と、上
記第１導電型シリコン半導体領域と上記第２導電型シリ
コン半導体領域との間に介設され、シリコンとほぼ格子
整合し、かつ、シリコンに対してシリコン酸化膜よりも
低い障壁を有する化合物半導体からなるトンネル障壁層
とを備えている。
【００１６】これにより、ピーク電流が大きいままで熱
励起電流の低減を実現することができ、セルサイズを大
きくしなくても、ＰＶ比が向上することにより、トンネ
ル素子の機能が向上する。
励起電流の低減を実現することができ、セルサイズを大
きくしなくても、ＰＶ比が向上することにより、トンネ
ル素子の機能が向上する。
【００１７】上記トンネル障壁層を、ＧａＰ，ＺｎＳＳ
ｅ，ＺｎＳから選ばれる少なくとも一つの材料により構
成することにより、格子整合性が良好となる。
ｅ，ＺｎＳから選ばれる少なくとも一つの材料により構
成することにより、格子整合性が良好となる。
【００１８】本発明の第２の半導体装置は、合計が３層
以上となるように第１導電型シリコン半導体領域と第２
導電型シリコン半導体領域とが交互に積層されてなる積
層体と、上記積層体の上記第１導電型シリコン半導体領
域と上記第２導電型シリコン半導体領域との間に介設さ
れ、シリコンとほぼ格子整合し、かつ、シリコンに対し
てシリコン酸化膜よりも低い障壁を有する化合物半導体
からなる複数のトンネル障壁層とを備えている。
以上となるように第１導電型シリコン半導体領域と第２
導電型シリコン半導体領域とが交互に積層されてなる積
層体と、上記積層体の上記第１導電型シリコン半導体領
域と上記第２導電型シリコン半導体領域との間に介設さ
れ、シリコンとほぼ格子整合し、かつ、シリコンに対し
てシリコン酸化膜よりも低い障壁を有する化合物半導体
からなる複数のトンネル障壁層とを備えている。
【００１９】これにより、２つの逆方向に接続されたバ
ンド間トンネル素子の構造を構築して、順バイアス，逆
バイアスに拘わらず対称的に負性抵抗領域を有する半導
体装置が得られる。
ンド間トンネル素子の構造を構築して、順バイアス，逆
バイアスに拘わらず対称的に負性抵抗領域を有する半導
体装置が得られる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態におけ
るバンド間トンネル素子について図面を参照しながら説
明する。
るバンド間トンネル素子について図面を参照しながら説
明する。
【００２１】（第１の実施形態）まず、本発明の第１の
実施形態におけるバンド間トンネル素子について、図１
〜図４を参照しながら説明する。
実施形態におけるバンド間トンネル素子について、図１
〜図４を参照しながら説明する。
【００２２】図１は、本実施形態に係るバンド間トンネ
ル素子の構造を示す断面図である。同図に示すように、
本実施形態に係るバンド間トンネル素子は、シリコン基
板１０１と、シリコン基板１０１内に高濃度のｐ型不純
物を導入して形成されたｐ+領域１０２と、シリコン基
板１０１のｐ+ 領域１０２の上に形成されたトンネル障
壁層１０３と、トンネル障壁層１０３の上に設けられた
ｎ+ 領域１０４とを備えている。ここで、本実施形態に
係るバンド間トンネル素子の特徴は、トンネル障壁層１
０３が、従来の素子のような酸化シリコンではなくＧａ
Ｐによって構成されている点である。
ル素子の構造を示す断面図である。同図に示すように、
本実施形態に係るバンド間トンネル素子は、シリコン基
板１０１と、シリコン基板１０１内に高濃度のｐ型不純
物を導入して形成されたｐ+領域１０２と、シリコン基
板１０１のｐ+ 領域１０２の上に形成されたトンネル障
壁層１０３と、トンネル障壁層１０３の上に設けられた
ｎ+ 領域１０４とを備えている。ここで、本実施形態に
係るバンド間トンネル素子の特徴は、トンネル障壁層１
０３が、従来の素子のような酸化シリコンではなくＧａ
Ｐによって構成されている点である。
【００２３】図３は、本実施形態に係るバンド間トンネ
ル素子のバンド図である。同図に示すように、シリコン
中の電子の移動に対してＧａＰは障壁として働くが、Ｇ
ａＰとシリコン中を移動する電子とのポテンシャル差
は、酸化シリコンとシリコンとのポテンシャル差よりも
小さい（例えば２．２６ｅＶ程度）。すなわち、本実施
形態に係るトンネル障壁層１０３の障壁の高さは、酸化
シリコンの障壁に比べて約０．６ｅＶだけ小さくなる。
その結果、本実施形態に係るバンド間トンネル素子にお
いては、トンネル障壁層１０３のトンネル電流に対する
障壁作用が緩和され、電圧−電流特性の負性抵抗領域に
おけるピーク電流が増大する。
ル素子のバンド図である。同図に示すように、シリコン
中の電子の移動に対してＧａＰは障壁として働くが、Ｇ
ａＰとシリコン中を移動する電子とのポテンシャル差
は、酸化シリコンとシリコンとのポテンシャル差よりも
小さい（例えば２．２６ｅＶ程度）。すなわち、本実施
形態に係るトンネル障壁層１０３の障壁の高さは、酸化
シリコンの障壁に比べて約０．６ｅＶだけ小さくなる。
その結果、本実施形態に係るバンド間トンネル素子にお
いては、トンネル障壁層１０３のトンネル電流に対する
障壁作用が緩和され、電圧−電流特性の負性抵抗領域に
おけるピーク電流が増大する。
【００２４】図２は、バンド間トンネル素子の電圧−電
流特性について、本実施形態の構造と上記従来のシリコ
ン酸化膜からなる障壁層を有する構造を比較する図であ
る。同図に示すように、本実施形態に係るバンド間トン
ネル素子の電圧−電流特性（曲線ＶＩgap ）のピーク電
流Ｉp1は、上記従来のバンド間トンネル素子の電圧−電
流特性（曲線ＶＩsi）のピーク電流Ｉp2に比べて大幅に
高くなっている。
流特性について、本実施形態の構造と上記従来のシリコ
ン酸化膜からなる障壁層を有する構造を比較する図であ
る。同図に示すように、本実施形態に係るバンド間トン
ネル素子の電圧−電流特性（曲線ＶＩgap ）のピーク電
流Ｉp1は、上記従来のバンド間トンネル素子の電圧−電
流特性（曲線ＶＩsi）のピーク電流Ｉp2に比べて大幅に
高くなっている。
【００２５】すなわち、本実施形態のバンド間トンネル
素子によると、ｐ+ 領域１０２とｎ+ 領域１０４との間
に、酸化シリコンよりも低い障壁高さを有するＧａＰか
らなるトンネル障壁層１０３を介在させたので、ピーク
電流Ｉｐが大きいままで熱励起電流の低減を実現するこ
とができ、ＰＶ比が向上することで、バンド間トンネル
素子の性能が向上する。
素子によると、ｐ+ 領域１０２とｎ+ 領域１０４との間
に、酸化シリコンよりも低い障壁高さを有するＧａＰか
らなるトンネル障壁層１０３を介在させたので、ピーク
電流Ｉｐが大きいままで熱励起電流の低減を実現するこ
とができ、ＰＶ比が向上することで、バンド間トンネル
素子の性能が向上する。
【００２６】なお、ＧａＰは、シリコンの格子定数に近
い格子定数を持つ材料であるため、シリコンに対する格
子不整合を起こさないという点で好ましい。具体的に述
べると、ＧａＰは（１１１）面内における格子間隔が各
々３．８４Ａであり、Ｓｉの（１１１）面の格子間隔
３．８４Ａとほぼ一致している。
い格子定数を持つ材料であるため、シリコンに対する格
子不整合を起こさないという点で好ましい。具体的に述
べると、ＧａＰは（１１１）面内における格子間隔が各
々３．８４Ａであり、Ｓｉの（１１１）面の格子間隔
３．８４Ａとほぼ一致している。
【００２７】次に、本実施形態に係るバンド間トンネル
素子の製造方法について説明する。図４（ａ）〜（ｄ）
は、本実施形態に係るバンド間トンネル素子の製造工程
を示す断面図である。
素子の製造方法について説明する。図４（ａ）〜（ｄ）
は、本実施形態に係るバンド間トンネル素子の製造工程
を示す断面図である。
【００２８】図４（ａ），（ｂ）に示す工程で、主面の
方位が（１１１）であるシリコン基板１０１を用意し、
このシリコン基板１０１の上にＢ+ イオンをイオン注入
法により打ち込むことにより、シリコン基板１０１内に
ｎ+ 領域１０２を形成する。
方位が（１１１）であるシリコン基板１０１を用意し、
このシリコン基板１０１の上にＢ+ イオンをイオン注入
法により打ち込むことにより、シリコン基板１０１内に
ｎ+ 領域１０２を形成する。
【００２９】次に、図４（ｃ）に示す工程で、基板上に
エピタキシャル成長法を用いて、ＧａＰ薄膜からなるト
ンネル障壁層１０３を形成する。このとき、上記ＧａＰ
薄膜の形成に際しては、分子線エピタキシャル成長法を
用いることができる。具体的には、例えば、１×１０-7
〜１×１０-10 Torrの真空中で、結晶成長中の基板温度
を３００〜６００℃とし、固体ソースであるＧａ及びＰ
を加熱蒸発させた後、これらを分子線としてシリコン基
板１０１に照射することにより形成することができる。
また、分子線エピタキシャル成長法以外にも、有機金属
気層成長法により形成することも可能である。その場合
には、１５０Torrの反応室内に、トリメチルガリウム
（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）をＧａ
源として、ホスフィン（ＰＨ3 ）をＰ源として用い、結
晶成長中の基板温度を６００℃として形成することがで
きる。
エピタキシャル成長法を用いて、ＧａＰ薄膜からなるト
ンネル障壁層１０３を形成する。このとき、上記ＧａＰ
薄膜の形成に際しては、分子線エピタキシャル成長法を
用いることができる。具体的には、例えば、１×１０-7
〜１×１０-10 Torrの真空中で、結晶成長中の基板温度
を３００〜６００℃とし、固体ソースであるＧａ及びＰ
を加熱蒸発させた後、これらを分子線としてシリコン基
板１０１に照射することにより形成することができる。
また、分子線エピタキシャル成長法以外にも、有機金属
気層成長法により形成することも可能である。その場合
には、１５０Torrの反応室内に、トリメチルガリウム
（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）をＧａ
源として、ホスフィン（ＰＨ3 ）をＰ源として用い、結
晶成長中の基板温度を６００℃として形成することがで
きる。
【００３０】さらに、図４（ｄ）に示す工程で、トンネ
ル障壁層１０３の上にＵＨＶ−ＣＶＤ法により、高濃度
にリンドープされたＳｉからなるｎ+ 領域１０４を形成
する。最後に、ドライエッチング法によってメサエッチ
ングを行い、素子領域を形成する。
ル障壁層１０３の上にＵＨＶ−ＣＶＤ法により、高濃度
にリンドープされたＳｉからなるｎ+ 領域１０４を形成
する。最後に、ドライエッチング法によってメサエッチ
ングを行い、素子領域を形成する。
【００３１】以上の工程により、図１に示す構造を有す
るバンド間トンネル素子を得ることができる。
るバンド間トンネル素子を得ることができる。
【００３２】なお、本実施形態においては、トンネル障
壁層をＧａＰにより構成したが、本発明で用いるトンネ
ル障壁層は必ずしもＧａＰである必要性はなく、シリコ
ン中を移動する電子に対して障壁として働き、かつ、電
子のエネルギーレベルとのポテンシャル差が３．１ｅＶ
より小さいという条件を満たすものであればよい。ま
た、シリコンの格子定数に近い格子定数を有する材料で
あればなお好ましい。このような条件に適合する材料と
しては、ＧａＰの他に、ＺｎＳＳｅ薄膜あるいはＺｎＳ
薄膜がある。ＺｎＳＳｅの（１１１）面内における格子
間隔が各々３．６５ＡでありＳｉの（１１１）面内にお
ける格子間隔３．８４に非常に近い。また、ＺｎＳの
（００１）面の格子間隔は５．４２Ａであり、Ｓｉの
（００１）面内における格子間隔５．２３Ａに非常に近
い。
壁層をＧａＰにより構成したが、本発明で用いるトンネ
ル障壁層は必ずしもＧａＰである必要性はなく、シリコ
ン中を移動する電子に対して障壁として働き、かつ、電
子のエネルギーレベルとのポテンシャル差が３．１ｅＶ
より小さいという条件を満たすものであればよい。ま
た、シリコンの格子定数に近い格子定数を有する材料で
あればなお好ましい。このような条件に適合する材料と
しては、ＧａＰの他に、ＺｎＳＳｅ薄膜あるいはＺｎＳ
薄膜がある。ＺｎＳＳｅの（１１１）面内における格子
間隔が各々３．６５ＡでありＳｉの（１１１）面内にお
ける格子間隔３．８４に非常に近い。また、ＺｎＳの
（００１）面の格子間隔は５．４２Ａであり、Ｓｉの
（００１）面内における格子間隔５．２３Ａに非常に近
い。
【００３３】なお、ＺｎＳx Ｓｅ1-x 薄膜（ｘが０．９
６の際にＳｉと格子整合する）は、分子線エピタキシャ
ル成長により成長を行うことができ、具体的には、例え
ば、１×１０-8〜１×１０-10 Torrの真空中で、結晶成
長中の基板温度を２５０〜４００℃とし、多結晶ＺｎＳ
ｅ及びＺｎＳを加熱蒸発させた後、これらを分子線とし
てシリコン基板に照射することにより形成することがで
きる。その場合、ＺｎＳＳｅは約３．５ｅＶのバンドギ
ャップを有し、その障壁高さは１ｅＶ程度となり、シリ
コン酸化膜による障壁高さ約３．１ｅＶに比べてかなり
小さくなる。よって、ＧａＰと同じ効果を発揮すること
ができる。
６の際にＳｉと格子整合する）は、分子線エピタキシャ
ル成長により成長を行うことができ、具体的には、例え
ば、１×１０-8〜１×１０-10 Torrの真空中で、結晶成
長中の基板温度を２５０〜４００℃とし、多結晶ＺｎＳ
ｅ及びＺｎＳを加熱蒸発させた後、これらを分子線とし
てシリコン基板に照射することにより形成することがで
きる。その場合、ＺｎＳＳｅは約３．５ｅＶのバンドギ
ャップを有し、その障壁高さは１ｅＶ程度となり、シリ
コン酸化膜による障壁高さ約３．１ｅＶに比べてかなり
小さくなる。よって、ＧａＰと同じ効果を発揮すること
ができる。
【００３４】（第２の実施形態）次に、第２の実施形態
におけるバンド間トンネル素子について、図５〜図７を
参照しながら説明する。
におけるバンド間トンネル素子について、図５〜図７を
参照しながら説明する。
【００３５】図５は、本実施形態に係るバンド間トンネ
ル素子の構造を示す断面図である。同図に示すように、
本実施形態に係るバンド間トンネル素子は、シリコン基
板２０１と、シリコン基板２０１内に高濃度のｐ型不純
物を導入して形成された第１ｐ+ 領域２０２と、シリコ
ン基板２０１の第１ｐ+ 領域２０２の上に形成された第
１トンネル障壁層２０３と、第１トンネル障壁層２０３
の上に設けられたｎ+領域２０４とを備えている。ここ
までの構造は、上記第１の実施形態に係るバンド間トン
ネル素子の構造と同じである。ここで、本実施形態に係
るバンド間トンネル素子においては、ｎ+ 領域２０４の
上に、ＧａＰからなる第２トンネル障壁膜２０５と、高
濃度のｐ型不純物を含む第２ｐ+ 領域２０６とが順次積
層されている点である。すなわち、本実施形態に係るバ
ンド間トンネル素子は、第１導電型シリコン半導体領域
と第２導電型シリコン半導体領域を３層積層し、２つの
ｐ+ −ｎ+ 接合部を有し、各ｐ+ −ｎ+ 接合部の間に、
シリコン酸化膜よりも障壁高さの低い材料からなるトン
ネル障壁層を有している。
ル素子の構造を示す断面図である。同図に示すように、
本実施形態に係るバンド間トンネル素子は、シリコン基
板２０１と、シリコン基板２０１内に高濃度のｐ型不純
物を導入して形成された第１ｐ+ 領域２０２と、シリコ
ン基板２０１の第１ｐ+ 領域２０２の上に形成された第
１トンネル障壁層２０３と、第１トンネル障壁層２０３
の上に設けられたｎ+領域２０４とを備えている。ここ
までの構造は、上記第１の実施形態に係るバンド間トン
ネル素子の構造と同じである。ここで、本実施形態に係
るバンド間トンネル素子においては、ｎ+ 領域２０４の
上に、ＧａＰからなる第２トンネル障壁膜２０５と、高
濃度のｐ型不純物を含む第２ｐ+ 領域２０６とが順次積
層されている点である。すなわち、本実施形態に係るバ
ンド間トンネル素子は、第１導電型シリコン半導体領域
と第２導電型シリコン半導体領域を３層積層し、２つの
ｐ+ −ｎ+ 接合部を有し、各ｐ+ −ｎ+ 接合部の間に、
シリコン酸化膜よりも障壁高さの低い材料からなるトン
ネル障壁層を有している。
【００３６】図６は、本実施形態に係るバンド間トンネ
ル素子の電圧−電流特性を示す図である。同図に示すよ
うに、シリコン基板２０１に対してｐ+領域２０６にプ
ラスバイアスをかけた順方向における電圧−電流特性曲
線ＶＩ+ にも、それとは逆向きにバイアスをかけた逆方
向における電圧−電流特性曲線ＶＩ- にも負性抵抗領域
が現れる。つまり、本実施形態に係るバンド間トンネル
素子によれば、ｐ+ 領域とｎ+ 領域とを３層重ねること
によって、２つのｐ+−ｎ+接合を形成し、２つの逆方向
に接続されたバンド間トンネル素子の構造を構築するこ
とによって、上記第１の実施形態と同様の効果に加え、
順バイアス，逆バイアスに関係なく対称に負性抵抗特性
を発現させることができる。
ル素子の電圧−電流特性を示す図である。同図に示すよ
うに、シリコン基板２０１に対してｐ+領域２０６にプ
ラスバイアスをかけた順方向における電圧−電流特性曲
線ＶＩ+ にも、それとは逆向きにバイアスをかけた逆方
向における電圧−電流特性曲線ＶＩ- にも負性抵抗領域
が現れる。つまり、本実施形態に係るバンド間トンネル
素子によれば、ｐ+ 領域とｎ+ 領域とを３層重ねること
によって、２つのｐ+−ｎ+接合を形成し、２つの逆方向
に接続されたバンド間トンネル素子の構造を構築するこ
とによって、上記第１の実施形態と同様の効果に加え、
順バイアス，逆バイアスに関係なく対称に負性抵抗特性
を発現させることができる。
【００３７】次に、本実施形態に係るバンド間トンネル
素子の製造方法について説明する。図７（ａ）〜（ｅ）
は、本実施形態に係るバンド間トンネル素子の製造工程
を示す断面図である。
素子の製造方法について説明する。図７（ａ）〜（ｅ）
は、本実施形態に係るバンド間トンネル素子の製造工程
を示す断面図である。
【００３８】まず、図７（ａ）に示す工程で、主面の方
位が（１１１）であるシリコン基板２０１内に、Ｂ+ イ
オンをイオン注入法によって打ち込むことにより、第１
ｐ+領域２０２を形成する。
位が（１１１）であるシリコン基板２０１内に、Ｂ+ イ
オンをイオン注入法によって打ち込むことにより、第１
ｐ+領域２０２を形成する。
【００３９】次に、図７（ｂ）に示す工程で、第１ｐ+
領域２０２の上に、エピタキシャル成長法を用いて、面
方位が（１１１）であるＧａＰ薄膜からなる第１トンネ
ル障壁層２０３を形成する。なお、ＧａＰ薄膜の形成方
法は、既に説明した第１の実施形態における方法の通り
である。
領域２０２の上に、エピタキシャル成長法を用いて、面
方位が（１１１）であるＧａＰ薄膜からなる第１トンネ
ル障壁層２０３を形成する。なお、ＧａＰ薄膜の形成方
法は、既に説明した第１の実施形態における方法の通り
である。
【００４０】さらに、図７（ｃ）に示す工程で、ＵＨＶ
−ＣＶＤ法により、高濃度にリンドープされたＳｉから
なるｎ+領域２０４を形成する。
−ＣＶＤ法により、高濃度にリンドープされたＳｉから
なるｎ+領域２０４を形成する。
【００４１】さらに、図７（ｄ）に示す工程で、ｎ+領
域２０４の上に、エピタキシャル成長法を用いて、面方
位が（１１１）のＧａＰ薄膜からなる第２トンネル障壁
層２０５を形成する。さらに、ＵＨＶ−ＣＶＤ法によ
り、第２トンネル障壁層２０５の上に、高濃度にＢドー
プされたＳｉからなる第２ｐ+ 領域２０６を形成する。
域２０４の上に、エピタキシャル成長法を用いて、面方
位が（１１１）のＧａＰ薄膜からなる第２トンネル障壁
層２０５を形成する。さらに、ＵＨＶ−ＣＶＤ法によ
り、第２トンネル障壁層２０５の上に、高濃度にＢドー
プされたＳｉからなる第２ｐ+ 領域２０６を形成する。
【００４２】最後に、図７（ｅ）に示す工程で、ドライ
エッチング法によってメサエッチングし、素子領域を形
成する。
エッチング法によってメサエッチングし、素子領域を形
成する。
【００４３】以上の工程により、図５に示すようなバン
ド間トンネル素子の構造を得ることができる。
ド間トンネル素子の構造を得ることができる。
【００４４】なお、本実施形態においても、上記第１の
実施形態と同様に、ＧａＰ薄膜のかわりにＺｎＳＳｅ薄
膜あるいはＺｎＳ薄膜を用いてもよい。
実施形態と同様に、ＧａＰ薄膜のかわりにＺｎＳＳｅ薄
膜あるいはＺｎＳ薄膜を用いてもよい。
【００４５】また、第１導電型シリコン半導体領域と第
２導電型シリコン半導体領域を３層以上積層し、２つ以
上のｐ+ −ｎ+ 接合部を設けてもよい。
２導電型シリコン半導体領域を３層以上積層し、２つ以
上のｐ+ −ｎ+ 接合部を設けてもよい。
【００４６】さらに、本実施形態においても、トンネル
障壁層は、シリコンと格子定数の近い材料により構成さ
れていることが好ましいことがいうまでもない。
障壁層は、シリコンと格子定数の近い材料により構成さ
れていることが好ましいことがいうまでもない。
【００４７】
【発明の効果】本発明の第１の半導体装置によれば、第
１導電型シリコン半導体領域と第２導電型シリコン半導
体領域との間に、シリコンとほぼ格子整合し、かつ、シ
リコンに対してシリコン酸化膜よりも低い障壁を有する
化合物半導体からなるトンネル障壁層を介在させる構造
としたので、ピーク電流が大きいままで熱励起電流の低
減を実現することができ、ＰＶ比の向上により、トンネ
ル素子の機能の向上を図ることができる。
１導電型シリコン半導体領域と第２導電型シリコン半導
体領域との間に、シリコンとほぼ格子整合し、かつ、シ
リコンに対してシリコン酸化膜よりも低い障壁を有する
化合物半導体からなるトンネル障壁層を介在させる構造
としたので、ピーク電流が大きいままで熱励起電流の低
減を実現することができ、ＰＶ比の向上により、トンネ
ル素子の機能の向上を図ることができる。
【００４８】本発明の第２の半導体装置によれば、合計
が３層以上となるように第１導電型シリコン半導体領域
と第２導電型シリコン半導体領域とを交互に積層し、第
１導電型シリコン半導体領域と第２導電型シリコン半導
体領域との間に、シリコンとほぼ格子整合し、かつ、シ
リコンに対してシリコン酸化膜よりも低い障壁を有する
化合物半導体からなる複数のトンネル障壁層を介在させ
る構造としたので、２つの逆方向に接続されたバンド間
トンネル素子の構造を構築して、順バイアス，逆バイア
スに拘わらず対称的に負性抵抗領域を有する半導体装置
が得られる。
が３層以上となるように第１導電型シリコン半導体領域
と第２導電型シリコン半導体領域とを交互に積層し、第
１導電型シリコン半導体領域と第２導電型シリコン半導
体領域との間に、シリコンとほぼ格子整合し、かつ、シ
リコンに対してシリコン酸化膜よりも低い障壁を有する
化合物半導体からなる複数のトンネル障壁層を介在させ
る構造としたので、２つの逆方向に接続されたバンド間
トンネル素子の構造を構築して、順バイアス，逆バイア
スに拘わらず対称的に負性抵抗領域を有する半導体装置
が得られる。
【図１】本発明の第１の実施形態に係るバンド間トンネ
ル素子の断面図である。
ル素子の断面図である。
【図２】本発明の第１の実施形態に係るバンド間トンネ
ル素子の電圧−電流特性を示す図である。
ル素子の電圧−電流特性を示す図である。
【図３】本発明の第１の実施形態に係るバンド間トンネ
ル素子のバンド構造を示す図である。
ル素子のバンド構造を示す図である。
【図４】本発明の第１の実施形態に係るバンド間トンネ
ル素子の製造工程を示す断面図である。
ル素子の製造工程を示す断面図である。
【図５】本発明の第２の実施形態に係るバンド間トンネ
ル素子の断面図である。
ル素子の断面図である。
【図６】本発明の第２の実施形態に係るバンド間トンネ
ル素子の電圧−電流特性を示す図である。
ル素子の電圧−電流特性を示す図である。
【図７】本発明の第２の実施形態に係るバンド間トンネ
ル素子の製造工程を示す断面図である。
ル素子の製造工程を示す断面図である。
【図８】従来のバンド間トンネル素子の断面図である。
【図９】従来のバンド間トンネル素子の電圧−電流特性
を示す図である。
を示す図である。
【図１０】従来のバンド間トンネル素子のバンド構造を
示す図である。
示す図である。
【図１１】従来のバンド間トンネル素子の製造工程を示
す断面図である。
す断面図である。
１０１ シリコン基板 １０２ ｐ＋領域 １０３ トンネル障壁層 １０４ ｎ＋領域 １１０ 新構造の電気特性 １１１ 従来の電気特性 ２０１ シリコン基板 ２０２ 第１ｐ＋領域 ２０３ 第１トンネル障壁層 ２０４ ｎ＋領域１ ２０５ 第２トンネル障壁層 ２０６ 第２ｐ＋領域２
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉井 重雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西川 孝司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】 第１導電型シリコン半導体領域と、 上記第１導電型シリコン半導体領域に対向して設けら
れ、第２導電型シリコン半導体領域と、上記第１導電型
シリコン半導体領域と上記第２導電型シリコン半導体領
域との 間に介設され、シリコンとほぼ格子整合し、かつ、シリ
コンに対してシリコン酸化膜よりも低い障壁を有する化
合物半導体からなるトンネル障壁層とを備えている半導
体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記トンネル障壁層は、ＧａＰ，ＺｎＳＳｅ，ＺｎＳか
ら選ばれる少なくとも一つの材料により構成されている
ことを特徴とする半導体装置。 - 【請求項３】 合計が３層以上となるように第１導電型
シリコン半導体領域と第２導電型シリコン半導体領域と
が交互に積層されてなる積層体と、 上記積層体の上記第１導電型シリコン半導体領域と上記
第２導電型シリコン半導体領域との間に介設され、シリ
コンとほぼ格子整合し、かつ、シリコンに対してシリコ
ン酸化膜よりも低い障壁を有する化合物半導体からなる
複数のトンネル障壁層とを備えている半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記複数のトンネル障壁層は、ＧａＰ，ＺｎＳＳｅ及び
ＺｎＳから選ばれる少なくとも一つの材料により構成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200784A JP2000031506A (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200784A JP2000031506A (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031506A true JP2000031506A (ja) | 2000-01-28 |
Family
ID=16430145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200784A Withdrawn JP2000031506A (ja) | 1998-07-15 | 1998-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017164617A1 (ko) * | 2016-03-21 | 2017-09-28 | 성균관대학교산학협력단 | 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 |
| KR20210032240A (ko) * | 2019-09-16 | 2021-03-24 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
-
1998
- 1998-07-15 JP JP10200784A patent/JP2000031506A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017164617A1 (ko) * | 2016-03-21 | 2017-09-28 | 성균관대학교산학협력단 | 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 |
| KR101805827B1 (ko) * | 2016-03-21 | 2018-01-10 | 성균관대학교산학협력단 | 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 |
| KR20210032240A (ko) * | 2019-09-16 | 2021-03-24 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
| WO2021054728A1 (ko) * | 2019-09-16 | 2021-03-25 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
| KR102234174B1 (ko) | 2019-09-16 | 2021-04-01 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |