KR102272508B1 - 이방성 고 저항 이온성 전류 소스 - Google Patents

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Abstract

얇은 시드 층들을 갖는 기판들 상에 균일한 전기도금을 증진시키는 전기도금 장치는 전해질-침투가능한 저항성 돔형 플레이트와 같은 볼록형 이방성 고 저항 이온성 전류 소스 (anisotropic high resistance ionic current soruce) (AHRICS) 를 포함한다. AHRICS는 AHRICS의 중앙 부분에서 기판까지의 거리가 AHRICS의 에지 부분에서 기판까지의 거리보다 작도록, 기판에 매우 근접하게 위치한다. 이 장치는 전해질 및 애노드를 유지하도록 구성된 도금 챔버를 더 포함한다. 이 장치는 기판을 홀딩하도록 구성된 기판 홀더를 더 포함한다. 몇몇 실시예들에서, 이 장치는 기판의 에지 근방 영역으로부터 이온성 전류를 전환하도록 구성된 제 2 캐소드 (티프 캐소드) 를 더 포함한다.

Description

이방성 고 저항 이온성 전류 소스{ANISOTROPIC HIGH RESISTANCE IONIC CURRENT SOURCE}
관련 출원에 대한 교차 참조
본원은 Zhian He를 발명자로 하며 2013년 5월 1일자에 출원된 미국 가 출원 일련 번호 61/818,353 "ANISOTROPIC HIGH RESISTANCE IONIC CURRENT SOURCE"에 대한 우선권을 주장하며, 이 문헌은 그 전체 내용이 모든 목적들을 위해서 본 명세서에서 참조로서 인용된다.
본 발명은 전반적으로 반도체 웨이퍼와 같은 기판 상에 층을 전기도금하기 위한 방법 및 장치에 관한 것이다. 특히, 본 발명은 다마신 집적 회로 제조 방법 및 이중 다마신 집적 회로 제조 방법으로 구리를 전기도금하는데 특히 유용하다.
집적 회로 (IC) 제조에서 알루미늄에서 구리로의 천이는 프로세스 "아키텍처"의 (다마신 및 이중 다마신으로의) 변화 및 전적으로 새로운 프로세스 기술 세트를 요구하였다. 구리 다마신 회로들을 생산하는데 사용되는 일 프로세스 단계는 "시드" 층 또는 "스트라이크 (strike)" 층의 형성이며, 이 층은 이어서 구리가 그 상으로 전기도금되는 베이스 층으로서 사용된다 (일렉트로필:electrofill). 시드 층은 (전기 접촉이 이루어지는) 웨이퍼의 에지 영역에서 웨이퍼 표면에 걸쳐서 위치한 모든 트렌치들 및 비아 구조물들로 전기 도금 전류를 반송한다. 시드 막은 통상적으로 얇은 도전성 구리 막 또는 다른 금속 층이다. 시드 층은 베리어 층에 의해서 절연성 실리콘 이산화물 또는 다른 유전체로부터 분리된다.
반도체 산업이 발전함에 따라서, 차세대 기술 노드들은 전기화학 충진을 위한 매우 얇은 저항성 시드 층들을 요구할 것이다. 이는 이러한 저항성 시드 층을 사용하여서 웨이퍼에 걸쳐서 균일한 전기도금 두께/전류를 달성하는데 있어서 매우 도전적인 문제가 된다.
웨이퍼 기판이 도금되는 때에, 웨이퍼로의 직접적 전기 접촉이 웨이퍼 기판의 에지 영역 내의 도전성 시드 층에 대해서 이루어지며, 웨이퍼 기판의 중앙 영역에서 대해서는 직접적인 전기 접촉이 이루어지지 않는다. 웨이퍼는 전해질로부터의 금속 이온들이 금속 층을 형성하도록 환원되는 캐소드 (cathode) 역할을 한다. 저항이 큰 시드 층들이 사용되는 경우, 전기 접촉 지점에서 시드 층의 에지에서의 전위는 이 전기 접촉점으로부터 멀리 떨어진 시드 층의 중앙 영역에서의 전위보다 매우 크다. 보상이 없다면, 이는 웨이퍼의 중앙 영역에서보다 웨이퍼의 에지에서 매우 두꺼운 도금을 낳게 된다. 중앙 대 에지 전위 편차는 통상적으로 "터미널 효과 (terminal effect)"로 지칭된다. 디바이스 기술이 진보함에 따라서, 시드 층 두께는 감소하고 (이로써, 시드 층의 저항을 점점 커지며), 웨이퍼 직경은 때로 증가한다. 이로써, (터미널 효과로 인한) 중앙과 에지 간의 전위 차는 보다 현저하게 된다. 이러한 터미널 효과를 보상하고 균일한 중앙 대 에지 도금 두께를 제공하기 위한 방법들 및 장치들이 필요하다.
본 개시의 특정 양태들은 작업 캐소드 기판 (본 애플리케이션에서는 웨이퍼들) 상의 전류 밀도 프로파일을 조절하도록 이방성 이온성 전도 효과 및 전류 재분배 효과를 제공하는 특정하게 성형된 고 저항 플레이트들에 관한 것이다. 이 개념은 (예를 들어서 50 옴/sq 내지 0.01 옴/sq의) 넓은 범위의 시드 층 시트 저항을 갖는 웨이퍼 기판들 상에 균일한 도금을 달성하는 효율적인 방식을 제공한다.
일 양태에서, 전기도금 장치가 제공된다. 이 전기도금 장치는 (a) 실질적으로 평면인 기판 (예컨대, 반도체 웨이퍼) 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버; (b) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 실질적으로 평면인 기판을 홀딩하도록 구성된 기판 홀더; 및 (c) 에지 영역 및 중앙 영역을 가지며 전기도금 동안에 상기 중앙 영역으로부터 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (anisotropic high resistance ionic current soruce) (AHRICS) 를 포함한다. 많은 실시예들에서, 기판의 중앙이 기판의 에지와 실질적으로 동일한 도금 양을 수용하도록 AHRICS가 이온성 전류를 보정하도록 구성된다.
몇몇 실시예들에서, 상기 AHRICS는 사용 시에 전해질의 저항보다 큰 저항을 갖는 저항성 돔형상 (dome-shaped) 전해질-침투가능한 플레이트이다.
몇몇 실시예들에서, 상기 AHRICS는 복수의 채널들을 구비한 이온적으로 저항성 재료 (ionically resistive material) 를 포함하며, 상기 복수의 채널들 (예컨대, 드릴링된 구멍들) 은 상기 이온적으로 저항성 재료를 통해서 형성되며, 상기 채널들은 상기 AHRICS를 통한 상기 전해질의 이송을 가능하게 한다. 몇몇 실시예들에서, 상기 채널들은 상기 AHRICS의 바디를 통해서 유체적으로 연통하지 않는데, 즉 비연통 채널들 (non-communicating channels) 이다. 다른 실시예들에서, 상기 AHRICS는 3차원 기공 네트워크일 수도 있다.
상기 AHRICS의 두께는 바람직하게는 상기 중앙 영역에서와 상기 에지 영역에서 실질적으로 동일하다. 일 구현예에서, 상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 포물선 함수를 따른다. 다른 구현예에서, 상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 선형 함수를 따른다. 또 다른 구현예에서, 상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 선형 함수와 포물선 함수의 조합을 따른다.
몇몇 실시예에서, 상기 AHRICS의 중앙과 상기 AHRICS의 에지 간의 z-방향에서의 거리로서 규정된 AHRICS의 "돔형화 정도 (doming)"는 AHRICS의 기판-대향 표면 상에서 측정된 때에 약 4 내지 15 mm이다. 몇몇 실시예들에서, 상기 기판과 상기 AHRICS의 상기 기판-대향 표면 간의 거리가 상기 중앙 영역에서 약 2 내지 15 mm이고 상기 기판과 상기 AHRICS의 상기 기판-대향 표면 간의 거리가 상기 에지 영역에서 약 6 내지 20 mm가 되도록 상기 AHRICS가 위치한다.
몇몇 실시예들에서, AHRICS는 폴리에틸렌, 폴리프로필렌, PVDF (polyvinylidene difluoride), 폴리테트라플로오로에틸렌 (polytetrafluoroethylene), 폴리술폰 (polysulphone), PVC (polyvinyl chloride), 폴리카보네이트 또는 이들의 조합과 같은 이온적으로 저항성 재료 (ionically resistive material) 로 구성되며 전해질이 AHRICS를 통과하도록 하는 수천개의 관통-구멍들을 갖는다. 몇몇 실시예들에서, AHRICS는 상기 이온적으로 저항성 재료 내에 형성된 약 1000 개 내지 25000 개의 비연통 채널들을 포함한다. 각 채널의 직경은 바람직하게는 기판과 AHRICS 간의 가장 가까운 거리보다 크지 않다.
몇몇 실시예들에서, 추가 이온적으로 저항성 이온적으로 침투성 (ionically resistive ionically permeable) 플레이트들 (예컨대, 하나 이상의 추가 플레이트들) 이 상기 AHRICS와 함께 적층된다. 바람직하게는, 상기 적층된 플레이트들은 서로 분리된다.
몇몇 실시예들에서, 상기 장치는 상기 기판의 에지 영역으로부터 이온성 전류를 전환하도록 구성된 제 2 캐소드 (secondary cathod) 를 더 포함한다. 몇몇 실시예들에서, 상기 기판의 상기 에지 영역에서 이온성 전류를 차단하도록 구성된 쉴드 (shield) 를 더 포함한다.
다른 양태에서, 기판 상에 전기도금하는 방법이 제공된다. 이 방법은 (a) 상기 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버에 상기 기판을 제공하는 단계로서, 상기 도금 챔버는, (i) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 기판을 홀딩하는 기판 홀더; 및 (ii) 에지 영역 및 중앙 영역을 가지며 전기도금 동안에 상기 중앙 영역으로부터 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (AHRICS) 를 포함하는, 상기 기판을 제공하는 단계; 및 (b) 상기 기판을 회전시키고 흐름 성형 요소 (flow shaping element) 의 채널들을 통해서 상기 기판의 도금 면의 방향으로 전기도금 셀 내의 전해질을 제공하면서 상기 기판 상에 금속을 전기도금하는 단계를 포함한다.
또 다른 양태에서, 기판의 에지들을 향해서 이온성 전류를 재분배하고 에지가 두꺼운 층들을 전착하도록 구성된 장치가 제공된다. 이러한 애플리케이션을 위해서, 상기 장치는 (a) 실질적으로 평면인 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버; (b) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 실질적으로 평면인 기판을 홀딩하도록 구성된 기판 홀더; 및 (c) 에지 영역 및 중앙 영역을 가지며 전기도금 동안에 상기 중앙 영역으로부터 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 작은 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (AHRICS) 를 포함한다. 본 실시예에서, AHRICS는 기판의 에지는 기판의 중앙보다 많은 도금 전류를 수신하도록 이온성 전류를 재분배하도록 구성된다.
본 명세서에서 제공된 장치들은 본 명세서에서 제공된 전기도금 방법들을 수행하기 위한 로직 또는 프로그램 인스트럭션들을 갖는 제어기를 구비할 수 있다. 일 양태에서, 머신 판독 가능한 매체가 제공되며, 이 머신 판독 가능한 매체는 본 명세서에서 제공된 방법들 중 임의의 것을 수행하기 위한 코드를 포함한다.
본 명세서에서 제공된 장치들 및 방법들은 포토리소그래피 프로세스 플로우와 통합될 수 있다. 몇몇 실시예들에서, 본 명세서에서 설명된 전기도금 장치 및 스텝퍼를 포함하는 시스템이 제공된다. 몇몇 실시예들에서, 본 명세서에서 기술된 방법들은 포토레지스트를 기판에 도포하는 단계; 포토레지스트를 노광시키는 단계; 포토레지스트를 패터닝하고 이 패턴을 처리 대상에 전사하는 단계; 및 포토레지스트를 처리 대상으로부터 선택적으로 제거하는 단계를 포함한다.
도 1a는 본 명세서에서 제공된 실시예에 따른, 웨이퍼 기판에 대한 볼록형 AHRICS의 개략적 단면도를 제공한다.
도 1b는 통상적인 평판형 저항성 플레이트 및 기판의 개략적 단면도를 제공한다.
도 1c는 AHRICS가 에지가 두꺼운 도금을 위해서 구성되는, 실시예에 따른, 웨이퍼 기판에 대한 오목형 AHRICS의 개략적 단면도를 제공한다.
도 1d는 본 명세서에서 제공된 실시예들에 따른, 웨이퍼 기판에 대한 볼록형 AHRICS의 개략적 단면도를 제공한다.
도 2는 본 명세서에서 제공된 실시예에 따른 AHRICS를 포함하는 전기도금 모듈의 개략적 단면도이다.
도 3은 본 명세서에서 제공된 실시예에 따른 통합형 전기도금 시스템의 개략도이다.
도 4a는 5 옴/스퀘어 (ohm/square) 의 시트 저항을 갖는 시드 층 상에 상이한 형상들의 AHRICS 플레이트들을 사용하여서 도금하기 위한 방사상 전류 밀도 프로파일을 예시하는 450 mm 캐소드 (웨이퍼) 에 대한 컴퓨터적 모델링 플롯이다.
도 4b는 50 옴/스퀘어 (ohm/square) 의 시트 저항을 갖는 시드 층 상에 상이한 형상들의 AHRICS 플레이트들을 사용하여서 도금하기 위한 방사상 전류 밀도 프로파일을 예시하는 450 mm 캐소드 (웨이퍼) 에 대한 컴퓨터적 모델링 플롯이다.
도 5a는 티프 전극 (thief cathode) 부재 시에 상이한 저항들을 갖는 시드 층들 상에 형상 A AHRICS 플레이트을 사용하여서 도금하기 위한 방사상 전류 밀도 프로파일을 예시하는 450 mm 캐소드 (웨이퍼) 에 대한 컴퓨터적 모델링 플롯이다.
도 5b는 티프 전극 (thief cathode) 존재 시에 상이한 저항들을 갖는 시드 층들 상에 형상 A AHRICS 플레이트을 사용하여서 도금하기 위한 방사상 전류 밀도 프로파일을 예시하는 450 mm 캐소드 (웨이퍼) 에 대한 컴퓨터적 모델링 플롯이다.
도 6a는 상이한 시트 저항들을 갖는 시드 층들 상에 형상 A AHRICS 플레이트을 사용하여서 도금하기 위한 방사상 두께 프로파일을 예시하는 300 mm 캐소드 (웨이퍼) 에 대한 실험적 플롯이다.
도 6b는 형상 A AHRICS 플레이트를 갖는 전기도금 장치를 사용하여서 1000 Å 두께의 시드 층 상에 1 마이크론 구리를 전기도금하기 위한 웨이퍼 직경에 걸친 두께 프로파일을 예시하는 300 mm 캐소드 (웨이퍼) 에 대한 실험적 플롯이다.
도 7은 상이한 시트 저항들을 갖는 시드 층들 상에 형상 B 플레이트 (비교 실례) 를 사용하여서 전기도금하기 위한 방사상 전류 밀도 프로파일을 예시하는 450 mm 캐소드 (웨이퍼) 에 대한 컴퓨터적 모델링 플롯이다.
본 명세서에서 제공된 AHRICS의 실시예들은 비아들 및 트렌치들과 같은 다마신 피처들을 갖는 반도체 웨이퍼들, TSV (through silicon via) 프로세싱을 받는 웨이퍼들 및 WLP 프로세싱을 받는 웨이퍼들을 포함하는 다양한 기판들 상에 전기도금의 균일성을 제어하는데 사용될 수 있다.
몇몇 실시예들에서, 볼록형 AHRICS는 중앙 대 에지 균일한 전기도금을 증진하는데 사용된다. 볼록형 AHRICS가 그의 중앙 부분에서 웨이퍼 기판까지의 거리가 그의 에지 부분에서 웨이퍼 기판까지의 거리보다 작도록 전기도금 장치 내에서 위치한다. 중앙 부분은 AHRICS 플레이트의 중앙 및 이에 인접하는 영역 (예컨대, 중앙으로부터 AHRICS 반경의 10%보다 작은 거리 내에 있음) 을 포함하는 한편, 에지 영역은 AHRICS의 에지 및 이에 인접하는 영역 (예컨대, 에지로부터 AHRICS 반경의 10%보다 작은 거리 내에 있음) 을 포함한다. 볼록형 AHRICS는 웨이퍼 기판의 중앙 부분을 향해서 이온성 전류 (ionic current) 를 재분배하고 이로써 터미널 효과를 줄일 수 있다.
볼록형 AHRICS는 동일한 저항을 갖는 평판형 저항 플레이트보다 양호하게 균일한 도금을 촉진한다고 입증되었다. 따라서, 이러한 AHRICS 플레이트들은 상대적으로 저항이 더 작은 플레이트들이 터미널 효과의 동일한 저감을 달성하고 이로써 도금 챔버 내의 저항이 높은 플레이트들의 존재에 의해서 부가되는 전력 및 전원에 대한 요구를 줄이는데 사용될 수 있기 때문에 매우 바람직하다.
또한, 볼록형 AHRICS는 큰 범위의 시드 층 시트 저항에 걸쳐서 균일성을 효율적으로 증진시킬 수 있으며 이로써 볼록형 AHRICS를 갖는 전기도금 시스템은 도금된 층의 시트 저항의 감소와 연관된, 전기도금의 과정 동안의 동적 조절을 거의 또는 전혀 요구하지 않을 수도 있다.
볼록형 AHRICS의 실례는 웨이퍼 (101) 및 AHRICS (103) 의 개략적 단면도가 도시된, 도 1a에 예시된 바와 같이, 실질적으로 동일한 도금 양을 기판의 에지 및 중앙이 수용하게끔, 이온성 전류를 재분배하도록 구성되게 위치된다. AHRICS는 z 축 상에서 웨이퍼 바로 아래에 위치하며 x 축에서 웨이퍼와 실질적으로 동일 범위로 연장된다 (co-extensive). AHRICS는 볼록 기판-대향 표면 (105) 을 가지며 표면 (105) 의 중앙 영역으로부터 실질적으로 평면형인 웨이퍼의 도금 표면까지의 거리 D1이 표면 (105) 의 에지 영역에서 웨이퍼의 도금 표면까지의 거리 D2보다 작도록 위치한다. AHRICS의 두께 D3은 에지 영역에서와 중앙 영역에서 동일하다. AHRICS의 "돔형화 (doming)" 는 z 축 상에서 기판-대향 표면의 중앙의 위치와 기판-대향 표면의 에지의 위치 간의 차 D4에 의해서 규정된다. 몇몇 실시예들에서, 돔형화 거리 D4는 약 4 내지 15 mm이다. 몇몇 실시예들에서, 에지에서의 거리 D2는 약 6 내지 20 mm이며, 중앙에서의 보다 큰 거리 D1는 약 2 내지 15 mm이다.
도 1a에 도시된 AHRICS의 형상은 형상 A로 지칭된다. 형상 A는 단면에서 볼 때에 에지 영역에서 중앙 영역으로 포물선 함수 (2차 다항식) 를 따르는 기판-대향 표면을 갖는 볼록형 배향으로 위치하는 AHRICS에 의해서 특성화되며 때로 포물선 AHRICS로서 지칭된다. 이러한 표면들은 선형 함수를 따르는 표면보다 터미널 효과를 보다 효과적으로 보정할 수 있기 때문에 많은 (many) 실시예들에서 바람직하다. 일반적으로, 다양한 형상의 기판-대향 표면들을 갖는 AHRICS들이 사용될 수 있다.
도 1d에 도시된 실시예들에서와 같은 몇몇 실시예들에서, AHRICS (113) 은 단면에서 볼 때에 중앙 부분에서 에지 부분까지 선형 함수를 따르는 기판 대향 표면 (115) 을 갖는다. AHRICS의 이러한 형상 및 배향은 형상 D 또는 선형 AHRICS로 지칭될 것이다. 다른 실시예들 (미도시) 에서, 단면에서 볼 때에 기판-대향 표면은 선형 함수와 포물선 함수의 조합을 따를 수 있다. 예를 들어서, 포물선 함수는 AHRICS의 중앙 부분에서 이루어지며 선형 함수는 AHRICS의 에지 부분에서 이루어질 수 있다. 다른 실례에서, 단면에서 볼 때에 기판-대향 표면은 기판의 에지 부분에서 포물선 함수를 따르고 그 외의 곳 (예컨대, 기판-대향 표면의 중앙 부분) 에서 선형 함수를 따른다. 몇몇 실시예에서, AHRICS의 기판-대향 표면은 단독으로 또는 다른 형상들과 조합하여서 사용될 수 있는 임의의 목표 다항식 함수 (반드시 포물선일 필요는 없음) 를 따를 수 있다.
AHRICS들은 평면 기판-대향 표면을 가지며 터미널 효과를 완화시키는데 통상적으로 사용되어 온 평판형 고 저항 전류 소스와 비교하여서 기술될 것이다. 이러한 평판형 플레이트 (107) 가 도 1b에 도시되며 형상 B 또는 간단하게 평판형 플레이트로서 지칭된다. 형상 B는 터미널 효과를 완화시킬 수 있으며 중앙 대 에지 균일성을 개선시킬수 있지만, AHRICS가 평판형보다는 보다 바람직한데 그 이유는 AHRICS가 (몇몇 실시예들에서는 AHRICS가 동적 조절과 결합되어서 사용될 수 있을지라도) 도금 동안에 AHRICS의 동적 조절이 필요 없이, 가변 시트 저항을 갖는 시드 층들 상에 균일한 도금을 유지할 수 있기 때문이다. 이는 전기도금이 진행함에 따라서, 초기의 높은 저항의 시드 층이 더 저항이 작게 되며 터미널 효과가 감소하기 때문에 중요하다. AHRICS의 사용은 전기 도금 동안에 전기도금의 시작에서뿐만 아니라 전기도금의 과정에서 시드 층의 저항이 감소한 후에도 균일성을 개선시킬 수 있다. 또한, 볼록형 AHRICS는 동일한 저항의 평판형보다 양호하게 균일성을 개선시킬 수 있다.
상이한 시드 층 시트 저항들을 갖는 웨이퍼 기판들은 웨이퍼의 중앙에서 전기 접촉이 이루어지는 웨이퍼의 에지까지의 전기 경로 저항 차로 인해서 상이한 터미널 효과를 보인다. 평판형 플레이트 (형상 B) 는 통상적으로 상이한 초기 시트 저항을 갖는 캐소드 (웨이퍼) 에 대해서 상이한 전류 밀도 프로파일을 나타낸다. 그러나, 형상 A의 돔 형상의 볼록형 AHRICS 플레이트에서, 적절하게 선택된 플레이트 두께, 저항, 돔형화 정도를 사용하면, 단일 돔형 AHRICS 플레이트는 50 옴/sq 내지 0.01옴/sq 범위의 시트 저항을 갖는 큰 범위의 도전성 시트 층들을 커버할 수 있다. AHRICS-포함 전기도금 시스템은 넓은 범위의 시트 저항을 갖는 웨이퍼 기판들에 대해서 실질적으로 평탄한 전류 밀도 프로파일들을 생성한다. 돔형 AHRICS 플레이트의 "자가-보정 (self-correction)" 또는 "자가-튜닝 (self-tuning)" 능력은 도금 시스템 내의 다른 프로파일 제어 메카니즘에 대한 필요를 크게 줄일 수 있으며 또한 각 캐소드 (웨이퍼) 타입에 대한 프로파일 튜닝에 대한 필요도 줄일 수 있다.
별도의 양태에서, 도 1c에 도시된 바와 같은 오목 (concave) 형상을 갖도록 위치한 AHRICS가 제공된다. 이 실시예는 웨이퍼 에지를 향한 이온성 전류 재분배가 바람직한 애플리케이션들 (applications) 에서 사용될 수 있다. 이러한 AHRICS의 사용은 에지가 두꺼운 전착 (electrodeposition) 을 산출하며 이는 과잉 전착된 금속의 화학적 기계적 폴리싱 (CMP) 제거를 용이하게 하는 바와 같은 몇몇 애플리케이션들에서 바람직할 수 있다. 이러한 실시예들에서, 형상 C를 갖는 오목형 AHRICS (109) 는 기판-대향 표면 (111) 의 중앙 부분에서 기판 (101) 의 도금 면까지의 거리 D1이 기판-대향 표면 (111) 의 에지 부분에서 기판 (101) 도금 면까지의 거리 D2보다 크도록, 웨이퍼 기판 (101) 바로 아래에 위치한다.
도 1a 및 도 1d에 도시된 볼록형 AHRICS들 및 도 1c에 도시된 오목형 AHRICS의 크기 및 위치는 중앙 대 에지 균일성 제어 시에 중요한 파라미터들이다.
특정 실시예들에서, AHRICS 플레이트는 도금 기판 (캐소드) 근방에서 거의 일정한 전류 소스를 근사화시키며 이로써 몇몇 상황에서는 가상 애노드 (virtual anode) 로서 지칭될 수도 있다. 정상적으로, AHRICS 플레이트는 웨이퍼에 대하여 매우 근접하게 (in close proximity) 위치한다. 이와 대조하여서, 기판에 동일하게 근접하게 위치한 애노드는 웨이퍼에 거의 일정한 전류를 공급할 가능성이 크게 작으며 단지 애노드 금속 표면에서 일정한 전위를 공급할 뿐이며 이로써 애노드 평면에서 끝부분 (terminus) (예컨대, 웨이퍼 상의 주변 접촉 지점들) 까지의 순 저항 (net resistance) 이 보다 작은 위치에서 전류가 최대가 되게 한다. AHRICS 플레이트가 "가상 전류 소스"로서 보여질 수 있고, 즉 그로부터 전류가 방출되는 표면이고, 이로써 양극성 (anodic) 전류 흐름의 소스이기 때문에 "가상 애노드"로서 보여질 수 있다고 하더라도, 동일한 물리적 위치에 위치한 금속성 애노드를 갖는 경우에 비해서 보다 유리한 전기도금 균일성을 유발하는 (전해질에 대해서) 상대적으로 높은 이온성-저항 요소이다.
특정 실시예들에서, AHRICS 플레이트는 서로 공간적으로 이온적으로 (ionically) 격리되고 AHRICS 플레이트의 바디 내에서 상호연통 채널들을 형성하지 않는 관통 구멍들을 포함한다. 이러한 관통 구멍들은 때로 비연통 관통 구멍들 또는 채널들로서 지칭된다. 이들은 통상적으로 때로 1차원으로 연장되지만 반드시 웨이퍼의 도금된 표면에 대해서 수직한 것은 아니다 (몇몇 실시예들에서, 비연통 관통 구멍들은 웨이퍼에 대해서 경사져 있다). 이 관통 구멍들은 때로 서로 평행하다. 이러한 관통 구멍들은 채널들이 3차원으로 연장되고 상호연통 기공 구조를 형성하는 3차원 기공성 네트워크와는 구별된다. 본 명세서에서 개시된 실시예들은 3차원 기공성 네트워크를 갖는 AHRICS들의 사용을 배제하지 않음이 이해되어야 한다.
AHRICS의 실례는 수천개의 (예컨대, 약 1000 개 내지 25000 개의) 비연통 관통-구멍들을 갖는 폴리에틸렌, 폴리프로필렌, PVDF (polyvinylidene difluoride), 폴리테트라플루오로에틸렌 (polytetrafluoroethylene), 폴리술폰 (polysulphone), PVC (polyvinyl chloride), 폴리카보네이트 등과 같은 이온적으로 저항성 재료 (ionically resistive material) 로 이루어진 형상 A와 같은 돔이다. 많은 실시예들에서, 돔은 웨이퍼와 같은 크기로 연장되며 (co-extensive) (예컨대, 300 mm 또는 450 mm 웨이퍼가 사용될 때에 각기 약 300 mm 또는 450 mm의 직경을 가짐), 웨이퍼에 매우 근접하여서, 예컨대, 웨이퍼-하향-대향 (wafer-facing-down) 전기도금 장치 내에서 웨이퍼 바로 아래에 상주한다. 특정 실시예들에서, 웨이퍼의 도금된 표면은 가장 가까운 AHRICS 표면의 약 10 mm, 또는 바람직하게는 약 5 mm 이내에 상주한다. 이 거리는 도 1a 및 도 1d에 도시된 거리 D1를 지칭하며 도 1c에 도시된 거리 D2를 지칭한다.
AHRICS 플레이트의 다른 특징은 관통-구멍들의 직경 또는 주 크기 (principal dimension) 및 AHRICS와 기판 간의 거리에 대한 그의 관계이다. 특정 실시예들에서, 각 관통-구멍 (또는 대다수의 관통-구멍들) 의 직경은 도금된 웨이퍼 표면으로부터 AHRICS의 가장 가까운 표면까지의 거리보다 크지 않다. 따라서, 이러한 실시예들에서, 관통 구멍들의 직경 또는 주 크기는 AHRICS가 도금된 웨이퍼 표면의 약 5 mm 이내에 위치할 때에 약 5 mm를 초과하지 말아야 한다.
웨이퍼에 근접한 저항성이지만 이온적으로 투과성인 (permeable) 요소의 존재는 터미널 효과를 실질적으로 줄이며 방사상 도금 균일성을 개선시킨다. 또한, 흐름 확산 메니폴드 플레이트로서 작용함으로써 웨이퍼 표면에서의 위로 향하는 전해질의 실질적으로 공간적으로 균일한 충돌 흐름을 갖는 능력을 제공한다. 비연통 관통-구멍들은 (비연통 구멍들을 채용하는 실시예들에서) AHRICS 플레이트 내에서 이온성 전류 또는 유체 움직임의 측방향 이동을 허용하지 않기 때문에, 중앙 대 에지 전류 이동 및 흐름 이동은 본 실시예에서 AHRICS 내에서 차단되며 이로써 방사상 도금 균일성이 더 개선된다.
몇몇 실시예들에서, AHRICS 플레이트는 전해질 흐름 성형 요소 (eletrolyte flow shaping element) 또는 터보플레이트 (turboplate) 로서 사용될 수 있다는 점을 주목해야 한다. 금속이 매우 높은 레이트로 전착되는, TSV (through silicon via) 및 WLP (wafer level packaging) 전기 도금에서, 전해질 흐름의 균일한 분포는 매우 중요하다. 따라서, AHRICS 플레이트는 이온성 전류 소스 및 흐름 성형 요소로서 지칭될 수 있으며, 이온성 전류 흐름을 변화시키거나 재료의 대류 흐름을 변화시키거나 이 둘을 모두 변화시킬 시에 전착-레이트 보정 관점에서 역할을 할 수 있다.
특정 실시예들에서, 웨이퍼 홀더 및 이와 연관된 포지셔닝 메카니즘 (positioning mechanism) 이 회전하는 웨이퍼를 AHRICS 플레이트의 상부 표면에 매우 근접하게 홀딩한다. 통상적인 경우들에서, 분리 거리는 약 1 내지 10 밀리미터, 또는 약 2 내지 8 밀리미터이다. 이러한 작은 플레이트 대 웨이퍼 거리는 특히 웨이퍼 회전의 중앙 근방에서 도금 패턴의 개별 구멍들의 근접 "이미징 (imaging)" 과 연관된 웨이퍼 상의 도금 패턴을 생성할 수 있다. 이러한 현상을 피하기 위해서, 몇몇 실시예들에서, (특히 웨이퍼 중앙 및 그 근방에서) 개별 구멍들은 특히 작은 크기, 예를 들어서 플레이트 대 웨이퍼 갭의 약 1/5보다 작은 크기를 갖도록 구성될 수 있다. 작은 크기의 기공이 웨이퍼 회전과 결합되는 경우에, 작은 크기의 기공은 플레이트로부터 제트 (jet) 로서 위로 가서 충돌하는 유체의 흐름 속도의 시간 평균화를 가능하게 하며 작은 스케일의 불균일성 (예컨대, 마이크로미터의 차수의 불균일성) 을 저감 또는 제거한다. 이러한 조치에도 불구하고, 사용되는 도금 조 (bath) 의 특성들 (예컨대, 전착된 특정 금속, 전도도 및 채용된 조 첨가제 (bath additive)) 에 따라서, 몇몇 경우에, 전착은 (예를 들어서 웨이퍼 중앙 주위의 "과녁의 중심 (bulls eye)" 형상에서) 가변 두께의 시간 평균 노출 및 근접-이미징-패턴으로서 사용된 개별 구멍 패턴에 대응하는 미세-불균일 (micro-non-uniform) 패턴으로 일어나는 경향이 있을 수도 있다. 이는 한정 구멍 패턴이 불균일하고 전착에 영향을 주는 충돌 흐름 패턴을 생성하면 발생할 수 있다. 이 경우에, 웨이퍼 중앙에 걸쳐 측방향 흐름을 도입하는 것은 그렇지 않으면 발견될 미세-불균일성을 대체적으로 제거하는 것으로 입증되었다.
다양한 실시예들에서, AHRICS 플레이트는 정상 동작 체적 흐름 레이트 (volumetric flow rate) 에서 높은 종형 충돌 흐름 레이트 및 점성 후방압력 (backpressure) 을 제공하기에 충분하게 낮은 기공율 및 기공 크기를 갖는다. 몇몇 경우들에서, 채널화된 이온적으로 저항성 플레이트의 약 0.1 내지 10 % 는 유체가 웨이퍼 표면에 도달하게 하는 개방 면적이다. 특정 실시예들에서, 플레이트의 약 1 내지 5 %는 개방 면적이다.
플레이트의 기공율은 많은 상이한 방식들로 구현될 수 있다. 다양한 실시예들에서, 이는 많은 작은 직경의 종형 구멍들로 구현될 수 있다. 몇몇 경우들에서, 플레이트는 개별 "드릴링된 (drilled)" 구멍들로 구성되지 않지만, 연속적 다공성 재료의 소결된 플레이트로 생성된다. 이러한 소결된 플레이트들의 실례는 본 명세서에서 그 전체 내용이 참조로서 인용되는 미국 특허 6,964,792에 설명된다. 몇몇 실시예들에서, 드릴링된 비연통 구멍들은 약 0.01 내지 0.05 인치의 직경을 갖는다. 몇몇 경우에, 구멍들은 약 0.02 내지 0.03 인치의 직경을 갖는다. 전술한 바와 같이, 다양한 실시예들에서, 구멍들은 AHRICS와 웨이퍼 기판 간의 최소 갭 거리의 최대 약 0.2배인 직경을 갖는다. 구멍들은 단면이 대체적으로 원형이지만 모든 실시예들에서 원형일 필요는 없다. 또한, 구성을 용이하게 하기 위해서, 플레이트 내의 모든 구멍들은 동일한 직경을 가질 수도 있다. 그러나, 이는 반드시 그러한 것은 아니고 구멍들의 개별 크기 및 국소 밀도는 특정 요구 사항이 지시할 수도 있는 바와 같이 플레이트 표면에 걸쳐서 변할 수도 있다.
실례로서, AHRICS는 그 내에 제공된 큰 개수의 작은 구멍들, 예컨대 적어도 약 1000 개 또는 적어도 약 3000 개 또는 적어도 약 5000 개 또는 적어도 약 6000 개의 작은 구멍들을 갖는 적합한 세라믹 또는 플라스틱 (일반적으로 유전체 절연성 및 기계적 강성 재료) 로 구성된 고체 플레이트일 수 있다. 플레이트의 기공율은 약 5 퍼센트보다 작을 수도 있다.
일반적으로, AHRICS 플레이트에 걸친 구멍들의 분포는 균일한 밀도를 가지며 랜덤하지 않다. 그러나, 몇몇 경우에, 구멍들의 밀도는 특히 방사 방향으로 변할 수도 있다. 특정 실시예에서, 회전하는 기판의 중앙을 향해서 흐름을 향하게 하는 AHRICS 플레이트의 영역 내에서 구멍들의 밀도 및/또는 직경이 보다 크다. 또한, 몇몇 실시예들에서, 회전하는 웨이퍼의 중앙 또는 그 근방에서 전해질의 방향을 정하는 구멍들은 웨이퍼 표면에 대해서 비직각형 각도로 흐름을 유도할 수 있다. 또한, 이 영역 내의 구멍들은 한정된 개수의 구멍과 웨이퍼 회전 간의 임의의 상호 작용으로 인해서 랜덤한 또는 부분적으로 랜덤한 분포 불균일 도금 "링들"을 가질 수도 있다.
AHRICS 플레이트는 사용 시에 도금 조 매체보다 매우 큰 저항성을 갖는다. 플레이트의 높은 이온성 저항은 플레이트의 두께 및 전도도를 제어함으로써 달성될수 있다. 몇몇 실시예들에서 플레이트의 통상적인 두께는 약 0.25 내지 1 인치이다. 플레이트의 낮은 전도도 (또는 높은 저항성) 는 낮은 이온성 전도도를 갖는 재료를 선택하거나 이온적으로 절연성 재료를 선택하고 이방성 이온성 전도도를 도입하도록 이 재료를 통하여 구멍을 드릴링함으로써 달성될 수 있다. 후자의 경우에, 최종 플레이트의 전도도는 구멍 밀도 및 크기를 제어함으로써 제어될 수 있다. AHRICS 플레이트의 최종 전도도는 도금 용액 매체의 전도도의 약 1 % 내지 약 20 % 일 수 있지만 도금 용액의 전도도의 약 1 %보다 낮은 전도도를 갖는 AHRICS가 사용될 수도 있다.
바람직한 실시예들에서, AHRICS 플레이트는 지배적으로 이방성 전도성을 갖는다. 다양한 실시예들에서, 이 플레이트는 실질적으로 또는 오직 Z 방향으로만의 전류 흐름을 가능하게 할 것이며 어떠한 전류도 r 방향으로 흐리지 않거나 매우 작은 전류만이 r 방향으로 흐른다. 실제 애플리케이션에서, 플레이트를 통해서 드릴링된 구멍들의 한정된 크기로 인해서, 구멍들 내에서 일부 r 방향으로 향하는 전류 흐름이 존재할 것이지만 그 전류 레벨은 Z 방향으로 흐르는 전류에 비해서 무시할 수 있다. AHRICS 플레이트의 이방성 전도 특성은 플레이트 위에서 목표 전계 분포를 확립하며 이로써 캐소드 상의 목표 전류 밀도 분포를 발생시킨다.
AHRICS 플레이트의 형상은 플레이트의 기능에서 중요한 역할을 한다. 최적 플레이트 형상은 도금 시스템의 하드웨어 컴포넌트들 및 애플리케이션에 의존한다. 웨이퍼에서의 실질적으로 평탄한 전류 밀도 프로파일을 위해서, 볼록 형상의 플레이트, 포물선으로 경사진 (형상 A) 플레이트 또는 선형으로 경사진 (형상 D) 플레이트는 양호한 결과들을 제공하며, 형상 A는 전체적으로 평탄한 전류 프로파일을 생성한다. 한편, 동일한 저항의 중앙 접시형의 오목한 플레이트 (형상 C) 는 캐소드 (웨이퍼) 의 중앙 영역에서 전류 밀도를 저감시키는 한편, 에지 영역에서는 전류 밀도를 증가시킨다. 형상 C의 접시형 플레이트는 터미널 효과가 관건이 아니라 접시형 최종 도금 두께 프로파일이 바람직한 애플리케이션들에서 유용할 수도 있다.
상술한 바와 같은, 돔형상 플레이트 (형상 A 및 형상 D) 의 경우에, 평탄한 플레이트를 달성하는데 필요한 돔형화 정도는 AHRICS 플레이트의 총 저항 및 애플리케이션에 의존한다. 몇몇 실시예들에서, 통상적인 총 돔형화 정도 (플레이트 표면 사으이 플레이지 에지와 중앙 간의 z 방향 위치 편차) D4는 약 4 mm 내지 약 15 mm 이다. AHRICS 플레이트가 보다 저항이 크면, 매우 높은 시트 저항을 갖는 웨이퍼 기판 상에 도금을 할 때에 평탄한 전류 밀도 프로파일을 유지하기 위해서, 보다 작은 돔형화 정도가 필요함이 예상된다. 한편, 저 저항 AHRICS 플레이트의 경우에, 평탄한 전류 밀도 프로파일은 보다 큰 돔형화 정도를 갖는 AHRICS 플레이트를 사용하여서 달성될 수 있다. 두 경우 모두에서, 전체적으로 평탄한 프로파일을 달성하기 위해서, 플레이트의 기판-대향 표면의 형상은 바람직하게는 포물선 함수를 따라야 한다. 몇몇 애플리케이션들에서, 전류 밀도 프로파일을 목표 형상으로 튜닝하기 위해서 함수 조합 (예컨대, 포물선 및/또는 선형 함수) 을 따르는 기판-대향 표면 곡률을 갖는 플레이트를 제공하는 것이 바람직할 수도 있다.
AHRICS 플레이트는 웨이퍼에 대해서 소정의 거리 내에서 배치되는데, 도금 시스템 내에서 돔형 AHRICS 플레이트의 경우에, 이 플레이트와 메인 캐소드 (main cathode) (웨이퍼 기판) 간의 거리는 도금 시스템의 중앙 내지 에지에 걸쳐서 변한다. 중앙에서, 통상적인 거리는 약 2 mm 내지 약 15 mm이고 (도 1a 및 도 1d에서 거리 D1 참조), 에지에서, 통상적인 거리는 약 6 mm 내지 약 20 mm이다 (도 1a 및 도 1d에서 거리 D2 참조). 캐소드의 중앙에서 에지에 걸쳐서 캐소드 (웨이퍼) 와 AHRICS 플레이트 간의 거리 차이는 평탄한 전류 밀도 프로파일을 유도하기 위한 전류 밀도 프로파일 "보정"에 강하게 영향을 준다. 에지에서의 거리가 너무 크면 (예를 들어서 20 mm보다 크면), 너무 많은 전류가 캐소드의 에지로 흐르게 되어서 에지 근방 전류 밀도를 중앙에 매칭시키기 위해서 제 2 캐소드 (secondary cathode) 와 같은 추가 보상이 필요하며, 전류 효율 (본 명세서에서는 캐소드에 의해서 제공된 총 전류에 의해서 나누어진 웨이퍼 상에 플레이팅된 (plated) 총 전류로서 규정됨) 이 크게 감소한다. 중앙에서의 거리가 너무 작으면, 중앙 스파이크 문제가 특히 AHRICS 플레이트 상의 구멍들 간의 거리가 너무 클 경우에 자체적으로 드러나게 될 것이다. 중앙 스파이크는 AHRICS 플레이트 상의 중앙 채널들로부터의 이미징 효과로 인해서 발생하는, 웨이퍼 캐소드의 바로 중앙에서의 도금이 증가된 영역들이다. AHRICS 플레이트 기판-대향 표면의 국부 경사는 전류 밀도 프로파일 "보정" 정도에 영향을 준다.
몇몇 실시예들에서, 하나 이상의 이온적으로 저항성 이온적으로 침투성 (ionically resistive ionically permeable) 플레이트들이 AHRICS와 함께 적층될 수 있다. 몇몇 애플리케이션에서, 매우 높은 저항을 갖는 AHRICS 플레이트가 요구될 수 있다. 예를 들어, 볼록 돔형화 정도는 에지 효과 또는 다른 과제들을 처리하도록 제약되어야 할 필요가 있을 수도 있다. 전술한 바와 같이, 상대적으로 작은 돔형화 정도를 갖는 AHRICS 플레이트를 사용하는 것은 플레이트에서 보다 큰 저항을 요구할 수 있다. 이러한 애플리케이션에서, 플레이트가 이방성 이온성 전도를 가능하게 플레이트를 통해서 드릴링된 구멍들을 갖는 절연성 재료로 구성되면, 구멍들 간의 거리는 매우 낮은 전도도를 얻기 위해서 커질 수 있다. 구멍들이 서로 너무 멀리 떨어진 경우에, 웨이퍼의 중앙은 웨이퍼로의 국부화된 분사 흐름으로 인해서 과량의 도금을 가질 수도 있다. 이러한 문제는 때로 "중앙 스파이크"로서 기술된다. 플레이트의 두께를 증가시키고/시키거나 구멍 크기를 줄이는 것은 동일한 전체 전도도를 유지하면서 구멍들 간의 보다 작은 거리를 가능하게 하는데 사용될 수 있지만, 드릴링 툴의 역량 상의 한계로 인해서 구멍의 크기 및 플레이트의 두께에 대한 제약이 존재한다. 특정 애플리케이션에서 이러한 문제를 다루기 위해서, 균등한 필요한 총 저항을 합쳐서 (collectively) 제공하는 저 저항의 다수의 적층된 플레이트들이 사용될 수 있다. 적층된 플레이트가 사용되는 경우에, 구멍들 간의 거리는 중앙 스파이크 문제를 완화시키도록 감소될 수 있다. 서로 적층된 다수의 플레이트들의 경우에, 이를 구성하는 플레이트들은 서로 분리될 필요가 있을 수도 있다. 특정 실시예들에서, 이러한 플레이트들 간의 거리는 약 0.1 내지 5 mm이다.
몇몇 실시예들에서, AHRICS는 도금 동안에 터미널 효과를 완화시키고/시키거나 전류 밀도 프로파일을 동적으로 변화시키도록 구성된 하나 이상의 추가 컴포넌트들을 갖는 전기도금 장치에서 사용된다. 몇몇 실시예들에서, AHRICS를 갖는 전기도금 장치는 웨이퍼 기판의 에지 영역으로부터 이온성 전류를 전환 (divert) 시키도록 구성된 제 2 (티프:thief) 캐소드를 더 포함한다. 몇몇 실시예들에서, AHRICS는 웨이퍼 기판과 AHRICS 간에서 위치하며 웨이퍼 기판의 에지 근방에서 이온성 전류를 차단하도록 구성된 쉴드 (shield) 와 함께 사용될 수 있다.
AHRICS와 함께 사용될 수 있는 컴포넌트들의 실례는 전계 성형 요소들 (미국 특허 번호 7,070,686 및 미국 특허 출원 공개 번호 2003/0079995에서 설명된 바와 같은 것들), 동적 가변형 전계 성형 요소들 (dynamically variable field shaping elements) (미국 특허 출원 공개 번호 2013/0137,242), 보조 캐소드들 (미국 특허 출원 공개 번호 2010/0116672에서 설명된 바와 같은 것들), 제 2 캐소드들 (미국 특허 번호 7,854,828 및 미국 특허 번호 8,308,931에 설명된 바와 같은 것들), 세그먼트형 애노드들 (segmented anodes) (미국 특허 번호 6497801에 기술됨), 및 평판형 고 저항 이온성 전류 소스 (flat high resistance ionic current source) (미국 특허 번호 7,622,024) 를 포함한다. 이러한 특허 문헌들 각각은 이러한 추가 컴포넌트들의 설명을 제공하기 위해서 그 전체 내용이 본 명세서에서 참조로서 인용된다.
장치
본 명세서에서 개시된 실시예들은 터미널 효과를 보상하고 전류 밀도 프로파일을 조절하는 특정하게 성형된 AHRICS를 채용하는 도금 장치에 관한 것이다. 적합하게 성형된 AHRICS 플레이트를 갖는 전기도금 시스템은 (1) 웨이퍼 기판의 중앙과 에지 간의 전기적 경로 저항 편차를 줄이며; (2) 도금 장치 내부에서 전류를 재분배하고 터미널 효과를 보상하고 웨이퍼 기판의 중앙 상에서 매우 균일한 도금을 낳음으로써 전류 밀도 분포 "보정"을 생성하고; (3) 도금 동안에 웨이퍼 기판 에지 근방의 전류 밀도 프로파일을 튜닝하는 제 2 캐소드와 결합되어서, 웨이퍼 기판 상에 전체적으로 매우 균일한 도금을 낳으며; 및 (4) 재료가 기판 상에서 도금되거나 초기 시드 층 두께가 변함에 따라서 튜닝할 필요 없이 넓은 범위의 시트 저항 (예를 들어서, ~ 50옴/sq 내지 0.01 옴/sq) 을 갖는 웨이퍼 기판의 범위를 커버할 수 있다. 단일 AHRICS 플레이트가 상이한 시트 저항들의 시드 층들을 사용하여서 다양한 웨이퍼 기판 상에 도금을 하는데 적합할 것이다. 웨이퍼 기판의 시트 저항이 도금 프로세스 동안에 동적으로 변할지라도, 전체 도금 프로세스 동안에 도금 조건들에서 어떠한 주요 변화도 필요하지 않다. 또한, 플레이트의 형상 및/또는 전도도를 변화시킴으로써 전류 밀도 프로파일은 특정 애플리케이션들의 필요에 맞게 조절될 수 있음이 입증되었다.
개시된 실시예들은 도금 시스템에서 전류 밀도 제어에 대한 간단한 해법을 제공한다. 단일 하드웨어 구성은 상이한 시트 저항들을 갖는 매우 넓은 범위의 시드 층들을 커버할 수 있을 것이다. 이러한 개념에 의하면, 도금 셀 내의 컴포넌트들의 개수가 크게 줄어들 수 있다. 필요한 프로세스 튜닝도 역시 크게 감소하는데 그 이유는 AHRICS 플레이트 자체가 상이한 시드들에 대해 "자가-보정"을 제공하기 때문이다.
개시된 AHRICS 플레이트를 채용한 전기도금 장치는 상대적으로 덜 복잡한 전원을 채용하고, 도금 셀 내의 하드웨어 부품들의 개수를 줄이며, 동작 동안에 튜닝을 덜 요구할 수도 있다. 이러한 장치는 또한 도금 셀 풋프린트 (plating cell footprint) 를 크게 줄일 수도 있다. 본 명세서에서 제공된 실시예들은 이러한 유리한 특징들에 의해서 한정되지 않고 몇몇 실시예들에서 동적 전류 제어 및/또는 터미널 효과 완화를 위해서 구성된 다른 컴포넌트들과 AHRICS의 조합들이 사용될 수도 있음이 이해된다.
일 양태에서, 전기도금 장치가 제공된다. 이 전기도금 장치는 (a) 실질적으로 평면인 기판 (예컨대, 반도체 웨이퍼) 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버; (b) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 실질적으로 평면인 기판을 홀딩하도록 구성된 기판 홀더; 및 (c) 에지 영역 및 중앙 영역을 가지며 전기도금 동안에 상기 중앙 영역으로부터 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (anisotropic high resistance ionic current soruce) (AHRICS) 를 포함한다. 이 실시예에서, 기판의 에지 및 중앙이 실질적으로 동일한 도금 양을 수용하게 AHRICS는 바람직하게는 이온성 전류를 보정하도록 위치 및 구성된다.
볼록형 AHRICS를 채용한 전기도금 모듈의 특정 실시예가 도 2에서 개략적으로 단면이 예시되어 있다. 예시된 전기도금 모듈 (210) 은 레벨 (205) 에서 도시된 전기도금 용액을 포함하는 전기도금 셀 (203) 을 포함한다. 웨이퍼 (207) 가 전기도금 용액 내에 침지되어 있으며 (immersed) "클램쉘 (clamshell)" 홀딩 픽스처 (holding fixture) (209) 에 의해서 홀딩되며, 클램쉘은 회전가능한 스핀들 (211) 상에 탑재된다. 회전가능한 스핀들은 웨이퍼 (207) 와 함께 클램쉘 (209) 의 회전시킨다. 클램쉘 타입의 전기도금 장치는 미국 특허 번호 6,156,167 및 미국 특허 번호 6,800,187에 더 설명되며, 이 문헌들은 본 명세서에서 참조로서 인용된다. 물론, 이와 달리 클램쉘 타입 픽스처가 아닌 웨이퍼 홀더들이 채용될 수 있다.
애노드 (213) 는 전기도금 셀 (203) 내에서 웨이퍼 (207) 아래에 배치되고 몇몇 구현예들에서 이온 선택성 멤브레인인 애노드 멤브레인 (215) 에 의해서 웨이퍼 영역으로부터 분리된다. 애노드 멤브레인 아래의 영역은 때로 "애노드 영역" 또는 "애노드 챔버"로 지칭되며, 이 챔버 내의 전해질은 "애노드액 (anolyte)"으로서 지칭되는 한편, 애노드 멤브레인 위의 영역은 때로 "캐소드 영역" 또는 "캐소드 챔버"로 지칭되며, 이 챔버 내의 전해질은 "캐소드액 (catholyte)"으로서 지칭된다. 애노드 멤브레인 (215) 은 애노드에서 생성된 임의의 입자들이 웨이퍼 근방으로 들어가서 웨이퍼를 오염시키는 것을 방지하면서 전기도금 셀의 애노드 영역과 캐소드 영역 간의 이온성 연통 (ionic communication) 을 가능하게 한다. 이 애노드 멤브레인은 또한 전기도금 프로세스 동안에 전류 흐름을 재분배하여서 전기도금 균일성을 개선시키는데 유용할 수도 있다. 애노드 멤브레인들은 미국 특허 번호 6,126,798 및 미국 특허 번호 6,569,299에 더 설명되며, 이 특허 문헌들은 본 명세서에서 참조로서 인용된다.
전기도금 용액은 펌프 (217) 에 의해서 전기도금 셀 (203) 로 연속적으로 제공될 수도 있다. 일반적으로, 전기도금 용액은 위로 애노드 멤브레인 (215) 을 통고하고 볼록형 AHRICS (219) 을 통과하여서 웨이퍼 (207) 의 중앙에 이르고 이어서 웨이퍼에 걸쳐서 방사상 외측으로 흐른다. 몇몇 구현예들에서, 전기도금 용액은 전기도금 셀의 측면으로부터 전기도금 셀 (203) 의 애노드 영역 내로 제공될 수도 있다. 몇몇 구현예들에서, 전기도금 용액은 전기도금 셀 (203) 의 애노드 영역 및 캐소드 영역 내로 개별 유입구들을 통해서 공급될 수도 있다.
상술한 바와 같이, AHRICS (219) 는 웨이퍼에 매우 근접하게 위치하며 (예컨대, 다양한 실시예들에서, 약 10 밀미미터 내에, 또는 약 3 내지 8 밀리미터 내에서 위치함), 웨이퍼에 대해서 일정한 이온성 전류 소스 역할을 한다. 즉, AHRICS (219) 는 웨이퍼 표면에 걸쳐서 상대적으로 균일한 전류 분포를 제공하도록 웨이퍼 근방의 전해질 전류를 성형한다. 상술한 바와 같이, 이 요소는 이하에서 더 기술될 바와 같은 복수의 1차원 관통 구멍들을 포함할 수 있다.
전기도금 용액은 웨이퍼의 표면에 걸쳐서 흐른 후에, 이 용액의 일부는 화살표 (223) 로 표시된 바와 같이 전기도금 셀 (203) 을 오버플로우 (overflow) 하여서 오버플로우 저장부 (221) 로 흐른다. 전기도금 용액은 필터링될 수도 있으며 (미도시) 화살표 (225) 에 의해서 표시된 바와 같이 펌프 (217) 로 복귀하며 이로써 전기도금 용액의 재순환이 완료된다.
도 2에 도시된 바와 같은 몇몇 실시예들에서, 전기도금 모듈은 전기도금 셀 (203) 의 외부에 위치하며 웨이퍼 (207) 주변에 있을 수 있는 제 2 캐소드 (229) (즉, 티프 캐소드) 를 포함하는 제 2 캐소드 챔버 (227) 를 채용할 수 있다. 일반적으로, 제 2 캐소드 (229) 는 전기도금 셀 내에 또는 전기도금 셀 외부에 다수의 위치들에서 위치할 수도 있다.
몇몇 실시예들에서, 전기도금 용액은 전기도금 셀 (203) 의 웨어 벽 (weir wall) 을 오버플로우하여서 제 2 캐소드 챔버 (227) 내로 유입된다. 몇몇 실시예들에서, 제 2 캐소드 챔버 (227) 는 이온-침투가능한 멤브레인에 의해서 덮어진 다수의 개구들을 갖는 벽에 의해서 전기도금 셀 (203) 로부터 분리된다. 멤브레인은 전기도금 셀 (203) 과 제 2 캐소드 챔버 (227) 간의 이온성 연통을 가능하게 하며 이로써 전류가 제 2 캐소드로 전환될 수 있다. 멤브레인의 기공율은 멤브레인이 입자성 재료가 제 2 캐소드 챔버 (227) 에서 전기도금 셀 (203) 로 통과하여서 웨이퍼를 오염시키지 못하도록 구성될 수도 있다. 벽들 내의 개구들은 라운드형 구멍들, 슬롯들의 형태 또는 다양한 크기의 다른 형상들을 취할 수도 있다. 일 구현예에서, 개구들은 예컨대 약 12 밀리미터 × 90 밀리미터의 크기를 갖는 슬롯들이다. 제 2 캐소드 챔버 (227) 와 전기도금 셀 (203) 간의 유체성 및/또는 이온성 연통을 가능하게 하는 다른 메카니즘들이 가능하다. 실례들은 침투불가능한 벽보다는 멤브레인이 제 2 캐소드 챔버 (227) 내의 전기도금 용액과 전기도금 셀 (203) 내의 전기도금 용액 간의 장벽의 대부분을 제공하는 설계들을 포함한다. 강성의 프레임워크가 이러한 구현예들에서 멤브레인에 대한 지지를 제공할 수도 있다.
2 개의 DC 전원들 (235,237) 이 각기 웨이퍼 (207) 및 제 2 캐소드 (229) 로의 전류 흐름을 제어하는데 사용될 수 있다. 전원 (235) 은 하나 이상의 슬립 링들, 브러시들, 또는 컨택트들 (미도시) 을 통해서 웨이퍼 (207) 에 전기적으로 접속된 네거티브 출력 리드 (239) 를 갖는다. 전원 (235) 의 포지티브 출력 리드 (241) 는 전기도금 셀 (203) 내에 위치한 애노드 (213) 에 전기적으로 접속된다. 전원은 예를 들어서 약 250 볼트에 달하는 출력 전압을 가질 수도 있다. 마찬가지로, 전원 (237) 은 제 2 캐소드 (229) 에 전기적으로 접속된 네거티브 출력 리드 (243) 및 애노드 (213) 에 전기적으로 접속된 포지티브 출력 리드 (245) 를 갖는다. 이와 달리, 다수의 독립적으로 제어가능한 전기 출력부를 갖는 하나의 전원이 웨이퍼 및 제 2 캐소드에 상이한 전류 레벨들을 제공하는데 사용될 수 있다.
전원 (235) 및 전원 (237) 은 전기도금 모듈 (201) 의 요소들에 제공된 전류 및 전위의 조절을 가능하게 하는 제어기 (247) 에 접속될 수도 있다. 예를 들어서, 제어기는 전류-제어형 방식 또는 전위-제어형 방식으로 전기도금을 가능하게 할 수 있다. 제어기 (247) 는 전기도금 모듈의 다양한 요소들에 인가될 필요가 있는 전류 레벨 및 전압 레벨 및 이러한 레벨들이 변화될 필요가 있는 시간들을 특정하는 프로그램 인스트럭션들을 포함할 수도 있다. 예를 들어서, 제어기는 전기도금 용액 내로 웨이퍼를 침지하면 전위-제어에서 전류-제어로 전환하기 위한 프로그램 인스트럭션들을 포함할 수도 있다.
사용 동안에, 전원 (235) 및 전원 (237) 은 애노드 (213) 에 대해 네거티브 전위를 갖도록 웨이퍼 (207) 및 제 2 캐소드 (229) 를 모두 바이어스한다. 이는 애노드 (213) 에서 웨이퍼 (207) 로 흐르는 전류가 제 2 캐소드 (229) 로 부분적으로 또는 실질적으로 전환될 수 있게 한다. 상술한 전기 회로는 전류 흐름의 역전이 바람직하지 않을 때에 이러한 전류 흐름의 역전을 방지할 하나 이상의 다이오드들을 더 포함할 수도 있다. 원하지 않은 전류 피드백이 전기도금 프로세스 동안에 발생할 수도 있는데, 그 이유는 접지 전위로 설정된 애노드 (213) 가 웨이퍼 회로 및 제 2 캐소드 회로 모두의 공통 요소이기 때문이다.
제 2 캐소드 (229) 에 인가된 전류 레벨은 웨이퍼 (207) 에 인가된 전류 레벨보다 낮은 값들로 설정될 수도 있으며, 제 2 캐소드 전류는 웨이퍼 전류의 백분율로서 제공된다. 예를 들어서, 10 % 제 2 캐소드 전류는 웨이퍼로의 전류 흐름의 10 %인 제 2 캐소드에서의 전류 흐름에 대응한다. 본 명세서에서 사용되는 바와 같은 전류의 방향은 순 양 이온 플럭스 (net positive ion flux) 의 방향이다. 전기도금 동안에, 어느 금속이 사용되는 도금되는 금속의 전기화학적 환원 (예를 들어서, Cu2+ + 2e- → Cu) 이 웨이퍼 표면 상 및 제 2 캐소드 전극 표면 상에 모두 발생하며, 이로써 웨이퍼 표면 및 제 2 캐소드 표면 상에 모두 금속이 전착된다. 전류가 웨이퍼에서 제 2 캐소드 전극으로 전환되면, 웨이퍼의 에지에서 전착된 금속 층의 두께는 감소할 수도 있다. 이러한 효과는 통상적으로 웨이퍼의 외측 20 밀리미터 내에서 발생하며 특히 그의 외측 10 밀리미터 내에서 현저하며, 특히 전기도금이 라이너 층 또는 얇은 시드 층 상에서 수행될 때에 그러하다. 제 2 캐소드 (229) 의 사용은 통상적으로 터미널 효과 및 전계 효과로부터 기인되는 중앙 대 에지 불균일성을 실질적으로 줄일 수 있다. 제 2 캐소드는 단독으로 사용되거나 다른 보조 캐소드들과 함께 또는 다양한 고정 쉴드 또는 동적 쉴드와 함께 사용될 수도 있다. 제 2 캐소드/보조 캐소드 및 이와 연관된 전원/전원들 및 임의의 다른 연관된 하드웨어 요소들은 전기도금 모듈의 선택적 특징부들임이 이해되어야 한다.
전기도금 모듈의 다른 선택적 특징부들은 AHRICS (219) 와 애노드 (213) 간에서 전기도금 셀 (203) 내에 위치할 수 있는 쉴드 (249) (예컨대, 웨이퍼-하향-대향 시스템들 내의 저항성 요소 아래에 있음) 와 같은 하나 이상의 쉴드이다. 이 쉴드들은 통상적으로 본 명세서에서 참조로서 인용되는 미국 특허 번호 6,027,631에 설명된 바와 같은, 전류 프로파일을 성형하고 전기도금의 균일성을 개선하기 위해 사용되는 링-형상 유전체 인서트들 (inserts) 이다. 그러나, 웨지 (wedge), 바 (bar), 원 (circle), 타원 및 다른 기하학적 설계들의 형상을 취하는 쉴드들과 같은, 본 기술 분야의 당업자에게 알려진 바와 같은 다른 쉴드 설계들 및 형상들이 사용될 수도 있다. 링-형상 인서트들은 또한 목표하는 방식으로 전류 플럭스를 성형하도록 쉴드의 능력을 개선시킬 수 있는 패턴들을 그의 내경에서 가질 수도 있다. 쉴드의 기능은 전기도금 셀 (203) 내에서 그들의 위치에 따라서 상이할 수도 있다. 전기도금 모듈은 모두가 본 명세서에서 참조로서 인용되는 미국 특허 번호 6,402,923 및 미국 특허 번호 7,070,686에서 설명된 바와 같은, 다양한 가변형 전계 성형 요소들 및 다양한 정적 쉴드들을 포함할 수도 있다. 전기도금 모듈은 또한 본 명세서에서 참조로서 인용되는 미국 특허 번호 6,497,801에서 기술된 바와 같은 다양한 세그먼트형 애노드들을 포함하거나 모두가 본 명세서에서 참조로서 인용되는 미국 특허 번호 6,755,954 및 6,773, 571에서 기술된 바와 같은 동심형 애노드들을 포함한다. 쉴드 인서트들이 전기도금 균일성을 개선하는데 유용하지만, 이들은 선택적이며 다른 쉴딩 구성 (shielding configuration) 이 채용될 수도 있다.
선택적 쉴드는 도 2에서 쉴드 (251) 와 같이 ARCHIS (219) 와 웨이퍼 (207) 간에서 전기도금 셀 (203) 내에 위치할 수도 있다. 몇몇 구현예들에서, 쉴드는 에지-중앙 도금 균일성을 더 개선하도록 AHRICS의 둘레를 둘러서 상주할 수도 있다. 몇몇 구현예들에서, 쉴드는 저항성 요소 상에 직접적으로 상주할 수도 있다. 다른 구현예들에서, 쉴드는 웨이퍼와 저항성 요소의 주변 영역에서의 천공들 (peroforations) 중 적어도 몇몇 간의 경로를 차단하도록 저항성 요소와 웨이퍼 간에 위치할 수도 있다.
도 3은 다수의 동작들을 실행하는데 사용될 수도 있는 일 예시적인 통합형 전기도금 시스템의 개략도를 제공한다. 도 3에 도시된 바와 같이, 전기도금 시스템 (307) 은 다수의 전기도금 모듈들, 본 경우에서는 3 개의 개별 모듈들 (309,311,및 313) 을 포함할 수도 있으며, 여기서 이러한 모듈들 각각은 도 2에서 설명된 모듈일 수 있다. 이하에서 보다 완벽하게 기술될 것와 같이, 각 전기도금 모듈은 통상적으로 전기도금 동안에 애노드 및 전기도금 용액을 포함하기 위한 셀 및 전기도금 동안에 전기도금 용액 내에서 웨이퍼를 홀딩하고 웨이퍼를 회전시키는 웨이퍼 홀더를 포함한다. 도 3에 도시된 전기도금 시스템 (307) 은 3 개의 개별적인 PEM들 (post-electrofill modules) (315,317 및 319) 을 포함하는 일렉트로필-후 (post-electrofill) 프로세싱 시스템을 더 포함한다. 실시예에 따라서, 이들 각각은 웨이퍼들이 모듈들 (309,311,및 313) 중 하나에 의해서 일렉트로필된 후에 웨이퍼들의 에지 베벨 제거 (EBR), 백사이드 에칭, 및 산 세정 (acid cleaning) 과 같은 기능들 중 임의의 것을 수행하는데 사용될 수도 있다. 전기도금 시스템 (307) 은 화학적 희석 모듈 (321) 및 중앙 일렉트로필 조 (323) 를 더 포함할 수도 있다. 후자는 일렉트로필 모듈들 내의 전기도금 조로서 사용되는 화학적 용액을 유지하는 탱크일 수도 있다. 전기도금 시스템 (307) 은 전기도금 조용의 화학적 첨가제들을 저장 및 전달하는 도징 시스템 (dosing system) (333) 을 더 포함할 수도 있다. 존재하면, 화학적 희석 모듈 (321) 은 PEM들 내에서 에천트로서 사용될 화학제들을 저장 및 혼합할 수도 있다. 몇몇 실시예들에서, 여과 및 펌핑 유닛 (337) 이 중앙 조 (323) 용의 도금 용액을 여과하고 이를 일렉트로필 모듈들로 펌핑한다.
마지막으로, 몇몇 실시예들에서, 전자 유닛 (339) 은 전기도금 시스템 (307) 을 동작시키는데 요구되는 전자적 제어 및 인터페이스 제어를 제공하는 시스템 제어기로서 역할을 할 수도 있다. 시스템 제어기는 통상적으로 전기도금 시스템이 그의 의도된 프로세스 동작들을 수행할 수 있게 하는 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서 및 하나 이상의 메모리 디바이스들을 포함한다. 본 명세서에서 설명된 구현예들에 따라서 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능한 매체가 시스템 제어기에 접속될 수 있다. 유닛 (339) 은 또한 시스템을 위한 전원을 제공할 수도 있다.
동작 시에, 백-엔드 로봇 암 (back-end robot arm) (325) 을 포함하는 로봇은 카세트 (329A 또는 329B) 와 같은 웨이퍼 카세트로부터 웨이퍼들을 선택하는데 사용될 수도 있다. 백-엔드 로봇 암 (325) 은 진공 부착 또는 몇몇 다른 구현가능한 부착 메카니즘을 사용하여서 웨이퍼로 부착될 수도 있다.
프론트-엔드 로봇 암 (front-end robot arm) (340) 이 카세트 (329A) 또는 카세트 (329B) 와 같은 웨이퍼 카세트로부터 웨이퍼를 선택할 수도 있다. 카세트 (329A) 또는 카세트 (329B) 는 FOUP (front opening unified pod) 일 수도 있다. FOUP는 제어된 환경에서 웨이퍼들을 안전하게 안정적으로 홀딩하고 적절한 로드 포트들 (load ports) 및 로봇 핸들링 시스템들이 구비된 툴에 의해서 프로세싱 또는 측정을 위해서 웨이퍼들이 이동될 수 있게 하도록 설계된 인클로저이다. 프론트-엔드 로봇 암 (front-end robot arm) (340) 은 진공 부착 또는 몇몇 다른 부착 메카니즘을 사용하여서 웨이퍼에 부착될 수도 있다. 프론트-엔드 로봇 암 (front-end robot arm) (340) 은 카세트 (329A) 또는 카세트 (329B) 또는 이송 스테이션 (350) 또는 정렬기 (310) 와 인터페이싱할 수도 있다. 이송 스테이션 (350) 으로부터, 백-엔드 로봇 암 (325) 은 웨이퍼로의 액세스를 획득할 수도 있다. 이송 스테이션 (350) 은 프론트-엔드 로봇 암 (340) 및 백-엔드 로봇 암 (325) 이 정렬기 (310) 를 통과하지 않고서 웨이퍼들을 전달하고 전달받을 수 있는 슬롯 또는 포지션 (position) 일 수도 있다. 몇몇 실시예들에서, 이송 스테이션 (350) 은 웨이퍼 에지 이미징 모듈 역할을 할 수도 있음 (또는 웨이퍼 에지 이미징 모듈의 로케이션 (location) 역할을 할 수도 있음) 이 주목되어야 한다. 그러나, 몇몇 실시예들에서, 웨이퍼가 전기도금 모듈로의 정밀 전달을 위해서 백-엔드 로봇 암 (325) 상에 적절하게 정렬되는 것을 보장하기 위해서, 백-엔드 로봇 암 (325) 은 웨이퍼를 정렬기 (310) 에 정렬시킬 수도 있다. 백-엔드 로봇 암 (325) 은 또한 웨이퍼를 일렉트로필 모듈들 중 하나 (309,311,또는 313) 또는 3 개의 PEM들 중 하나 (315,317 또는 319) 에 전달할 수도 있다.
웨이퍼가 전기도금 모듈 (309,311 또는 313) 또는 EBR 모듈 (315,317, 또는 319) (PEM들이 EBR을 수행한다고 가정함) 로의 정밀 전달을 위해서 백-엔드 로봇 암 (325) 상에 적절하게 정렬되는 것을 보장하기 위해서, 백-엔드 로봇 암 (325) 은 웨이퍼를 정렬기 모듈 (331) 에 전송한다. 특정 실시예들에서, 정렬기 모듈 (331) 은 백-엔드 로봇 암 (325) 이 웨이퍼를 그에 대하여 미는 (push) 정렬 암들을 포함한다. 웨이퍼가 정렬 암들에 대하여 적절하게 정렬된 때에, 백-엔드 로봇 암 (325) 은 정렬 암들에 대해서 사전설정된 위치로 이동한다. 다른 실시예들에서, 정렬기 모듈 (331) 은 백-엔드 로봇 암 (325) 이 새로운 위치로부터 웨이퍼를 집어 올리도록 웨이퍼 중앙을 결정한다. 이어서, 이 로봇 암이 웨이퍼에 재부착되며 웨이퍼를 전기도금 모듈 (309,311 또는 313) 또는 EBR 모듈 (315,317, 또는 319) 로 전달한다.
이로써, 전기도금 시스템 (307) 을 사용하여서 웨이퍼 상에 금속 층을 형성하는 통상적인 동작에서, 백-엔드 로봇 암 (325) 은 전기도금 전의 센터링 조절을 위해서 웨이퍼를 웨이퍼 카세트 (329A 또는 329B) 로부터 정렬기 모듈 (331) 로 이송하고 이어서 전기도금을 위해서 전기도금 모듈 (309,311 또는 313) 로 이송하고 이어서 EBR 전의 센터링 조절을 위해서 웨이퍼를 정렬기 모듈 (331) 로 다시 이송하고 이어서 에지 베벨 제거를 위해서 웨이퍼를 EBR 모듈 (315,317, 또는 319) 로 전달한다. 물론, 몇몇 실시예들에서, 센터링/정렬 단계는 생략될 수도 있다.
이하에서 보다 완벽하게 기술될 바와 같이, 전기도금 동작은 클램쉘 타입 웨이퍼 홀더 내에 웨이퍼를 로딩하는 동작 및 전기도금이 수행되는 전기도금 모듈들 중 하나 (309,311 또는 313) 의 셀 내에 포함된 전기도금 조 내로 클램쉘을 하강시키는 동작을 포함할 수도 있다. 이 셀은 때로 (애노드가 떨어져 있을 수도 있지만) 도금될 금속의 소스 역할을 하는 애노드 및 도징 시스템 (333) 으로부터의 선택적 화학 첨가제들과 함께 때로 중앙 일렉트로필 조 저장부 (323) 에 의해서 공급되는 전기도금 조 용액을 포함한다. 선택적 EBR 후에, 웨이퍼는 통상적으로 세정, 린싱 및 건조된다.
마지막으로, 일렉트로필-후 프로세싱은 완료된 후에, 백-엔드 로봇 암 (325) 은 웨이퍼를 찾아서 이를 카세트 (329A 또는 329B) 로 복귀시킨다. 거기로부터 카세트 (329A 또는 329B) 가 예를 들어서 화학적 기계적 폴리싱 시스템과 같은 다른 반도체 웨이퍼 프로세싱 시스템들로 제공될 수도 있다.
본 명세서에서 상술한 장치/프로세서는 예를 들어서 반도체 디바이스들, 디스플레이, LED, 광전 패널 등의 제조 또는 가공을 위한 리소그래피 패터닝 툴 또는 프로세스와 함께 사용될 수 있다. 통상적으로, 이러한 툴 또는 프로세스는 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 사용 또는 수행될 수 있다. 막 리소그래피 패터닝은 통상적으로 각각 다수의 가능한 툴을 사용하여서 실현되는 다음의 단계들 중 몇몇 또는 모두를 포함하며, 이 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여서 기판과 같은 처리 대상에 포토레지스트를 도포하는 단계, (2) 고온 플레이트 퍼니스 또는 UV 경화 툴을 사용하여서 포토레지스트를 경화하는 단계, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여서 포토레지스트를 가시광선 또는 자외선 또는 x 선 광에 노출시키는 단계, (4) 습식 벤치 (wet bench) 와 같은 툴을 사용하여서 레지스트를 선택적으로 제거하여서 이를 패터닝하도록 상기 포토레지스트를 현상하는 단계, (5) 건조 또는 플라즈마 지원형 에칭 툴을 사용하여서 포토레지스트 패턴을 그 아래에 놓인 막 또는 처리 대상에 전사하는 단계, 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 탈피기 (stripper) 와 같은 툴을 사용하여서 포토레지스트를 제거하는 단계를 포함할 수 있다.
방법
일 양태에서, 기판 상에 전기도금하는 방법이 제공된다. 이 방법은 (a) 상기 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버에 상기 기판을 제공하는 단계로서, 상기 도금 챔버는, (i) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 기판을 홀딩하는 기판 홀더; 및 (ii) 에지 영역 및 중앙 영역을 가지며 전기도금 동안에 상기 중앙 영역으로부터 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (AHRICS) 를 포함하는, 상기 기판을 제공하는 단계; 및 (b) 상기 기판을 회전시키고 흐름 성형 요소 (flow shaping element) 의 채널들을 통해서 상기 기판의 도금 면의 방향으로 전기도금 셀 내의 전해질을 제공하면서 상기 기판 상에 금속을 전기도금하는 단계를 포함한다. 이 방법은 통상적으로 기판의 도금 면을 전해질 내에 침지하는 단계, 웨이퍼 기판의 도금 면이 전해질 내에 침지된 채에 전기 도금 동안에 웨이퍼 기판을 회전시키는 단계, 및 웨이퍼 기판의 에지에서 시드 층과 접촉하는 전기 컨택트를 통해서 웨이퍼 기판을 네거티브 바이어스하는 단계를 포함한다. 몇몇 실시예들에서, 전기도금 동안에 웨이퍼 기판의 에지로부터 이온성 전류의 일부를 전환시키도록 전력이 제 2 캐소드에 제공된다.
AHRICS들의 컴퓨터적 연구 및 실험적 연구
상이한 형상들 (도 1a, 도 1c 및 도 1d에 예시된 바와 같은 형상 A, 형상 C 및 형상 D) 을 갖는 몇 개의 AHRICS 플레이트들 및 도 1b에 도시된 형상 B을 갖는 평판형 플레이트가 컴퓨터적으로 (computationally) 테스트되었고 플레이트 형상의 캐소스들 (웨이퍼들) 상의 전류 밀도 분포에 대한 영향이 평가되었다. 컴퓨터적 모델링은 5 옴/스퀘어 (ohm/square) 의 시트 저항 및 50 옴/스퀘어 (ohm/square) 의 시트 저항을 갖는 시드 층들에 대해서 수행되었다. 비교를 위해서, 테스트된 플레이트들 (A,B,C 및 D) 각각은 동일한 수직 두께 및 총 이온성 저항을 갖는다. 형상 A을 갖는 AHRICS 플레이트는 9.43 mm 두께이며 8 mm 볼록형 포물선 돔 형상을 가지며 1.25 퍼센트의 기공율을 갖는다. 돔형화 정도는 돔의 중앙과 돔의 에지 간의 z 방향 거리 차로서 측정된다 (도 1a에서 D4). 모든 플레이트들은 이방성 전도도를 갖는다 (기판의 도금 면에 대해서 실질적으로 수직인 z 방향으로 전도하지만 기판의 도금 면에 대해 평행한 r 방향으로는 전도하지 않음).
도 4a는 5 옴/스퀘어 (ohm/square) 의 시트 저항을 갖는 시드 층을 갖는 기판 상에 형상들 A, B, C 및 D을 갖는 플레이트들을 사용하여서 전기도금하기 위한 전류 밀도 분포의 컴퓨터적 모델링을 예시한다. 예시된 바와 같이, 볼록 돔형 또는 포인팅된 (pointed) AHRICS 플레이트 (각기 형상 A 및 형상 D) 는 메인 캐소드의 중앙 영역에서 메인 캐소드 (웨이퍼) 표면 상의 전체 전류 밀도 편차를 크게 감소시킬 수 있다. 이로써, 볼록 형상은 균일한 도금 프로파일을 요구하는 애플리케이션들에서 보다 적합하다. 모델링 결과들에 기초하여서, 포물선 돔형 AHRICS 플레이트 (형상 A) 가 포인팅된 (선형) 볼록형 플레이트 (형상 D) 에 비해서 전류 밀도 편차를 더 감소시켰다.
도 4b는 50 옴/스퀘어 (ohm/square) 의 시트 저항을 갖는 시드 층을 갖는 기판 상에 형상들 A, B, C 및 D을 갖는 플레이트들을 사용하여서 전기도금하기 위한 전류 밀도 분포의 컴퓨터적 모델링을 예시한다. 이 결과들은 도 4a에 도시된 결과들과 유사하다. AHRICS 형상 (형상 A 및 형상 D) 의 볼록 형상들은 형상 B의 평판형 플레이트 또는 중앙에 비해서 에지에서 증가된 전류 밀도를 증진시키는 오목 형상 C 플레이트보다 크게 균일한 중앙 대 에지 전류 밀도를 제공한다.
제 2 캐소드와 결합될 때에, 웨이퍼 상의 전체적으로 균일한 전류 밀도 분포가 형상 A 플레이트에 의해서 달성될 수 있다. 제 2 캐소드를 갖는 전기도금 시스템이 도 2에 도시된다.
유사한 전류 밀도 프로파일들이 상대적으로 작은 돔형화 정도를 갖는 고 저항 AHRICS 플레이트 또는 상대적으로 낮은 저항 및 큰 돔형화 정도를 갖는 AHRICS 플레이트를 사용하여서 달성될 수 있음이 증명되었다. 달리 말하면, 웨이퍼 기판 상의 유사한 전류 밀도 프로파일들은 돔형화가 전혀 없거나 매우 작은 매우 높은 저항의 AHRICS 플레이트 또는 상당한 돔형화 정도를 갖는 매우 낮은 저항의 AHRICS 플레이트에 의해서 달성될 수 있다. 전자 (former) 는 동일한 전류를 애노드에 전달하기 위해서 도금 프로세스 동안에 매우 높은 도금 전압을 요구할 것이다. 이는 대형 전원 등을 요구할 수도 있다. 이로써, "돔형화" 자체가 매우 높은 저항의 AHRICS 플레이트에 대한 필요를 줄이는 효과적인 방법을 제공한다.
도 5a는 상이한 시드 층들을 갖는 캐소드들 (웨이퍼 기판들) 상에 형상 A의 돔형상 AHRICS 플레이트를 사용한 컴퓨터적으로 유도된 전류 밀도 분포의 예시이다. 모든 경우들에서, AHRICS 플레이트는 9.43 mm 두께이며, 8 mm 볼록 포물선 돔형화 정도를 가지며 1.25 % 기공율을 갖는다. 도시된 바와 같이, 균일한 전류 밀도 분포가 0.1 옴/sq 내지 50 옴/sq에 이르는 상이한 시트 저항들의 다수의 웨이퍼들 상에서 중앙 영역에서 (450 mm 웨이퍼 기판의 경우에 r = 0 내지 r = 190 mm 영역에서) 달성되었다. 이 데이터는 제 2 캐소드가 사용되지 않은 경우에 대해서 제공된 것이다. 대부분의 저항성 층들에 대해서 에지 근방 프로파일들은 최적이지 않았음이 확인될 수 있다. 도 5b는 제 2 캐소드를 사용하는 유사한 컴퓨터적으로 유도된 전류 밀도 프로파일을 예시한다 (다른 파라미터들을 동일하게 유지됨). 광범위한 시드 층 시트 저항에 대해서 전체적으로 균일한 전류 밀도 분포가 획득되었음이 확인될 수 있다. 도 4a 및 도 4b 및 도 5a 및 도 5b에서 제공된 컴퓨터적 모델링은 450 mm 직경을 갖는 웨이퍼들에 대해서 수행되었다.
도 6a 및 도 6b는 300 mm 직경 웨이퍼들을 기판들로서 사용하여서, 형상 A의 돔형상 AHRICS 플레이트를 갖는 장치 상에서 수집된 실험적 데이터를 나타낸다. 300 mm 웨이퍼들은 개념을 확정하기 위해서 사용되었는데, 그 이유는 300 mm 웨이퍼가 용이하게 입수 가능하며 저렴하기 때문이며, 역시 전착은 450 mm 웨이퍼 기판들에 대해서도 동일한 메카니즘을 따른다. 이 테스트의 목적은 캐소드 기판 (본 경우에서는 300 mm 직경의 웨이퍼) 상의 평탄한 도금된 막 두께 프로파일에 이어지는 평탄한 전체적 전류 밀도 프로파일을 달성하기 위한 것이다. 포물선적으로 돔형화된 플레이트가 사용되었다. 이 사용된 플레이트는 4.7 % 기공율을 라지며 약 10 mm의 총 돔형화 정도를 갖는다 (볼록 형상이며, 플레이트의 중앙이 플레이트의 에지보다 웨이퍼 기판에 약 10 mm 정도 더 가까움). 데이터는 각기 40 옴/sq 시드 층, 17 옴/sq 시드 층, 7 옴/sq 시드 층, 및 1000 Å (0.2 옴/sq) 시드 층을 갖는 웨이퍼 기판들 상에서 평탄한 프로파일을 보인다. 이러한 데이터는 위에서 제공된 컴퓨터적 모델링 결과들의 타당성을 입증한다.
비교를 위해서, 도 7은 평판형 플레이트 (도 1b의 형상 B) 를 갖는 장치를 사용하여서 상이한 시드 층들을 갖는 캐소드들 (웨이퍼 기판들) 상에서의 전류 밀도 분포를 위한 컴퓨터적 모델링의 결과를 나타낸다. 모델링은 450 mm 직경을 갖는 웨이퍼에 대해서 수행되었다. 평판형 플레이트는 9.43 mm 두께이며 1.25 % 기공율을 갖는다. 이 경우에, 중앙 전류 밀도 프로파일은 약 1.02의 전류 밀도 최대/최소 비를 갖는, 0.1 옴/sq 시드 층을 갖는 기판 상에서의 평탄한 프로파일에서 약 1.5의 전류 밀도 최대/최소 비를 갖는, 50 옴/sq 시드 층을 갖는 기판 상에서의 접시형 프로파일까지 크게 변하였다. 상술한 형상 A의 돔형 AHRICS 플레이트가 평판형 플레이트가 갖지 못한 추가의 "튜닝" 또는 "보정" 기능을 나타내었음이 명백하다.

Claims (18)

  1. 전기도금 장치로서,
    (a) 평면인 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버;
    (b) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 평면인 기판을 홀딩하도록 구성된 기판 홀더; 및
    (c) 에지 영역 및 중앙 영역을 가지며, 전기도금 동안에 상기 중앙 영역에서 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (anisotropic high resistance ionic current soruce) (AHRICS) 로서, 상기 AHRICS는 전기도금 동안에 상기 기판의 상기 도금 면이 가장 가까운 AHRICS 표면의 10 mm 이내에 있도록 위치되는, 상기 AHRICS를 포함하는, 전기도금 장치.
  2. 제 1 항에 있어서,
    상기 AHRICS는 복수의 채널들을 구비한 이온적으로 저항성 재료 (ionically resistive material) 를 포함하며,
    상기 복수의 채널들은 상기 이온적으로 저항성 재료를 통해서 형성되며,
    상기 채널들은 상기 AHRICS를 통한 상기 전해질의 이송을 가능하게 하는, 전기도금 장치.
  3. 제 2 항에 있어서,
    상기 채널들은 상기 AHRICS의 바디 내에서 유체적으로 연통하지 않는, 전기도금 장치.
  4. 제 1 항에 있어서,
    상기 AHRICS의 두께는 상기 중앙 영역에서와 상기 에지 영역에서 동일한, 전기도금 장치.
  5. 제 1 항에 있어서,
    상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 포물선 함수를 따르는, 전기도금 장치.
  6. 제 1 항에 있어서,
    상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 선형 함수를 따르는, 전기도금 장치.
  7. 제 1 항에 있어서,
    상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 기판-대향 표면의 상이한 부분들에서 상기 에지 영역에서 상기 중앙 영역으로 선형 함수 및 포물선 함수 모두를 따르는, 전기도금 장치.
  8. 제 1 항에 있어서,
    상기 AHRICS의 상기 기판-대향 표면의 중앙과 상기 AHRICS의 상기 기판-대향 표면의 에지 간의 z-방향으로의 거리는 4 내지 15 mm인, 전기도금 장치.
  9. 제 1 항에 있어서,
    상기 기판과 상기 AHRICS의 상기 기판-대향 표면 간의 거리가 상기 중앙 영역에서 2 내지 15 mm이고 상기 기판과 상기 AHRICS의 상기 기판-대향 표면 간의 거리가 상기 에지 영역에서 6 내지 20 mm가 되도록 상기 AHRICS가 위치하는, 전기도금 장치.
  10. 제 1 항에 있어서,
    상기 AHRICS의 상기 기판-대향 표면은 단면에서 볼 때에 상기 에지 영역에서 상기 중앙 영역으로 다항 함수를 따르는, 전기도금 장치.
  11. 제 1 항에 있어서,
    상기 AHRICS는 이온적으로 저항성 재료로 이루어지며 상기 이온적으로 저항성 재료 내에서 형성된 1000 개 내지 25000 개의 비연통 채널들을 포함하는, 전기도금 장치.
  12. 제 1 항에 있어서,
    상기 AHRICS는 복수의 채널들을 포함하는 이온적으로 저항성 재료로 이루어지며,
    채널 각각의 직경은 상기 기판과 상기 AHRICS 간의 가장 가까운 거리보다 크지 않은, 전기도금 장치.
  13. 제 1 항에 있어서,
    상기 AHRICS와 함께 적층된 하나 이상의 이온적으로 저항성 이온적으로 침투성 (ionically resistive ionically permeable) 플레이트들을 더 포함하는, 전기도금 장치.
  14. 제 1 항에 있어서,
    상기 AHRICS와 함께 적층된 하나 이상의 이온적으로 저항성 이온적으로 침투성 플레이트들을 더 포함하며,
    상기 이온적으로 저항성 이온적으로 침투성 플레이트들은 서로 분리된, 전기도금 장치.
  15. 제 1 항에 있어서,
    상기 기판의 에지 영역으로부터 이온성 전류를 전환하도록 구성된 제 2 캐소드 (secondary cathod) 를 더 포함하는, 전기도금 장치.
  16. 제 1 항에 있어서,
    상기 기판의 상기 에지 영역에서 이온성 전류를 차단하도록 구성된 쉴드 (shield) 를 더 포함하는, 전기도금 장치.
  17. 기판 상에 전기도금하는 방법으로서,
    (a) 상기 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버에 상기 기판을 제공하는 단계로서, 상기 도금 챔버는,
    (i) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 기판을 홀딩하는 기판 홀더; 및
    (ii) 에지 영역 및 중앙 영역을 가지며, 전기도금 동안에 상기 중앙 영역에서 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 큰 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (AHRICS) 로서, 상기 AHRICS는 복수의 채널들을 갖고 전기도금 동안에 상기 기판의 상기 도금 면이 가장 가까운 AHRICS 표면의 10 mm 이내에 있도록 위치되는, 상기 AHRICS를 포함하는, 상기 기판을 제공하는 단계; 및
    (b) 상기 기판을 회전시키고 상기 AHRICS의 채널들을 통해서 상기 기판의 도금 면의 방향으로 도금 챔버 내의 전해질을 제공하면서 상기 기판 도금 면 상에 금속을 전기도금하는 단계를 포함하는, 전기도금 방법.
  18. 전기도금 장치로서,
    (a) 평면인 기판 상에 금속을 전기도금하는 동안에 전해질 및 애노드를 포함하도록 구성된 도금 챔버;
    (b) 상기 기판의 도금 면이 전기도금 동안에 상기 애노드로부터 분리되도록 상기 평면인 기판을 홀딩하도록 구성된 기판 홀더; 및
    (c) 에지 영역 및 중앙 영역을 가지며, 전기도금 동안에 상기 중앙 영역에서 상기 기판까지의 거리보다 상기 에지 영역에서 상기 기판까지의 거리가 더 작은 형상을 갖는 기판-대향 표면을 포함하는 이방성 고 저항 이온성 전류 소스 (AHRICS) 로서, 상기 AHRICS는 전기도금 동안에 상기 기판의 상기 도금 면이 가장 가까운 AHRICS 표면의 10 mm 이내에 있도록 위치되는, 상기 AHRICS를 포함하는, 전기도금 장치.
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