KR102175205B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 다이오드를 통해 전원공급전압에 연결되고, 다수의 신호라인들 중 대응되는 신호라인에 데이터를 공급하는 다수의 버퍼들; 및 상기 다수의 신호라인들 중 하나의 신호라인으로부터 공급되는 데이터를 수신하고, 상기 전원공급전압을 직접적으로 공급받아 동작하는 다수의 수신회로들을 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로 좀 더 구체적으로 스몰스윙데이터라인을 위한 반도체장치에 관한 것이다.
일반적으로, 반도체 집접회로들에서 내부 연결 라인들은 높은 커패시턴스를 가진다. 이는 내부 연결 라인들이 트랜지스터들과 같은 많은 수의 회로소자들과 함께 연결되어 있고, 긴 거리에 연장되어 있으며, 커패시턴스를 더 증가시킬수 있는 다른 요소들 상에 위치하기 때문이다. 종종, 높은 커패시턴스를 갖는 내부 연결 라인들은 고속 또는 고주파수로 스위치될 필요가 있다. 높은 커패시턴스를 갖는 내부연결 라인들이 고주파수로 스위칭되는 경우 과도한 전력소모가 유발되고, 접지전압의 변동과 같은 내부공급전압의 열하가 유발될 수 있다. 게다가, 고주파수에서 높은 커패시턴스를 갖는 레일들 사이의 내부연결 라인들은 과도한 전력소모를 유발하고, 내부공급전압을 열하시키기 때문에 구동회로의 사이즈 및 구동능력이 적절하게 조절되어야 한다.
디램(DRAM, Dynamic Random Access Memory)은 높은 커패시턴스의 내부연결라인들로 데이터를 전송하는 집적회로 중 하나이다. 디램은 데이터를 저장하기 위한 커패스터와 트랜지스터로 이루어진 메모리셀들을 포함하는 비휘발성 메모리 이다. 디램의 기본적인 기능인 데이터 입출력동작은 메모리셀에서 트랜지스터의 게이트에 입력되는 워드라인을 온/오프 하는것에 의해 데이터를 운반한다.
메모리장치 안에 메모리셀은 일반적으로 다수의 뱅크로 나뉘어져 있다. 리드동작 시 각 셀에 저장된 데이터는 입출력센스앰프에 의해 증폭된 후 글로벌입출력라인을 통해 DQ패드로 출력된다. 라이트동작시 DQ패드를 통하여 외부에서 공급된 데이터가 글로벌입출력라인을 통해 라이트구동부로 전송된 후 메모리셀에 저장된다. 데이터 경로인 글로벌입출력라인들은 많은 회로 소자들을 연결하고, 긴 거리에 배치되어 있기 때문에 높은 커패시턴스를 가지게 된다.
고속으로 동작하는 고집적 반도체 장치는 전력소모를 낮추기가 어렵다. 더욱이, 고집적 반도체의 동작 속도가 증가할수록 내부전원라인들의 열화가 가속된다. 따라서, 동작속도를 높이고, 전력소모 및 내부공급전압의 열화를 감소시킬 수 있는 기술이 요청되어지고 있다.
본 발명은 내부 연결 라인을 낮은 전압으로 구동하는 반도체장치를 제공한다.
이를 위해 본 발명은 다이오드를 통해 전원공급전압에 연결되고, 다수의 신호라인들 중 대응되는 신호라인에 데이터를 공급하는 다수의 버퍼들; 및 상기 다수의 신호라인들 중 하나의 신호라인으로부터 공급되는 상기 데이터를 수신하고, 상기 전원공급전압을 직접적으로 공급받아 동작하는 다수의 수신회로들을 포함하는 반도체장치를 제공한다.
또한, 본 발명은 다수의 신호라인들 중 대응되는 신호라인에 데이터를 공급하고, 제1전원공급전압에 의해 동작하는 다수의 버퍼들; 및 상기 다수의 신호라인들 중 하나의 신호라인으로부터 공급되는 데이터를 수신하고, 상기 제1전원공급전압보다 큰 진폭을 갖는 상기 제2전원공급전압을 직접적으로 공급받아 동작하는 다수의 수신회로들을 포함하되, 상기 다수의 버퍼들 각각은 상기 제1전원공급전압 및 제2전원공급전압 사이에 연결되는 반도체장치를 제공한다.
본 발명은 내부 연결 라인을 낮은 전압으로 구동함으로써, 전력소모를 감소시키고, 신호의 안전성 및 전송속도가 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 스몰스윙데이터라인을 위한 반도체장치의 구성을 도시한 회로도이다.
도 2는 도 1에 도시된 회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1 및 도 2에 도시된 스몰스윙데이터라인을 위한 회로를 포함하는 반도체장치의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 일부 블록에 대한 회로도이다.
도 5 및 도 6은 도 4에 도시된 회로의 동작을 2개의 다른 동작 예로 설명하기 위한 타이밍도이다.
도 7A 및 도 7B는 높은 커패시턴스를 갖는 라인들을 구동하는 구동부들에 다이오드들을 통해 레벨 강하된 전원공급전압을 제공하는 구성을 도시한 블럭도이다.
도 8A 및 도 8B는 도 3 및 도 4에 도시된 실시예와 다른 실시예에 따른 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
이하, 도 1 및 도 2를 참고하여 동작속도를 향상시키고, 전력소모 및 내부공급전압의 열화를 감소시킬 수 있는 스몰스윙데이터라인 기술을 보다 구체적으로 설명한다. 도 1에서, 제1버퍼(102)는 입력신호(IN)를 입력 받아 커패시터(104)가 연결되어있는 커패시턴스라인(108)을 구동한다. 커패시턴스라인(108)은 커패시턴스를 갖는 내부 연결 라인 중 하나이다. 커패시터(104)는 기생커패시턴스를 포함한다. 커패시터(104)의 기생커패시턴스는 커패시턴스라인(108)에 연결된 트랜지스터의 게이트 및 디퓨전 영역 사이의 커패시턴스와, 메탈 또는 도전체로 구성된 커패시턴스라인(108) 자체의 커패시턴스를 포함한다. 3상버퍼(106)는 커패시턴스라인(108)을 통하여 제1버퍼(102)에 의해 생성된 신호를 입력 받는다. 3상버퍼(106)은 또한 3상제어신호(CTRL)을 입력받는다. 3상제어신호(CTRL)가 활성화 상태일 때 3상버퍼(106)는 활성화 되고, 3상제어신호(CTRL)가 비활성화 상태일 때 3상버퍼(106)는 hi-z상태가 된다.
도 1의 회로는 커패시턴스라인(108)을 구동하는 제1버퍼(102)가 제1전원공급전압(VPERI)보다 낮은 진폭을 갖는 제2전원공급전압(VPERIL)에 의해 동작하는 것에 특징이 있다. 제1전원공급전압(VPERI)은 3상버퍼(106)를 포함한 다른 회로소자들을 동작시키기 위해 공급된다. 본 실시예에서는 외부공급전압이 1.8V, 제1전원공급전압(VPERI)이 1.5V, 그리고 제2전원공급전압(VPERIL)이 1.3V로 설정된 경우를 가정한다. 제1전원공급전압(VPERI)과 제2전원공급전압(VPERIL)은 외부에서 공급되는 외부공급전압으로부터 생성된다. 외부공급전압, 제1전원공급전압(VPERI) 및 제2전원공급전압(VPERIL)은 설계목적 및 제약에 따라 서로 다른 진폭 또는 레벨로 설정될 수 있다. 선택적으로 외부공급전압은 제1전원공급전압(VPERI)으로 공급될 수도 있다.
제2전원공급전압(VPERIL)이 공급되는 제1버퍼(102)에 의해 구동되는 커패시턴스라인(108)의 신호는 주변 회로의 노드의 신호에 비해 낮은 전압으로 스윙(swing)된다. 커패시턴스라인(108)의 신호가 낮은 전압으로 스윙되면 전력소모가 감소되고, 신호의 완전성(integrity) 및 전송속도가 향상된다. 높은 커패시턴스 특성이 주어진 커패시턴스라인(108)의 신호를 낮은 전압으로 스윙시키면 스위칭될 때 전력 분산도 감쇠되므로, 커패시턴스라인(108)을 통해 신호를 빠르게 전송시킬 수 있다.
도 1에서 3상버퍼(106)는 커패시턴스라인(108)이 로직 하이 상태 일 때 마다 전력을 소모하게 되는 단점이 있다. 커패시턴스라인(108)이 로직 하이 상태일 때 3상버퍼(106)에 포함된 모든 트랜지스터에서 전력 소모가 일어난다. 이때 3상버퍼(106)가 활성화 상태인 시간을 감소시킴으로써, 전력 소모량을 상당히 감소시킬 수 있다. 이 내용은 도 2를 참조하여 자세히 설명한다.
도 2를 참고하면 3상버퍼(106)와 커패시턴스라인(108)의 데이터 신호를 제어하기 위한 제어신호(CTRL)의 파형을 확인할 수 있다. 제어신호(CTRL)가 비활성화 상태(도 2에서 비활성화상태는 로직 로우로 설정)일 때, 3상버퍼(106)는 hi-z상태(커패시턴스라인(108)의 신호에 반응하지 않는 상태)가 된다. 제어신호(CTRL)가 활성화 상태일 때, 3상버퍼(106)는 커패시턴스라인(108)의 신호에 따라 반응하는 상태가 된다.
커패시턴스라인(108)의 데이터가 로직 하이 인 경우, 3상버퍼(106)는 제어신호(CTRL)가 활성화된 동안만 전력을 소모한다. 제어신호가 비활성화된 경우 3상버퍼(106)는 hi-z상태로 전력을 소모하지 않는다. 본 실시예에서 제1버퍼(102)에 의해 커패시턴스라인(108)에 유효한 데이터가 전송되는 구간 동안에만 3상버퍼(106)가 활성화 상태가 된다. 다르게 말하면, 커패시턴스라인제어신호(CTRL)가 활성화된 구간보다 더 오랜 구간동안 유효 데이터가 커패시턴스라인(108)에 공급된다. 커패시턴스라인(108)의 신호가 스윙되는 전압을 제한하는 것으로 감소되는 전류의 양보다 커패시턴스라인(108)이 로직 하이 상태일 때 3상버퍼(106)에서 소모되는 전류의 양이 휠씬 적기 때문에 결국 전력소모는 더 작아진다. 이것은 특히 동작 모드에서 높은 커패시턴스를 갖는 내부 연결 라인들을 스위칭 하는 집적회로에 적용된다.
3상버퍼(106)의 특성 때문에 3상버퍼(106)의 hi-z상태에서 출력 데이터를 손실시키지 않기 위하여 3상버퍼(106)의 출력에 래치회로(도 1에서 미도시)를 구비할 수 있다. 제1버퍼(102)는 커패시턴스라인(108)을 구동하기 위한 어떤 로직 게이트로도 구현될 수 있다. 예를 들어, 제1버퍼(102)는 이용될 회로망에 따라 인버터, NOR게이트 또는 NAND게이트로 구현될 수 있다. 또한, 3상버퍼(106)는 hi-z상태가 가능한 로직 게이트로 구현할 수 있다.
도 3은 도 1 및 도 2에서 나타낸 스몰스윙데이터라인 기술을 적용한 실시예를 도시한 블럭도이다. 도 3을 참고하면 낮은 전압으로 스윙되는 신호들이 전송되는 글로벌입출력라인들(GIO0, GIO1, GIO2)을 포함하는 반도체장치의 구조를 확인할 수 있다. 각각의 글로벌입출력라인들(GIO0, GIO1, GIO2)은 다수의 블록들에 연결되어 있고, 긴 거리에 걸쳐 위치해 있다. 글로벌입출력라인들(GIO0, GIO1, GIO2)의 높은 커패시턴스는 동작 중 높은 전력소모와 노이즈를 유발한다. 앞서 설명된 스몰스윙데이터라인 기술은 글로벌입출력라인들(GIO0, GIO1, GIO2)의 신호 지연과 스위칭 동작에 의해 생성되는 노이즈 및 전력소모를 줄일 수 있다.
도 3의 반도체 장치는 GIO센스앰프들(304-a, 304-b, 304-c) 및 워드라인구동부들(306-a, 306-b, 306-c)에 각각 연결된 메모리뱅크들(302-a, 302-b, 302-c)을 포함한다. 각각의 GIO센스앰프들(304-a, 304-b, 304-c) 및 워드라인구동부들(306-a, 306-b, 306-c)은 글로벌입출력라인들(GIO0, GIO1, GIO2)에 연결된다. 각각의 글로벌입출력라인들(GIO0, GIO1, GIO2)은 다수의 신호라인들을 포함한다. 글로벌입출력라인들은 다수의 DQ구동부들(308-0, 308-1) 및 GIO구동부들(310-0, 310-1)과 각각 차례로 연결되어 있다. DQ구동부들(308-0, 308-1) 및 GIO구동부들(310-0, 310-1)은 DQ 패드들(312-0, 312-1)에 각각 연결되어 있다.
GIO센스앰프(304-a, 304-b, 304-c)와 DQ구동부(308-0, 308-1)는 리드 동작시 선택된 메모리셀의 데이터를 DQ패드(312-0, 312-1)에 전송하는 것을 도와주고, GIO구동부(310-0, 310-1)과 워드라인구동부(306-a, 306-b, 306-c)는 라이트 동작시 DQ패드(312-0, 312-1)에서 공급한 데이터를 선택된 메모리셀에 저장하는 것을 도와준다. 스몰스윙데이터라인 기술은 도 4의 회로도를 참고하여 보다 구체적으로 살펴보면 다음과 같다.
도 4를 참고하면 도 3에 도시되어 있는 DQ구동부(308-0, 308-1), GIO구동부(310-0, 310-1), GIO센스앰프(304-a, 304-b, 304-c) 및 워드라인구동부(306-a, 306-b, 306-c)의 상세한 회로도를 확인할 수 있다. 도 4에 있어, 입출력센스앰프(402) 및 인버터(404)는 도 3의 GIO센스앰프(304-a, 304-b, 304-c)의 일부를 형성하고, 3상버퍼(408)는 도 3에 있어 DQ구동부(308-0, 308-1)의 일부를 형성한다. 인버터들(410, 412)은 도 3에 있어 GIO구동부(310-0, 310-1)의 일부를 형성하고, 3상버퍼(406)는 도 3에 있어 워드라인구동부(306-a, 306-b, 306-c)의 일부를 형성한다. 3상버퍼(408)는 NMOS트랜지스터들(4081, 4082) 및 PMOS트랜지스터들(4083, 4084)을 포함하고, 3상버퍼(406)는 NMOS트랜지스터들(4061, 4062) 및 PMOS트랜지스터들(4063, 4064)을 포함한다. 도 1의 회로와 비슷하게 도 4의 회로는 제1전원공급전압(VPERI)과 제1전원공급전압(VPERI)보다 낮은 레벨을 가지는 제2전원공급전압(VPERIL)을 공급받아 동작하는 글로벌입출력라인(GIO)이 개시되어 있다. 본 실시예에서 외부공급전압이 1.8V, 제1전원공급전압(VPERI)이 1.5V, 그리고 제2전원공급전압(VPERIL)이 1.3V로 설정된 경우를 가정한다. 제1전원공급전압(VPERI)과 제2전원공급전압(VPERIL)은 외부에서 공급되는 외부공급전압으로부터 생성된다. 외부공급전압, 제1전원공급전압(VPERI) 및 제2전원공급전압(VPERIL)은 설계목적 및 제약에 따라 서로 다른 진폭 또는 레벨로 설정될 수 있다. 선택적으로 외부공급전압은 제1전원공급전압(VPERI)으로 공급될 수도 있다.
글로벌입출력라인(GIO)의 신호가 상대적으로 낮은 제2전원공급전압(VPERIL)으로 스윙되도록 글로벌입출력라인(GIO)을 구동하므로, 전력소모를 줄일 수 있고, 신호의 완전성(integirty) 및 전송속도를 향상시킬 수 있다. 글로벌입출력라인(GIO)을 구동하기 위한 회로는 제2전원공급전압(VPERIL)을 공급받아 동작하는 인버터들(404, 410)을 포함한다. 높은 커패시턴스 특성이 주어진 글로벌입출력라인(GIO)의 신호를 낮은 전압으로 스윙시키면 스위칭될 때 전력 분산도 감쇠되므로, 글로벌입출력라인(GIO)을 통해 신호를 빠르게 전송시킬 수 있다.
도 4에서 글로벌입출력라인(GIO)의 신호를 받는 회로소자들은 글로벌입출력라인(GIO)의 신호보다 더 높은 레벨의 신호인 제1전원공급전압(VPERI)에 의해 구동되기 때문에 더 많은 전력을 소모하게 되는 단점이 있다. 글로벌입출력라인(GIO)의 신호를 입력 받는 회로소자들은 3상버퍼들(406,408)이다. 3상버퍼들(406, 408)은 글로벌입출력라인(GIO)의 신호가 로직 하이 상태일 때마다 전류를 소모한다. 그러나 글로벌입출력라인(GIO)이 로직 하이 상태일 때 3상버퍼들(406, 408)에 의해 소모되는 전류의 양은 동작 상태 동안 글로벌입출력라인(GIO)이 로직 하이 상태로 유지되는 시간을 최소로 줄이는 것에 의해 상당히 감소시킬 수 있다. 이 내용은 도 5 및 도 6을 참조하여 자세히 설명한다.
도 5 및 도 6을 참고하면 두개의 다른 실시예에서 3상버퍼들(406, 408)을 제어하기 위한 제어신호들(rd_ctrl, wt_ctrl)의 파형과 글로벌입출력라인(GIO)의 신호 파형을 확인할 수 있다. 도 5는 일 실시예에서 제어신호들(rd_ctrl, wt_ctrl)과 글로벌입출력라인(GIO)의 신호 파형을 도시한 타이밍도 이고, 도 6은 다른 실시예에서 제어신호들(rd_ctrl, wt_ctrl)과 글로벌입출력라인(GIO)의 신호 파형을 도시한 타이밍도 이다. 도 5에서 파형(5a)는 3상버퍼(408)를 제어하기 위한 리드제어신호(rd_ctrl)와 3상버퍼(406)를 제어하기 위한 라이트제어신호(wt_ctrl)를 나타낸다. 비슷하게, 도 6에서 파형(6a)는 3상버퍼(408)를 제어하기 위한 리드제어신호(rd_ctrl)와 3상버퍼(406)을 제어하기 위한 라이트제어신호(wt_ctrl)를 나타낸다. 도 5 및 도 6에서는 단순화를 위해 2개의 제어신호들을 하나의 파형으로 나타냈다. 리드제어신호(rd_ctrl) 및 반전리드신호(rd_ctrlb)(도 4에 도시되어 있지만 도 5 및 도 6에서는 미도시)는 3상버퍼(408)의 동작을 제어하고, 라이트제어신호(wt_ctrl) 및 반전라이트신호(wt_ctrlb)(도 4에 도시되어 있지만 도 5 및 도 6에서는 미도시)는 3상버퍼(406)의 동작을 제어한다. 리드제어신호(rd_ctrl) 및 라이트제어신호(wt_ctrl)가 비활성화 상태(도 5 및 도 6에서 비활성화 상태는 로직 로우 상태에 해당)일 때, 해당 3상버퍼들(406, 408)은 글로벌입출력라인(GIO)의 신호에 반응하지 않는 상태인 hi-z상태가 된다. 리드제어신호(rd_ctrl) 및 라이트제어신호(wt_ctrl)가 활성화 상태일 때, 해당 3상버퍼들(406, 408)은 글로벌입출력라인(GIO)의 신호에 반응하는 상태가 된다.
도 5를 참고하면 데이터(D1, D2, D3, D4)가 글로벌입출력라인(GIO)을 통해 전송되는 구간동안 액티브상태를 유지하는 리드 및 라이트제어신호(rd_ctrl, wt_ctrl)의 파형을 확인할 수 있다. 본 실시예의 경우 버스트랭스가 4인 경우를 예로 들었지만 실시예에 따라서 다양하게 설정 가능하다. 본 실시예에서는 글로벌입출력라인(GIO)의 신호가 로직 하이 상태(예를 들어, 제2전원공급전압(VPERIL)으로 구동된 상태)일 때 3상버퍼들(406, 408)은 리드 및 라이트제어신호(rd_ctrl, wt_ctrl)가 활성화 상태인 구간에서 전력을 소모한다. 리드 및 라이트제어신호(rd_ctrl, wt_ctrl)가 비활성화 상태일 때, 3상버퍼들(406, 408)은 hi-z상태가 되고 전력소모가 없어진다. 글로벌입출력라인(GIO)의 신호가 스윙되는 전압을 제한하는 것으로 감소되는 전류의 양보다 3상버퍼들(406, 408)의 각각 입력이 로직 하이 상태일 때 3상버퍼들(406, 408)에서 소모되는 전류의 양이 더 작기 때문에 결국 전력소모는 더 작아진다.
도 6의 실시예는 글로벌입출력라인(GIO)의 데이터가 유효한 구간 동안만 3상버퍼들(406, 408)을 활성화 상태로 만들기 때문에 도 5의 실시예보다 전력소모를 더 줄일 수 있다. 리드 및 라이트제어신호(rd_ctrl, wt_ctrl)가 데이터 버스트 구간동안 계속적으로 활성화 상태를 유지하는 파형(5a)과 리드 및 라이트제어신호(rd_ctrl, wt_ctrl)가 데이터 버스트 구간에서 유효한 데이터가 전송되는 구간에만 활성화 상태를 유지하는 파형(6a)을 확실히 비교할 수 있다. 이와 같이 도 5에서 3상버퍼들(406, 408)에 의한 전력소모는 도 6의 실시예에 의하여 거의 절반으로 줄일 수 있게 된다. 3상버퍼들(406, 408)의 특성 때문에 hi-z상태에서 출력 데이터를 손실시키지 않기 위하여 3상버퍼들(406, 408)의 출력에 래치회로(미도시)를 구비할수 있다.
도 4 내지 6에서 버스트동작에 의해 다수의 데이터를 전송할 때 전력소모 개선을 보인 것에 반하여 높은 커패시턴스를 갖는 신호라인에서는 단일 데이터만을 전송하여 전력 소모를 감소시킬 수도 있다. 또한 도 4에서 보여준 3상버퍼의 활용법 외에도 다른 잘 알려진 방법으로 3상버퍼를 사용할 수도 있다. 도 7A 및 도 7B는 높은 커패시턴스를 갖는 글로벌입출력라인(GIO)을 구동하기 위하여 낮은 전압인 제2전원공급전압(VPERIL)을 공급하는 대신에 제1전원공급전압(VPERI)을 다이오드들(720a, 720b, 720c, 720-0, 720-1, 742, 744) 를 통해 레벨 다운시켜 동작시키는 회로도 이다. 도 7A에 도시된 바와 같이, 각각의 다이오드들(720a, 720b, 720c, 720-0, 720-1)은 대응하는 GIO센스앰프들(704-a, 704-b, 704-c) 및 GIO구동부들(710-0, 710-1)에 위치해 있고, 좀 더 명확하게 도 7B에 도시된 다이오드들(742, 744)과 같이 위치할 수도 있다.
도 7B는 도 7A의 DQ구동부(708-0, 708-1), GIO구동부(710-0, 710-1), GIO센스앰프(704-a, 704-b, 704-c) 및 워드라인구동부(706-a, 706-b, 706-c)의 구체적인 회로도를 보여준다. 도 7B에서 입출력센스앰프(732) 및 인버터(734)는 GIO센스앰프(704-a, 704-b, 704-c)의 일부 구성을 보여주고, 3상버퍼(708) DQ구동부(708-0, 708-1)의 일부 구성, 인버터들(736, 738)은 GIO구동부(710-0, 710-1)의 일부 구성, 3상버퍼(706)는 워드라인구동부(706-a, 706-b, 706-c)의 일부 구성들을 보여준다. 3상버퍼(708)는 NMOS트랜지스터들(7081, 7082) 및 PMOS트랜지스터들(7083, 7084)을 포함하고, 3상버퍼(706)는 NMOS트랜지스터들(7061, 7062) 및 PMOS트랜지스터들(7063, 7064)을 포함한다. 도 7A 및 도 7B는 글로벌입출력라인들의 신호를 구동하는 구동부들에 다이오드(도 7A에서는 720a, 720b, 720c, 720-0, 720-1, 도 7B에서는 742, 744)를 통하여 제1전원공급전압(VPERI)을 공급한다는 것을 제외하고 도 3 및 도 4와 유사한 구성을 가지고 있다. 이 다이오드들은 제1전원공급전압(VPERI)을 레벨 다운시키고 다운된 전원공급전압을 GIO구동부들(710-0, 710-1)에 공급한다. 이와 같이 높은 커패시턴스를 갖는 글로벌입출력라인(GIO)의 신호를 쉽게 낮은 접압으로 스윙시킬 수 있다.
아울러, 도 7A 및 도 7B에 도시된 실시예는 다이오드를 사용하여 낮은 레벨의 전원공급전압을 생성함으로써, 낮은 전원공급전압을 생성하기 위한 전압생성회로를 추가적으로 구비할 필요가 없는 이점이 있다. 또한, 다이오드들은 동작 동안 GIO구동부들에 의해의도하지 않은 초과 전류들이 방출되더라도 전원공급전압 공급라인의 전압이 드롭되는 것을 제한시키는 효과가 있다. 외부전압과 트랜지스터의 문턱전압 사이의 전압차가 중요한 요소로 작용한다. 예를 들어, 외부전압이 1.2V이고 PMOS/NMOS 트랜지스터의 문턱전압이 +/-0.4V인 경우에 안전한 동작을 위한 전압 변동률은 0.4V정도 밖에 되지 않는다. 이때, 다이오드가 전원공급전압이 동작을 위한 안정된 레벨을 유지할 수 있도록 GIO구동부들에 의해 방출되는 전류량을 제한하는 것은 매우 유리하다.
본 실시예에서 다이오드들(720a, 720b, 720c, 720-0, 720-1)은 글로벌입출력라인구동부들이 적절한 동작을 할 수 있는 상당한 전류가 공급될 수 있도록 크기를 설정해야 한다. 또한, 다이오드들은 트랜지스터로 구현될 수 있다. 예를 들어 도 7B에 도시된 바와 같이, 다이오드들이 NMOS트랜지스터들(742, 744)로 구현될 수 있다. 실시예에 따라 다이오드들이 PMOS트랜지스터들로 구현될 수도 있다.
도 8A 및 도 8B는 높은 커패시턴스를 갖는 라인들의 구동부 각각에 다이오드들이 연결되는 점을 제외하고는 도 3 및 도 4에 도시된 실시예와 동일한 다른 실시예에 따른 도면이다. 다이오드들(816a, 816b, 816c, 816-0, 810-1, 842, 844)은 제1전원공급전압(VPERI)과 제2전원공급전압(VPERIL)사이에 연결되어 GIO구동부들(810-0, 810-1)에서 방출되는 예상치 못한 큰 전류로 인해 제2전원공급전압(VPERIL)이 너무 낮은 레벨로 다운되는 것을 방지한다. 제2전원공급전압(VPERIL)을 생성하는 회로가 공급할 수 있는 전류량 보다 많은 전류가 GIO구동부들(810-0, 810-1)에서 방출될 때 제2전원공급전압(VPERIL)의 레벨이 다운되지 않도록 다이오드들(816a, 816b, 816c, 816-0, 810-1, 842, 844)이 제2전원공급전압(VPERIL)로부터 GIO구동부들(810-0, 810-1)에 전류를 공급하는 역할을 수행한다. 제2전원공급전압(VPERIL)의 레벨이 갑자기 변동되면 글로벌입출력라인(GIO)의 신호들에 지연이 유발되어 오동작이 유발되므로, 다이오드들(816a, 816b, 816c, 816-0, 810-1, 842, 844)은 제2전원공급전압(VPERIL)의 레벨이 갑자기 변동되는 것을 방지한다. 본 실시예에서 다이오드 기능을 보장하기 위해서는 VPERI ≤ VPERIL + Vth의 수식을 만족시킬수 있도록 설계 해야 한다.(Vth는 다이오드의 문턱전압이다.)
도 8B를 참고하면 도 8A의 DQ구동부(808-0, 808-1), GIO구동부(810-0, 810-1), GIO센스앰프(804-a, 804-b, 804-c) 및 워드라인구동부(806-a, 806-b, 806-c)의 상세한 회로도를 확인할 수 있다. 도 8B를 참고하면 입출력센스앰프(832) 및 인버터(834)는 도 8A의 GIO센스앰프(804-a, 804-b, 804-c)의 일부를 형성하고, 3상버퍼(808)은 도 8A의 DQ구동부(808-0, 808-1)의 일부를 형성하며, 인버터들(836, 838)는 도 8A의 GIO구동부(810-0, 810-1)의 일부를 형성하고, 3상버퍼(806)은 도 8A의 (806-a, 806-b, 806-c)의 일부를 형성한다. 3상버퍼(808)는 NMOS트랜지스터들(8081, 8082) 및 PMOS트랜지스터들(8083, 8084)을 포함하고, 3상버퍼(806)는 NMOS트랜지스터들(8061, 8062) 및 PMOS트랜지스터들(8063, 8064)을 포함한다. GIO구동부(804, 810)는 트랜지스터들(842, 844)로 구현된 다이오드를 포함될 수 있다.
도 8A 및 도 8B에서 다이오드들의 크기는 도 7A 및 도 7B보다 더 작게 만들 수 있다. 노말 상태의 동작에서 제2전원공급전압생성부(846)는 GIO구동부의 적절한 동작을 위한 전류를 공급하고 다이오드들은 GIO구동부들로 예기치 못한 많은 전류가 빠져나갈 때 제1전원공급전압(VPERI)로부터 추가적인 전류를 공급하는 역할을 수행하게 된다.
도 7A, 7B 및 도 8A, 8B에서의 실시예는 각각 하나의 GIO구동부에 하나의 다이오드를 사용했지만, 실시예에 따라서 다수의 다이오드를 사용하도록 구현할 수도 있다. 만약 둘 또는 그 이상의 GIO구동부들이 동시에 동작한다면 상당한 양의 전류를 공급하기 위하여 각 다이오드의 크기는 증가 될 수도 있다.
본 발명은 실시예에 대해 상세히 기술되어 있지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면 본 발명의 정신과 관점에서 벗어나지 않고 여러가지로 변형하여 실시할 수 있음을 이해할 수 있을 것이다.
102: 제1버퍼 104: 커패시터
106: 3상버퍼 108: 커패시턴스라인
302: 메모리뱅크 304: GIO센스앰프
306: 워드라인구동부 308: DQ구동부
310: GIO구동부 312: DQ패드
402: 입출력센스앰프 404: 인버터
406: 3상버퍼 408: 3상버퍼
410: 인버터 412: 인버터
702: 메모리뱅크 704: GIO센스앰프
706: 워드라인동부 708: DQ구동부
710: GIO구동부 712: DQ패드
802: 메모리뱅크 804: GIO센스앰프
806: 워드라인구동부 808: DQ구동부
810: GIO구동부 812: DQ패드
846: 제2전원공급전압생성부

Claims (14)

  1. 다이오드를 통해 전원공급전압에 연결되고, 다수의 신호라인들 중 대응되는 신호라인에 데이터를 공급하는 다수의 버퍼들; 및
    상기 다수의 신호라인들 중 상기 대응되는 신호라인으로부터 공급되는 상기 데이터를 수신하고, 상기 전원공급전압을 직접적으로 공급받아 동작하는 다수의 수신회로들을 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 다수의 수신회로들 각각은 3상버퍼를 포함하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 3상버퍼들 중 적어도 하나는 상기 대응되는 신호라인에 유효한 상기 데이터가 공급되는 기설정된 구간동안 활성화되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 다이오드는 게이트단자를 갖고, 소스단자 및 드레인단자 중 하나가 상기 전원공급전압에 연결되고, 상기 소스단자 및 드레인단자 중 다른 하나가 상기 다수의 버퍼들 중 대응되는 버퍼에 연결된 트랜지스터로 구현되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 다이오드는 NMOS트랜지스터로 구현되는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 다이오드는 PMOS트랜지스터로 구현되는 반도체장치.
  7. 다수의 신호라인들 중 대응되는 신호라인에 데이터를 공급하고, 제1전원공급전압에 의해 동작하는 다수의 버퍼들; 및
    상기 다수의 신호라인들 중 상기 대응되는 신호라인으로부터 공급되는 데이터를 수신하고, 상기 제1전원공급전압보다 큰 진폭을 갖는 제2전원공급전압을 직접적으로 공급받아 동작하는 다수의 수신회로들을 포함하되, 상기 다수의 버퍼들 각각은 상기 제1전원공급전압 및 상기 제2전원공급전압 사이에 연결되는 다이오드를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제2전원공급전압은 상기 제1전원공급전압 및 상기 다이오드의 문턱전압의 합보다 같거나 낮게 설정되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다수의 다이오드들 중 적어도 하나는 상기 제2전원공급전압이 기설정된 레벨 이하로 떨어질 때 상기 다이오드에 대응되는 상기 각각의 버퍼에 전류를 공급하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다수의 수신회로들 각각은 3상버퍼를 포함하고, 상기 다수의 수신회로에 포함된 상기 3상버퍼들 중 적어도 하나는 상기 신호라인에 유효한 데이터가 입력되는 기설정된 구간동안 활성화되는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다수의 수신회로들 각각은 3상버퍼를 포함하고, 버스트 동작 동안 상기 신호라인 상의 상기 다수의 버퍼들 중 적어도 하나의 버퍼에 의해 적어도 2비트의 데이터가 연속적으로 공급되고, 상기 버스트 동작 동안 적어도 상기 하나의 3상버퍼는 활성화 상태인 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다수의 수신회로들 각각은 제어신호를 입력받는 3상버퍼를 포함하되, 상기 제어신호가 비활성화 상태일 때 상기 3상버퍼는 hi-z상태가 되고, 상기 제어신호가 활성화 상태일 때 상기 3상버퍼는 활성화 상태인 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다이오드는
    게이트단자와 드레인단자가 상기 제2전원공급전압과 연결되고, 소스단자는 상기 제1전원공급전압과 연결되는 NMOS트랜지스터를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 다이오드는
    게이트단자와 드레인단자가 상기 제1전원공급전압과 연결되고, 소스단자는 상기 제2전원공급전압과 연결되는 PMOS트랜지스터를 포함하는 반도체장치.
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