KR102173432B1 - 그래핀 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 그래핀 박막 트랜지스터의 제조 방법을 제공하며, 본 제조 방법은 구리박의 표면 상에 그래핀 층을 증착하는 단계; 그래핀 층의 표면 상에 금속 층을 증착하는 단계; 금속 층의 표면에 지지층을 부착하여 그래핀 막을 형성하는 단계; 구리박이 완전히 용해될 때까지 구리 에칭 용액에 그래핀 막을 배치한 다음, 그래핀 막을 타겟 기판에 전사하고, 지지층을 제거하는 단계; 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하여, 소스 전극 및 드레인 전극을 제조하고, 타겟 기판 상에 게이트 전극을 제조하는 단계를 포함한다.

Description

그래핀 박막 트랜지스터의 제조 방법
본 발명은 박막 트랜지스터 분야에 관한 것이며, 특히 그래핀 박막 트랜지스터의 제조 방법에 관한 것이다.
그래핀은 전도성 및 침투성이 우수한 신소재이다. 터치 스크린, 액정 디스플레이 등의 발전에 따라, 그래핀은 우수한 기계적 강도와 유연성을 나타냄으로써 점진적으로 박막 트랜지스터 응용들에서 연구의 초점이 되고 있다.
현재, 그래핀 박막 트랜지스터의 제조 방법은 주로 구리박의 표면 상에 그래핀을 성장시키는 단계; 그래핀의 표면 상에 PMMA(Polymeric Methyl Methacrylate)와 같은 유기 고분자 재료를 코팅하는 단계; 구리박을 에칭하기 위해 구리 에칭 용액에 PMMA, 그래핀 및 구리박으로 구성된 막을 배치하는 단계; 이어서 PMMA를 용해시키고, 포토리소그래피 기술 등을 통해 그래핀의 표면 상에 소스 및 드레인을 제조함으로써, 완전한 그래핀 박막 트랜지스터를 형성하는 단계를 포함한다. 그러나, 종래의 그래핀 박막 트랜지스터의 제조 방법에서는, 포토리소그래피 기술에 사용되는 PMMA와 포토레지스트가 그래핀과 직접 접촉되어 있다. PMMA와 포토레지스트를 용해시킬 때, 그래핀의 표면에 잔류해 있는 PMMA와 포토레지스트로 인한 문제가 발생한다. 후속하는 소스 및 드레인의 제조에 있어서, 이 잔류해 있는 PMMA 및 포토레지스트 때문에 소스 및 드레인이 그래핀의 표면과 완전하게 접촉하지 못하게 된다. 이에 따라, 소스, 드레인 및 그래핀 간의 접촉 저항이 증가하고, 전하 수송이 제한되고, 박막 트랜지스터의 전류가 감소함으로써, 구동 능력이 감소하게 된다.
따라서, 종래의 제조 방법에 있어서의 그래핀 표면에 잔류하는 유기 고분자 재료로 인한 접촉 저항 증가의 문제점을 해결하기 위한, 그래핀 박막 트랜지스터 제조 방법을 제공할 필요가 있다.
본 발명의 실시예는 종래의 제조 방법에 있어서의 그래핀 표면에 잔류하는 유기 고분자 재료로 인한 접촉 저항 증가의 문제점을 해결하기 위한, 그래핀 박막 트랜지스터 제조 방법을 제공한다.
본 발명의 실시예는 그래핀 박막 트랜지스터의 제조 방법을 제공하며, 상기 방법은,
S1: 탄소 소스로서 메탄을 사용하는 화학 기상 증착에 의해 구리박의 표면 상에 그래핀 층을 증착하는 단계;
S2: 상기 그래핀 층의 표면 상에 금속 층을 증착하는 단계;
S3: 상기 금속 층의 표면에 지지층을 부착시켜 그래핀 막을 형성하는 단계;
S4: 구리 에칭 용액에 상기 그래핀 막을 배치하고, 상기 구리 에칭 용액에 상기 지지층을 부분적으로 침지시키고, 상기 구리박이 완전히 용해될 때까지 상기 구리 에칭 용액에 상기 금속 층, 상기 그래핀 층 및 상기 구리박을 완전히 침지시키고, 이어서 상기 구리박이 제거된 상기 그래핀 막을 타겟 기판에 전사하고, 상기 지지층을 제거하는 단계; 및
S5: 상기 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하고, 소스 전극 및 드레인 전극을 제조하고, 상기 타겟 기판의 상기 그래핀 층으로부터 먼 측면에 게이트 전극을 제조하여, 그래핀 박막 트랜지스터를 얻는 단계를 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, S1 이전에, 상기 방법은 상기 구리박을 에탄올, 아세톤 및 0.5mol/L의 묽은 염산에 순차적으로 세정하는 단계를 더 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 전자빔 증착 또는 마그네트론 스퍼터링에 의해 상기 그래핀 층의 표면 상에 증착된다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 5 nm - 50 nm의 두께를 갖는다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 단일 금속 층 또는 복합 금속 층을 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층이 상기 복합 금속 층을 포함하는 경우 상기 복합 금속 층의 모두는 동일한 두께를 갖는다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 티타늄, 금, 니켈, 팔라듐 또는 백금을 포함하는 금속을 사용한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 지지층의 밀도는 상기 구리 에칭 용액의 밀도보다 작다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 지지층은 폴리우레탄을 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 타겟 기판은 절연층을 포함하며, 상기 절연층의 재료는 실리콘 디옥사이드, 실리콘 카바이드, 유리 또는 사파이어를 포함한다.
본 발명의 실시예는 그래핀 박막 트랜지스터의 제조 방법을 제공하며, 상기 방법은,
S1: 구리박의 표면 상에 그래핀 층을 증착하는 단계;
S2: 상기 그래핀 층의 표면 상에 금속 층을 증착하는 단계;
S3: 상기 금속 층의 표면에 지지층을 부착시켜 그래핀 막을 형성하는 단계;
S4: 구리 에칭 용액에 상기 그래핀 막을 배치하고, 상기 구리 에칭 용액에 상기 지지층을 부분적으로 침지시키고, 상기 구리박이 완전히 용해될 때까지 상기 구리 에칭 용액에 상기 금속 층, 상기 그래핀 층 및 상기 구리박을 완전히 침지시키고, 이어서 상기 구리박이 제거된 상기 그래핀 막을 타겟 기판에 전사하고, 상기 지지층을 제거하는 단계; 및
S5: 상기 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하고, 소스 전극 및 드레인 전극을 제조하고, 상기 타겟 기판의 상기 그래핀 층으로부터 먼 측면에 게이트 전극을 제조하여, 그래핀 박막 트랜지스터를 얻는 단계를 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, S1 이전에, 상기 구리박을 에탄올, 아세톤 및 0.5mol/L의 묽은 염산에 순차적으로 세정하는 단계를 더 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 그래핀은 화학 기상 증착에 의해 상기 구리박의 표면 상에 증착된다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 전자빔 증착 또는 마그네트론 스퍼터링에 의해 상기 그래핀 층의 표면 상에 증착된다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 5 nm - 50 nm의 두께를 갖는다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 단일 금속 층 또는 복합 금속 층을 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 금속 층은 티타늄, 금, 니켈, 팔라듐 또는 백금을 포함하는 금속을 사용한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 지지층의 밀도는 상기 구리 에칭 용액의 밀도보다 작다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 지지층은 폴리우레탄을 포함한다.
본 발명의 그래핀 박막 트랜지스터의 제조 방법에 있어서, 상기 타겟 기판은 절연층을 포함하며, 상기 절연층의 재료는 실리콘 디옥사이드, 실리콘 카바이드, 유리 또는 사파이어를 포함한다.
종래 기술과 비교하면, 본 발명의 그래핀 박막 트랜지스터의 제조 방법에서는, 그래핀 층의 표면 상에 금속 층을 퇴적시킴으로써 그래핀 층이 보호되기 때문에, 그래핀 층이 서퍼 층 및 포토레지스트와 직접 접촉하지 않게 되어 그래핀 표면에 잔류물이 생기는 문제를 방지할 수 있으며, 이에 따라 소스 전극과 드레인 전극이 그래핀 층과 직접 접촉하게 되어 소스 전극, 드레인 전극 및 그래핀 간의 접촉 저항을 저감시킨다. 이로 인해 종래의 제조 방법에 있어서의 그래핀 표면에 잔류해 있는 PMMA 및 포토레지스트에 기인하는 소스 전극과 드레인 전극과 그래핀 간의 접촉 저항이 증가하게 되는 문제점이 해결된다.
본 발명의 실시예들 또는 종래 기술의 기술적 해결책을 보다 명확하게 설명하기 위해, 이하에서는 실시예들 또는 종래 기술을 설명하기 위해 필요한 첨부 도면들에 대하여 간단히 소개한다. 이하의 설명에서 첨부 도면들은 본 발명의 일부 실시예들에 불과하며, 당업자는 창의적인 노력을 기울이지 않고도 첨부 도면들로부터 다른 첨부 도면들을 얻을 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 그래핀 박막 트랜지스터 제조 방법의 흐름도이다.
도 2는 본 발명에 따른 그래핀 박막 트랜지스터 제조 방법에 있어서의 그래핀 막의 개략 구성도이다.
도 3은 본 발명의 제조 방법에 의해 제조된 그래핀 박막 트랜지스터의 백 게이트의 전달 함수 그래프이다.
도 1을 참조하도록 한다. 도 1은 본 발명의 바람직한 일 실시예에 따른 그래핀 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다. 본 제조 방법은 다음의 단계들을 포함한다:
S101: 구리박의 표면 상에 그래핀 층을 증착하는 단계;
S102: 그래핀 층의 표면 상에 금속 층을 증착하는 단계;
S103: 금속 층의 표면에 지지층을 부착시켜 그래핀 막을 형성하는 단계;
S104: 구리 에칭 용액에 그래핀 막을 배치하고, 구리 에칭 용액에 지지층을 부분적으로 침지시키고, 구리박이 완전히 용해될 때까지 구리 에칭 용액에 금속 층, 그래핀 층 및 구리박을 완전히 침지시키고, 이어서 구리박이 제거된 그래핀 막을 타겟 기판에 전사하고, 지지층을 제거하는 단계;
S105: 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하고, 소스 전극 및 드레인 전극을 제조하고, 타겟 기판의 그래핀 층으로부터 먼 측면에 게이트 전극을 제조하여, 그래핀 박막 트랜지스터를 얻는 단계.
S101에서는, 구리박의 표면 상에 그래핀 층을 증착하기 이전에, 구리박의 표면 상의 기름 오염물, 산화물, 및 다른 불순물을 제거하는 작업이 필요하다. 본 발명의 바람직한 실시예에 있어서, 이 제거 작업은 구리박의 표면 상의 불순물이 모두 제거될 때까지 구리박을 에탄올, 아세톤 및 0.5mol/L의 묽은 염산으로 순차적으로 세정하는 것을 포함하며, 이에 따라 구리박의 표면이 그래핀 성장 공정을 위한 요건에 도달하게 된다.
본 발명의 바람직한 실시예에서, 그래핀 층은 화학 기상 증착(CVD)에 의해 구리박의 표면 상에 증착된다. CVD에 의해 이루어진 그래핀은 고품질 및 큰 성장 영역의 장점들을 갖는다. 현재 CVD는 고품질의 그래핀을 제조하는 주요 방법이다. 그 원리는 하나 이상의 가스 물질을 반응 챔버에 도입하여 화학 반응이 일어나고, 새로운 물질이 생성되어 기판의 표면 상에 증착되는 것이다.
CVD에 의해 그래핀 층을 증착할 때, 반응 챔버 내에 도입되어 반응 챔버 내의 산화성 가스를 제거하는 비산화성 가스로서 수소가 선택될 수 있다. 물론, 아르곤 또는 다른 가스도 비산화성 가스로서 사용될 수 있으며, 여기에 특별히 제한되지 않는다. 메탄이 탄소 소스로서 사용된다. 탄소 소스는 일산화탄소, 아세틸렌 등과 같은 다른 탄소질 물질일 수 있으며, 여기에 특별히 제한되지 않는다. 고온 및 저압 환경 하에서, 구리박의 표면 상에 그래핀 층을 증착하는 단계들이 완료된다.
S102에서는, 마그네트론 스퍼터링에 의해서 그래핀 층의 표면 상에 금속을 증착시켜, 그래핀 층의 표면 상에 금속 층을 형성한다. 다른 실시예들에서는, 전자 빔 증착 및 이와 유사한 기술들에 의해서 그래핀 층의 표면 상에 금속이 증착되며, 여기에 특별히 제한되지 않는다.
본 발명의 바람직한 실시예에 있어서, 금속 층은 이중 금속 층을 포함하는 복합 금속 층이며, 여기서 그래핀 층의 표면에 가까운 한쪽 금속 층은 티타늄 금속 층이고, 그래핀 층의 표면으로부터 먼 다른 한쪽의 금속 층은 금 금속 층이다. 티탄 금속 층을 그래핀 층에 보다 가깝게 배치하는 이점은 티탄 금속과 그래핀 사이에 결합이 발생하기 쉽고, 티탄 금속 층과 그래핀 층 사이의 접촉 저항이 더욱 감소될 수 있다는 것이다.
물론, 다른 실시예들에서는, 금속 층이 단일 금속 층일 수도 있고, 3개 층, 4개 층 등을 포함하는 복합 금속 층일 수도 있다. 금속 층의 금속 또는 금속들은 티타늄, 금, 니켈, 팔라듐 및 백금 중 하나 이상일 수 있다. 금속 층의 개수 및 금속의 종류는 여기에 특별히 제한되지 않는다.
금속 층이 그래핀 층의 표면 상에 증착될 때 금속의 주입량을 제어할 필요가 있다. 즉, 금속의 두께가 제어되어야 한다. 금속 층의 두께가 너무 얇으면 그래핀 층을 잘 보호할 수가 없다. 금속 층의 두께가 너무 두꺼우면, 지지층이 구리 에칭 용액에서 금속 층, 그래핀 층 및 구리박을 지지할 수가 없으며, 즉, 지지층이 금속 층, 그래핀 층 및 구리박과 함게 구리 에칭 용액 내로 떨어지게 된다. 이로 인해, 연속적인 공정에서 불편함이 발생하게 된다. 따라서, 금속 층의 두께는 한정되어야 한다. 금속 층은 일반적으로 5nm - 50nm의 두께를 갖는다. 본 발명의 바람직한 실시예에서, 금속 층의 두께는 바람직하게는 10nm이고, 티타늄 금속 층 및 금 금속 층의 두께는 각각 5nm이다.
S103에서는, 지지층이 금속 층의 표면에 부착되며, 지지층의 밀도는 구리 에칭 용액의 밀도보다 작다. 지지층의 밀도와 구리 에칭 용액의 밀도의 차이는 가능한 한 커야한다. 지지층과 구리 에칭 용액 사이의 밀도 차이를 이용함으로써, 지지층이 구리 에칭 용액의 표면 상에 플로팅된다. 구리박을 용해시키는 후속 단계에서, 지지층에 의해 구리 에칭 용액에서 금속 층, 그래핀 층 및 구리박을 플로팅시켜, 이들 층이 구리 에칭 용액 내로 떨어지는 것을 방지한다. 상기한 기능 이외에, 구리박이 제거된 그래핀 막을 타겟 기판으로 전사하는 것이 편리하게 된다.
본 발명의 바람직한 실시예에서, 지지체 층은 폴리우레탄을 포함한다. 다른 실시예들에서, 지지층은 또한 구리 에칭 용액의 밀도보다 작은 밀도를 갖는 다른 재료를 포함할 수도 있으며, 재료가 여기에 특별히 제한되지 않는다.
그래핀 막의 구조에 대한 더 상세한 설명은, 본 발명에 따른 그래핀 박막 트랜지스터의 제조 방법에 있어서 그래핀 막의 개략 구조도인 도 2를 참조하도록 한다. 그래핀 막은 아래에서 위로 구리박(21), 그래핀 층(22), 금속 층(23) 및 지지층(24)을 순차적으로 포함한다.
S104에서는, 그래핀 막이 구리 에칭 용액에 배치된다. 이 때, 구리 에칭액의 밀도보다 낮은 지지층의 밀도로 인해, 구리 에칭 용액의 표면 상에 지지층이 플로팅되어, 금속 층, 그래핀 층 및 구리박이 구리 에칭 용액 내에 침지된다. 구리박이 완전히 에칭된 후, 구리박이 제거된 그래핀 막이 타겟 기판에 전사된 다음, 지지층이 제거된다.
본 발명의 바람직한 실시예에서, 타겟 기판은 절연층을 포함한다. 통상적인 지식에 따르면, 그래핀 막은 타겟 기판의 절연층으로 전사된다. 절연층은 실리콘 디옥사이드, 실리콘 카바이드, 유리 또는 사파이어 재료를 포함할 수 있으며, 재료가 여기에 특별히 한정되지 않는다.
S105에서는, 포토리소그래피 기술에 의해 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정한 후, 마그네트론 스퍼터링이나 전자빔 증착 기술을 통해 소스 및 드레인의 패턴들에 대응하는 위치에 금 금속을 증착한다. 채널 영역의 금속 층을 건식 에칭 기술에 의해 에칭하여 채널 영역에서 그래핀 층을 노출시킨다. 동시에, 그래핀 층으로부터 먼 타겟 기판의 측면에 게이트 전극을 제조한다. 소스, 드레인 및 게이트를 제조하는 방법 단계들은 종래 기술이며, 당업자에게 통상적인 지식이므로, 이 단계들이 여기서는 중복 설명되지 않는다. 단계 S105의 완료 후에, 낮은 접촉 저항을 갖는 그래핀 박막 트랜지스터가 얻어진다.
종래의 그래핀 박막 트랜지스터 제조 방법에서는, 포토리소그래피 기술에 의해 소스 및 드레인의 패턴들이 그래핀 층의 표면 상에 직접 규정된다. 마그네트론 스퍼터링 또는 전자빔 증착 기술들을 이용하여 소스 및 드레인의 패턴들에 대응하는 위치에 티타늄 금속의 얇은 층과 금 금속의 두꺼운 층을 증착함으로써, 소스 전극 및 드레인 전극을 형성한다. 전체 공정에 있어서, 그래핀 층이 포토리소그래피 기술에 사용된 포토레지스트와 직접 접촉하게 된다. 그 결과, 포토레지스트가 용해되는 동안, 포토레지스트의 일부가 그래핀 층의 표면에 잔류하여 그래핀 층이 소스 전극 및 드레인 전극과 완전히 접촉하지 못하게 되며, 이에 따라 소스 전극/드레인 전극과 그래핀 층 사이에 접촉 저항이 증가하게 된다.
본 발명의 바람직한 실시예에 따른 방법에서는, 포토리소그래피에 의해 금속 층 상에 소스 및 드레인의 패턴들을 규정하여, 그래핀 층이 포토레지스트와 접촉하지 않으므로, 포토레지스트를 용해시키는 동안 그래핀 층의 표면 상에 잔류하는 포토레지스트의 문제점이 회피된다. 동시에, 금속 층은 소스 및 드레인에 대한 타겟 금속들인 티타늄 금속 및 금 금속을 포함한다. 마그네트론 스퍼터링 또는 전자빔 증착 기술에 의해 소스 및 드레인에 대응하는 위치에 금 금속을 증착할 때에, 소스 및 드레인의 상대적 위치들에서 금속 층을 제거할 필요가 없다. 따라서, 금속 층이 그래핀 박막 트랜지스터의 제조 공정 전체에 있어서 그래핀을 보호하게 되고, 그래핀 층이 소스 전극 및 드레인 전극과 충분히 접촉하는 것이 보장됨으로써, 소스 전극/드레인 전극과 그래핀 층 사이의 접촉 저항이 감소된다.
그래핀 박막 트랜지스터를 제조한 후, 그래핀 박막 트랜지스터의 백 게이트의 변환 함수 그래프를 테스트한다. 도 3을 참조하면, 세로축은 드레인 전류(Id)를 나타내고, 단위는 mA이며, 수평축은 단위가 볼트인 게이트 전압(Vg)을 나타낸다. 소스는 백 게이트의 변환 함수 그래프를 테스트하는 동안 접지된다. 도 3에 도시된 바와 같이, 상이한 드레인 전압(Vd)에 대해, 드레인 전류의 모든 최소값은 Vg = 0의 위치에서 나타난다. 이것은 그래핀 박막 트랜지스터의 채널 영역의 그래핀이 도핑되지 않았 음을 나타내며, 이것은 그래핀 층의 표면 상에 잔류하는 불순물이 없음을 의미한다. 인트린식(intrinsic) 특성이 양호하다. 종래 기술의 방법에서는, PMMA, 포토레지스트 및 다른 불순물이 그래핀의 표면 상에 잔류하게 된다. 드레인 전류의 최소값은 전압 값이 0V 이하인 위치에 나타난다. 그래핀 전계 효과 장치의 바이폴라 대칭성이 깨져, 소스/드레인과 그래핀 간의 접촉 저항이 증가한다. 또한, Vg가 일정한 조건 하에서 드레인 전압(Vd)이 5mv의 증분으로 연속적으로 증가할 경우, 드레인 전류(Id)가 실질적으로 등가 증분으로 증가하는 것을, 도면으로부터 관측할 수 있다. 즉, 드레인 전류(Id)가 드레인 전압(Vd)에 비례하며, 이것은 그래핀 박막 트랜지스터가 우수한 전기적 성능을 갖는다는 것을 의미한다.
본 발명의 바람직한 실시예에 의해 제공되는 그래핀 박막 트랜지스터의 제조 방법에서는, 그래핀 층의 표면 상에 두께 10 nm의 금속 층이 증착되어, 그래핀 층 및 지지층이 후속 공정에서 사용되는 포토레지스트와 접촉하지 않게 되며, 이에 따라 그래핀 표면의 잔류물의 문제가 회피되고, 소스 전극과 드레인 전극이 그래핀 층과 완전히 접촉하게 되어, 소스 전극/드레인 전극과 그래핀 간의 접촉 저항이 감소되고, 그래핀 박막 트랜지스터의 전류가 증가하게 된다. 이로 인해, 종래의 제조 방법에서의 그래핀 표면 상에 잔류하는 PMMA 및 포토레지스트에 기인하는 소스 전극/드레인 전극과 그래핀 간의 접촉 저항 증가의 문제점을 해결할 수 있게 된다.
또한, 본 발명의 바람직한 실시예에 따른 방법으로 제조된 그래핀 박막 트랜지스터는 그래핀 층의 표면이 0.1nm 미만의 언듈레이션(undulation)을 갖는다. 이러한 언듈레이션은 종래 기술에 의해 제조된 그래핀 박막 트랜지스터의 그래핀 층의 1 nm의 표면 언듈레이션보다 훨씬 작다. 알 수 있는 바와 같이, 본 바람직한 실시예의 제조 방법에 의해 제조된 그래핀 박막 트랜지스터는 보다 우수한 전기적 성능을 갖는다.
본 발명에 대하여 상기한 바람직한 실시예들에 의해 설명하였다. 그러나, 본 발명은 상기한 바람직한 실시예들에 의해 제한되지 않으며, 첨부된 청구 범위에 의해서만 제한되도록 의도된 본 발명의 범위 및 사상을 일탈하지 않는 범위 내에서 다수의 변경 및 수정이 행해질 수 있음을 이해해야 한다.

Claims (20)

  1. 그래핀 박막 트랜지스터의 제조 방법으로서,
    S1: 탄소 소스로서 메탄을 사용하는 화학 기상 증착에 의해 구리박의 표면 상에 그래핀 층을 증착하는 단계;
    S2: 상기 그래핀 층의 표면 상에 금속 층을 증착하는 단계;
    S3: 상기 금속 층의 표면에 지지층을 부착시켜 그래핀 막을 형성하는 단계;
    S4: 구리 에칭 용액에 상기 그래핀 막을 배치하고, 상기 구리 에칭 용액에 상기 지지층을 부분적으로 침지시키고, 상기 구리박이 완전히 용해될 때까지 상기 구리 에칭 용액에 상기 금속 층, 상기 그래핀 층 및 상기 구리박을 완전히 침지시키고, 이어서 상기 구리박이 제거된 상기 그래핀 막을 타겟 기판에 전사하고, 상기 지지층을 제거하는 단계; 및
    S5: 상기 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하고, 소스 전극 및 드레인 전극을 제조하고, 상기 타겟 기판의 상기 그래핀 층으로부터 먼 측면에 게이트 전극을 제조하여, 그래핀 박막 트랜지스터를 얻는 단계
    를 포함하며,
    상기 금속 층은 티타늄, 금, 니켈, 팔라듐 또는 백금을 포함하는 금속을 사용하고,
    상기 지지층은 폴리우레탄을 포함하며,
    상기 지지층의 밀도는 상기 구리 에칭 용액의 밀도보다 작은 그래핀 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    S1 이전에, 상기 구리박을 에탄올, 아세톤 및 0.5mol/L의 묽은 염산에 순차적으로 세정하는 단계를 더 포함하는 그래핀 박막 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 층은 전자빔 증착 또는 마그네트론 스퍼터링에 의해 상기 그래핀 층의 표면 상에 증착되는 그래핀 박막 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속 층은 5 nm - 50 nm의 두께를 갖는 그래핀 박막 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 금속 층은 단일 금속 층 또는 복합 금속 층을 포함하는 그래핀 박막 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 층이 상기 복합 금속 층을 포함하는 경우 상기 복합 금속 층의 모두가 동일한 두께를 갖는 그래핀 박막 트랜지스터의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 타겟 기판은 절연층을 포함하며, 상기 절연층의 재료는 실리콘 디옥사이드, 실리콘 카바이드, 유리 또는 사파이어를 포함하는 그래핀 박막 트랜지스터의 제조 방법.
  11. 그래핀 박막 트랜지스터의 제조 방법으로서,
    S1: 구리박의 표면 상에 그래핀 층을 증착하는 단계;
    S2: 상기 그래핀 층의 표면 상에 금속 층을 증착하는 단계;
    S3: 상기 금속 층의 표면에 지지층을 부착시켜 그래핀 막을 형성하는 단계;
    S4: 구리 에칭 용액에 상기 그래핀 막을 배치하고, 상기 구리 에칭 용액에 상기 지지층을 부분적으로 침지시키고, 상기 구리박이 완전히 용해될 때까지 상기 구리 에칭 용액에 상기 금속 층, 상기 그래핀 층 및 상기 구리박을 완전히 침지시키고, 이어서 상기 구리박이 제거된 상기 그래핀 막을 타겟 기판에 전사하고, 상기 지지층을 제거하는 단계; 및
    S5: 상기 금속 층의 표면 상에 소스 및 드레인의 패턴들을 규정하고, 소스 전극 및 드레인 전극을 제조하고, 상기 타겟 기판의 상기 그래핀 층으로부터 먼 측면에 게이트 전극을 제조하여, 그래핀 박막 트랜지스터를 얻는 단계
    를 포함하며,
    상기 금속 층은 티타늄, 금, 니켈, 팔라듐 또는 백금을 포함하는 금속을 사용하고,
    상기 지지층은 폴리우레탄을 포함하며,
    상기 지지층의 밀도는 상기 구리 에칭 용액의 밀도보다 작은 그래핀 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    S1 이전에, 상기 구리박을 에탄올, 아세톤 및 0.5mol/L의 묽은 염산에 순차적으로 세정하는 단계를 더 포함하는 그래핀 박막 트랜지스터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 그래핀은 화학 기상 증착에 의해 상기 구리박의 표면 상에 증착되는 그래핀 박막 트랜지스터의 제조 방법.
  14. 제 11 항에 있어서,
    상기 금속 층은 전자빔 증착 또는 마그네트론 스퍼터링에 의해 상기 그래핀 층의 표면 상에 증착되는 그래핀 박막 트랜지스터의 제조 방법.
  15. 제 11 항에 있어서,
    상기 금속 층은 5 nm - 50 nm의 두께를 갖는 그래핀 박막 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 금속 층은 단일 금속 층 또는 복합 금속 층을 포함하는 그래핀 박막 트랜지스터의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 11 항에 있어서,
    상기 타겟 기판은 절연층을 포함하며, 상기 절연층의 재료는 실리콘 디옥사이드, 실리콘 카바이드, 유리 또는 사파이어를 포함하는 그래핀 박막 트랜지스터의 제조 방법.
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