KR20150130256A - 이종 적층 구조체 및 그 제조방법, 및 상기 이종 적층 구조체를 구비하는 전기소자 - Google Patents

이종 적층 구조체 및 그 제조방법, 및 상기 이종 적층 구조체를 구비하는 전기소자 Download PDF

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Abstract

육방정계 질화붕소 시트(h-BN) 및 그래핀 시트의 이종 적층 구조체, 이를 채용한 전기소자, 및 이의 제조방법이 개시된다. 상기 이종 적층 구조체는, 금속 기판 상에 기상법으로 대면적의 h-BN 시트를 성장시킨 후 순차적으로 그래핀 시트를 기상법으로 형성함으로써, 그래핀 시트와 h-BN 시트 사이에 불순물이 거의 남아 있지 않는 고품질의 계면 상태를 가질 수 있다. 이러한 고품질의 계면 상태 및 대면적을 갖는 h-BN 및 그래핀의 이종 적층 구조체는 FET를 포함하는 다양한 전기소자에 활용할 수 있다.

Description

이종 적층 구조체 및 그 제조방법, 및 상기 이종 적층 구조체를 구비하는 전기소자 {Heterogeneous layered structure, method for preparing the heterogeneous layered structure, and electric device including the heterogeneous layered structure}
그래핀 및 육방정계 질화붕소의 이종 적층 구조체, 그의 제조방법 및 이를 구비하는 전기소자에 관한 것이다.
일반적으로 그래파이트(graphite)는 탄소 원자가 6각형 모양으로 연결된 판상의 2차원 그래핀이 적층되어 있는 구조이다. 상기 그래핀은 투명도 및 전도성이 우수하여 표시소자용 전극, 태양전지용 전극과 같은 다양한 전기소자에 유용하게 사용될 수 있다.
대부분의 그래핀 소자는 화학기상증착(CVD)으로 성장된 그래핀 또는 기계적으로 박리된 그래핀을 SiO2, Al2O3, HfO2 등의 유전체 위에 전시시킴으로써 제조되었다. 그러나, 전사 과정에서 그래핀과 유전체 사이의 인터페이스에 입자 및 불순물 등이 잔류하게 되며, 이와 같은 인터페이스에서의 결함 때문에 그래핀의 전자 이동도 저하 및 I-V 특성의 히스테리시스 동작을 가져오는 등 심각한 문제를 야기시킨다.
한편, 육방정계 질화붕소(hexagonal boron nitride, 이하 h-BN으로 칭함)는 2차원 구조를 갖는 물질로서, 붕소원자와 질소 원자의 육각 배열로 이루어져 있으며, 그래핀과 격자 상수값이 유사하며, 광학 포논이 크고, 또한 밴드갭이 매우 크기 때문에 (약 5.9 eV) 고성능 그래핀 전자소자를 위한 2차원 물질로서 주목을 받고 있다. 그러나, 현재의 그래핀/h-BN 적층 구조를 구성하는 방법은 CVD 혹은 기계적 박리법으로 얻은 그래핀 및 h-BN layer를 전사 방법을 이용한 것으로서, 실제 양산공정에 필요한 대면적 고품위의 적층 구조를 형성하는 데에는 근본적인 한계가 있다.
따라서, 고품질의 h-BN 및 그래핀의 적층 구조를 대면적으로 형성할 필요가 있다.
본 발명의 일 측면에 따르면, 불순물이 거의 없고 계면 특성이 뛰어난 고품위, 대면적의 h-BN 시트 및 그래핀 시트를 포함한 이종 적층 구조체를 제공한다.
본 발명의 다른 측면에 따르면, 상기 이종 적층 구조의 제조방법을 제공한다.
본 발명의 또 다른 측면에 따르면, 상기 이종 적층 구조체를 구비하는 전기소자를 제공한다.
본 발명의 일 측면에 따른 이종 적층 구조체는,
육방정계 질화붕소 시트; 및
상기 육방정계 질화붕소 시트 상에 형성된 그래핀 시트;를 포함하며,
전자 소자에 적용되는 경우 게이트 전압 Vg에 대한 저항 R의 변화에서 디락 점(Dirac point) 쉬프트가 0 내지 10V 범위이다.
본 발명의 다른 측면에 따른 이종 적층 구조체의 제조방법은,
챔버 내에 금속 기판상에 직성장된 육방정계 질화붕소 시트를 제공하는 단계;
상기 챔버의 온도를 300 내지 1500℃ 범위로 승온시키는 단계; 및
탄소 공급원을 상기 챔버에 기상으로 공급하면서, 상기 온도 범위를 유지하면서 열처리 함으로써 상기 육방정계 질화붕소 시트 상에 그래핀 시트를 형성하는 단계;를 포함한다.
본 발명의 또 다른 측면에 따르면, 상기 이종 적층 구조체를 구비하는 전기소자가 제공된다.
상기 이종 적층 구조체는, 금속 기판 상에 기상법으로 대면적의 h-BN 시트를 성장시킨 후 순차적으로 그래핀 시트를 기상법으로 형성함으로써, 그래핀 시트와 h-BN 시트 사이에 불순물이 거의 남아 있지 않는 고품질의 계면 상태를 가질 수 있다. 이러한 고품질의 계면 상태 및 대면적을 갖는 h-BN 및 그래핀의 이종 적층 구조체는 FET를 포함하는 다양한 전기소자에 활용할 수 있다.
도 1은 일구현예에 따른 FET의 개략도를 나타낸다.
도 2는 다른 구현예에 따른 FET의 개략도를 나타낸다.
도 3은 실시예 1에 따른 그래핀 시트/h-BN 시트 이종 적층 구조체의 제조공정을 나타내는 개략도이다.
도 4는 실시예 1에서 구리 호일 상에 연속적으로 CVD 성장된 그래핀 시트/h-BN 시트에 대한 주사터널현미경(scanning tunneling microscopy, STM) 이미지이다.
도 5는 실시예 1에서 구리 호일 상에 연속적으로 CVD 성장된 그래핀 시트/h-BN 시트에 대한 주사터널분광학(scanning tunneling spectroscopy, STS)으로부터 얻은 averaged dI/dV 스펙트럼 데이터이다.
도 6은 실시예 1에서 SiO2/Si 기판 상으로 전사시키기 전후의 CVD 성장된 그래핀 시트/h-BN 시트에 대한 단면 투과전자현미경(TEM) 이미지이다.
도 7은 실시예 1에서 CVD 성장된 그래핀 시트/h-BN 시트 상부 TEM 이미지(도 7에 삽입된 이미지)에서의 전자 에너지 손실 분광법(Electron energy loss spectroscopy, EESL)을 측정한 결과이다.
도 8은 실시예 1에서 CVD 성장된 그래핀 시트/h-BN 시트의 UV-vis absorption curve를 나타낸다.
도 9는 실시예 1에서 CVD 성장된 그래핀 시트/h-BN 시트에 대한 라만 스펙트럼 측정 결과이다.
도 10은 도 9의 라만 스펙트럼으로부터 얻어진 ID/IG 피크강도비 분포를 나타낸다.
도 11은 도 9의 라만 스펙트럼으로부터 얻어진 IG/I2D 피크강도비 분포를 나타낸다.
도 12는 도 9의 라만 스펙트럼으로부터 얻어진 2D 밴드의 FWHM의 분포를 나타낸다.
도 13은 실시예 1에서 제조한 그래핀 시트/h-BN 시트 이종 적층 구조체를 이용한 그래핀 기반 전계효과트랜지스터(FET)의 제조공정을 나타내는 개략도이다.
도 14는 실시예 2 및 비교예 1-2에서 제조된 FET 소자에 대하여 게이트에 인가되는 전압 Vg 에 대한 소자 저항 R을 측정한 그래프이다.
도 15는 실시예 2 및 비교예 1-2에서 제조된 FET 소자에 대하여 캐리어 농도 n에 대한 캐리어 이동도를 측정한 결과이다.
본 발명의 일 측면에 따른 이종 적층 구조체는,
육방정계 질화붕소 시트; 및
상기 육방정계 질화붕소 시트 상에 형성된 그래핀 시트;를 포함하며,
전자 소자에 적용되는 경우 게이트 전압 Vg에 대한 저항 R의 변화에서 디락점(Dirac point) 쉬프트가 0 내지 10V 범위이다.
게이트 전압 Vg에 대한 저항 R의 변화에서 디락점(Dirac point) 쉬프트는 일반적으로 그래핀과 유전체 사이의 인터페이스에 불순물의 잔류 정도에 따라 영향을 받게 된다. 그래핀과 유전체 사이의 인터페이스에서 불순물이 존재하지 않을수록 디락점 쉬프트가 0에 가까운 값을 나타낸다.
상기 이종 적층 구조체는 육방정계 질화붕소 시트와 그래핀 시트가 적층된 구조를 가지며, 전자 소자에 적용되는 경우에 게이트 전압 Vg에 대한 저항 R의 변화에서 디락점의 쉬프트가 0 내지 10V 범위로서, 육방정계 질화붕소 시트와 그래핀 시트의 적층 구조체 내에 불순물이 거의 존재하지 않아 디락점이 쉬프트되는 정도가 매우 낮게 나타나는 것이다. 일 실시예에 따르면, 상기 디락점의 쉬프트가 0 내지 5V 범위일 수 있고, 예를 들어 0 내지 1V 범위일 수 있다.
상기 육방정계 질화붕소(h-BN) 시트는 2차원 평면 구조체로서 B-N간의 결합이 sp2 공유결합이고, 층간 결합은 반 데어 바알스 결합을 포함할 수 있다. 상기 육방정계 질화붕소 시트는 나노사이즈 두께의 대면적을 갖는다.
상기 h-BN 시트는 원자층 두께로서 단일층 두께를 가질 수 있으며, 혹은 2층 이상의 다중층 구조를 가질 수 있다. 상기 h-BN 시트는 예를 들어 10nm 이하, 구체적으로는 5nm 이하, 보다 구체적으로는 2nm 이하의 두께로 적층된 다중층 구조일 수 있다. 상기 h-BN 시트의 두께가 10nm 이하에서 그 위에 그래핀 시트를 직접적으로 성장시킬 수 있는 지지체로 작용할 수 있다.
상기 h-BN 시트는 폭 및 너비 중 하나 이상이 1cm 이상의 크기를 가질 수 있으며, 및/또는 면적이 1cm2 이상일 수 있다. 예를 들어, 상기 h-BN 시트의 면적은 약 1mm2 내지 약 1m2의 면적을 가질 수 있다. 이와 같이 대면적을 구성하는 h-BN 시트는 대면적의 그래핀 시트를 그 위에 성장시켜 대면적의 이종 적층 구조체를 형성할 수 있는 기반이 될 수 있다.
상기 그래핀 시트는 복수개의 탄소원자들이 서로 공유결합(통상 sp2 결합)으로 연결되어 일 평면 상으로 배열되어 있는 폴리시클릭 방향족 시트가 하나 또는 복수개 적층된 것으로서, 상기 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다.
일 실시예에 따르면, 상기 그래핀 시트는 단일층 그래핀으로 이루어질 수 있다. 단일층 그래핀은 전하의 이동도 향상 및 전계 효과에 의한 제어력을 향상시킴으로써 그래핀 트랜지스터 성능 향상에 유리할 수 있다.
상기 이종 적층 구조체는 화학기상증착법을 이용하여 제조할 수 있다. 일 실시예에 따르면, 상기 이종 적층 구조체는 금속 기판 상에 직성장된 대면적의 h-BN 시트 상에 화학기상증착법으로 연속적으로 그래핀 시트를 형성시킴으로써 제조될 수 있다.
이와 같이 제조되는 이종 적층 구조체는 기계적 전사 공정에 따라 그래핀 시트를 h-BN 시트 상에 형성시키는 경우에 비하여, 전사 공정 중에 발생할 수 있는 h-BN 시트와 그래핀 시트 사이의 계면으로의 불순물 유입을 최대한 억제할 수 있으므로, 결함이 적은 고품질을 가질 수 있다. 라만스펙트럼은 넓은 스케일에서의 이종 적층 구조체의 품질, 두께, 균일성 등을 평가하는데 사용될 수 있다.
일 실시예에 따르면, 상기 이종 적층 구조체의 라만스펙트럼 중 2D 피크의 FWHM (Full With Half Maximum)이 20 내지 40 cm-1 일 수 있으며, 2D 피크의 FWHM 중 90% 이상이 28 내지 36 cm-1 일 수 있다.
또한, 상기 이종 적층 구조체의 라만스펙트럼 중 G 피크에 대한 D 피크의 강도 비율이 0.5 이하, 예를 들어 0.2 이하일 수 있다.
상기 2D 피크의 FWHM 및 G 피크에 대한 D 피크의 강도 비율은 상기 이종 적층 구조체가 결함이 적은 고품질을 가짐을 나타낸다.
또한, 상기 이종 적층 구조체의 라만스펙트럼 중 2D 피크에 대한 G 피크의 강도 비율이 0.2 내지 0.9 범위일 수 있으며, 상기 강도 비율 중 80% 이상은 0.45 내지 0.65 범위일 수 있다. 상기 2D 피크에 대한 G 피크의 강도 비율은 상기 이종 적층 구조체의 그래핀 시트가 단일층 그래핀으로 형성되고 있음을 나타낸다.
상기 이종 적층 구조체는 폭 및 너비 중 하나 이상이 1cm 이상의 크기를 가질 수 있으며, 및/또는 면적이 1cm2 이상일 수 있다. 예를 들어, 상기 이종 적층 구조체의 면적은 약 1mm2 내지 약 1m2의 면적을 가질 수 있다. 이러한 이종 적층 구조체는 대면적의 h-BN 시트를 기반으로 연속적인 그래핀 시트의 성장을 통하여 얻어질 수 있다.
상술한 바와 같이 h-BN 시트 및 그래핀 시트를 포함하는 이종 적층 구조체는 높은 계면 특성 및 대면적을 가짐으로써 다양한 전기소자, 특히 그래핀 기반의 전자소자에 적용되어 더욱 향상된 전기적 성능을 나타낼 수 있다. 예를 들어, 상기 이종 적층 구조체를 그래핀 채널층으로서 사용하는 전계효과 트랜지스터를 구현하였을 때 전자이동도 특성이 극적으로 향상될 수 있다.
일 실시예에 따른 이종 적층 구조체의 제조방법은,
챔버 내에 금속 기판 상에 직성장된 육방정계 질화붕소 시트를 제공하는 단계;
상기 챔버의 온도를 300 내지 1500℃ 범위로 승온시키는 단계; 및
탄소 공급원을 상기 챔버에 기상으로 공급하면서, 상기 온도 범위를 유지하여 열처리 함으로써 상기 육방정계 질화붕소 시트 상에 그래핀 시트를 형성하는 단계;를 포함한다.
이종 적층 구조체를 제조하기 위하여, 우선 금속 기판 상에 직성장된 육방정계 질화붕소(h-BN) 시트를 준비한다.
상기 금속 기판은 그 위에 h-BN 시트를 직접 성장시키기 위한 촉매 역할과 함께 성장된 h-BN 시트를 지지하는 지지체 역할을 한다. 상기 금속 기판으로는, 비한적인 예로서 구리(Cu), 니켈(Ni), 코발트(Co), 철(Fe), 백금(Pt), 팔라듐(Pd), 금(Au), 알루미늄(Al), 크롬(Cr), 마그네슘(Mg), 망간(Mn), 몰리브덴(Mo), 로듐(Rh), 실리콘(Si), 탈륨(Ta), 티타늄(Ti), 텅스텐(W), 우라늄(U), 바나듐(V), 지르코늄(Zr) 및 이들의 합금으로 이루어진 군으로부터 선택된 적어도 하나의 기판일 수 있다. 이러한 금속 기판은 금속 단독으로 이루어진 박막 또는 후막의 시트 형상일 수 있다. 상기 금속 기판은 약 1mm 이하의 두께, 예를 들어 약 500㎛ 내지 약 10㎛ 범위의 두께를 갖는 것을 사용할 수 있다.
상기 금속 기판 상에 직성장된 h-BN 시트는 금속 기판의 표면 거칠기에 따라 h-BN 시트의 표면 거칠기가 결정될 수 있다. 표면이 거친 금속 기판 상에 성장된 h-BN 시트는 상기 표면을 따라 거친 표면을 갖게 되고, 또한 다량의 불순물 입자를 포함하게 되어 물성의 저하가 발생될 수 있다. 따라서, 이러한 물성 저하를 억제하기 위해서 h-BN 시트 형성시 먼저 상기 금속 기판이 매끄러운 표면을 갖도록 제어함으로써, 그 위에서 성장하는 h-BN 시트 또한 불순물 입자의 함량이 적고 매끄러운 표면을 갖도록 형성할 수 있다.
상기 금속 기판 상에 직성장된 h-BN 시트는 예를 들어 아래와 같이 제조될 수 있다. 일 실시예에 따르면, 상기 금속 기판 상에 직성장된 h-BN 시트는, 챔버 내에서 제1 열처리에 의해 그레인 크기가 증가된 금속 기판을 얻은 후, 질소 공급원 및 붕소 공급원을 상기 챔버에 기상으로 공급하면서, 제2 열처리에 의해 상기 금속 기판 상에 h-BN 시트를 생성하는 단계를 포함하는 공정에 의해 제조될 수 있다.
h-BN 시트를 형성하기 전에 상기 제1 열처리 공정에 따라 금속 기판을 미리 열처리하면, 금속 기판 내의 그레인 크기를 증가시켜 h-BN 시트의 표면 품질을 개선시킬 수 있다.
상기 금속 기판의 그레인 크기는 각 개별 그레인이 차지하는 면적의 평균값으로 평가할 수 있다. 예를 들어 단위 그레인들의 평균 면적값은 상기 금속 기판의 표면 광학 사진 중 일정 영역, 예를 들어 1cm X 1cm 내에 존재하는 그레인의 갯수를 육안으로 측정한 후, 상기 면적을 이들 갯수로 나누어 얻을 수 있다. 일 실시예에 따르면, 상기 제1 열처리 후 상기 금속 기판의 단위 그레인은 약 1㎛2 이상, 예를 들어 약 1㎛2 내지 약 1cm2의 평균 면적을 가질 수 있다.
상기 제1 열처리 공정은 예를 들어 약 500℃ 내지 약 3,000℃의 고온을 갖는 챔버에서 약 10분 내지 약 24시간 동안 수행할 수 있다. 상기와 같은 제1 열처리 공정에 의해 상기 금속 기판에 존재하는 그레인 크기가 증가함에 따라 상기 촉매 금속의 표면은 보다 낮은 표면조도를 나타내는 바, 예를 들어 약 7.0nm 이하, 또는 약 0.01 내지 약 7.0nm의 표면 조도를 가질 수 있다.
상기 제1 열처리 공정 중 상기 챔버의 내부는 불활성 분위기 및/또는 환원성 분위기로 유지할 수 있다. 상기 제1 열처리 공정은 1회 이상, 수차례 반복하여 그레인 크기를 보다 증가시키는 것도 가능하다.
상기 금속 기판의 표면 제어 공정으로서 제1 열처리에 의해 그레인의 크기를 증가시킨 후, 추가적인 연마 공정에 의해 그 표면을 더욱 매끄럽게 가공할 수 있다. 이와 같은 연마 공정으로서는 화학적 연마, 물리적 연마, 화학기계적 연마 및 전해 연마 공정 중 하나 이상을 사용할 수 있다.
상기와 같은 연마 공정에 의해 제1 열처리 공정에 의해 증가된 그레인 크기를 갖는 금속 기판의 표면을 더욱 매끄럽게 하여 표면 조도를 감소시킬 수 있다. 상기와 같은 추가적인 연마 공정에 의해 상기 시트 형상의 금속 기판은 표면이 더욱 매끄러워짐에 따라 보다 낮은 표면 조도를 가질 수 있다. 예를 들어 약 5.0nm 이하, 또는 약 0.01 내지 약 5.0nm의 표면 조도를 가질 수 있다.
상기 금속 기판의 크기 및 형태에 따라 그 위에 형성되는 h-BN 시트의 크기 및 형태가 결정될 수 있다. 대면적 h-BN 시트를 얻기 위해 상기 금속 기판의 크기를 조절할 수 있다. 예를 들어 상기 금속 기판의 크기는 폭 및 너비 중 하나 이상이 1cm 이상의 크기를 가질 수 있으며, 최대 1m 또는 10m 이상의 크기를 가질 수 있다. 또는 상기 금속 기판의 면적이 1cm2 이상일 수 있다. 예를 들어, 상기 금속 기판의 면적은 약 1cm2 내지 약 1m2의 면적을 가질 수 있다.
상기 금속 기판을 소정 패턴 형상으로 제조하여 사용할 경우, 그 표면 상에서 형성되는 h-BN 시트 또한 동일한 패턴 형상을 가질 수 있다.
고품질 및 대면적의 h-BN 시트는 상기와 같이 제1 열처리 및 선택적인 연마 공정에 의해 표면처리된 금속 기판에 질소공급원 및 붕소 공급원을 기상으로 챔버 내에 공급하면서 제2 열처리를 수행하여 형성할 수 있다.
상기 질소 공급원은 질소 원소를 기상으로 공급할 수 있는 것이라면 특별히 한정되는 것은 아니며, NH3, N2 등에서 선택된 하나 이상을 포함할 수 있다.
상기 붕소 공급원은 붕소 원소를 기상으로 공급할 수 있는 것이라면 특별히 한정되는 것은 아니며, BH3, BF3, BCl3, B2H6, (CH3CH2)3B, (CH3)3B, 디보란 등에서 선택된 하나 이상을 포함할 수 있다.
일 실시예에 따르면, 질소와 붕소를 모두 공급할 수 있는 공급원으로서 보라잔(H3NBH3), 보라진((BH)3(NH)3) 등에서 선택된 하나 이상을 사용할 수도 있다.
상기 질소 공급원 및 붕소 공급원은 챔버 내에 기상으로 공급될 수 있으나, 원료 물질 자체가 기상일 필요는 없으며, 외부 용기에서 고상의 질소 및 붕소 함유 물질을 기화시켜 사용하는 것도 가능하다.
즉, 외부 용기에 고상의 함질소 및 함붕소 화합물을 저장한 후, 이를 소정 온도로 가열하여 상기 화합물을 기화, 예를 들어 승화시킨 후, 이를 상기 촉매금속이 위치하는 챔버 내로 공급할 수 있다.
상기 외부 용기에서 기화된 기상의 질소 공급원 및 붕소 공급원은 질소가스와 함께 상기 챔버에 공급될 수 있다. 이때 상기 외부 용기의 온도와 질소가스의 유속(flow rate)을 적절히 제어하여 챔버 내로 공급되는 질소 및 붕소의 함량을 조절할 수 있으므로, 그에 따라 얻어지는 h-BN의 성장을 제어할 수 있다.
상기 외부 용기에 저장되는 고상의 함질소 및 함붕소 화합물로서는 암모니아-보란(NH3-BH3) 화합물을 사용할 수 있다. 상기 암모니아-보란 화합물의 기화는 약 130℃에서 이루어지므로 온도를 조절하여 기화되는 NH3 및 BH3의 양을 적절히 조절할 수 있다.
기상의 질소공급원 및 붕소공급원은 일정한 유량으로 반응기 내에 공급될 수 있으며, 예를 들어 상기 질소공급원 및 붕소공급원은 약 1:1의 화학양론적으로 예를 들어 약 1 내지 약 100sccm의 유량으로 공급될 수 있다.
또한, 상기 질소공급원 및 붕소공급원은 불활성분위기 및/또는 환원성 분위기하에 공급될 수 있다. 상기 불활성 분위기는 질소 가스, 아르곤 가스, 헬륨 가스와 같은 불활성 가스를 사용할 수 있으며, 상기 환원성 분위기는 수소 가스를 사용하여 형성할 수 있다. 불활성 가스 및 수소 가스를 혼합가스 형태로 함께 공급하는 것도 가능하다. 상기 불활성 가스는 예를 들어 100 내지 1000 sccm, 구체적으로는 300 내지 700 sccm의 유량으로 반응기 내에 공급될 수 있으며, 상기 수소 가스는 예를 들어 100 내지 1000 sccm, 구체적으로는 300 내지 700 sccm의 유량으로 반응기 내에 공급될 수 있다.
상기 제2 열처리 공정은 h-BN 시트를 상기 금속 기판의 표면 상에서 성장시키기 위한 공정으로서, 적절한 온도에서 소정 시간 동안 수행될 수 있으며, 예를 들어 약 700℃ 내지 약 1,200℃, 또는 약 700℃ 내지 금속 기판의 융점의 온도에서 약 1분 내지 약 2시간 동안 수행할 수 있다. 상기와 같은 제2 열처리 공정에 의해 얻어진 결과물은 소정의 냉각 공정을 거치게 된다. 이와 같은 냉각 공정은 생성된 h-BN이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 공정으로서, 예를 들어 분당 약 10 내지 약 100℃의 속도로 냉각시킬 수 있다. 이와 같은 냉각을 위해 불활성가스인 질소가스 등을 일정한 유속으로 가할 수 있다. 또한 자연 냉각 등의 방법을 사용하는 것도 가능하며, 이와 같은 자연 냉각은 열원의 작동을 중지시키거나, 열원을 반응기에서 제거하는 등의 방법으로 수행할 수 있다.
이와 같은 냉각공정 이후 얻어지는 h-BN 시트는 원자층 두께로서 단일층 두께를 가질 수 있으며, 혹은 2층 이상의 다중층 구조를 가질 수 있다. 상기 h-BN 시트가 다중층일 경우 예를 들어 10nm 이하, 구체적으로는 5nm 이하, 보다 구체적으로는 2nm 이하의 두께로 적층된 다중층 구조일 수 있다. 상기 h-BN 시트의 두께가 상기 범위인 경우에 그래핀 트랜지스터에 적용시 게이트 절연층의 유전률을 크게 감소시키지 않고 소자의 특성을 유지 내지 향상시킬 수 있다.
이와 같이 금속 기판 상에 직성장된 h-BN 시트는 챔버 내에 제공되며, 이어서 상기 챔버의 온도를 300 내지 1500℃ 범위로 승온시킨다. 상기 승온된 온도 범위에서 금속 기판 및 h-BN 시트에 손상을 주지 않으면서, 그래핀 시트를 성장시킬 수 있는 분위기가 챔버 내에 조성될 수 있다.
상기 승온 및 이어지는 열처리를 위한 열원으로서는 유도가열(inductin heating), 복사열, 레이져, IR, 마이크로파, 플라즈마, UV, 표면 플라즈몬 가열 등을 제한없이 사용할 수 있다. 이와 같은 열원은 상기 챔버에 부착되어 챔버 내부를 소정 온도까지 승온시키고 일정 온도를 유지시킬 수 있다.
그 다음, 탄소 공급원을 상기 챔버에 기상으로 공급하면서, 상기 온도 범위를 유지한 상태로 열처리 함으로써 상기 육방정계 질화붕소 시트 상에 그래핀 시트를 형성한다.
상기 탄소 공급원으로서는 탄소를 공급할 수 있으며, 300℃ 이상의 온도에서 기상으로 존재할 수 있는 물질이라면 특별한 제한 없이 사용할 수 있다. 상기 기상 탄소 공급원으로서는 카본을 함유하는 화합물이면 가능하며, 탄소수 6개 이하의 화합물이 바람직하며, 더욱 바람직하게는 탄소수 4개 이하의 화합물이고, 더욱 바람직하게는 탄소수 2개 이하의 화합물이다. 그러한 예로서는 일산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜타디엔, 헥산, 사이클로헥산, 벤젠 및 톨루엔으로 이루어진 군으로부터 선택된 하나 이상을 사용할 수 있다.
이와 같은 탄소 공급원은 h-BN 시트가 성장된 금속 기판이 존재하는 챔버 내에 일정한 압력으로 투입되는 것이 바람직하며, 예를 들어 약 1 내지 약 100sccm의 유량으로 탄소 공급원이 공급될 수 있다.
상기 탄소 공급원은 불활성분위기 및/또는 환원성 분위기하에서 챔버 내에 공급될 수 있다. 상기 불활성 분위기는 질소 가스, 아르곤 가스, 헬륨 가스와 같은 불활성 가스를 사용할 수 있으며, 상기 환원성 분위기는 수소 가스를 사용하여 형성할 수 있다. 수소는 금속 촉매의 표면을 깨끗하게 유지하여 기상 반응을 제어하기 위하여 사용될 수 있다.
상기 탄소 공급원은 불활성 가스 및 수소 가스를 혼합가스 형태로 함께 공급하는 것도 가능하다. 상기 불활성 가스는 예를 들어 100 내지 1000 sccm, 구체적으로는 300 내지 700 sccm의 유량으로 반응기 내에 공급될 수 있으며, 상기 수소 가스는 예를 들어 100 내지 1000 sccm, 구체적으로는 300 내지 700 sccm의 유량으로 반응기 내에 공급될 수 있다.
상기 탄소 공급원을 상기 챔버에 기상으로 공급하면서, 상기 온도 범위를 유지한 상태로 열처리하면 상기 h-BN 시트 상에 그래핀 시트가 형성될 수 있다. 열처리는 300 내지 1500℃ 범위로 승온된 온도를 유지한 상태로 진행되며, 구체적으로 예를 들어 500 내지 1000℃ 범위의 온도에서 수행될 수 있다. 상기 열처리 공정은, 금속 기판이 후막 형태인 경우, 박막 형태인 경우에 비하여 보다 고온에서 수행될 수 있다.
상기 열처리는 일정한 시간 동안 유지함으로써 그래핀 시트의 생성 정도를 조절하는 것이 가능하다. 즉 목적하는 그래핀 시트, 예를 들어 단일층의 그래핀 시트를 얻기 위해서 상기 열처리 공정의 유지시간을 제어하는 것이 가능하다. 상기 열처리 공정은 예를 들어 10분 내지 100 시간 동안 유지할 수 있다. 열처리 공정의 유지시간은 이 범위보다 짧으면 충분한 그래핀 시트를 얻을 수 없으며, 이 범위보다 길면 생성되는 그래핀 시트가 너무 두꺼워져서 그래파이트화가 진행될 수 있다.
상기와 같은 열처리 공정에 의해 얻어진 결과물은 소정의 냉각 공정을 거칠 수 있다. 상기 냉각 공정은 생성된 그래핀이 균일하게 성장하여 시트상으로 일정하게 배열되도록 도와줄 수 있다. 급격한 냉각은 생성되는 그래핀 시트의 균열 등을 야기할 수 있으므로, 가급적 일정 속도로 서서히 냉각시키는 것이 바람직하다. 예를 들어 분당 0.1 내지 10℃의 속도로 냉각시키는 것이 바람직하고, 자연 냉각 등의 방법을 사용하는 것도 가능하다. 자연 냉각은 열처리에 사용된 열원을 단순히 제거한 것으로서, 이와 같은 열원의 제거만으로도 충분한 냉각 속도를 얻는 것이 가능해진다. 상술한 바와 같은 열처리 및 냉각 과정은 1사이클 과정으로 수행할 수 있으나, 이들을 수차례 반복하여 치밀한 구조의 그래핀 시트를 생성하는 것도 가능하다.
상기 열처리 공정 후 얻어지는 그래핀 시트는 단일층일 수 있다.
상기 그래핀 시트는 금속 기판 및 h-BN 시트의 크기를 자유롭게 조절함으로써 용이하게 대면적 조절이 가능하다. 예를 들어 상기 그래핀 시트의 크기는 폭 및 너비 중 하나 이상이 1cm 이상의 크기를 가질 수 있으며, 최대 1m 또는 10m 이상의 크기를 가질 수 있다. 또는 상기 그래핀 시트의 면적이 1cm2 이상일 수 있다.
이와 같이 금속 기판 상에 직성장된 h-BN 시트 상에 화학기상 증착법을 이용하여 연속적으로 그래핀 시트를 성장시켜 얻어진 이종 적층 구조체는, 기계적 박리 및 전사 공정을 통하여 그래핀 시트를 h-BN 시트 상에 형성시킨 경우에 비하여, h-BN 시트와 그래핀 시트 사이의 계면에 물 분자나 다른 불순물의 흡착을 방지할 수 있기 때문에 고품질의 계면 특성을 가질 수 있다.
본 발명의 또 다른 측면에 따르면, 상기 이종 적층 구조체를 구비하는 전기 소자가 제공된다.
상기 h-BN시트와 그래핀의 이종 적층 구조체는 다양한 전기소자에 사용될 수 있으며, 예를 들어 센서, 바이폴라 정션 트랜지스터, 전계 효과형 트랜지스터, 이종 접합 바이폴러 트랜지스터, 싱글 일렉트론 트랜지스터, 발광다이오드, 유기전계 발광다이오드 등을 예시할 수 있다. 이와 같은 소자들에서 상기 h-BN시트와 그래핀의 이종 적층 구조체에서 상기 그래핀은 채널층, 상기 h-BN시트는 전극과 채널층 사이의 버퍼층 등에 사용될 수 있다.
이들 중 전계 효과형 트랜지스터(FET)의 예를 도 1에 도시한다. 도 1에서 기판(311) 상에 실리카 기판(312)이 존재하며, 그 위에 상기 이종 적층 구조체(313)가 채널층으로서 놓여진다. 좌우에는 소스전극(314) 및 드레인 전극(316)이 존재하며, 절연체층(317)을 사이에 두고 게이트 전극(315)이 존재하게 된다. 여기서 게이트 전극(315)에 전압을 인가함으로써 소스-드레인 전극(314, 316) 사이에 흐르는 전류를 제어한다. 즉, 상기 이종 적층 구조체(313)가 채널 영역을 이루고 있고, 게이트 전극(315)에 인가되는 전압으로 소스 전극(314)과 드레인 전극(316)의 사이에 흐르는 전류가 제어됨으로써 온/오프 동작한다.
또 다른 전계 효과형 트랜지스터(FET)의 예를 도 2에 도시한다. 도 2에서는 실리카 기판(312) 표면의 거칠기와 댕글링 본드에 의해 이종 적층 구조체(313), 즉 채널층의 전하가 이동시 산란되는 것을 제어하기 위한 목적으로 버퍼층(318)이 채널층(313)과 실리카 기판(312) 사이에 위치할 수 있다. 이와 같은 버퍼층으로서 상기 이종 적층 구조체를 또한 사용할 수 있다. 이 경우, 버퍼층(318)으로 사용된 이종 적층 구조체는 그래핀 시트 아래에 위치한 h-BN 시트가 실리카 기판(312)과 접촉하고 있는 상태가 된다.
이와 다른 구현예로서 주입 효율을 향상시킬 목적으로 채널층(313)과 절연체층(317) 사이에 버퍼층(미도시)이 위치할 수 있으며, 이와 같은 버퍼층으로서 h-BN 시트 또는 상기 이종 적층 구조체를 사용할 수 있다.
이하에서 실시예를 들어 본 발명을 보다 상세히 설명하나 본 발명이 이에 한정되는 것은 아니다.
< 실시예 1>
도 3에 도시한 바와 같이, 구리 호일 위에 CVD 성장된 h-BN 시트 위에 연속적으로 그래핀 시트를 CVD 직성장시키고, 이를 PMMA를 이용하여 SiO2 기판에 전사시켰다. 구체적인 공정 과정은 아래와 같다.
- 구리 호일 상에 직성장된 h-BN 시트 제조 공정
크기가 2cm X 10cm이며 두께가 125㎛인 구리 호일(Alpha Acer)을 묽은 질산과 탈이온수로 세척한 후, 상기 구리 호일을 CVD 챔버 내에 위치시키고, 1000sccm으로 Ar/H2(15부피% H2, 85부피% Ar)를 공급하면서 유도 가열(inductive heating) 열원을 사용하여 2시간30분 동안 1000℃까지 점진적으로 승온하였다.
h-BN 성장을 위하여, 서브히팅 챔버에서 원료 물질인 암모니아 보란(NH3-BH3)을 25sccm의 질소가스와 함께 110-130℃에서 승화시켜 이를 상기 CVD 챔버에 공급하여 h-BN을 30분 동안 성장시켰다. 상기 h-BN 성장시, 상기 CVD 챔버는 1,000℃에서 75sccm의 유속으로 Ar/H2 혼합가스를 공급하였다.
h-BN 성장 공정을 수행한 후 열원을 제거하고, 상기 CVD 챔버에 100sccm의 유속으로 Ar/H2 혼합가스를 4시간 동안 공급하면서 180℃까지 냉각하였다.
- 그래핀 시트 형성 공정
상기 구리호일 상에 형성된 h-BN 시트가 놓여진 상기 CVD 챔버를 진공상태로 한 후, 유도 가열(inductive heating) 열원을 사용하여 60분 동안 1000℃로 점진적으로 승온시키고, 30분 동안 어닐링 했다. 그래핀 시트의 합성 공정 내내 상기 CVD 챔버는 H2 가스를 40mTorr 압력 및 5sccm의 유속으로 공급하였다.
이어서 CH4 가스를 205sccm으로 상기 챔버 내에 전체 압력이 40mTorr로 하여 일정하게 투입하면서 1000℃에서 40분 동안 열처리하였다.
CH4 가스 투입을 중단하고 열원을 제거하여, 상기 챔버 내부를 자연 냉각시켰다. 상기 챔버를 실온까지 냉각시킨 후, 합성된 그래핀 시트를 수득하였다.
- 분리공정
구리호일 상에 형성된 h-BN 시트/그래핀 시트 상에 폴리메틸-메타크릴레이트(PMMA)를 코팅하고, 이를 ammonium persulfate 수용액 (40 g/L)에 밤새도록 침지하여 구리호일을 에칭 제거하였다. 구리를 제거한 후, 상기 h-BN 시트/그래핀 시트/PMMA를 탈이온수로 수회 세척하였다.
- 전사공정
h-BN 시트 부분이 SiO2 기판과 접촉하도록 상기 h-BN 시트/그래핀 시트/PMMA를 SiO2/Si 기판 상에 위치시켰다. 상기 결과물을 1시간 동안 공기 중에서 건조시킨 다음, 90℃에서 5분 동안 가열하였다. 다음에, PMMA를 제거하기 위하여, 상기 결과물을 차가운 아세톤에 30분 동안 침지하여 PMMA를 용해시켰다.
상기 전사공정을 통하여, 그래핀 시트/ h-BN 시트/ SiO2/Si 기판의 적층 구조체를 얻었다.
< 실험예 1: STM 및 STS 분석>
상기 실시예 1에서 SiO2/Si 기판 상으로 전사하기 전에 구리 호일 상에 연속적으로 CVD 성장된 그래핀 시트/ h-BN 시트에 대한 주사터널현미경(scanning tunneling microscopy, STM) 및 주사터널분광학(scanning tunneling spectroscopy, STS)를 이용하여 결정 구조 및 전기적 특성을 분석하였다. 여기서 STM/STS 측정은 Pt/Ir tip을 이용하여 80K 온도 및 약 5.0×10-11 Torr의 압력에서 수행되었다.
연속적으로 CVD 성장된 상기 그래핀 시트/ h-BN 시트에 대한 STM 이미지를 도 4에 도시하였다. 이때, STM은 Vb = 1.0 V, It = 0.1 nA 조건에서 측정되었다.
도 4의 60 nm × 60 nm 영역에서의 이미지(a)는 그래핀 시트 아래에 있는 h-BN 시트를 보여주고 있다. 이미지(a) 일부를 확대한 이미지(b)를 보면, 그래핀 허니콤 결정을 볼 수 있으며, h-BN 시트가 그래핀과 비슷한 원자 구조를 가지기 때문에, 대부분 간섭현상 주기가 0.55nm인 hexagonal Moire pattern이 관찰되고 있음을 알 수 있다.
상기 0.55nm 주기 Moire pattern에 대하여 Vb = 0.2 V, It = 0.2 nA 조건에서 분석한 주사터널분광학(scanning tunneling spectroscopy, STS)으로부터 얻은 averaged dI/dV 스펙트럼 데이터를 도 5에 나타내었다.
도 5에서 보는 바와 같이, 전체적인 스펙트럼이 Fermi 레벨에서 디락점을 가지는 날카롭고 대칭적인 V-형태를 나타내고 있음을 알 수 있다. 이는 지금까지 보고된 것들 가운데 고유한 그래핀 자체의 형태에 가장 가까운 형태라고 할 수 있다.
< 실험예 2: TEM 분석>
상기 실시예 1에서 SiO2/Si 기판 상으로 전사시키기 전후의 CVD 성장된 그래핀 시트/ h-BN 시트에 대하여 단면 투과전자현미경(TEM) 이미지를 측정하여 도 6의 (a), (b)에 각각 나타내었다. 도 6에서 Pt는 TEM 분석을 위하여 성장시킨 것이다.
도 6에서 보는 바와 같이, 실시예 1에서 제조된 그래핀 시트/ h-BN 시트의 이종 적층 구조체는 두께가 대략 2nm이고, SiO2/Si 기판 상으로 전사된 후에도 층상 구조가 유지되고 있음을 알 수 있다.
전사 전후의 상기 단면 TEM 측정결과를 원자분해 TEM 측정결과와 결합하여 분석한 결과, 상기 CVD 성장된 그래핀 시트/ h-BN 시트는 결정화가 잘 되고, 전사 공정 동안 견딜 수 있을 만큼 견고하다는 것을 확인할 수 있었다.
< 실험예 3: EESL 분석>
상기 실시예 1에서 CVD 성장된 그래핀 시트/ h-BN 시트 상부 TEM 이미지(도 7에 삽입된 이미지)에서의 전자 에너지 손실 분광법(Electron energy loss spectroscopy, EESL)을 측정하고 그 결과를 도 7에 나타내었다.
도 7에서 보는 바와 같이, 200, 290, 410 eV 부근에서 세 개의 엣지는 각각 B, C, N 원소의 특징적인 K-shell의 이온화 엣지에 대응하는 것으로, 상기 CVD 성장된 그래핀 시트/ h-BN 시트의 이종 적층 구조체에 B, C, N 각 원소가 존재함을 말해준다.
< 실험예 4: UV - vis 흡수 커브 분석>
상기 실시예 1에서 CVD 성장된 그래핀 시트/ h-BN 시트의 UV-vis absorption curve를 개별적으로 CVD 성장된 h-BN 시트와 CVD 성장된 그래핀 시트 각각에 대한 측정 결과와 함께 도 8에 나타내었다.
도 8에서 보는 바와 같이, 실시예 1에서 CVD 성장된 그래핀 시트/ h-BN 시트에는 CVD 성장된 h-BN 시트에서 관찰되는 200nm에서의 흡수 피크와 CVD 성장된 그래핀 시트에서 관찰되는 270nm에서의 흡수 피크가 동시에 나타나고 있음을 알 수 있다. 이는 그래핀과 h-BN이 공존하고 있음을 명확하게 보여준다.
< 실험예 5: 라만스펙트럼 분석>
상기 실시예 1에서 CVD 성장된 그래핀 시트/ h-BN 시트에 대하여 라만 스펙트럼을 측정하고 그 결과를 개별적으로 CVD 성장된 h-BN 시트와 CVD 성장된 그래핀 시트 각각에 대한 측정 결과와 함께 도 9에 나타내었다.
도 9에 도시된 바와 같이, h-BN 시트 위에 그래핀 시트가 없는 경우에는 h-BN의 E2g 진동 모드로 인하여 1,368cm-1 위치에 피크가 존재한다. h-BN 시트 위에 그래핀이 CVD 성장된 후에는, 각각 1593 및 2693 cm-1 위치에 그래핀 G 및 2D 밴드의 특징적인 피크가 나타났다.
또한, 도 9에서 실시예 1의 라만스펙트럼은 좁고 대칭적인 Lorentzian 2D 피크 (도 9 가운데에 삽입된 그림)를 나타내고 있는데, 상기 피크의 full width at half-maximum (FWHM)은 대략 34 cm-1이고, IG/I2D 피크강도비가 IG/I2D < 0.5 였다. 이는 단일층 그래핀의 특징적인 수치를 보여주는 것으로, 실시예 1에서 CVD 성장된 그래핀이 단일층임을 말해 준다.
도 10에 나타낸 라만 맵핑에 근거한 통계적 히스토그램은 h-BN 시트 상에서 성장된 그래핀 시트의 약 93%가 ID/IG 피크강도비가 ID/IG < 0.2 임을 보여준다. 이는 h-BN 파우더 및 h-BN/Al2O3 상에서 성장된 몇 개 층의 그래핀보다 훨씬 작은 범위이며, 이는 Cu 또는 Ni 상에서 성장된 그래핀의 것에 필적하는 것으로, 결합이 없는 고품질의 그래핀 시트가 성장한 것을 말해 준다.
도 11에 나타낸 IG/I2D 피크강도비는 0.2-0.9 범위에 걸쳐 분포되며, 이 중 84%는 0.45-0.65 범위에 분포한다. 이들 값들은 이중층 그래핀에 대한 대표적인 값(~1)보다 훨씬 작으며, 실시예 1에서 CVD 성장된 그래핀이 단일층임을 입증해 주고 있다.
도 12에 나타낸 2D 밴드의 FWHM는 24-40 cm-1 범위에 있고, 이 중 92%는 28-36 cm-1 범위에 분포한다. 이는 이중층 그래핀의 2D 밴드 FWHM (45-60 cm-1)보다 훨씬 작은 값을 나타낸다.
종합적으로, 도 9 내지 도 12의 라만스펙트럼 분석 결과는 CVD 성장된 h-BN 시트 위에 CVD 직성장시켜 고품질의 단일층 그래핀이 대면적으로 형성되었음을 보여주고 있다.
< 실시예 2>
도 13에 도시한 바와 같이, 상기 실시예 1에서 제조한 그래핀 시트/ h-BN 시트 이종 적층 구조체를 이용한 그래핀 기반 전계효과트랜지스터(FET)를 제조하였다.
크기가 2.5cm X 2.5cm이고 두께가 각각 525㎛ 및 300nm인 실리콘(n-Si)/실리카(SiO2)(13, 14) 기판에 상기 실시예 1에서 얻어진 h-BN 시트(12)/그래핀 시트(11)를 PMMA를 이용하여 전사하고, 아세톤으로 상기 PMMA를 제거하였다.
다음으로, 포토리소그래피(15)를 이용하여 상기 그래핀 상에 Au/Cr 전극(50/5 nm)(16, 17)을 증착한 후, 이어서 포토리소그래피(18)를 이용한 O2 플라즈마를 사용하여 상기 h-BN 시트(12)/그래핀 시트(11)를 에칭함으로써 채널 길이가 5㎛이고 채널 폭이 2㎛인 FET 구조체를 제조하였다.
< 비교예 1>
상기 실시예 2에서, 구리 호일 위에 h-BN 시트를 성장시키지 않고, 바로 그래핀 시트를 형성한 것을 실리콘(n-Si)/실리카(SiO2)(13, 14) 기판 상에 전사시킨 것을 제외하고는, 상기 실시예 2와 동일한 과정을 실시하여 FET 구조체를 제조하였다.
< 비교예 2>
상기 실시예 2에서, 구리 호일 위에 CVD 성장된 h-BN 시트(12)를 PMMA를 이용하여 실리콘(n-Si)/실리카(SiO2)(13, 14) 기판 상에 먼저 전시시킨 다음, 별도로 구리 호일 위에 CVD 성장된 그래핀 시트(11)를 PMMA를 이용하여 h-BN 시트(12) 상에 전사시킨 것을 제외하고는, 상기 실시예 2와 동일한 과정을 실시하여 FET 구조체를 제조하였다.
< 실험예 5: FET 의 전기적 특성 분석>
상기 실시예 2 및 비교예 1-2에서 얻어진 FET 소자에 대하여 게이트에 인가되는 전압 Vg 에 대한 소자 저항 R을 측정한 그래프를 도 14에 도시하였다.
도 14에서 보는 바와 같이, 저항 커브는 V g = V Dirac, 즉 디락점(Dirac point, 커브가 꺽이는 부분)에서의 전압을 중심으로 대체로 대칭적인 형태를 보여주고 있으며, 실시예 2, 비교예 1 및 비교예 2 각각에 대하여 V Dirac = 1, 11 및 15 V인 전압에서 최대값을 나타내고 있다. V Dirac가 0이 아닌 것은 그래핀 소자에 원치 않는 도핑, 불순물 등이 존재함을 의미하며, V Dirac가 작을수록 CVD-성장된 그래핀/h-BN에 불순물이 더 적게 존재하는 것을 나타낸다.
실시예 2의 CVD 성장 그래핀/h-BN을 채용한 FET는 V Dirac 쉬프트가 거의 0에 가깝고, 비교예 1-2보다 디락점에서 더 좁은 minimum conductivity plateau를 나타내었다. 이는 기계적으로 전사된 그래핀에 비하여 CVD 성장된 그래핀이 h-BN과 그래핀 사이의 계면에 불순물을 감소시켰기 때문이다. 비교예 1-2의 경우 V Dirac 쉬프트가 모두 10V를 넘고 있으며, 이는 계면 상에 불순물이 더 많이 존재하고 있기 때문이다.
상기 실시예 2 및 비교예 1-2에서 얻어진 FET 소자에 대하여 n = C g(V g - V Dirac)/e 로 계산되는 캐리어 농도 n에 대한 캐리어 이동도를 측정한 결과를 도 15에 나타내었다. 여기서, 게이트 커패시턴스 C g는 기하학적 고려를 통해 얻어졌다.
도 15에서 보는 바와 같이, 실시예 2는 비교예 1-2에 비하여 현저히 개선된 캐리어 이동도를 나타내고 있음을 알 수 있다. 특히, 낮은 캐리어 밀도, 즉 n = 1011 ~ 1012 cm2 범위에서 향상된 캐리어 이동도를 나타내고 있는데, 이는 불순물의 억제에 기인한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
311: 기판
312: 실리카 기판
313: 채널층
314: 소스전극
316: 드레인 전극
315: 게이트 전극
317: 절연체층
318: 버퍼층

Claims (9)

  1. 육방정계 질화붕소 시트; 및
    상기 육방정계 질화붕소 시트 상에 형성된 그래핀 시트;
    를 포함하고, 전계 효과 트랜지스터 소자에 적용되는 경우 게이트 전압 Vg에 대한 저항 R의 변화에서 디락 점(Dirac point)의 쉬프트가 0 내지 10V 범위인 이종 적층 구조체.
  2. 제1항에 있어서,
    상기 디락 점의 쉬프트가 0 내지 5V 범위인 이종 적층 구조체.
  3. 제1항에 있어서,
    상기 육방정계 질화붕소 시트의 두께가 단일층 두께 내지 10nm 이하인 이종 적층 구조체.
  4. 제1항에 있어서,
    상기 그래핀 시트가 단일층 그래핀인 이종 적층 구조체.
  5. 제1항에 있어서,
    상기 적층 구조체의 라만스펙트럼 중 2D 피크의 FWHM (Full With Half Maximum)이 20 내지 40 cm- 1 이고, 2D 피크의 FWHM 중 90% 이상이 28 내지 36 cm-1 인 이종 적층 구조체.
  6. 제1항에 있어서,
    상기 적층 구조체의 라만스펙트럼 중 G 피크에 대한 D 피크의 강도의 비율이 0.5 이하인 이종 적층 구조체.
  7. 제1항에 있어서,
    상기 이종 적층 구조체의 폭 및 너비 중 하나 이상이 1cm 이상의 크기를 가지거나, 또는 면적이 1cm2 이상인 이종 적층 구조체.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 이종 적층 구조체를 구비하는 그래핀 소자.
  9. 제1항 내지 제7항 중 어느 한 항에 따른 이종 적층 구조체를 구비하는 트랜지스터.
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* Cited by examiner, † Cited by third party
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KR20180004551A (ko) * 2016-07-04 2018-01-12 포항공과대학교 산학협력단 금속 기판 패터닝을 통한 질화붕소 화합물 반도체의 선택적 영역 성장 방법
KR20180059282A (ko) * 2016-11-25 2018-06-04 엘지디스플레이 주식회사 접촉 감응 소자 및 이를 포함하는 표시 장치
KR20180114916A (ko) * 2016-03-18 2018-10-19 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 그래핀 박막 트랜지스터의 제조 방법

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