KR20240027037A - 그래핀 기판 및 이를 형성하는 방법 - Google Patents

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Abstract

그래핀 기판이 제공되며, 상기 그래핀 기판은 금속 산화물 층 바로 위에 있는 그래핀 층 구조를 포함하며, 상기 금속 산화물 층은 지지 층 바로 위에 있고; 여기서 금속 산화물 층은 5nm 미만의 두께를 갖고, Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택되고; 지지 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합이다.

Description

그래핀 기판 및 이를 형성하는 방법
본 발명은 금속 산화물 층 상에 그래핀 층 구조를 포함하는 그래핀 기판을 제공한다. 특히, 상기 금속 산화물 층은 지지 층 바로 위에 있다. 보다 구체적으로, 지지 층은 붕소 질화물, 알루미늄 질화물, 갈륨 질화물, 규소 탄화물, 다이아몬드 또는 이들의 조합이다. 본 발명은 또한 그래핀 기판을 형성하는 방법을 제공한다. 특히, 본 방법은 BN, AlN, GaN, SiC, 다이아몬드 또는 이들의 조합으로 형성된 지지 층을 포함하거나 이로 이루어지는 성장 기판을 제공하고, 그 위에 금속 산화물 층을 형성한 후 그래핀 층 구조를 형성하는 단계를 포함한다. 보다 구체적으로, 금속 산화물 층은 ALD에 의해 형성되고 그래핀 층 구조는 CVD에 의해 형성된다.
그래핀은 그의 고유한 전자적 특성 및 전자 장치에서의 그의 응용으로 인해 2차원 재료로서 많은 주목을 받아왔다. 그래핀이 구리와 같은 촉매 금속 기판 상에 박리와 같은 기술에 의해 또는 CVD에 의해 제조되는 것이 당업계에서 일반적이다. 이어서, 이러한 방법에 의해 생성된 그래핀은 상기 전자 장치의 제조를 위해 이산화규소와 같은 전자 장치 호환 기판으로 전달된다.
그래핀은 기판의 비금속 표면 바로 위에 합성, 제조, 형성될 수 있음이 당업계에 또한 알려져 있다. 이들은 규소, 사파이어 및 III-V족 반도체 기판을 포함한다. 본 발명자는 고품질 그래핀을, 특히 이러한 비금속 표면 바로 위에 제조하기 위한 가장 효과적인 방법이 WO 2017/029470에 개시되어 있음을 밝혀내었다. 이 공보는 그래핀을 제조하는 방법을 개시하고; 주로 이들은 반응 챔버 내에 유지된 기판을 그래핀 성장에 대해 탄소 기반 전구체의 분해 범위 내에 있는 온도로 가열하는 것에 의존하며, 기체상에서 반응하는 전구체의 분율이 분해된 전구체로부터 방출되는 탄소로부터 그래핀을 형성할 수 있을 만큼 충분히 낮도록 전구체가 반응 챔버에 들어가는 지점을 향해 기판 표면으로부터 멀리 확장되는 충분히 가파른 열 구배를 설정하기 위해, 상대적으로 저온 유입구를 통해 전구체를 반응 챔버에 도입한다. 바람직하게는, 장치는 복수의 전구체 진입 지점 또는 유입구를 갖는 샤워헤드를 포함하고, 기판 표면으로부터의 분리는 달라질 수 있고 바람직하게는 100mm 미만이다. WO 2017/029470의 방법은 MOCVD 반응기를 사용하여 이상적으로 수행된다. MOCVD는 AlMe3(TMAl) 및 GaMe3(TMGa)와 같은 금속 유기 전구체로부터 AlN 및 GaN과 같은 반도체 재료를 제조하기 위한 기원으로 인해 금속 유기 화학 증착을 나타내는 동시에, 이러한 장치 및 반응기는 비금속 유기 전구체와 함께 사용하기에 적합한 것으로서 당업자에게 잘 알려져 있으며 이해된다. MOCVD는 금속 유기 증기상 에피택시(MOVPE)와 동의어로 사용될 수 있다.
WO 2017/029470의 방법을 사용하면 추가적인 탄소 조각이나 아일랜드 없이 기판 상의 전체 영역에 걸쳐 탁월한 균일성과 (원하는 대로) 일정한 수의 층을 갖는 고품질 그래핀을 생산할 수 있지만, 전자 장치 제조 분야의 엄격한 요구 사항은 그래핀의 전자 특성을 더욱 개선하고 비금속 기판 상에 그래핀, 특히 넓은 면적 그래핀의 산업적 제조를 위해 더욱 신뢰할 수 있고 보다 효율적인 방법을 제공할 필요성이 남아 있음을 의미한다.
그러나, 그래핀과 기판 사이의 전자-포논 결합은 자립 그래핀에 대한 이론적 값과 비교할 때 캐리어 이동성에 해로운 영향을 미칠 수 있다는 것이 알려져 있다. 극성 포논은 인접한 층에 전기장을 유도하여 상기 층 내에서 전자의 원격 포논 산란을 초래할 수 있다. 이러한 결합은 긴 범위이며, Frhlich 결합으로도 알려져 있다.
전자-포논 결합은, 특히 이산화규소와 같은 기판에 대해, 이론적으로 그리고 실험적으로 모두 연구되어 왔다. Nature Nanotechnology 3, 206~209 (2008년) "Intrinsic and Extrinsic Performance Limits of Graphene Devices on SiO2" 및 Phys. Rev. B 77, 195415 (2008년) "Substrate limited electron dynamics in graphene"은 그래핀의 캐리어 역학에 대한 SiO2 및 SiC와 같은 분극성 기판의 효과를 연구한다.
Nature Nanotechnology 5, 722~726 (2010년) "Boron nitride substrates for high-quality graphene electronics" 및 Appl. Phys. Lett. 115, 043104 (2019년) "Role of remote interfacial phonons in the resistivity of graphene"은 h-BN의 광학 포논 모드가 다른 유전체(예: SiO2 및 HfO2)보다 에너지가 훨씬 높기 때문에 육방정계 붕소 질화물(h-BN)이 유망한 기판으로서 이점을 입증하는 예이다. 관련 포논 모드의 에너지는 SiO2의 에너지보다 약 2배 더 크다 . 산화물 기판에서 더 낮은 에너지의 포논 모드가 널리 퍼져 있으면 원격 포논 산란이 발생하고 그 위에 제공된 그래핀의 저항이 더 커진다(즉, 캐리어 이동성이 감소함).
US 2012/261640 A1은 전하 캐리어 층으로서 그래핀 층을 사용하는 전자 장치에 관한 것이며, 상기 그래핀 층은 고도로 정렬된 결정질 구조 및 높은 유전 상수를 갖는 재료(예: SiO2, HfO2 및 Al2O3)로 구성된 층 사이에 개재되어 있다. 일부 실시예에서, 그래핀 층은 고도로 정렬된 결정질 재료가 아닌 계면 층에 제공되며, 계면 층은 유전체 비극성 재료의 얇은 층이다. 적합한 비극성 재료는 폴리에틸렌, 폴리프로필렌 및 폴리스티렌과 같은 중합체를 포함한다.
US 2010/200839 A1은 그 위에 성장된 그래핀 층, 및 그러한 기판에 형성된 전기-광학 집적 회로를 갖는 기판에 관한 것이다. 본 문서는 10nm 이상 및 500nm 이하의 평균 두께를 갖는 단결정 규소 기판 상에 형성된 산화알루미늄을 개시하며, 10nm 미만의 평균 두께는 바람직하지 않다.
2015년 10번째 스페인 컨퍼런스에서, Electron Devices (CDE) "Monte Carlo modeling of mobility and microscopic charge transport in supported graphene"는, 앙상블 몬테 카를로 시뮬레이터를 사용하여, 그래핀, 특히 h-BN, SiC, SiO2 및 HfO2의 이동성과 전자 전달에 대한 하부 기판의 영향을 평가한다.
적합한 기판 상에 그래핀을 형성하는 방법과 함께 그래핀의 전자 특성을 개선하기 위해 감소된 전자-포논 결합을 갖는 기판 상에 제공된 그래핀에 대한 필요성이 당업계에 남아 있다. 본 발명자는 적어도 이러한 문제를 해결하는 목적으로 본 발명을 개발하였다.
본 발명의 제1 양태에 따르면, 그래핀 기판이 제공되며, 상기 그래핀 기판은:
금속 산화물 층 바로 위에 있는 그래핀 층 구조로서, 상기 금속 산화물 층은 지지 층 바로 위에 있는, 그래핀 층 구조를 포함하고;
상기 금속 산화물 층은 5nm 미만의 두께를 갖고 Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택되고;
상기 지지 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합이다.
추가의 양태에서, 그래핀 기판을 형성하는 방법이 제공되며, 상기 방법은:
BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합으로 형성된 지지 층을 포함하거나 이로 이루어진 성장 기판을 제공하는 단계;
ALD에 의해 상기 지지 층 상에 금속 산화물 층을 형성하되, 상기 금속 산화물 층은 5nm 미만의 두께를 갖고 Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택되는 단계; 및
CVD에 의해 상기 금속 산화물 층 상에 그래핀 층 구조를 형성하는 단계를 포함한다.
이제 본 개시를 추가로 기술할 것이다. 하기 구절에서, 본 개시의 상이한 양태/실시예가 더 상세히 정의된다. 이렇게 정의된 각각의 양태/실시예는 반대로 명백하게 지시되지 않는 한 임의의 다른 양태/실시예 또는 양태들/실시예들과 조합될 수 있다. 특히, 바람직하거나 유리한 것으로 표시된 임의의 특징은 바람직하거나 유리한 것으로 표시된 임의의 다른 특징 또는 특징들과 조합될 수 있다.
본 발명은 그래핀 기판 그 자체 및 그래핀 형성을 포함하는 그래핀 기판을 형성하는 방법에 관한 것이다. 형성은 합성, 제조, 생성 및 성장과 동의어로 간주될 수 있다. 그래핀은 육각형 격자 내의 탄소 원자의 단일 층을 포함하는 탄소의 동소체를 지칭하는 매우 잘 알려진 2차원 재료이다. 본원에 사용된, 그래핀은 하나 이상의 그래핀 층을 지칭한다. 따라서, 본 발명은 단층 그래핀 및 (그래핀 층 구조로 지칭될 수 있는) 다층 그래핀의 형성에 관한 것이다. 본원에 사용된, 그래핀은 바람직하게는 1 내지 10개의 그래핀 단층을 갖는 그래핀 층 구조를 지칭한다. 그래핀 기판의 많은 후속 응용에서, 하나의 그래핀 단층이 특히 바람직하다. 따라서, 그래핀 기판은 바람직하게는 금속 산화물 층 바로 위의 그래핀 단층을 포함한다. 본원에 개시된 방법에서 제조된 그래핀은 바람직하게는 단층 그래핀이다. 그럼에도 불구하고, 다른 응용에 대해 다층 그래핀이 바람직하고, 2개 또는 3개의 그래핀 층이 바람직할 수 있다. 본원에 기술된 바와 같이, 그래핀이 얻어질 수 있고, 바람직하게는 CVD에 의해 얻어지는 것이 특히 바람직하다(여기서 CVD는 금속 산화물 층 바로 위에 그래핀의 CVD 성장을 지칭함).
그래핀 기판은 그래핀을 포함하고 후속 사용에 적합한 기판으로서 이해될 것이다. 특히, 그래핀 기판은 그래핀 기반 전자 장치를 제조하는 데 사용하기에 적합하다. 본원에 사용되는 바와 같이, 기판이라는 용어는 그 위에 다른 층의 증착에 적합한 재료를 지칭하는 데 사용될 수 있다. 기판이라는 용어는 통상적으로 웨이퍼와 동의어이다. 따라서, 각각의 지지 층 및 금속 산화물은 각각 독립적으로 기판으로 지칭될 수 있다.
그래핀 기판은 금속 산화물 층 및 지지 층을 추가로 포함한다. 그래핀 층 구조는 금속 산화물 층 바로 위에 제공된다. 즉, 개재층이나 재료가 없고, 그래핀의 일면은 금속 산화물 층의 표면과 실질적으로 연속적으로 직접 접촉하고 있다. 그래핀은 기판의 표면으로부터 멀어지는 그래핀의 물리적 변형인 주름을 포함할 수 있음이 이해될 것이다. 그럼에도 불구하고, 그래핀은 바람직하게는 탄소 원자의 단일 연속 시트/층(또는 그래핀이 다층 그래핀인 경우 개별적으로 적층된 다중 연속 시트/층)이다. 유사하게, 금속 산화물 층은 지지 층 바로 위에 제공된다.
본 발명자는, 특히 CVD에 의해, 보다 더 특히 WO 2017/029470에 따른 CVD에 의해 그래핀의 형성을 위해 바람직한 표면을 제공하도록 지지 층을 가로질러 얇은 금속 산화물 층이 제공될 수 있음을 발견했다. 본 발명자는, 인접 층에서 전자과 결합하기 위해 필요한 적절한 에너지의 포논 모드를 나타내는 것으로 알려진 재료로 제조됨에도 불구하고, 얇은 금속 산화물 층은 그래핀이 전자-포논 결합을 감소시키는 바람직한 포논 밴드 구조를 나타내는 재료로 만들어진 지지층에 밀접하게 인접하여 제공될 수 있음을 발견했다. 따라서, 충분히 얇은 금속 산화물 층이 제공되는 경우 전자-포논 결합이 눈에 띄게 관찰되지 않는다. 본 발명자는 두께가 5nm 미만인 금속 산화물 층이 그러한 이점을 제공하기에 충분함을 밝혀내었다. 더욱 더 바람직하게는, 금속 산화물 층은 두께가 4nm 미만이다.
금속 산화물과 그래핀 사이의 결합의 가능성을 고려하여 가능한 한 작은 두께를 갖는 것이 바람직하지만, CVD에 의해 층 바로 위에서 그래핀의 성장의 개선을 제공하기 위해 충분히 두꺼운 금속 산화물 층이 필요하다. 본 발명자는 적어도 0.5 nm의 금속 산화물 층 두께가 충분하지만, 바람직하게는 두께가 적어도 1 nm, 더 바람직하게는 적어도 2 nm라는 것을 발견했다. 그 결과, 금속 산화물 층은 바람직하게는 두께가 0.5nm 내지 5nm, 1nm 내지 4nm, 그리고 가장 바람직하게는 2nm 내지 4nm이다.
금속 산화물 층은 Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택된 재료로 형성된다. 즉, 상기 층은 상기 재료로 구성된다. 본 발명자는 이러한 금속 산화물이 CVD에 의해 그 위에 바로 그래핀을 성장시키는 데 특히 적합한 것을 발견했다. 이론에 의해 구애되고자 함이 없이, 본 발명자는, CVD의 고온 동안, 지지 층과 같은 재료 바로 위에 성장할 때 나타날 수 있는 결함 없이 고품질의 균일한 그래핀이 성장될 수 있도록, 이러한 재료가 충분히 낮은 탄소 용해도를 갖는 것을 발견했다. 따라서, 금속 산화물 층의 사용은 전자-포논 결합에 관한 예상되는 단점에도 불구하고, CVD 성장된 그래핀에 이점을 제공한다. 그럼에도 불구하고, 본 발명자는 충분히 얇은 금속 산화물 층의 사용에 의해 이러한 문제를 극복하였다.
이해되는 바와 같이, 금속 산화물의 화학량론은 정확할 필요는 없다(예: Al2O3). 당업계에 공지된 바와 같이, 이러한 재료의 화학량론은 다양할 수 있다. 예를 들어, 알루미나는 AlOx로 지칭될 수 있으며, 여기서 x는 약 3/2이다. 바람직하게는, 금속 산화물 층은 특히 고품질 그래핀의 형성을 허용하는 재료인 Al2O3, HfO2 또는 YSZ이다.
그래핀 기판에서, 지지 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 선택적으로 이들의 조합으로 이루어진 그룹으로부터 선택되는 재료로 형성된다. 즉, 상기 층은 상기 재료로 구성된다. 본 발명자는 바람직한 포논 밴드 구조를 갖는 재료를 확인했으며, 여기서 활성 포논 모드 및 관련된 대칭성과 에너지는 전자 장치 제조를 위한 다른 적합한 기판, 즉 유전체 및/또는 반도체 기판에 비해 전자-포논 결합이 유리하게 감소되도록 하는 것이다. 따라서, 본 발명자는 BN, AlN, GaN, SiC, 다이아몬드, 및 이들의 조합을 이러한 유리한 특성을 입증하는 적합한 재료로서 식별하지만, 그러한 등가물을 사용하여 본 발명의 기술적 이점이 실현되고 활용될 수 있도록 등가의 재료는 일상적인 실험을 통해 당업자에 의해 식별될 수 있다. 그러한 재료는 인접 그래핀에서 상응하는 전자와 결합하기 위해 이용가능한 관련 포논 모드의 밀도가 감소한다는 점에서 "낮은 포논 밀도" 재료로 지칭될 수 있다.
바람직하게는, 지지 층은 BN, AlN, GaN, 또는 이들의 조합으로 형성된다. 이들 재료는 중첩 그래핀의 이동성을 억제하지 않도록 특히 낮은 포논 밀도를 갖는다. 입방정계 붕소 질화물(즉, c-BN)도 사용될 수 있지만, 바람직하게는 BN은 육방정계 붕소 질화물(즉, h-BN)이다. AlN 및 GaN은 입방 공간 그룹으로 결정화되는 것으로 알려져 있다. 가장 바람직하게는, 지지 층은 AlN으로부터 형성된다(본질적으로 구성된다).
그래핀은 "낮은 포논 밀도" 재료(예: 붕소 질화물) 위에, 그리고 "높은 포논 밀도" 재료(예: SiO2 및 HfO2) 바로 위에 제공될 수 있는 것으로 알려져 있지만, 다층 기판을 제공하기 위해 본원에 기술된 바와 같은 재료를 조합할 필요가 당업계에 없었다. 당업계의 그래핀은 종종 구리 기판 상의 성장에 의해 제공되고, 중합체(통상적으로 PMMA)에 의해 원하는 기판 바로 위로 전달된다. 본 발명자는 CVD에 의해 바람직한 낮은 포논 밀도 재료 바로 위에 그래핀을 제조하고자 했지만, 이들 재료에서의 탄소 용해도, 및/또는 (SiC 상에서 성장시 Si-C 결합과 같은) 강한 공유 결합의 형성은 그래핀 기반 전자 응용에 필요한 높은 균일성의 형성을 억제한다. 이들과 같은 결함은 캐리어 이동성을 감소시키는 전하 산란의 원인이 된다. 이러한 문제는 당업계에서 일반적으로 발생하는 것처럼 그래핀을 기판 표면으로 전달할 때 발생하지 않는다. 반면, 일반적으로 구리에서 그래핀을 물리적으로 전달하면 그래핀의 전자 특성에 부정적인 영향을 미치는 수많은 결함이 발생한다. 또한, 이러한 처리는 (제조 공장에서 CMOS 기판 위와 같은) 대규모 제조에 적합하지 않다. 특히 식각 용액과 함께 촉매 금속 기판으로부터의 의도하지 않은 도핑으로 인해 상업적 생산에 필요한 샘플 간 일관성이 충분하지 않은 그래핀이 또한 생성된다.
본 발명자는 얇은 금속 산화물 층이 CVD에 의해 직접 고품질 그래핀을 형성하는 데 충분하면서 달리 캐리어 이동도를 감소시키는 바람직하지 않은 전자-포논 결합을 도입하지 않는다는 사실을 발견하고 놀랐다.
바람직하게는, 지지 층은 적어도 5nm, 바람직하게는 적어도 15nm, 더욱 바람직하게는 적어도 50nm의 두께를 갖는다. 일부 실시예에서, 지지 층은 바람직하게는 두께가 적어도 100nm이다. 다른 실시예에서, 지지 층은, 예를 들어, 금속 산화물 층이 특히 얇은 경우, 두께가 적어도 2nm일 수 있다. 금속 산화물 층은 지지 층보다 더 두껍지 않은 것이 일반적으로 바람직하다.
바람직하게는, 지지 층은 웨이퍼 상에 제공된다. 지지 층, 금속 산화물 층 및 그래핀의 조합을 이루는 웨이퍼는 특별히 제한되지 않는다. 바람직하게는, 웨이퍼는 사파이어 또는 규소 웨이퍼이다. 이해되는 바와 같이, 규소 웨이퍼는 "순수한" 규소 웨이퍼(본질적으로 도핑되거나 도핑되지 않은 규소로 구성됨), 또는 추가적인 연관된 회로를 포함하는 CMOS 웨이퍼로 지칭될 수 있는 것을 포함한다.
본 발명의 방법은 BN, AlN, GaN, SiC, 다이아몬드 또는 이들의 조합으로 형성된 지지 층을 포함하거나 이로 이루어진 성장 기판을 제공하는 단계를 포함한다. 성장 기판은 바람직하게는 사파이어 또는 규소 웨이퍼인 웨이퍼를 바람직하게 추가로 포함한다.
일부 바람직한 실시예에서, 상기 방법은 그래핀 층 구조를 형성한 후에 웨이퍼를 식각하거나 분리하는 단계를 추가로 포함한다. 웨이퍼는 CVD 반응 챔버에서 그래핀의 성장을 위한 지지를 제공하지만, 웨이퍼는 전자 장치 응용에 바람직한 그래핀 기판의 두께를 감소시키기 위해 식각 또는 분리에 의해 제거될 수 있다.
상기 방법은 ALD에 의해 지지 층 상에 금속 산화물 층을 형성하는 단계를 추가로 포함하며, 여기서 금속 산화물 층은 5nm 미만의 두께를 갖고, Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 이루어진 그룹으로부터 선택된다.
본 발명자는 ALD에 의한 금속 산화물 층의 형성이 (0.5nm 두께만큼 낮은) 이러한 얇은 층을 형성할 때 필수적인 고도로 컨포멀한 (균일한 두께) 층을 제공하는 데 특히 유익하다는 것을 발견했다. 당업계에 공지된 바와 같이, ALD는 산화알루미늄을 형성하기 위해 적어도 2개의 화학적 전구체(예: 오존 및 트리메틸알루미늄)를 순차적으로 도입하는 것을 포함하지만, 본원에 기술된 금속 산화물에 대한 다른 적합한 재료는 잘 알려져 있다. 층의 두께는 ALD 성장의 자가-제한 특성을 고려하여 그러한 사이클의 수를 변화시킴으로써 제어될 수 있다.
상기 방법은 CVD에 의해 금속 산화물 층 상에 그래핀 층 구조를 형성하는 단계를 추가로 포함한다. CVD는 일반적으로 다양한 화학 기상 증착 기술을 지칭하며, 각각은 그래핀과 같은 2차원 결정질 재료와 같은 박막 재료를 생산하기 위해 진공 증착을 포함한다. 휘발성 전구체(기체 상이거나 기체 중에 현탁된 것들)는 분해되어 원하는 재료(그래핀의 경우 탄소)를 형성하는 데 필요한 종을 방출한다.
바람직하게는, 상기 방법은 분해가 전구체 가열의 결과가 되도록 열 CVD에 의해 그래핀을 형성하는 단계를 포함한다. 바람직하게는, 본원에 개시된 방법에서 사용되는 CVD 반응 챔버는 기판에 결합된 히터는 챔버에 대한 유일한 열원인 냉벽 반응 챔버이다. 이해되는 바와 같이, 기판은 존재하는 하부 웨이퍼와 함께 지지 층 및 금속 산화물 층을 지칭한다.
특히 바람직한 실시예에서, CVD 반응 챔버는 복수의 전구체 진입 지점 또는 전구체 진입 지점의 어레이를 갖는 밀착 결합된 샤워헤드를 포함한다. 밀착 결합된 샤워헤드를 포함하는 이러한 CVD 장치는 MOCVD 공정에 사용되는 것으로 알려져 있을 수 있다. 따라서, 상기 방법은 대안적으로 밀착 결합된 샤워헤드를 포함하는 MOCVD 반응기를 사용하여 수행된다고 할 수 있다. 어느 경우든, 샤워헤드는 바람직하게는 기판의 표면과 복수의 전구체 진입 지점 사이에서 100mm 미만, 더 바람직하게는 25mm 미만, 더욱 더 바람직하게는 10mm 미만의 최소 분리를 제공하도록 구성된다. 이해되는 바와 같이, 일정한 분리는 기판의 표면과 각각의 전구체 진입 지점 사이의 최소 분리가 실질적으로 동일하다는 것을 의미한다. 최소 분리는 전구체 진입 지점과 기판 표면 (즉, 금속 산화물 층의 표면) 사이의 최소 분리를 지칭한다. 따라서, 이러한 실시예는 전구체 진입 지점을 포함하는 평면이 기판 표면의 평면에 실질적으로 평행한 "수직" 배열을 포함한다.
반응 챔버 내로의 전구체 진입 지점은 바람직하게는 냉각된다. 입구, 또는 사용될 때, 샤워헤드는 바람직하게는 전구체 진입 지점의 비교적 냉각 온도를 유지하도록 외부 냉각제, 예를 들어 물에 의해 능동적으로 냉각되어, 복수의 전구체 진입 지점을 통과하여 반응 챔버 내로 진입할 때 전구체의 온도는 100℃ 미만, 바람직하게는 50℃ 미만이 되게 한다.
바람직하게는, 기판 표면과 복수의 전구체 진입 지점 사이의 충분히 작은 분리와, 전구체의 분해 범위에 맞게 기판을 가열하는 것과 결합된, 전구체 진입 지점의 냉각의 조합은 기판 표면으로부터 전구체 진입 지점으로 연장되는 충분히 가파른 열 구배를 생성하여 기판 표면에서 그래핀 형성을 가능하도록 한다. WO 2017/029470에 개시된 바와 같이, 바람직하게는 기판의 전체 표면 전반에 걸쳐 비금속 기판 바로 위에 고품질 및 균일한 그래핀의 형성을 용이하게 하기 위해 매우 가파른 열 구배가 사용될 수 있다. 상기 기판은 적어도 5cm(2 인치) 이상, 15cm(6 인치) 이상 또는 30cm(12 인치) 이상의 직경을 가질 수 있다. 본원에 기술된 방법을 위한 특히 적합한 장치는 Aixtron® Close-Coupled Showerhead® 반응기 및 Veeco® TurboDisk 반응기를 포함한다.
결과적으로, 본 발명의 방법이 WO 2017/029470에 개시된 방법을 사용하는 것을 포함하는 특히 바람직한 실시예에서, 상기 방법은:
밀착 결합된 반응 챔버의 가열된 서셉터 상에 기판을 제공하되, 상기 기판은 지지 층 및 금속 산화물 층을 포함하고, 상기 밀착 결합된 반응 챔버는, 사용 시, 유입구가 기판에 걸쳐 분포되고 기판 표면(즉, 금속 산화물 층)으로부터 일정하게 분리되도록 배열된 복수의 냉각 유입구를 갖는 단계;
(즉, 전구체를 냉각시키기 위해) 상기 유입구를 100℃ 미만으로 냉각시키는 단계;
유입구를 통해 CVD 반응 챔버 내로 기체 상의 전구체 및/또는 기체 중에 현탁된 전구체를 도입하여 전구체를 분해하고 기판의 금속 산화물 층에 그래핀을 형성하는 단계; 및
서셉터를 전구체의 분해 온도를 초과하는 50℃ 이상의 온도로 가열하여, 분해된 전구체로부터 방출된 탄소로부터 그래핀의 형성을 허용하기에 충분히 가파른 기판 표면과 유입구 사이에 열 구배를 제공하는 단계를 포함하되;
일정한 분리는 100mm 미만, 바람직하게는 25mm 미만, 더욱 더 바람직하게는 10mm 미만이다.
바람직하게는, 상기 방법은 그래핀 층 구조 상에 하나 이상의 추가 층을 형성하는 단계를 추가로 포함한다. 바람직하게는 이는 ALD에 의해 그래핀 층 구조 상에 추가 금속 산화물 층을 형성하는 단계를 포함하며, 여기서 추가 금속 산화물 층은 5nm 미만의 두께를 갖고, Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 이루어진 그룹으로부터 선택된다. 동등하게, 상기 방법은 바람직하게는 추가 금속 산화물 층 상에 추가 층을 형성하되, 추가 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합인 단계를 추가로 포함한다.
추가의 양태에서, 본원에 기술된 바와 같은 그래핀 기판 또는 본원에 개시된 방법에 의해 얻어질 수 있는 그래핀 기판을 포함하는 전기 장치가 제공된다. 즉, 전기 장치는 그래핀 기판으로부터 제조됨으로써 본원에 기술된 바와 같이 금속 산화물 층 바로 위에 그래핀 층 구조를, 지지 층 바로 위에 상기 금속 산화물 층을 통합한다. 전기 장치를 형성하기 위한 추가 단계는 당업계에 공지되어 있고, 예컨대 포토리소그래피, 레이저 및/또는 플라즈마 식각에 의한 패턴화, 및/또는 유전체 층 및/또는 금속 저항 콘택과 같은 추가 층 및 재료의 증착을 포함할 수 있다.
이러한 그래핀 기판을 포함하는 전기 장치는 그래핀에 의해 제공되는 유리한 특성, 특히 캐리어 이동도의 개선을 고려하여 선행 기술 장치에 비해 개선될 수 있다. 예를 들어, 전기-광학 변조기는 더 큰 캐리어 이동성으로부터 이익을 얻을 수 있는 하나의 바람직한 전기 장치이다. 특히, 그래핀 기판을 포함하는 전기-광학 변조기는 더 큰 대역폭으로 작동할 수 있다. 다른 바람직한 전기 장치는 그러한 고주파수에서 "켜기" 및 "끄기" 전환을 위해 높은 캐리어 이동성에 의존하는 무선 주파수 그래핀 전계 효과 트랜지스터(RF GFET)와 같은 트랜지스터(즉, 그래핀 트랜지스터)를 포함한다. 바이오센서는 또한 작동에 필요한 전력을 감소시키는 시트 저항의 연관된 감소로 인해 그래핀의 더 높은 이동성으로부터 이익을 얻는 바람직한 전기 장치이다. 특히 바람직한 다른 전기 장치는 홀 효과 센서이다. 그러한 장치의 감도는 더 높은 캐리어 이동성으로 개선될 수 있다.
이제 본 발명은 하기 비제한적인 도면을 참조하여 추가로 기술될 것이다.
도 1은 ALD 사이클의 수의 함수로서의 그래핀 이동성의 플롯이다.
도 2는 ALD 사이클의 수의 함수로서의 캐리어 산란 시간의 플롯이다.
도 3은 AlN 바로 위에 성장된 그래핀의 라만 스펙트럼이고, 도 4는 AlN 바로 위에 성장된 그래핀의 AFM 이미지이다.
도 5는 AlOx/AlN 스택의 AlOx 층 상에 성장된 그래핀의 라마 스펙트럼이고 도 6은 AlOx/AlN 스택의 AlOx 층 상에 성장된 그래핀의 AFM 이미지이다.
도 7은 본 발명의 그래핀 기판을 포함하는 전해질 게이트형 전계 효과 트랜지스터의 단면도이다.
도 8 내지 도 12는 각각 도 7에 도시된 바와 같은 트랜지스터에 대한 전류 대 게이트 전압의 플롯이다.
도 1 및 도 2에 도시된 데이터는 본 발명에 따른 4개의 그래핀 기판으로부터 얻어진다. 그래핀 기판은 그 위에 AlN 지지 층을 갖는 사파이어 웨이퍼를 포함한다. 이어서, 원자층 증착 동안 사이클의 수를 변화시킴으로써 다양한 두께로 산화알루미늄 층을 형성한다. 이어서, 본원에 기술된 방법에 따라 CVD에 의해 그래핀이 그 위에 형성된다.
도 1은 금속 산화물의 두께가 증가함에 따라 금속 산화물 층 상에 형성된 그래핀의 캐리어 이동성의 향상이 증가함을 나타낸다. 금속 산화물 층의 두께(nm 단위)는 ALD 사이클의 수의 대략 1/10이다. 전자-포논 결합으로부터 생성되는 캐리어 이동성의 가능한 감소에도 불구하고, 본 발명자는 5nm 미만인 금속 산화물 층이 개선된 캐리어 이동성을 야기할 수 있음을 밝혀내었다. 본 발명자는 2nm 내지 4nm가 캐리어 이동성과 관련하여 최적의 두께를 제공함을 발견하였다.
도 2는 유사하게 금속 산화물 층의 두께가 약 3nm까지 증가함에 따라 캐리어 산란 시간의 개선을 입증하며, 이 시점에서 증가된 두께는 캐리어 산란 시간의 감소시킨다. 따라서, 1 내지 4nm, 바람직하게는 2nm 내지 3nm는 캐리어 산란 시간과 관련하여 최적의 두께를 제공한다.
도 3은 금속 산화물 성장의 ALD 단계가 생략된 것을 제외하고는 실시예에 따른 방법을 사용하여 AlN 바로 위에 성장시킨 그래핀의 라만 스펙트럼이다. 도 4는 동일한 샘플의 AFM 이미지이다.
도 5는 실시예에 따른 AlOx/AlN 스택의 AlOx의 층 상에 성장된 그래핀의 라만 스펙트럼이다. 도 6은 동일한 샘플의 AFM 이미지이다.
도 7은 본원에 기술된 실시예에 따라 제조된 전해질 게이트 GFET(100)의 개략적 단면도이다. 트랜지스터(100)는 본 발명에 따른 그래핀 기판을 포함한다. 그래핀 기판은 사파이어 웨이퍼(105), 100nm 내지 250nm 두께의 알루미늄 질화물 층(110) 및 그 위에 알루미늄 산화물(115)의 표면을 가로질러 최종 그래핀 단층(120)을 갖는 약 3nm 두께의 알루미늄 산화물 층(115)으로 형성된다.
트랜지스터(100)는, 그 사이에 전해질(130)을 수용할 수 있는 그래핀 단층의 노출된 표면을 남기 위해 그래핀 단층(120)의 표면 상에 페인팅된 페인팅된 은(Ag) 콘택(125a, 125b)을 추가로 포함한다. 콘택(125a, 125b)은 트랜지스터의 소스 및 드레인 전극으로서 역할을 한다. 사용 시, 전해질(130)(예: 100mM 염화칼륨(KCl) 전해질)을 그래핀 단층(120)의 표면 상에 증착시키고 통상적인 은/염화은(Ag/AgCl) 펠렛 프로브(135)를 전해질에 침지시키고 게이트 전극을 공급하기 위한 게이트 전극으로서 사용한다.
도 8 내지 도 12 각각은 단일 공통 사파이어 웨이퍼 상에 제조된 복수의 전해질 게이트 GFET(100)에 대한 전류 대 게이트 전압을 표시한다. 각각의 트랜지스터에 대해, 게이트 전압은 -0.4V 내지 +0.6V로 변화되고, 드레인-소스 전류(A)는 (40 ㎷의 드레인 전압을 사용하여) 측정된다. 각각의 트랜지스터에 대해, 드레인-소스 전류는 10 ㎂의 범위에 걸쳐 표시된다. 이들 결과는 각각의 트랜지스터가 감지가능한 Dirac 게이트 전압으로 게이팅될 수 있음을 보여준다.
실시예
지지 층을 포함하거나 이로 이루어진 성장 기판은 금속 산화물(MOx) 성장을 위한 ALD 챔버 내에 배치된다. 본원에 기술된 2개의 실시예에서, 성장 기판은 규소 또는 사파이어 웨이퍼 상의 알루미늄 질화물 지지 층으로 이루어진다. 알루미늄 질화물 층의 두께는 100nm 내지 250nm일 수 있다. 기판은 27 sccm의 질소 가스 흐름을 갖는 약 220 mTorr(약 27 Pa)의 진공 하에서 150℃의 증착 온도에서 챔버에 유지되어 챔버 온도와 압력의 균형을 맞출뿐만 아니라 샘플 표면으로부터 임의의 수분을 제거한다. Al2O3를 이어서 캐리어 및 퍼지 가스 둘 모두로서 질소를 사용하여 증착 챔버 내로 도입되는, 각각 금속 유기 및 산화제 전구체로서, 트리메틸 알루미늄(TMAl) 및 탈이온수(DI H2O) 또는 오존(O3)을 사용하여 증착되었다. 전구체는 각각 TMAl 및 DI H2O 또는 O3에 대해 0.6초의 펄스 시간 및 20 및 18초 또는 25초의 퍼지 시간을 이용하여, 3:2 비로 챔버 내로 펄스된다. 필름은 원하는 필름 두께에 따라 다양한 수의 사이클(5 내지 100 사이클)로 150℃에서 증착된다.
ALD 캡핑된 기판은 MOCVD 반응기 챔버 내의 탄화규소 코팅된 흑연 서셉터에 위치된다. 반응기 챔버 자체를 글로브 박스 내에서 불활성 분위기로 보호한다. 이어서, 반응기를 밀봉하고, 질소, 아르곤 또는 수소 가스의 유동 하에서 10,000 내지 60,000 sccm의 속도로 퍼징한다. 서셉터를 40 내지 60 rpm의 속도로 회전시킨다. 반응기 챔버 내의 압력을 30 내지 100 mbar로 감소시킨다. 광학 프로브는 성장 동안 기판 반사율 및 온도를 모니터링하는 데 사용되며, 기판은 여전히 이들의 가열되지 않은 상태에 있고, 이들은 기준선 신호를 설정하기 위해 프로브 하에서 회전된다. 이어서, 서셉터 아래에 위치된 저항성 히터 코일을 0.1 내지 3.0 K/s의 속도로 1000 내지 1500℃의 설정점에 사용하여 기판을 가열한다. 기판을 선택적으로 수소 가스의 유동 하에서 10 내지 60분 동안 베이킹한 후에, 주위 가스를 질소 또는 아르곤으로 전환시키고, 압력을 30 내지 50 mbar로 감소시킨다. 기판을 성장 온도 및 압력에서 5 내지 10분의 기간 동안 어닐링한 후에, 탄화수소 전구체를 챔버에 도입한다. 이는 일정한 온도 및 압력 하에서 유지되는 액체를 통해 캐리어 가스(질소, 아르곤 또는 수소)를 통과시킴으로써 버블러에서 이의 액체 상태로부터 전달된다. 증기는 가스 혼합 매니폴드로 진입하고, 기판의 표면에 걸쳐 균일한 증기 분포 및 성장을 보장하는, 당업계에서 플리넘/플리나로 공통적으로 지칭되는 다수의 작은 유입구를 통해 샤워헤드를 통해 반응기 챔버로 진행한다. 기판을 일정한 유동, 압력 및 온도 하에서 1,800 내지 10,800초의 지속시간 동안 탄화수소 증기에 노출시키고, 이 시점에서 전구체 공급 밸브가 차단된다. 이어서, 0.1 내지 4 K/min의 속도로 질소, 아르곤 또는 수소 가스의 연속적인 유동 하에서 기판을 냉각시킨다. 일단 기판 온도가 200℃ 미만에 도달하면, 챔버를 진공으로 펌핑하고 불활성 가스로 퍼징한다. 회전을 중단하고 히터를 차단한다. 반응기 챔버를 개방하고, 히터 온도가 150℃ 미만에 도달하면, 그래핀 코팅된 기판을 서셉터로부터 제거한다.
이어서, 형성된 그래핀을 라만 분광법 및 원자력 현미경(AFM)을 포함하는 표준 기술을 사용하여 특성화하였다. 도 6의 AFM 데이터는 알루미늄 질화물 상의 얇은(< 5 nm) 알루미나 층 위에 사파이어 웨이퍼를 사용하여 실시예에 따라 성장된 그래핀의 형태를 보여준다. 그래핀의 별개의 가닥들 또는 플레이크로서 성장하기보다는, 이것은 연속적인 단일 층으로서 성장하여, 전자 장치에 적용하는 데 유용하게 한다. 사파이어 웨이퍼 상의 알루미늄 질화물 바로 위에 성장된 그래핀과 비교할 때(도 4), 얇은 금속 산화물 층 상에서도 성장된 그래핀은 도 2 및 도 3에 의해 도시된 바와 같이 개선된 이동성 및 캐리어 산란 시간과 함께 상당히 개선된 D/G 비를 나타낸다.
도 7의 트랜지스터를 생성하기 위해, 전술된 단계를 수행한 후에, 한쪽을 따라 약 6mm, 다른 쪽을 따라 약 2mm 크기의 직사각형 칩을 새겼다. 은 페인트의 얇은 스트립을 짧은(2mm) 측부의 에지를 따라 적용하여 공급원/드레인 콘택을 형성하였다. 페인트를 건조시켰다. 칩의 중심에서 약 2 ㎟의 영역에서, 10mM KCl의 수 μL를 그래핀 표면 상에 피펫으로 주입했다. Ag/AgCl 펠렛 기준 전극을 전해질에 담그고 여기에 인가된 전위가 게이트 전압으로 작용했다.
본원에 사용되는 바와 같이, 문맥상 명백하게 달리 지시하지 않는 한, 단수 형태는 복수의 언급을 포함한다. 용어 "포함하는"의 사용은 이러한 특징부를 포함하지만 다른 특징부를 배제하지 않는 것으로 해석되도록 의도되며, 또한 특징부가 기술된 것으로 반드시 제한되는 특징부의 옵션을 포함하도록 의도된다. 즉, 문맥상 명백히 달리 명시되지 않는 한, 이 용어는 또한 "본질적으로 구성되는"(특정 추가 구성요소가 설명된 특징의 본질적 특성에 실질적으로 영향을 미치지 않는 한 존재할 수 있음을 의미하려는 의도임) 및 "구성된"(구성 요소를 비율에 따라 백분율로 표시하면 임의의 피할 수 없는 불순물을 고려하여 합산하면 100%가 될 수 있도록 다른 특징이 포함될 수 없음을 의미하려는 의도임)이라는 제한을 포함한다.
전술된 상세한 설명은 설명 및 예시에 의해 제공되었고, 첨부된 청구범위의 범주를 제한하도록 의도되지 않는다. 본원에 예시된 현재 바람직한 실시예의 많은 변형은 당업자에게 명백할 것이며, 첨부된 청구범위 및 이의 등가물의 범위 내에 있다.

Claims (13)

  1. 그래핀 기판으로서,
    금속 산화물 층 바로 위에 있는 그래핀 층 구조로서, 상기 금속 산화물 층은 지지 층 바로 위에 있는, 그래핀 층 구조를 포함하되;
    상기 금속 산화물 층은 5nm 미만의 두께를 갖고 Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택되고;
    상기 지지 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합인, 그래핀 기판.
  2. 제1항에 있어서, 상기 지지 층은 BN, AlN, GaN, 또는 이들의 조합인, 그래핀 기판.
  3. 제1항 또는 제2항에 있어서, 상기 지지 층은 웨이퍼, 바람직하게는 사파이어 또는 규소 웨이퍼 상에 제공되는, 그래핀 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 그래핀 층 구조는 그래핀 단층인, 그래핀 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 금속 산화물 층은 두께가 4nm 미만인, 그래핀 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 금속 산화물 층은 두께가 0.5nm 이상, 바람직하게는 1nm 이상, 보다 바람직하게는 2nm 이상인, 그래핀 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 지지 층은 두께가 5nm 이상, 바람직하게는 15nm 이상, 바람직하게는 50nm 이상인, 그래핀 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 그래핀 기판을 포함하는 전기 장치.
  9. 그래핀 기판을 형성하는 방법으로서, 상기 방법은:
    BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합으로 형성된 지지 층을 포함하거나 이로 이루어진 성장 기판을 제공하는 단계;
    ALD에 의해 상기 지지 층 상에 금속 산화물 층을 형성하되, 상기 금속 산화물 층은 5nm 미만의 두께를 갖고 Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 구성된 그룹으로부터 선택되는 단계; 및
    CVD에 의해 상기 금속 산화물 층 상에 그래핀 층 구조를 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 성장 기판은 웨이퍼, 바람직하게는 사파이어 또는 규소 웨이퍼를 추가로 포함하는, 방법.
  11. 제10항에 있어서, 상기 방법은 상기 그래핀 층 구조를 형성한 후에 상기 웨이퍼를 식각 제거 또는 분리하는 단계를 추가로 포함하는, 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 방법은 상기 그래핀 층 구조 상에 하나 이상의 추가 층을 형성하는 단계를 추가로 포함하는, 방법.
  13. 제12항에 있어서, 상기 방법은 ALD에 의해 상기 그래핀 층 구조 상에 추가 금속 산화물 층을 형성하는　단계 － 상기 추가 금속 산화물 층은 5nm 미만의 두께를 갖고, Al2O3, HfO2, MgO, MgAl2O4, Ta2O5, Y2O3, ZrO2 및 YSZ로 이루어진 그룹으로부터 선택됨　－　; 및
    상기 추가 금속 산화물 층 상에 추가 층을 형성하는　단계 － 상기 추가 층은 BN, AlN, GaN, SiC, 다이아몬드, 또는 이들의 조합임 － 를 포함하는, 방법.
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