KR102166947B1 - 공핍층 및 공핍층 상에 제작된 다결정질-실리콘 tft를 갖는 유리 - Google Patents

공핍층 및 공핍층 상에 제작된 다결정질-실리콘 tft를 갖는 유리 Download PDF

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Abstract

본 발명은 디스플레이 유리 기판을 화학적으로 처리하기 위한 방법에 관한 것으로, 상기 표면 및 상기 유리 기판의 표면 아래에서 공핍층을 형성하기 위해, HCl을 포함하는 가열된 용액으로 상기 유리 기판의 적어도 하나의 표면을 처리하는 것을 개시한다. 본 발명은 또한 상기 개시된 공정에 의해 제조된 상기 공핍층을 함유한 디스플레이 유리 기판에 관한 것이다. 나아가, 본 발명은 상기 유리 기판의 화학적으로 처리된 표면상에 Si층을 직접적으로 침적, 및 다결정 실리콘을 형성하기 위해 상기 Si층을 어닐링에 의해 이들 디스플레이 유리 기판상에 박막 트랜지스터 (TFT)를 제조하는 방법에 관한 것이다.

Description

공핍층 및 공핍층 상에 제작된 다결정질-실리콘 TFT를 갖는 유리 {GLASS WITH DEPLETED LAYER AND POLYCRYSTALLINE-SILICON TFT BUILT THEREON}
본 출원은 2013년 4월 30일자에 출원된 미국 가 특허출원 제61/817,536호의 우선권을 주장하고, 이의 전체적인 내용은 참조로서 본 명세서에 병합된다.
본 개시는 일반적으로 특정한 물질들이 공핍된 (depleted) 표면층을 갖는 유리 기판 및 이러한 유리 기판들에 제작된 장치들 (예컨대, 박막 트랜지스터)에 관한 것이다. 또한, 공핍된 표면층을 얻기 위해 유리 기판들을 화학적으로 처리하기 위한 방법도 개시되었다. 대표적인 방법은 상기 표면에서 및/또는 상기 유리 기판의 표면 하에서 공핍층 (depletion layer)을 형성하기 위해, HCl을 함유하는 가열된 용액으로 상기 유리 기판을 처리하는 것을 포함한다.
오늘날의 디스플레이 유리 기판들은 최소한의 처리, 또는 때로는 전혀 처리되지 않은 채로 고객에게 전달된다. 대부분의 유리 기판들은 크기에 맞춰 컷팅되고, 수용성 계면활성제 용액을 사용하여 그 다음 세척된다.
이러한 용액은 유리를 컷팅 (cutting) 및 에지 그라인딩 (edge grinding)하는 동안 상기 유리 표면상에 침적된 유리 및 연마입자들의 제거를 돕기 위해서 고안된다. 이러한 세척은 박막 트랜지스터 (TFTs)에게 추가적인 이점을 제공하지는 않는다.
유리 기판의 상단 표면층에서 또는 상기 표면층 내에 금속 불순물들은 박막 트랜지스터 (TFTs) 및 기판상에 제조된 다른 전자 장치들의 성능을 저하시킬 수 있다. 예를 들어, 유리/반도체 인터페이스에 존재하는 금속 불순물들은 소스 (source) 및 드레인 전극들 (drain electrodes) 사이에서 누설 전류 (leakage current)의 증가를 일으킬 수 있다.
캐리어 농도가 없도록 설계된 수준에서 금속 불순물들이 반도체 막 안으로 혼입된다면, 감소된 게이트 컨트롤 (gate control)은 전류 누설의 증가뿐만 아니라 다른 불규칙한 작동 특성들을 일으킬 수 있다. 설계된 무 (free) 캐리어 농도를 초과하는 이들 금속 불순물의 농도는 개방 회로 (open circuit) 또는 합선 (short circuit) 조건 때문에 장치 고장을 초래할 수 있다.
또한, 게이트 절연체를 오염시키는 금속 불순물들은 불규칙한 스레시홀드 볼트 가변성 (threshold voltage variation) 및/또는 이른 절연 파괴 (dielectric breakdown) 및 트랜지스터의 파괴로 이어질 수 있다.
다양한 구체예들에서 본 개시는 특정한 물질들이 공핍된 표면층을 갖는 유리 기판들, 및 공핍된 표면층을 가진 유리 기판을 적용하여 제조된 박막 트랜지스터를 포함하는 영상 표시 장치와 같은 전자 장치에 관한 것이다.
예컨대, 침출에 의해 유리 기판을 화학적으로 처리하는 방법은, 예컨대, 박막 트랜지스터 (TFT) 제품과 같은, 전자 제품에 중요한 다른 특성들에 부정적인 영향을 주지않고, 공핍층, 또는 실리카 풍부 장벽층 (barrier layer)이 유리 표면에 표면 거칠기를 부여하는 방법이 개시되었다.
공핍층, 또는 실리카 풍부 장벽층 (barrier layer)이 유리 표면에 표면 거칠기에 부정적인 영향을 주지않는 예컨대, 침출 (leaching)에 의해 및/또는 예컨대, 박막 트랜지스터 (TFT) 제품과 같은, 전자 제품에 중요한 다른 특성들에 대해서도 또한 개시되었다.
그러므로, 일 구체예에서는 유리 기판의 표면층을 화학적으로 처리하는 방법을 개시하고, 상기 방법은 유리 기판의 적어도 하나의 표면과 상기 기판의 표면 및/또는 표면 아래로부터 적어도 하나의 성분을 충분한 시간 동안 침출시키기 위해 HCl을 포함하는 가열된 용액을 접촉하는 것을 포함한다.
유리 기판이 알칼리토류 보로알루미노실리케이트와 같은 전형적인 디스플레이 유리를 포함할 때, 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물, 예컨대, Na, K, Mg, Ca, Sr, Ba, Fe, Cu, B, Al, Sn, P, As 또는 Sb를 포함할 수 있는 상기 성분들은 침출 동안 상기 기판으로부터 제거된다.
본 개시는 또한 약 1 ㎚ 내지 약 200 ㎚ 깊이의 화학적으로 처리된 표면층을 갖는 알칼리토류 보로알루미노실리케이트를 포함하는 디스플레이 유리 기판에 관한 것이다. 일 구체예에서, 상기 화학적으로 처리된 표면층은 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물로부터 선택된 적어도 하나의 성분이 실질적으로 공핍된다.
또한, 상기 디스플레이 유리 기판의 화학적으로 처리된 표면층에 Si층을 직접 침적하고, 당업계에 공지된 전도층, 반-전도층 및/또는 절연층을 추가적으로 침적한 TFT를 제조하는 방법이 개시되었다.
부가적인 특색 및 장점은 하기의 상세한 설명에서 설명될 것이고, 부분적으로는 하기의 상세한 설명, 청구항, 뿐만 아니라 첨부된 도면에 기재된 바와 같이 구체예를 선행함으로써, 발명을 실행하여 인지되거나 또는 설명으로부터 기술분야의 당업자에게 쉽게 명백해 질 것이다.
전술한 일반적인 상세한 설명 및 하기 상세한 설명 모두는 구체예들을 제공하며, 청구항의 본질 및 특징을 이해하기 위한 개요 또는 프레임워크를 제공하도록 의도된 것임을 이해되어야 한다.
수반되는 도면은 본 개시의 또 다른 이해를 제공하기 위해 포함되고, 본 명세서에 병합되며, 일부를 구성한다. 도면은 본 발명의 하나 이상의 구체예를 예시하고, 상세한 설명과 함께 다양한 구체예들의 원리 및 작동을 설명하기 위해 제공된다.
도 1a는 비 처리된 디스플레이 유리 상에 제조된 탑-게이트 박막 트랜지스터 (TFT)의 개략도다.
도 1b는 침출된 층을 갖는 처리된 유리 상에 제조된 탑-게이트 TFT의 개략도다.
도 2는 다른 시간 및 다른 온도에서 침출된 유리 웨이퍼 표면의 실리카-풍부를 나타낸 막대 그래프다.
도 3a 및 3b는 다른 침출 온도 및 시간에서 콘트롤 (비침출된)의 실리카 대 다른 성분들의 표면 비율과 침출된 유리 웨이퍼의 실리카 대 다른 성분들의 표면 비율을 비교한 막대 그래프이다. 도 3a는 Si 대 Al의 비율을 나타낸 것이고, 도 3b는 Si 대 Ba의 비율을 나타낸 것이다.
도 4는 비 처리된 (점선) 및 처리된 (실선) 코닝 LotusTM 유리 상에 TFT ID-VG 트랜스퍼 (transfer) 성질을 나타낸 그래프이다.
도 5는 비-재순환 배쓰 (non-recirculating bath) 내에서 75℃에서 처리 시간에 따른 TFT 누설 전류에 대한 1:7 (HCl:H20)로 침출 용액의 효과를 보여주는 박스 플롯이다.
도 6은 비-재순환 배쓰 내에서 75℃에서 처리 시간에 따른 TFT 서브-스레시홀드 스윙 (mV/dec) 전류에 대한 1:7 (HCl:H20)로 침출 용액의 효과를 보여주는 박스 플롯이다.
도 7은 다양한 침출 온도 및 시간에서 어떠한 금속 불순물도 가지지 않는 석영 기판들과 비교한, 처리된 코닝 LotusTM 및 비처리된 코닝 LotusTM 유리의 서브-스레시홀드 스윙을 보여주는 박스 플롯이다.
용어 "공핍층 (depletion layer)", 및 이들의 다른 변형들은, 침출에 의해 다수의 전하 캐리어 (charge carrier)가 제거된 기판의 영역을 설명하기 위해 여기에 사용된 것이다.
비-제한적인 실시 예들의 알루미늄, 붕소, 알칼리 토금속, 및 금속 불순물들, 예컨대, Na, K, Mg, Ca, Sr, Ba, Fe, Cu, B, Al, Sn, P, As 또는 Sb를 포함하는 전하 캐리어들은 본 발명에 따른 상기 공핍층으로부터 제거된다.
상기 공핍층이 공핍된 및/또는 이동할 전류가 없는 상태인, 실질적으로 전하 캐리어가 없는 경우, 이는 "절연층"이라고 언급된다.
용어 "실리카 풍부 (silica enrichment)", 및 이들의 변형들은, 유리 성분들이 공핍층으로부터 제거되는, 상기 공정으로부터 결과한 실리카 대 유리 성분들의 비율의 증가를 의미하는 것으로 여기에 사용된 것이다.
용어 "FET", 및 이들의 변형들은, 전계-효과 (field-effect) 트랜지스터를 의미하는 것으로 여기에 사용된다.
용어 "링 FET", 및 이들의 변형들은, 링 전계-효과 트랜지스터를 의미하는 것으로 여기에 사용된 것이고, 상기 링 전계-효과 트랜지스터는 상기 링 전계-효과 트랜지스터의 소스, 게이트 및 드레인을 포함하는 3 개의 동심원, 공-평면 (co-planar) 전극들을 갖는 FET 장치이다.
용어 "TFT", 및 이들의 변형들은, 박막 트랜지스터를 의미하는 것으로 여기에 사용된다.
"상승한 온도 (elevated temperature)", 및 이들의 변형들은, 21℃ 이상과 같은 실온 이상의 온도, 예컨대, 40℃ 이상의 온도를 의미하는 것으로 여기에 사용된다.
용어 "침출 깊이 (leach depth)", 및 이들의 변형들은, 불순물의 침출이 발생한 기판의 표면 아래의 깊이를 의미하는 것으로 여기에 사용된다.
용어 "탑 게이트 (top gate)", 및 이들의 변형들은, 게이트 금속이 상단에 위치하는 장치를 의미하는 것으로 여기에 사용되고, 소스-드레인 반도체 영역은 상기 기판과 접촉한다.
유리 기판의 특성들은 박막 트랜지스터 및 광전지 (photovoltaic cell)의 성능 및 신뢰성에 가장 중요하다 (Ellison and Cornejo, Int. J Appl. Glass Sci 1[1] (2010) 87).
알칼리 함유 유리들로부터의 나트륨 이동은, 액정에 독성으로 작용하여, 능동 매트릭스형 액정 표시 장치 (active matrix liquid crystal display, AMLCD) 패널에서 사용되는 ITO 층을 저하시키는 것이 발견되었으며, 유리 상에 침적된 광전지 내로 션팅 (shunting)을 초래한다. 심지어 저 알칼리 유리들에서도, 반복되는 온-오프 사이클이 나트륨 이동을 초래하는 것이 발견되었다.
다양한 방법들이 알칼리의 해로운 영향을 완화하기 위해, 베이스 유리, 또는 유리 표면으로부터 알칼리를 제거하거나, 알칼리 이동을 방지하기 위한 장벽층의 사용에 의해 개발되어왔다.
Alpha 및 Dumbaugh는 US 4180618에서, 폴리실리콘 광전 변환 소자 (polysilicon photovoltaics)에 사용을 위한 알칼리토류 알루미노실리케이트 유리들을 개시한다. Hecq 등은 US 5093196에서, 탈 알칼리 (dealkalized) 층을 갖는 반응성이 적은 소다 석회 유리 (soda lime glass) 및 산 가스 (acid gas)로 고온 반응에 의해 탈 알칼리 층을 형성하는 방법을 개시한다.
알칼리가 공핍된 영역은 100㎚ 이상 유리 내로 연장된다. Mizuhashiet는 US 4485146에서, 알칼리 함유 유리 상에 침적된 실리카 장벽층은, 만일 실리콘이 수소를 함유한다면, 유리에서 반도체 층으로 나트륨의 확산을 방지하기 위해 적용될 수 있음을 교시한다.
Couillard 등은 SPIE 3014 166에서, 코닝 코드 1737 유리 상에 침적된 p-Si TFTs의 누설 전류들이 장벽층 두께의 증가와 함께 증가한다는 것을 개시한다. 이러한 반직관적 결과의 명백한 이유는 Araujoet의 US 5578103에 의해 설명된다.
실리카, 알루미나, 또는 탄탈라 (tantala) 장벽층을 갖는 유리 내에 알칼리 금속 흐름의 방향성은 상기 유리 조성에 의존한다. 코디네이션 (coordination)을 변화시킬 수 있는, 높은 전계 강도 (high field strength) 이온을 갖는 유리에서, 코디네이션에서 에너지 변화에 의한 구동에 의해, 흐름은 장벽에서 유리로 가능할 수 있다.
유리로부터 불순물들 확산은 실리콘 TFTs 성능에 영향을 주고, 보통 600℃를 초과하는 공정 온도에서, 특히 폴리실리콘 (pSi) 트랜지스터들의 성능에도 영향을 준다.
Moore는 US 5985700에서, 불산 (hydrofluoric acid, HF)에 담그지 않고 RCA 세정 공정 (고온 공정 이전에 반도체 웨이퍼에 대한 세정 방법으로, RCA사에 의해 1965년에 개발된 방법)을 간단하게 적용하여, 추가적인 장벽층 없이 두 자릿수 (two orders of magnitude)의 오프-스테이트 (off-state) 누설 전류를 감소시키는, 유리 표면의 침출 방법을 교시한다.
이차 이온 질량분석 (secondary ion mass spectroscopy, SIMS) 및 유도결합형 플라즈마 질량분석 (inductively coupled plasma mass spectroscopy, ICP-MS)은 코닝 코드 1737 유리로부터 염기성의 RCA는 주로 알루미늄 및 일부 칼슘을 제거하는 것을 보여주는 반면, 산성의 RCA2는 칼슘, 바륨, 및 알루미늄을 제거하는 것을 보여준다.
Couillard 등은 J. Non-Cryst. Solid 222 (1997) 429에서, 약 6㎚ 두께의 실리카 풍부 층을 형성한 코닝 코드 1737 유리의 RCA 세정 방법을 개시한다.
X-선 광전자 분광기 (X-ray Photoelectron Spectroscopy, XPS) 측정들은, RCA 처리로 실리카 함량을 17%로 증가시키는 반면에, 알루미나 50%, 붕소 20% 및 바륨 67%를 감소시키는 것을 보여주는데 사용된다. Tian 등은 J. Appl. Phys. 90(8) (2001) 3810에서, RCA 세정에서 보여주는 Na22 추적자 확산 실험들 및 650℃에서 습식 산화에 의한 코닝 코드 1737의 표면 변화 모두 나트륨 확산에 효과적인 장벽층으로서, 저압화학증착침적 (low pressure chemical vapor deposition, LPCVD) SiO2와 같이 행동하는 것을 개시한다.
상술한 바와 같이, TFT 장치에 영향을 미치는 유리로부터 불순물들을 감소시키기 위한 노력은 알칼리 금속들, 주로 나트륨 이동에 초점을 맞추어왔다.
그러나, 알칼리 금속들 외에 다른 오염이, TFT 성능에 해로운 영향을 줄 수 있고, 상기 오염은 더 높은 누설 전류에 영향을 준다. 반도체에 혼입되는 불순물들은 트랩 스테이트를 형성하고, 그들 중 몇몇은 도너 (donor) 또는 어셉터 (acceptor)가 될 것이다.
실리콘에, 3가의 그룹 3, 8, 및 13 성분들의 혼입은 어셉터를 생성하고, 5가의 그룹 5 및 15의 성분들의 혼입은 도너를 생성한다. 반도체의 백그라운드 도핑에서의 증가는, 박막 트랜지스터의 오프 전류 증가뿐만 아니라, 스레시홀드 볼트를 이동시킬 것이다.
오염 수준에서 공간 가변성 및 런-투-런 (run-to-run) 가변성은, 예컨대, 스레시홀드 볼트와 같은 유지되는 트랜지스터 특성들 때문에 AMLCD 디스플레이 패널 생산의 수율에 직접적인 영향을 줄 수 있고, 온-오프 전류는 간단한 구동 회로들과의 통합에 필수적이다.
입경 분포 (grain size distribution) 때문에 이미 상당한 가변성이 있는 p-Si TFTs에서 특히 사실이고, 이런 영향은 p-Si TFTs 구동 유기발광 다이오드 (organic light emitting diodes, OLEDs)의 경우에서 더욱 확대된다.
OLEDs는 전류 구동형 장치 (current driven device)이기 때문에, 스레시홀드 볼트 내 가변성들은 픽셀 밝기 내 가변성들을 결과할 것이다. 다른 불순물들은 더 깊은 트랩 스테이트 수준을 형성할 것이다. 이들 트랩들은 주로 캐리어 수송 (transport)에 영향을 준다.
실리콘을 제외한 모든 성분들은 실리콘 내에서 트랩 스테이트를 형성할 수 있기 때문에, 석영 또는 고 순도의 용융 실리카는 박막 트랜지스터용 이상적인 기질 (substrate)이 될 수 있다. 그러나, 가격이 비싸고, 상기 실리콘 및 실리콘 나이트라이드 장벽들과의 열팽창 불일치와 같은 다른 특성들은 고 순도 용융 실리카를 비현실적으로 만든다.
열팽창, 가격을 달성하고, 타겟을 형성하는 것은, 박막 트랜지스터에 해로운 영향을 줄 수 있는, 알루미늄, 붕소, 및 알칼리토류와 같은 성분들이, 평판 패널 디스플레이용 평판 유리 기판들에 필수적으로 혼입될 것을 요구한다.
따라서, 유리 기판 내의 박막 트랜지스터 성능에 해로운 영향을 갖는 성분들이 공핍된 표면층, 공핍층을 형성하는 방법은 발전되어왔다. 이러한 처리들은 유리 침출 후에 가열 처리, 또는 다른 방법들을 포함하거나 포함하지 않을 수 있다.
이러한 처리들은 디스플레이 적용을 위한 유리 시트들의 일반 공정 동안 강도 및 스크래치 내성을 손상 (compromised)시키지 않을 것이다. 유리하게, 적용된 상기 처리가 전술한 모든 속성 (attributes)들이 하나의 유리 표면 물질 조성과 함께 개선될 것이다.
침출 동안, 유리가 분산된 유체 매체 (fluid medium)로부터 침범한 이온들은, 틈새들 (interstices)을 통해 상기 유리 구조로 들어가고, 전기적 전하의 순 이동이 없는 (no-net-transfer-of-electrical-charge) 기반 상에서, 상기 유리 내의 호스트 이온들과 위치를 교환한다.
결국, 유리의 호스트 이온은 서서히 상기 유리 표면으로 들어간다. 알칼리 이온의 침출이 지배적인 내구성 문제가 된다. 상기 침출 공정은 상호 확산-제어되고 (interdiffusion-controlled), 침출엑 내 성분의 함량은 t0 .5의 함수로서 올라가며, 여기서 t는 시간이다.
이것은 산성 조건에서 발생하는 것으로 생각된다. 염기성 용액에서, 유리 구조들은 가교 산소 (bridging oxygen)를 깨뜨려, 네트워크의 점진적인 용해 (dissolution)를 초래하는 것으로 생각된다. 이러한 부식 반응 속도는 시간에 따라 선형적으로 일어나는 것으로 생각된다.
용해가 균일한 경우, 공격 매체 (attacking medium) 내에서 다양한 종의 비율은 유리에서와 동일하다. 우선적인 용해는 유리의 상 미세구조 (phase microstructure) 때문에 발생한다.
유리의 몇몇 영역은 다른 이들보다 매체에 의해 더 쉽게 공격받는 조성을 포함한다. 이러한 경우, 상기 매체 내에서 용해된 종들의 비율은 기초 유리 (parent glass)의 비율과 다를 것이다.
상기 모든 경우에서, 공격의 속도는 Arrhenius 유형 식을 따르는 온도 T에서 추출한 물질의 함량이 열적으로 활성화된 공정임을 나타낸다. 대부분의 나트륨 실리케이트 유리에서, 상기 속도는 온도가 매 10℃씩 오르는 동안 1.5 내지 2배 증가한다.
그러한 방식으로 변형되어온 유리 표면상의 TFT 제작이 덜 철저히 연구되고 있다. 표면 처리들에 대해 또한 Belscheret 등이 US 5792327 및 US 5851366에서 개시하고 있다. 이들 특허들은 불산 및 염산 혼합물로 표면을 화학적으로 처리함으로써 유리 기판상에 직접 금속 필름 접착을 개선시키는 방법을 개시하고 있다. RCA 처리에 의한 실리카 풍부 장벽 형성은 Moore, Couilard 및 Tian에 의해 개시되고 있다. Moore는 US 5,985,700에서 유리 표면에서 실리카 풍부 경계 영역을 제공하기 위한 침출 사용 및 그 후 소스 드레인 반도체 영역이 장벽층 없이 상기 유리 표면상으로 직접 침적되는 것을 개시하고 있다. 상기 특허는 pH 0 내지 6 및/또는 8 내지 14를 가진 액체 또는 기체들을 사용해서 침출된 표면을 형성하고, 상기 침출된 유리 표면상으로 직접 실리콘 코팅을 형성하고, 상기 실리콘 코팅을 TFT 베이스를 형성하기 위해 패터닝하고, TFT 장치를 피니싱하는 것을 개시한다. 박막 트랜지스터의 성질에 이러한 RCA 세척-형성 장벽의 영향은 Wang 등의 Microelectronics Reliability 38 (1998) 1835에서 연구되었다. 유리를 NH4/H2O2/H2O에 10 분간 75℃에서 노출 후 상기 유리를 HCl/H2O2/H2O에 10 분간 75℃로 노출하는 RCA 세척은 완충 층의 존재 덕분에 핫 캐리어 이동성에서 개선된 성능을 가져왔다. 세정된 코닝 코드 1737 유리 RCA 또는 다양한 두께로, 상압 화학 증착 (atmospheric pressure chemical vapor deposition: APCVD) 및 LPCVD에 의해 코팅된 SiO2를 비교할 때, SiO2 코팅된 1737 상에 n-TFTs에 대한 성능 및 핫 캐리어 스트레스 신뢰성이, 코팅되지 않은 1737 유리상에서 보다 더 낫다. 핫 캐리어 스트레스 신뢰성 성능은 또한 SiO2 코팅 두께에 의존한다. 불순물 트랩들은 코팅의 존재 또는 부존재에 의해 조절되는 반면, 입계 (grain boundary) 트랩들은 코팅 내에서 압축 스트레스 또는 인장 (tensile) 스트레스에 민감한 것으로 생각되며, 이들은 코팅 두께에 의존하는 것으로 생각된다.
TFT 장치의 유리 오염 메커니즘은 잘 알려지지 않았다. 공개된 연구는 확산, 주로 p-Si의 고온 침적, 도판트 활성 또는 무정형 실리콘 (a-Si)의 p-Si 로 재결정에 주로 중점을 두었다. 그러나, 다른 메커니즘들도 오염에 기여하는 것으로 생각된다. 플라즈마 침적 동안 스퍼터링, CVD 공정동안 화학 증착 수송, 습식 공정에서 용해 및 재침적 및 표면 접촉이 모든 가능한 메커니즘들이며, 이들에 의해 유리는 박막 트랜지스터 공정을 오염시킬 수 있다. 장치 성능이 증가할수록, 기판으로부터 확산에 직접 영향을 미치지 않을 추가적인 공정 및 구조들이 오염 영향을 최소화하기 위해 개시되고 있다. 야마자키 등은 US 6849872에서 개선된 박막 트랜지스터 (TFT: thin film transistor)를 개시하는바, 여기에서 TFT는 실리콘 나이트라이드, 알루미늄 나이트라이드 또는 알루미늄 산화물 장벽층을 가진 기판상에 형성되고, TFT 위에 제 2 장벽층으로 캡슐화된다. 이들 장벽층들의 목적은 기판으로부터 이동 (mobile) 이온들의 수송을 방지하는 것이다. 카도노 등은 US 7402467 및 US 7871936에서 희석된 불소 포함 용액으로 에칭함으로써 각각의 인터페이스에서 오염을 제거함으로써 TFT 장치의 신뢰성을 개선시키는 방법을 개시하고 있다.
일 구체예에서, 디스플레이 응용분야에서 사용된 알칼리 토류 보로알루미노실리케이트 유리를 포함하는 유리 기판과 같은 기판 표면층을 화학적으로 처리하는 방법이 개시되어 있다. 상기 방법은 적어도 하나의 기판 표면과 HCl을 포함하는 가열된 용액을, 충분한 시간 동안 유리 기판의 표면 및/또는 표면 아래로부터의 적어도 하나의 요소를 침출시키는 데 충분한 시간 동안 접촉시키는 것을 포함한다. 일 구체예에서 유리 기판의 표면 거칠기는 가열된 HCl 용액과의 접촉 전 및 후가 실질적으로 동일하다. 실험적인 증거로서, 침출 전 희석 불산 (HF)으로 유리 기판의 표면 처리는 침출 공정의 개선된 효율을 가져오는 것을 보여준다.
에칭 공정에서, 외부 층은 기판으로부터 제거되고, Si 대 전하 캐리어들의 비율은 에칭 공정 전 및 후에 변화되지 않는다. 반대로, 침출 공정은 유리 기판의 외부 표면으로부터 전하 캐리어를 선택적으로 제거하고, Si 대 전하 캐리어들의 비율은 침출 공정 후에 증가된다.
유리 기판이 알칼리 토류 보로알루미노실리케이트 유리를 포함하는 경우, 침출에 의해 제거되는 요소들은 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물들을 포함할 수 있으며, 예컨대, Na, K, Mg, Ca, Sr, Ba, Fe, Cu, B, Al, Sn, P, As 또는 Sb이다. 이들은 4 내지 15%의 실리카 풍부 범위를 갖는 화학적으로 처리된 유리 기판의 결과를 가져온다. 일 구체예에서, 화학적으로 처리된 유리 기판은 가열된 HCl 용액과 접촉 후에 Si: Al 비율이 접촉 전보다 적어도 20% 이상 높다. 일 구체예에서, Si: Al 비율은 약 80:20 내지 약 100:0의 범위이다.
일 구체예에서, 개시된 방법은 기판의 표면상 및 기판의 어떤 깊이 이내 ("침출 깊이"로 언급)의 오염물을 제거하는 데 사용된다. 침출 깊이들은 기판내로 약 200㎚ 까지 연장될 수 있으며, 몇몇 구체예에서는 약 500㎚까지 연장될 수 있다. 일 구체예에서, 침출 깊이는 약 1 내지 약 200㎚ 범위이다. 특정 구체예에서, 침출 깊이는 약 2㎚ 내지 5㎚ 범위이다.
개시된 방법에서 사용된 HCl 용액은 전형적으로 약 0.1 몰/리터 내지 약 2.0 몰/리터의 범위의 농도이다. 몇몇 구체예들에서, HCl 용액은 물 또는 과산화수소로부터 선택된 희석제로 희석되어, HCl 용액 대 희석제 비율이 1:2 내지 1:10의 범위이다. 특정 구체예에서, 상기 비율은 1:5 내지 1:7이다.
여기에 개시된 HCl 용액은 상승된 온도에서 기판에 전형적으로 적용된다. 일 구체예에서, HCl 용액 온도는 약 40℃ 내지 약 80℃ 범위 내, 예컨대, 약 60 ℃ 내지 약 75℃ 범위 내이다.
일 구체예에서, HCl이 기판과 접촉하는 시간 (접촉 시간으로 언급)은 약 1 분 내지 약 30 분일 수 있다. 일 구체예에서 접촉시간은 5 분에서 시작하여 30 분까지 5 분씩 증가시켜 측정될 수 있다. 다양한 접촉 형태가 수행될 수 있으며, 정체 소크 (stagnant soak) 또는 교반 소크에 한정되지 않으며, 예컨대 기계적인 교반에 의한 교란 또는 버블링일 수 있다. 접촉 단계는 또한 스프레이 공정, 예컨대 수평 또는 수직 스프레이 공정을 포함할 수 있다.
필수적이지는 않을지라도, 기판은 접촉 단계 전에 당업자에게 알려진 디스플레이 유리용 전통적인 세척 (washed) 단계 및 세정 (cleaned) 단계를 사용해서 세척 및 세정될 수 있다. 예컨대, 전형적인 유리 세정은 하기 단계들의 조합을 사용한다: 세제 (detergent) 스프레이 세척, 브러쉬 세척, 초음파 세척, 메가소닉 세척, 고압 세척, 공기 나이프 드라이 및 IPA 드라이. 세척단계 순서는 특정 응용분야에서 최선의 실행방법에 따라 달라질 수 있다. 일 구체예에서, 계면활성제 세척은 KOH와 같은 세제계 알칼리 용액을 사용한다.
마찬가지로, 필수적이지는 않지만, 기판을 이전에 언급한 HCl 용액과 접촉한 후, 기판은 가열된 탈이온수로 세척될 수 있다. 다양한 구체예들에서, 상기 탈 이온수는 약 40℃ 내지 약 80℃의 범위까지 가열될 수 있다. 이러한 세척 단계는 또한 초음파 (ultrasonic) 또는 메가소닉 조건 하, 예컨대 약 70 kHz 내지 1000 kHz 이상의 범위의 주파수, 및 약 1 분 내지 약 30 분 범위 동안에서 수행될 수 있다. 일 구체예에서, 이러한 공정은 초음파 및/또는 메가소닉 변환기를 가진 정체 배쓰 또는 재순환 배쓰 내에서 수행될 수 있다. 다른 구체예에서, 이러한 공정은 초음파 및/또는 메가소닉 스프레이 노즐들을 가진 컨베이어 툴을 사용하여 수행된다. 마지막으로 침출되고 세정된 유리는 공지 기술을 사용해서 건조될 수 있는 데, 스핀-린스-드라잉 (SRD), 이소프로파놀 (IPA) 드라잉 (Marangoni drying : 마랑고니 드라잉) 또는 이들의 조합을 사용해서 디스플레이 유리 기판을 형성하는 것을 포함한다.
일 구체예에서, 전술한 방법은 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물, 예컨대 Na, K, Mg, Ca, Sr, Ba, Fe, Cu, B, Al, Sn, P, As or Sb로부터 선택된 적어도 하나의 요소가 실질적으로 공핍된 약 1㎚ 내지 약 200㎚ 깊이 범위를 갖는 화학적으로 처리된 표면층을 가진 알칼리 토류 보로알루미노실리케이트를 포함하는 디스플레이 유리 기판을 제조하는 데 사용될 수 있다.
또 다른 구체예에서, 후술하는 단계를 포함하는 공정에 의해 개시된 기판상에 박막 트랜지스터 (TFT)를 형성하는 방법이 개시된다:
유리 기판의 화학적으로 처리된 표면상에 직접 Si 층을 침적시키는 단계;
상기 Si 층을 다결정성 실리콘을 형성하기 위해 어닐링 하는 단계;
상기 다결정성 실리콘 상에 전극들을 침적시키는 단계 및 상기 전극들을 채널 영역을 형성하기 위해 패터닝 하는 단계;
상기 채널 영역들 및 상기 전극들 상에 절연층 (dielectric layer), 예컨대 SiO2 층을 침적시키는 단계;
상기 SiO2 층 상에 금속 게이트, 예컨대, Al 게이트를 침적시키는 단계 및 상기 게이트를 패터닝하는 단계;
상기 SiO2 층을 통과하는 상기 전극들 위의 비아홀들을 에칭하는 단계; 및
상기 샘플을 어닐링 하는 단계.
상기 공정은 TFT-형성 공정의 일 실시 예를 개괄한 것이다. 상기 개괄적인 단계들은 다른 순서로 수행될 수 있으며, 또한 트랜지스터의 형성을 여전히 허용한다. 전술한 개괄적인 공정상의 다른 변형들은 다른 절연층을 형성하기 위한 다른 절연성 물질 또는 물질들의 사용, 및/또는 금속 게이트 형성을 위한 다른 금속 또는 금속들의 사용을 포함한다.
본 개시에서 보여주듯이, 또한 본 개시의 다양한 구체예들에 따르면, 디스플레이 유리 기판의 화학적 처리가 있으며, 상기 방법은 TFT 성능에 직접적이고, 긍정적인 효과를 가진다. 이것은 특히 TFT의 오프-스테이트 작동, 또는 스레시홀드 볼트 하에서 작동에 영향을 주며, 이에 따라 전류 누설을 감소시키고, 유기 발광 다이오드 (OLED) 및 다른 고성능 디스플레이 (HPD: high performance display) 기술용 트랜지스터 콘트롤을 개선시킨다. 상기 TFT들의 오프-스테이트 작동에서 개선은 또한 장치의 전체 전력 소비를 감소시킬 수 있다.
다른 구체예에서, EAGLE XG® 및 코닝 LotusTM과 같은 디스플레이 유리 기판들을 화학적으로 처리하는 장치, 예컨대 화학적 습식 벤치, RCA 습식 벤치 또는 화학적 배쓰가 개시되어 있다. 화학적 용액은 HCl이며, 이것은 물 또는 과산화수소로 희석되어 표면 처리 수준을 조절할 수 있다. 처리 시간 및 용액의 온도는 또한 처리 수준을 조절하는 데 사용될 수 있다. HCl은 많은 금속들과 반응하고 유리 표면들로부터 이들을 제거할 수 있다. HCl은 또한 침출 효과를 가져, 유리 표면 아래에서 금속 불순물을 제거할 수 있다. 상기 유리 아래 (침출 깊이로도 언급)로부터 금속 불순물 제거는 처리 온도, 용액 온도 및/또는 용액 농도에 의해 조절될 수 있다.
유리 기판 표면으로부터 유리 기판 내로 확장되는 공핍층을 형성하기 위한 영역을 침출함으로써, 금속 불순물들은 유리 기판 표면에서 및/또는 유리 기판 표면 부근에서 존재하여 유리 표면상에 후속하여 침적되는 박막 물질들과 상호 작용할 가능성이 낮아진다. 이들 불순물들은 유리/필름 인터페이스에 잔존 되거나 또는 필름 내로 혼입될 수 있다. 이것은 반도체 필름들에는 특히 중요한데, 금속 불순물들이 실리콘 및 다른 반도체들의 밴드 갭 내에서 트랩 스테이트를 형성하는 것이 잘 알려져 있기 때문이다. 이들 금속 불순물들은 따라서, 필름들 및 TFT들, 이들로 제작된 전자 장치들의 성능을 감소시키는 데, 이는 불규칙적인 장치 행동, 증가된 누설 전류, 감소된 서브 스레시홀드 스윙 및 감소된 게이트 콘트롤을 야기시켜, 이들은 궁극적으로 장치 신뢰성을 감소시킨다.
HCl은 용융-인발된 (fusion-drawn) 표면의 거칠기를 유지하는 동안 금속 불순물을 공격하며, 이에 따라 수많은 장점을 가져온다. 예컨대, Lotus TM 유리용 표면 거칠기는 약 0.2 내지 약 0.3㎚일 수 있다. 표면 거칠기 증가는 후속하는 침적 필름, 예컨대 탈라미네이션에 부정적인 효과를 가져온다. 추가로, 적절히 낮은 표면 거칠기를 유지하는 것은 장치 층까지 상기 거칠기가 증식되는 것을 피할 수 있다. 장치 층 내에서 거칠기는 장치 특징들의 변형 또는 장치 오작동을 유발할 수 있다.
본 개시 방법과 연관된 비 제한적인 장점은 예시적으로 유리 기판상의 입자들의 감소를 포함한다. 보다 특징적으로 유리 기판으로부터 중성 및 이온성 양쪽 모두의 금속 불순물 감소가 있을 수 있다. 실제로, 개시된 방법을 사용함으로써, 상기 유리 상단 표면층으로부터 및 공핍층으로부터 또는 약 1㎚ 내지 수백 나노 미터의 범위에 있는 표면 아래에서 연장되는 침출 층으로부터 중성 및 이온성 양쪽의 금속 불순물 감소가 달성 가능하다.
전술한 바와 같이, 개시된 방법은 유리 공정, 박막 트랜지스터 공정 및 반도체 공정과 상용성 있는 화합물을 사용하여 공핍층 형성 결과를 가져온다. 일 예시적인 구체예에서, 개시된 방법은 모든 박막 트랜지스터 디자인 스킴들과 상용성이 있으며, 탑 게이트, 바텀 게이트, 공-평면 및 스태거형 스킴(staggered schemes)을 포함한다. 동일한 이유로, 유리 침출 장비는 현존 유리 세정 장비에 맞게 재조정될 수 있다.
몇몇 디스플레이 유리 기판들은 고객들에게 배달 전 화학적으로 처리된다. 그러한 일 처리예는 NaF 및 H3PO4의 화학용액을 포함한다. 이러한 처리는 유리 표면을 에칭시켜, 나노미터 스케일로 거칠기를 생성한다. 이것은 어떤 필름들의 접착성을 개선시켜 마찰을 증가시킴으로써 유리의 보다 우수한 핸들링을 허용할 수 있다. 어떤 구체예들에서는, 이러한 방법으로 처리된 디스플레이 유리는 customer TFT 제조 공정에서 정전기 정적 방전 (ESD: electrostatic static discharge) 성능을 개선시킬 수 있고, 이러한 처리는 고객 TFT 제품 (customer TFT) 어레이 균일도를 개선시키는 데 몇몇 효과를 가질 수 있다.
어떤 구체예들에서, 디스플레이 커버용으로 고안된 유리들은 그들의 기계적인 성능을 개선시키기 위해 화학적으로 처리된다. 디스플레이 유리의 강도를 개선시키기 위해, 화학적 처리 공정은 유리를 HF 및 H2SO4의 화학 용액에 도입하는 것을 포함한다. HF가 고속으로 SiO2를 공격하기 때문에, 이러한 화학 용액은 유리 표면상에 존재하는 기계적인 흠집을 공격하여 흠집들을 본질적으로 완만하게 없앤다. 이것은 유리 표면상의 흠집들의 심각도 (severity)를 감소시키고, 유리 강도를 개선시킨다. 그러나, 이러한 처리는 유리로부터 금속 불순물을 선택적으로 제거하지 않는다.
미국 특허 번호 5,985,700에, 유리 표면상에 직접 탑 게이트 TFT를 형성하기 위한 방법을 개시하고 있으며, 여기에 참조로서 병합되어 있으며, 상기 명세서에서, 유리 표면은 우선 적절히 침출되어, 상기 유리 표면에서 실리카 풍부 경계 영역을 제공한다.
미국 특허 번호 5,985,700는 가열 (75℃) 배쓰를 사용하는 2단계 침출 공정을 개시하며, 제 1 염기성 세정은 NH4OH, H2O 및 H2O2을 사용하며, 제 2 산성 세정은 HCl, H2O 및 H2O2을 사용하는 것을 포함한다. 염기성 세정은 유기 물질, 알루미늄 및 칼슘을 제거하는 반면, 산성 세정은 칼슘, 바륨 및 잔류 알루미늄을 제거하는 것이 발견되었다. 탑 게이트 폴리실리콘 TFT는 저온 (약 600℃) TFT 제작 공정을 사용하며, 실레인 (silane)으로부터 저압 CVD를 사용하여 침출된 기판 표면상에 폴리실리콘을 직접 침적시키는 것을 포함한다. 탑 게이트 TFT는 2단계 침출 공정으로 처리된 기판상 및 2단계 침출 공정 마지막에 추가적인 HF 에칭을 수행한 침출된 기판상에 형성되었다.
도 1a 및 도 1b는 각각 공지기술 (101) 및 본 개시 (102) 탑 게이트 TFT 장치를 나타내며, 각각, 도 1a는 여기에 개시된 화학적 처리 공정에 따라 처리되지 않은 디스플레이 유리상에 제조된 것이며, 도 1b는 본 개시에 따라 처리되며, 침출된 공핍층 (150)을 포함한다. 도 1a에 도시되어 있듯이, 종래 탑 게이트 TFT 장치 (101)에서, 능동 소스 (1150 및 순수 (intrinsic) 실리콘으로 전형적으로 이루어진 반도체 층 (125)의 드레인 (120) 반도체 영역은 유리 기판들에 직접 접촉한다. 결과적으로, 벌크 유리 기판 (140) 내에 존재하는 금속 불순물들 (135)는 상호작용할 수 있고 침적된 반도체 층 (125)에 혼입될 수 있다. 유리/반도체 인터페이스에서 금속 불순물들 (135)은 상기 소스 (115) 및 드레인 (120) 사이의 전류 누설 증가를 유발할 수 있다. 반도체 층 (125)에 혼입된 금속 불순물들 (135)는 게이트 콘트롤을 감소시킬 수 있으며, 예기치 못한 행동들을 유발할 수 있다. 나아가, 상기 게이트 절연체 (110) 내에 혼입된 금속 불순물들 (135)은 장치의 이른 고장 (breakdowon)을 유발할 수 있다.
상기 상단 표면으로부터 이들 불순물들의 제거는 이들 분해 (degradation) 메카니즘이 발생할 가능성을 크게 감소시킨다. 도 1b와 관련하여, 본 개시에 따라 처리된 유리 기판상에 형성된 탑 게이트 TFT (102)는 반도체 층 (125)의 능동 소스 (115) 및 드레인 (120) 반도체 영역을 가지며, 이들 반도체 층 (125)는 공핍/침출된 유리 층 (150)과 직접 접촉하며, 상기 유리 층 (150)은 금속 불순물들이 공핍되거나 및/또는 실질적으로 없다. 이러한 공핍/침출된 층 (150)은 벌크 유리 기판 (145) 내의 금속 불순물들이 상호작용하는 것을 방지하고, 침적된 반도체 층 (125) 내로 혼입되는 것을 방지하는 장벽을 제공한다. 금속 층 (105)은 게이트 전극이다.
공핍/침출된 층은 박막 트랜지스터의 더 낮은 누설 전류 수준을 포함하는 장치 성질을 가져와, 오프-스테이트 성능을 개선시키고 장치 전력 소비를 감소시키는 직접적인 장점을 제공하는 것으로 나타났다. 유사하게, 본 개시의 방법으로 처리된 기판들은 박막 트랜지스터의 서브 스레시홀드 스윙 레벨을 낮추어, 오프-스테이트 성능을 개선시키고, 스위칭 속도를 증가시키고, 장치 전력 소비를 감소시키는 것으로 나타났다. 결과적인 장치에서 다른 개선된 성질들은 개선된 박막 트랜지스터 스레시홀드 볼트 안정성을 포함한다. 전술한 장점은 개선된 디스플레이, 개선된 다른 전자 장치 성능 및 개선된 박막 트랜지스터 및 개선된 다른 전자 장치 신뢰성을 가져올 수 있다. 마지막으로, 본 개시 방법은 박막 트랜지스터 어레이들 중의 샘플-대-샘플 (sample-to-sample) 균일성에서 직접 개선을 가져올 수 있으며, 이들은 박막 트랜지스터를 사용하는 고객 제품 (customer products)의 수율을 개선시킬 수 있다.
본 개시는 후술하는 비 제한적인 실시 예에 의해 보다 분명해질 것이나, 이들은 본 발명의 단지 예시적인 의도로 기재된 것이다.
실시예
여기 실시 예는 공핍층을 갖는 알칼리 토류 보로알루미노실리케이트 유리 (코닝 LotusTM low iron 웨이퍼들)를 생성하는 데 사용되는 HCl 침출 공정 및 조건을 개시한다. 상기 실시 예에서 사용되는 유리 웨이퍼 기판들은 직경 150㎚이다. 침출 전에, 상기 웨이퍼들은 세척되고 건조된다.
침출은 상기 웨이퍼들을 폴리테트라플루오로에틸렌 (PTFE) 탱크 내 1.5M HCl 용액내로 딥핑 (dipping)시키고, 상기 웨이퍼들을 다양한 온도 및 시간에 따라 상기 용액내로 소킹(soaking) 시켜 수행되었다. 실험 결과들이 하기 표 1에 열거되어 있으며, 표 1에서 다양한 침출 온도 및 시간으로, 코닝 LotusTM low iron 웨이퍼들을 일정 1.5M HCl 용액 (HCl:H2O=1:7)으로 침출시킨 결과를 보여주고 있다. 5개의 다른 침출 온도 및 시간의 조합이 각각의 조합에 대하여 4 개의 웨이퍼들을 가진 일 그룹에 사용되었다. 각각의 그룹에서, 3 개의 웨이퍼들이 링 FET 제조, TFT 성능 측정 및 한 개의 웨이퍼는 유리 표면 특정 (characterization)을 위해 사용되었다. 4 개의 비처리 웨이퍼들이 콘트롤로서 사용되었다. 침출 전에, 한 개의 산 탱크가 7리터의 18 MΩ 탈이온수로 채워진 후, 34-37% 농도를 가진 1리터의 트레이스 금속 (trace metal) 등급의 HCl를 첨가하여 1.5M HCl 용액을 형성하였다. 상기 HCl 용액은 그리고 나서 40℃까지 가열되었다.
침출 조건 온도 (℃) 시간 (분)
A 40 1
B 40 5
C 75 1
D 75 5
E 75 50
다른 슬롯들에서 4개의 전술한 유리 웨이퍼들이 부가된 슬롯 PTFE 캐리어가 상기 탱크내에 딥핑된다. 정체 (stagnant) 소킹 1분 후, 웨이퍼를 가진 상기 담체는 탱크로부터 빼내서, 린스 탱크내에서 퀵 덤프 린스의 3 번의 즉각 (immediate) 사이클 동안 놓여졌다. 상기 린스된 캐리어 및 웨이퍼들은 후속하여, 2단계 후-세척 공정을 거치는 데, 이는 18 MΩ 탈이온수를 포함하는 초음파 배쓰 내에서 수행된다. 제 1 단계 세정 공정은 50℃에서 초음파 주파수 72 kHz에서 10 분 동안 수행되었다. 제 2 세정 단계는 50℃에서 초음파 주파수 104 kHz에서 10 분 동안 수행되었다. 후-세정 공정 후, 상기 웨이퍼들은 N2 분위기 내에서 스핀-린스 및 건조 공정 (SRD : Spin-rinse and dry process)에 의해 건조되었다. 동일 과정을 사용해서, 다른 그룹의 4 개의 코닝 LotusTM 웨이퍼들이 동일 1.5M HCl 용액에서 40℃에서 5 분간 소킹되었다. 정체 소킹 5분 후, 웨이퍼들을 가진 캐리어는 탱크에서 빼내서, 퀵 덤프 린스의 3 번의 즉각 (immediate) 사이클 동안 놓여졌다. 상기 린스된 캐리어 및 웨이퍼들은 후속하여, 2단계 후-세정 공정을 거치는 데, 이는 18 MΩ 탈이온수를 포함하는 초음파 배쓰 내에서 수행된다. 제 1 단계 세정 공정은 50℃에서 초음파 주파수 72 kHz에서 10 분 동안 수행되었다. 제 2 세정 단계는 50℃에서 초음파 주파수 104 kHz에서 10분 동안 수행되었다. 후-세정 후, 상기 웨이퍼들 N2 분위기하 SRD에 의해 건조되었다.
상기 단계 후, 상기 용액은 추가로 75 ℃까지 가열되었다. 그리고나서, 상기와 동일 공정이 3 개 이상 그룹의 코닝 LotusTM 웨이퍼들을 동일 1.5HCl 용액으로 1 분, 5 분 및 20 분 동안 침출시키는 데 적용되고, 이어서 동일 린스 처리, 후-세정 및 건조공정이 적용되었다.
4 개의 콘트롤 웨이퍼들은 후-세정 및 건조공정만 수행되었다.
웨이퍼들 상에 입자 수 측정이, 침출 전후 및 후-세척 공정 전후에, Candelaⓡ CS10 광 표면 분석기 (KLA-Tencor, Milpitas, California)를 사용해서 수행되었다. 각각의 웨이퍼 상에서 입자 수에서 뚜렷한 증가가 발견되지 않았다. 침출 및 후-세정 공정은 입자들을 전형적으로 생성시키지는 않았는데, 이는 상기 표면이 에칭되기 전에 침출되어, 금속의 선택적인 제거를 가져왔기 때문이다.
침출된 유리의 표면 조성이 X-선 광전자 분광기(XPS)로 분석되었다. 각각의 웨이퍼에서 2개의 영역들이 측정되었다. 공핍층은 약 2 내지 약 5㎚ 깊이였다. 상기 결과는 표 2에서 보여준다. 콘트롤과 비교하여, 모든 침출된 유리 웨이퍼들은 실리카 풍부 및 다른 성분의 공핍을 보여주었다.
도 2는 다른 처리 온도 및 시간을 사용한 5 개의 침출된 샘플들의 표면에서 실리카-풍부를 비교한 막대 그래프이다. 상기 결과들은 하기 표 2에서 제공된 XPS 데이터에 기초하여 계산된 것이다. 특정 이론에 한정되지는 않으나, 더 높은 온도 및 더 긴 침출 시간이 표면에서 실리카-풍부를 증진시키는 것으로 생각되고, 온도가 시간보다 더 큰 영향을 주는 것으로 생각된다. 1 분의 일정한 침출 시간 동안, 상기 실리카 풍부가 온도 40℃ 내지 75℃로 증가함에 따라 5.1% 내지 10.7% 증가되었다. 75℃ 일정한 침출 온도에서, 상기 실리카 풍부는 침출 시간 1 분 내지 5분으로 연장함에 따라, 10.7% 내지 11.1% 증가되었다.
도 3a 및 도 3b는 비 침출된 콘트롤 유리 웨이퍼들의 공핍층 Si 대 Al 및 Ba의 비율과, 다른 온도 및 시간에서 HCl 용액으로 처리된 5개의 침출된 유리 웨이퍼들의 상기 비율을 비교한 것이다. 상기 비율들은 침출 온도 및 시간에 따라 증가하며, 이것은 다른 성분들의 공핍 및 Si-풍부의 조합의 결과이다. 도 3a는 Si 대 Al 비율을 보여주며, 도 3b는 Si 대 Ba 비율을 보여준다. 상기 비율들은 하기 표 2의 XPS 데이터에 기초하여 계산된 것이며, 시간 및 온도에 따라, 1.5M HCl로 침출된 코닝 LotusTM Low Fe 유리의 XPS-결정 표면 조성물 (원자 % 기준)을 보여준다. 조성물들은 표면 오염을 배제하기 위해 정규화 (normalized) 된다. 비 침출된 컨트롤 웨이퍼들과 비교하여, 침출된 웨이퍼들에서 Si 대 다른 성분이 더 높은 비율을 나타내는 것은 유리 표면상에서 실리카-풍부 및/또는 다른 성분의 공핍을 나타내는 것이다.
시료 영역 B O Mg Al Si Ca Sr Ba
CL0081
40℃ 1분		 A1 1.7 67.8 0.1 4.8 24.1 0.8 0.4 0.3
A2 1.9 68.4 0.2 4.8 23.2 0.9 0.4 0.3
CL0087
40℃ 5분		 A1 1.9 68.4 0.2 4.4 23.8 0.9 0.3 0.3
A2 1.3 68.0 0.1 4.5 24.4 1.0 0.4 0.3
CL0093
75℃ 1분		 A1 1.1 68.8 0.1 3.9 24.8 0.8 0.3 0.2
A2 1.2 68.7 0.2 3.8 25.0 0.6 0.3 0.2
CL0099
75℃ 5분		 A1 1.4 69.3 ＜0.1 3.4 25.0 0.6 0.3 0.2
A2 1.5 68.8 0.1 3.5 25.0 0.7 0.3 0.2
CL0184
75℃ 20분		 A1 0.8 69.2 ＜0.1 2.9 26.1 0.6 0.2 0.1
A2 1.1 69.1 ＜0.1 3.0 26.2 0.4 0.2 0.1
CL0104
콘트롤		 A1 2.0 67.3 0.2 6.0 22.6 1.2 0.4 0.4
A2 2.1 67.6 0.2 6.0 22.4 0.9 0.5 0.4
웨이퍼의 원자력 현미경 (AFM: atomic force microscopy) 표면 거칠기 (Ra)에서, 처리 전 0.25㎚로 측정되었다. 0.1M HCl에서 50℃에서 1.5 시간 동안 침출 후, 상기 웨이퍼의 측정된 Ra는 0.27㎚였다. Ra에서 이러한 차이는 측정 오차 내에 있는 것이다. 따라서, 표면 거칠기 측정 결과는 침출 전후 표면 거칠기에 변화를 유발하지 않음을 보여준다.
처리된 유리 기판들의 영향을 특정하기 위해, 링 전계-효과 트랜지스터 (링 FET, 동심원 전극을 가진 TFT) 장치가 사용되었다.
링 FET 장치는 반도체-온-유리 (semiconductor-on-glass) 기판을 포함하는 성분 물질의 전자적 성질을 직접 평가를 가능하게 하며, 물질의 피드백과 제조 공정 최적화를 제공한다. 버진 (virgin) 물질의 신속하고 직접적인 평가를 제공하는 현존하는 유사 (pseudo)-FET 장치는 반도체/절연체/반도체 스택으로 구성된 실리콘-온-절연체 (SOI) 물질들에만 적용되며, 여기에서, 절연체 양면 상에 반도체로 접촉들이 이루어질 수 있다. 그러나, 이것은 접촉을 적용하는 제 2 반도체가 없는, 유리 기판상의 반도체에 대해서는 유효하게 작용하지 않아왔다. 그러나 상기 링 FET 디자인 및 공정은 상대적으로 두꺼운 (수 10 내지 수 100 마이크론) 유리 층을 가진 기판을 특정하는 현존하는 기술적 문제점을 특정적으로 극복한다. 상기 링 FET 장치는 링 전계-효과 트랜지스터의 소스, 게이트 및 드레인을 포함하는 3 개의 동심원, 공-평면 전극들을 가진다.
링 FET는 전체 (full) TFT 트랜지스터 제조 공정을 운전할 필요 없이, 제조 단계에서 발견되는 것과 같이 측정되고, 특정되는 모든 전형적인 TFT 파라미터들의 분석을 허용한다. 이러한 분석을 위해 링 FET가 침출된 유리 표면들 상에서 제조되었다.
도 4 내지 7에 있는 데이터를 모으는데 사용되는 트랜지스터들은 플라즈마 증진 화학 증착 침적 (PECVD: plasma enhanced chemical vapor deposition) 반응기에서 400℃에서 코닝 LotusTM 유리 상에 직접 무정형 실리콘 (a-Si) 층을 우선 침적하여 제조되었다. 상기 a-Si 층은 그리고나서 630℃에서 12 시간 동안, N2 분위기에서 어닐링되어 다결정성 실리콘 (p-Si) 층이 형성되었다. 250㎚ Al이 스퍼터링, 포토리소그래피를 사용한 패턴닝 및 에칭을 통해 침적되어 소스/드레인 전극들을 형성하였다. 100㎚ 블랑킷 SiO2 층이 그리고나서 PECVD 챔버 내에서 390℃에서 테트라-에틸-오르쏘-실리케이트 (TEOS) 가스 전구체로부터 상기 채널 영역 및 상기 소스/드레인 전극들 위로 침적되었다. 250㎚ Al은 스퍼터링, 포토리소그래피를 사용한 패터닝 및 에칭을 통해 침적되어 게이트 전극들을 형성하였다. 비아 홀들은 상기 소스 및 드레인 전극들 위에 SiO2 게이트 산화물을 통하여 에칭된 후 전기 접촉이 되도록 허용된다. 상기 샘플은 그리고 나서 450℃에서 1 시간 동안 200 mTorr N2 분위기에서 어닐링된다. 이것은 상기 Al 소스/드레인 전극들이 상기 실리콘과 반응하도록 하여, 트렌지스터의 p-타입 도핑된 소스/드레인 영역들을 형성하도록 한다.
모든 TFT 특징들은 실온에서 측정되었다. 각각의 웨이퍼 상에서 52 개 사이트들이 상기 웨이퍼가 특정 화학적 처리에 도입될 때 측정되었다. 각각의 처리를, 웨이퍼 및 웨이퍼-대-웨이퍼 (wafer-to-wafer) 차이들 내에서 측정될 수 있도록 복수 (≥3)의 웨이퍼들에 적용하였고, 이들은 TFT 제조 동안 발생되는 공정 소음을 측정하는 데 도움을 주었으며, 통계 방법을 통해 추출될 수 있는 실험 처리 조건들의 더 강한 신호를 생성하는 데 도움을 주었다. 도 4 내지 7에 개시된 트랜지스터 데이터들은, 상기 유리에 HCl 산 처리는 침출된 층을 형성하여, TFT 오프-스테이트 성질을 개선시킴을 보여준다.
예컨대, 도 4는 비처리된 (점선) 및 처리된(실선) 코닝 LotusTM 유리상의 TFT ID-VG 트랜스퍼 (transfer) 성질을 보여준다. 각각의 경우에 커브들의 수는 45 (n=45)이다. 상기 처리된 샘플이 덜 가변적 (variability)임을 보여줌을 분명히 확인할 수 있다.
도 5는 비-재순환 (non-recirculating) 배쓰 내에서 75℃에서 처리 시간에 따른 TFT 누설 전류에 대한 1:7 HCl:H2O 침출 용액의 효과를 보여주는 박스 플롯을 도시한다. 코닝 LotusTM 유리가 사용되었다. 상기 비 처리된 콘트롤 샘플은 시간 (time)=0로 표시된다. 비 처리된 유리 (시간=0 분)는 누설 전류에서 더 큰 가변성을 가진 높은 중앙값 (median)을 보여준다. 처리 시간이 >0인 경우, 상기 누설 전류 중앙값은 저하되며, 가변성은 감소된다. 더 긴 처리시간의 경우, 가변성 및 누설 전류 중앙값이 증가하며, 이들은 침출 용액이 재순환되지 않기 때문에 상기 표면상에 오염물의 재-침적 때문인 것으로 보인다.
도 6은 TFT 비-재순환 배쓰 내에서 75℃에서 처리시간에 따른, 서브 스레시홀드 스윙 (SS: sub-threshold swing) 전류 (mV/dec)에 대한 1:7 HCl:H2O 침출 용액의 효과를 보여주는 박스 플롯을 도시한다. 코닝 LotusTM 유리가 사용되었다. 비 처리된 콘트롤 샘플은 시간=0으로 표시된다. 일반적으로, 서브 스레시홀드 스윙에서 가변성은 모든 처리 시간 후에 감소된다.
도 7은 다양한 침출 온도 및 시간에서 어떠한 금속 불순물도 가지지 않는 석영기판들과 비교한, 처리된 코닝 LotusTM 및 비 처리된 코닝 LotusTM 유리의 서브스레시홀드 스윙(SS)을 보여주는 그래프이다. 비 처리된 코닝 LotusTM 유리는 석영에 비해 높은 SS 값을 가진다. 40℃에서 짧은 시간 동안 처리된 코닝 LotusTM 유리는 이들의 SS 성능이 석영과 비슷한 반면, 가변성에서는 감소된다. 비 처리된 콘트롤은 시간 = 0 및 온도= 40℃ 및 75℃로 표시된다.
다르게 기재되지 않으면, 여기에 기재된 방법이 이들의 단계가 특정 순서로 수행되는 것이 필수적이라고 이해되는 것으로 의도된 것이 아니다. 따라서, 방법 청구항이 정확히 단계별로 순서로 기재하고 있지 않거나 또는 청구항 또는 특정 순서로 한정되는 단계를 특징적으로 기재되지 않은 경우, 어떤 특정 순서가 요구되는 것으로 이해되어서는 안된다.
전술한 명세서는 단지 예시적인 것이라고 이해되어야 하며, 본 개시를 한정하는 것으로 이해되어서는 안된다. 나아가, 여기에 다른 구체예들의 다양한 특징 및/또는 성질이 서로 조합가능한 것으로 이해되어야 한다. 따라서, 변형 및 수정이 예시적인 실시 예에 가능하고, 다른 배열이 본 발명의 사상 및 범위를 벗어나지 않고 고안될 수 있다. 본 개시의 사상 및 실체에 변형 조합, 서브-조합, 및 수정이 병합될 수 있음이 당업자에게 가능함이 인지될 수 있기 때문에, 본 발명은 첨부된 청구항 및 이들의 등가물의 범위 내에 있는 모든 것을 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 유리 기판의 표면층을 화학적으로 처리하는 방법으로서, 상기 방법은
    상기 유리 기판의 적어도 하나의 표면을 HCl을 포함하는 가열된 용액과 상기 유리 기판의 적어도 하나의 표면 내로 1 nm 내지 200 nm 범위의 깊이로 연장하는 상기 표면층으로부터 적어도 하나의 성분을 침출시키기에 충분한 온도에서 일정한 시간 동안 접촉시키는 단계,
    여기서 상기 용액 온도는 40 ℃ 내지 80 ℃ 범위 내이고 상기 적어도 하나의 성분은 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물이고, 상기 유리 기판은 알칼리 토류 보로알루미노실리케이트 유리를 포함하며; 및
    상기 적어도 하나의 성분을 침출시키는 단계 전에 상기 유리 기판의 적어도 하나의 표면을 불산(HF) 용액 및 희석제로 처리하는 단계를 포함하며,
    여기서 상기 유리 기판의 표면 거칠기는 상기 접촉 단계의 전과 후가 동일한 유리 기판의 표면층을 화학적으로 처리하는 방법.
  2. 청구항 1에 있어서,
    상기 유리 기판은 80:20 내지 100:0 범위의 Si:Al 비율을 갖는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  3. 청구항 2에 있어서,
    1:2 내지 1:10 범위의 HCl 용액 대 희석제의 비율을 얻기 위해 상기 HCl 용액은 H2O 또는 H2O2로부터 선택된 희석제로 희석되는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  4. 청구항 2에 있어서,
    상기 화학적으로 처리된 유리 기판은 상기 접촉 단계 이후에 상기 접촉 단계 전에 비해 4 내지 15% 범위의 풍부한 실리카를 갖는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  5. 청구항 2에 있어서,
    상기 화학적으로 처리된 유리 기판은 상기 접촉 단계 이후에 상기 접촉 단계 전에 비해 적어도 20% 이상의 Si:Al 비율을 갖는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  6. 청구항 1에 있어서,
    상기 접촉 단계는 1㎚ 내지 200㎚ 범위의 침출 깊이를 생성하는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  7. 청구항 1에 있어서,
    상기 HCl 용액은 0.1 mole/ℓ 내지 2.0 mole/ℓ의 농도를 갖는 유리 기판의 표면층을 화학적으로 처리하는 방법.
  8. 삭제
  9. 청구항 1에 있어서,
    상기 접촉 시간은 1 분 내지 30 분의 범위인 유리 기판의 표면층을 화학적으로 처리하는 방법.
  10. 유리 기판으로서:
    1㎚ 내지 200㎚ 범위의 깊이를 갖는 화학적으로 처리된 표면층을 포함하는, 알카리토류 보로알루미노실리케이트를 포함하며, 상기 화학적으로 처리된 표면층은 알칼리 토금속, 붕소, 알루미늄, 또는 금속 불순물로부터 선택된 적어도 하나의 성분이 공핍된 (depleted) 유리 기판.
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