KR102056899B1 - 반도체 장치와 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은, 표면에 오목부를 갖는 전극판의 상기 오목부에 인접하는 특정 범위에 금속 입자를 포함하는 도전성 페이스트를 도포하는 것을 포함한다. 반도체 장치의 제조 방법은, 반도체 칩의 외주 에지가 상기 오목부 상에 위치하도록 상기 도전성 페이스트 상에 상기 반도체 칩을 적재하는 것을 포함한다. 반도체 장치의 제조 방법은, 상기 반도체 칩을 상기 전극판을 향하여 가압하면서 상기 도전성 페이스트를 가열함으로써, 상기 도전성 페이스트를 경화시키는 것을 포함한다.

Description

반도체 장치와 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 명세서에 개시된 기술은, 반도체 장치와 반도체 장치의 제조 방법에 관한 것이다.
일본 특허 공개 제2016-115865에는, 반도체 칩과 전극판을 접합하는 기술이 개시되어 있다. 이 기술에서는, 전극판의 표면에 금속 입자를 포함하는 도전성 페이스트를 도포하고, 그 도전성 페이스트 상에 반도체 칩을 적재한다. 그 후, 반도체 칩을 전극판을 향하여 가압하면서 도전성 페이스트를 가열함으로써, 도전성 페이스트를 경화시킨다. 그러면, 도전성 페이스트가 경화함으로써 얻어지는 접합층에 의해, 반도체 칩과 전극판이 접합된다.
도전성 페이스트에 의해 반도체 칩과 전극판을 접합하는 경우에는, 반도체 칩과 전극판의 사이에서 도전성 페이스트를 가압하면서, 도전성 페이스트를 가열할 필요가 있다. 가열에 의해 도전성 페이스트가 경화하면, 접합층은 반도체 칩과 전극판에 접합된다. 그 후, 반도체 칩, 접합층 및 전극판을 상온으로 되돌리면, 이것들이 온도 저하에 수반하여 수축한다. 이때, 반도체 칩과 접합층의 선팽창 계수가 상이하므로, 반도체 칩에 높은 열응력이 가해진다. 특히, 반도체 칩의 외주 에지 근방에 높은 열응력이 가해진다. 반도체 칩에 가해지는 열응력은, 반도체 칩의 신뢰성에 영향을 미친다. 도전성 페이스트에 의해 전극판과 반도체 칩을 접합할 때, 반도체 칩의 외주 에지 근방에 가해지는 열응력을 저감하는 기술을 제공한다.
본 발명의 제1 형태는 반도체 장치의 제조 방법이다. 반도체 장치의 제조 방법은, 표면에 오목부를 갖는 전극판의 상기 오목부에 인접하는 특정 범위에 금속 입자를 포함하는 도전성 페이스트를 도포하는 것을 포함한다. 반도체 장치의 제조 방법은, 반도체 칩의 외주 에지가 상기 오목부 상에 위치하도록 상기 도전성 페이스트 상에 상기 반도체 칩을 적재하는 것을 포함한다. 반도체 장치의 제조 방법은, 상기 반도체 칩을 상기 전극판을 향하여 가압하면서 상기 도전성 페이스트를 가열함으로써, 상기 도전성 페이스트를 경화시키는 것을 포함한다.
경화 공정에서 반도체 칩을 전극판을 향하여 가압하면, 반도체 칩과 전극판의 사이에 끼워져 있는 도전성 페이스트의 일부가, 오목부측으로 유출된다. 유출된 도전성 페이스트가, 반도체 칩의 외주 에지 근방의 부분과 오목부의 내면에 접촉한다. 도전성 페이스트는, 가열에 의해 경화됨으로써, 금속 입자가 서로 접합된 접합층으로 된다. 특정 범위와 반도체 칩의 사이에서는, 높은 압력이 가해진 상태에서 도전성 페이스트가 경화된다. 따라서, 특정 범위와 반도체 칩의 사이에서는, 도전성 페이스트가 경화됨으로써, 공공률이 낮은 접합층이 형성된다. 공공률이 낮은 접합층에 의해, 특정 범위와 반도체 칩이 견고하게 접합된다. 한편, 오목부와 반도체 칩의 사이에서는, 도전성 페이스트에 그다지 높은 압력이 가해지지 않는다. 따라서, 오목부와 반도체 칩의 사이에서는, 도전성 페이스트가 경화됨으로써, 공공률이 높은 접합층이 형성된다. 공공률이 높은 접합층에 의해, 오목부와 반도체 칩이 접합된다. 도전성 페이스트의 경화 후에, 반도체 칩, 접합층 및 전극판을 상온으로 되돌리면, 반도체 칩에 열응력이 가해진다. 상술한 바와 같이, 반도체 칩의 외주 에지 근방에 접합되어 있는 부분의 접합층은, 높은 공공률을 갖는다. 따라서, 이 부분의 접합층은, 열응력에 따라 변형되기 쉽다. 이 때문에, 반도체 칩의 외주 에지 근방에 발생하는 열응력이 완화된다. 이상에 설명한 바와 같이, 이 제조 방법에 따르면, 반도체 칩의 외주 에지 근방에 발생하는 열응력을 저감할 수 있다.
상기 형태에 있어서는, 도전성 페이스트를 도포하는 공정에서는 오목부의 저면에 도전성 페이스트를 도포하지 않고, 도전성 페이스트를 경화시키는 공정에서는 특정 범위로부터 오목부 내로 유입된 도전성 페이스트가 오목부의 저면에 접촉해도 된다.
상기 형태에 따르면, 반도체 칩의 외주 에지에 인접하는 부분의 접합층의 표면이, 특정 범위로부터 멀어짐에 따라 오목부의 저면측으로 변위되도록 반도체 칩의 하면에 대하여 경사져 있는 형상으로 된다. 이 때문에, 접합층에 크랙이 발생하기 어려워진다.
상기 형태에 있어서, 상기 오목부 상, 또한 상기 반도체 칩의 외주 에지에 근접한 위치에 지그를 배치해도 된다.
상기 형태에 따르면, 도전성 페이스트가 상측으로 부풀어 오르는 것을 억제할 수 있다.
본 발명의 제2 형태는 반도체 장치에 관한 것이다. 반도체 장치는 표면에 오목부와 상기 오목부에 인접하는 특정 범위를 갖는 전극판을 포함한다. 반도체 장치는 상기 특정 범위로부터 상기 오목부에 걸치는 범위를 덮고 있고, 금속에 의해 구성되어 있는 접합층을 포함한다. 반도체 장치는 상기 특정 범위와 상기 오목부에 대향하도록 배치되어 있고, 상기 특정 범위 상 및 상기 오목부 상에서 상기 접합층에 접합되어 있고, 외주 에지가 상기 오목부 상에 위치하는 반도체 칩을 포함한다. 상기 오목부 상의 상기 접합층의 공공률이, 상기 특정 범위 상의 상기 접합층의 공공률보다 높다.
상기 형태에 따르면, 반도체 칩의 외주 에지와 전극판의 오목부의 사이를 접합하는 접합층의 공공률이 높으므로, 반도체 칩의 외주 에지에 가해지는 열응력을 억제할 수 있다.
상기 형태에 있어서, 반도체 칩의 외주 에지에 인접하는 부분의 접합층의 표면이, 특정 범위로부터 멀어짐에 따라 오목부의 저면측으로 변위되도록 반도체 칩의 하면에 대하여 경사져 있어도 된다.
상기 형태에 따르면, 접합층에 크랙이 발생하기 어려워진다.
상기 형태에 있어서, 접합층이 도전성 페이스트여도 된다.
상기 형태에 있어서, 상기 오목부가, 상기 전극판의 상기 표면에 있어서 상기 반도체 칩을 둘러싸도록 환상으로 신장되어 있어도 되고, 상기 특정 범위가, 상기 오목부에 둘러싸인 범위여도 된다.
본 발명의 예시적인 실시 형태의 특징, 이점, 기술적 및 산업적 의의는 첨부된 도면을 참조하여 이하에서 설명될 것이며, 동일한 도면 부호는 동일한 요소를 나타낸다.
도 1은, 반도체 장치(10)의 종단면도이다.
도 2는, 접합층(14)의 제1 부분(14a)의 단면도이다.
도 3은, 접합층(14)의 제2 부분(14b)의 단면도이다.
도 4는, 반도체 장치(10)의 제조 공정의 설명도(오목부(20) 주변의 확대 단면도)이다.
도 5는, 반도체 장치(10)의 제조 공정의 설명도(오목부(20) 주변의 확대 단면도)이다.
도 6은, 반도체 장치(10)의 제조 공정의 설명도(오목부(20) 주변의 확대 단면도)이다.
도 7은, 비교예의 제조 공정의 설명도이다.
도 8은, 변형예의 제조 공정의 설명도(오목부(20) 주변의 확대 단면도)이다.
도 9는, 변형예의 제조 공정의 설명도(오목부(20) 주변의 확대 단면도)이다.
도 1에 도시하는 바와 같이, 실시 형태의 반도체 장치(10)는, 반도체 칩(12), 접합층(14) 및 전극판(16)을 갖고 있다. 또한, 반도체 장치(10)는, 접합층(14) 및 전극판(16) 이외의 배선 부재(예를 들어, 다른 전극판이나 본딩 와이어)를 구비하고 있지만, 도 1에서는 이것들의 도시를 생략하고 있다.
전극판(16)은, 금속에 의해 구성된 도전판이다. 전극판(16)의 상면에는, 오목부(20)가 마련되어 있다. 오목부(20)는, 전극판(16)의 상면에 있어서 환상으로 신장하는 홈이다. 전극판(16)의 상면은, 오목부(20)에 의해, 중앙부(22)와 외주부(24)로 구획되어 있다. 중앙부(22)는, 오목부(20)에 의해 둘러싸인 부분이다. 외주부(24)는, 오목부(20)보다 외주측에 위치하는 부분이다.
반도체 칩(12)은, 반도체 기판과, 그 표면에 설치된 전극 및 절연층 등을 구비하고 있다. 도시하고 있지 않지만, 반도체 칩(12)의 하면은, 전극에 덮여 있다. 반도체 칩(12)은, 전극판(16) 상에 배치되어 있다. 반도체 칩(12)의 외주 에지(12a)는, 오목부(20)의 상부에 위치하고 있다. 즉, 반도체 칩(12)과 전극판(16)을 이것들의 적층 방향을 따라 평면에서 보았을 때, 외주 에지(12a) 전체가 오목부(20)와 겹치도록 반도체 칩(12)이 전극판(16) 상에 배치되어 있다.
접합층(14)은, 전극판(16)과 반도체 칩(12)의 사이에 배치되어 있다. 접합층(14)은, 전극판(16)에 접합되어 있음과 함께, 반도체 칩(12)(보다 상세하게는, 반도체 칩(12)의 하면을 구성하는 전극)에 접합되어 있다. 접합층(14)에 의해, 전극판(16)과 반도체 칩(12)이 전기적으로 접속되어 있다. 접합층(14)은, 전극판(16)의 중앙부(22)와 오목부(20)의 내면에 접합되어 있고, 외주부(24)에는 접해 있지 않다. 또한, 접합층(14)은, 반도체 칩(12)의 하면 전역에 접합되어 있다. 접합층(14)은, 오목부(20)의 상부에서, 반도체 칩(12)과 전극판(16)의 사이에 노출되어 있다. 접합층(14)의 노출되어 있는 표면은, 반도체 칩(12)의 하면에 대하여 경사져 있다. 접합층(14)의 노출되어 있는 표면은, 반도체 칩(12)의 외주 에지(12a)로부터, 외주부(24)측을 향함에 따라(즉, 중앙부(22)로부터 멀어짐에 따라) 오목부(20)의 저면측으로 변위되어 있다. 도 2, 3은, 접합층(14)의 단면을 모식적으로 도시하고 있다. 도 2, 3에 도시하는 바와 같이, 접합층(14)은, 금속 입자(60)가 서로 접속된 구조를 구비하고 있다. 금속 입자(60)의 사이에 공공(62)이 존재하고 있다. 접합층(14)은, 제1 부분(14a)과 제2 부분(14b)을 갖고 있다. 도 2가 제1 부분(14a)의 소정 위치의 단면을 도시하고 있고, 도 3이 제2 부분(14b)의 소정 위치의 단면을 도시하고 있다. 공공률은, 단위 체적당 차지하는 공공(62)의 비율을 의미한다. 공공률이 높다는 것은, 단위 체적당 차지하는 금속 입자(60)의 비율이 낮음(즉, 금속 입자(60)의 밀도가 낮음)을 의미한다. 제1 부분(14a)으로부터 제2 부분(14b)을 향함에 따라, 공공률이 높게 되어 있다. 따라서, 제1 부분(14a)의 평균 공공률은, 제2 부분(14b)의 평균 공공률보다 낮다. 공공률이 높은 제2 부분(14b)은, 공공률이 낮은 제1 부분(14a)보다 탄성 변형되기 쉽다. 도 1에 도시하는 바와 같이, 제1 부분(14a)은 전극판(16)의 중앙부(22)와 반도체 칩(12)의 사이에 배치되어 있고, 제2 부분(14b)은 전극판(16)의 오목부(20)와 반도체 칩(12)의 사이에 배치되어 있다.
이어서, 반도체 장치(10)의 제조 방법에 대하여 설명한다. 우선, 도 4에 도시하는 바와 같이, 전극판(16)의 상면의 중앙부(22)에, 도전성 페이스트(30)를 도포한다. 도전성 페이스트(30)는, 용제와 그 용제에 확산된 금속 입자를 포함하는 페이스트이다. 여기서는, 중앙부(22)의 전역에 도전성 페이스트(30)를 도포한다. 또한, 오목부(20)와 외주부(24)에는, 도전성 페이스트(30)를 도포하지 않는다.
이어서, 도 5에 도시하는 바와 같이, 도전성 페이스트(30) 상에 반도체 칩(12)을 적재한다. 여기서는, 중앙부(22)의 상부 전체가 반도체 칩(12)으로 덮임과 함께, 반도체 칩(12)의 외주 에지(12a)가 오목부(20)의 상부에 위치하도록, 반도체 칩(12)을 적재한다.
이어서, 도 5의 화살표(100)로 나타내는 바와 같이 반도체 칩(12)을 전극판(16)을 향하여 가압하면서, 전극판(16), 도전성 페이스트(30) 및 반도체 칩(12)의 적층체를 가열한다. 반도체 칩(12)을 전극판(16)을 향하여 가압함으로써, 도전성 페이스트(30)가 가압된다. 이 때문에, 도전성 페이스트(30)가, 도 5의 화살표(102)로 나타내는 바와 같이, 반도체 칩(12)과 중앙부(22)의 사이의 위치로부터 그 외측으로 유출된다. 유출된 도전성 페이스트(30)는, 오목부(20) 내로 유입된다. 이 때문에, 도 6에 도시하는 바와 같이, 오목부(20)의 내면이 도전성 페이스트(30)에 의해 덮인다. 즉, 도전성 페이스트(30)가, 오목부(20)의 저면과 측면에 접촉한다. 또한, 도 6에서는, 도전성 페이스트(30)가 오목부(20)의 외주부(24)측의 측면에 접해 있지만, 이 측면에는 도전성 페이스트(30)가 접촉하지 않아도 된다. 도 6에 도시하는 바와 같이, 반도체 칩(12)과 중앙부(22)의 사이의 위치로부터 그 외측으로 유출된 도전성 페이스트(30)는, 오목부(20)의 상부에 위치하는 부분의 반도체 칩(12)의 하면에 접촉한다.
또한, 가열에 의해, 도전성 페이스트(30)로부터 용제가 휘발된다. 또한, 도전성 페이스트(30)가 가압된 상태에서 가열됨으로써, 도전성 페이스트(30)에 포함되는 금속 입자가 서로 접합한다. 이에 의해, 도 6에 도시하는 바와 같이, 도전성 페이스트(30)가 접합층(14)으로 된다. 여기서, 중앙부(22)와 반도체 칩(12)의 사이에 위치하는 도전성 페이스트(30)는 높은 압력이 가해진 상태에서 가열되므로, 이 부분의 도전성 페이스트(30)는 공공률이 낮은 제1 부분(14a)으로 된다. 또한, 오목부(20)와 반도체 칩(12)의 사이에 위치하는 도전성 페이스트(30)는 비교적 낮은 압력이 가해진 상태에서 가열되므로, 이 부분의 도전성 페이스트(30)는 공공률이 높은 제2 부분(14b)으로 된다. 또한, 화살표(102)로 나타내는 바와 같이 도전성 페이스트(30)가 오목부(20) 내로 유입되므로, 반도체 칩(12)과 전극판(16)의 사이에서 노출되는 접합층(14)의 표면이, 반도체 칩(12)의 외주 에지(12a)로부터 외주부(24)측을 향함에 따라 오목부(20)의 저면측으로 변위되도록 경사진 형상으로 된다.
그 후, 전극판(16), 도전성 페이스트(30) 및 반도체 칩(12)의 적층체를 상온까지 냉각하면, 전극판(16), 도전성 페이스트(30) 및 반도체 칩(12)의 각각이 수축된다. 전극판(16), 접합층(14) 및 반도체 칩(12)의 각각의 선팽창 계수가 상이하므로, 이것들의 수축량이 상이하다. 이 때문에, 반도체 칩(12)에 열응력이 가해진다. 반도체 칩(12)의 외주부(즉, 외주 에지(12a) 근방의 부분)에서는, 반도체 칩(12)의 중앙부보다 높은 열응력이 발생하기 쉽다. 그러나, 이 제조 방법에서는, 반도체 칩(12)의 외주부에, 공공률이 높은 접합층(14)의 제2 부분(14b)이 접합되어 있다. 제2 부분(14b)은, 공공률이 높으므로, 탄성 변형되기 쉽다. 제2 부분(14b)이 탄성 변형됨으로써, 반도체 칩(12)의 외주부에 가해지는 열응력이 완화된다. 따라서, 이 제조 방법에 따르면, 반도체 칩(12)의 신뢰성을 향상시킬 수 있다. 또한, 높은 열응력이 발생하기 어려운 반도체 칩(12)의 중앙부는, 접합층(14)의 제1 부분(14a)에 의해 전극판(16)에 견고하게 접합된다. 따라서, 반도체 칩(12)과 전극판(16)의 사이에서 충분히 높은 접합 강도를 얻을 수 있다.
또한, 도 7은, 전극판(16)의 상면이 평탄한 경우(즉, 오목부(20)가 마련되어 있지 않은 경우)에, 접합층(14)(즉, 도전성 페이스트(30))을 개재시켜 전극판(16)과 반도체 칩(12)을 접합한 경우를 도시하고 있다. 전극판(16)의 상면이 평탄한 경우에는, 가압에 의해 반도체 칩(12)과 전극판(16)의 사이의 범위로부터 외측으로 유출된 도전성 페이스트(30)가, 반도체 칩(12)의 외주 에지(12a)에 인접하는 위치에서 상측으로 부풀어 올라, 볼록부(120)를 형성한다. 볼록부(120)가 반도체 칩(12)의 외주 에지(12a)에 접촉하는 경우가 있고, 반도체 칩(12)의 내부의 소자가 단락되는 경우가 있다. 또한, 볼록부(120)가 형성되면, 응력에 의해 볼록부(120)에 크랙이 발생하기 쉬워진다. 볼록부(120)에 발생한 크랙이 반도체 칩(12)과 전극판(16)의 사이의 영역까지 진전하면, 접합층(14)의 전기 저항의 상승 등이 발생한다. 이에 비해, 상술한 제조 방법에 의해 제조된 반도체 장치(10)에서는, 접합층(14)의 표면이, 반도체 칩(12)의 외주 에지(12a)로부터 외주부(24)측을 향함에 따라 오목부(20)의 저면측으로 변위되도록 경사진 형상으로 된다. 이 형상에 따르면, 접합층(14)이 반도체 칩(12)의 외주 에지(12a)에 접촉하는 것을 억제할 수 있다. 따라서, 반도체 칩(12)의 내부 소자의 단락을 억제할 수 있다. 또한, 이 형상에서는, 접합층(14)에 크랙이 발생하기 어렵고, 접합층(14)의 전기 저항의 상승을 억제할 수 있다.
또한, 일반적으로, 땜납을 사용하여 반도체 칩을 전극판에 접속하는 기술이 알려져 있다. 이러한 기술에 있어서, 전극판의 표면에 땜납이 필요 이상으로 번지는 것을 억제하기 위해, 전극판의 표면에 오목부를 형성하는 경우가 있다. 이러한 오목부는, 통상, 반도체 칩의 외주 에지보다 외측에 설치된다. 이에 비해, 본 명세서에서 개시하는 도전성 페이스트용의 오목부는, 그 상부에 반도체 칩의 외주 에지가 위치하도록 사용된다. 이와 같이 오목부를 사용함으로써, 오목부 내에 도전성 페이스트를 유입시켜 도전성 페이스트의 범위를 확장할 수 있다. 또한, 본 명세서에서 개시하는 오목부도, 도전성 페이스트가, 특정 범위로부터 오목부를 초과하여 외측으로 확산되는 것을 억제하는 기능을 부차적으로 갖는다.
또한, 상기 제조 방법에 있어서, 제조 변동에 의해, 오목부(20) 내로 유입되는 도전성 페이스트(30)의 양이 과대해지는 경우가 있다. 이러한 현상이 발생하는 경우에는, 도 8, 9에 도시하는 바와 같이, 도전성 페이스트(30)를 경화시키는 공정에 있어서, 오목부(20) 상에 지그(80)를 설치해도 된다. 지그(80)는, 반도체 칩(12)의 외주 에지(12a)에 근접하여 배치되고, 도전성 페이스트(30)가 상측으로 부풀어 오르는 것을 억제한다. 또한, 지그(80)와 전극판(16)의 외주부(24)의 사이에는 간극이 형성되고, 도전성 페이스트(30)가 외주부(24)측으로 흐르는 것을 허용한다. 도전성 페이스트(30)의 오목부(20) 내로의 유입량이 많은 경우에는, 도 8, 9의 화살표(104)로 나타내는 바와 같이, 오목부(20)로부터 외주부(24) 상으로 도전성 페이스트(30)가 흐른다. 이 때문에, 오목부(20) 상에서 도전성 페이스트(30)가 상측으로 부풀어 오르는 것이 억제된다. 따라서, 이 경우에도, 반도체 칩(12)의 외주 에지(12a)에 인접하는 부분의 접합층(14)의 표면이, 외주부(24)측을 향함에 따라 오목부(20)의 저면측으로 변위되는 형상으로 된다. 이 때문에, 접합층(14)이 외주 에지(12a)에 접촉하는 것을 억제할 수 있음과 함께, 접합층(14)에 크랙이 발생하는 것을 억제할 수 있다.

Claims (7)

  1. 반도체 장치(10)의 제조 방법이며,
    a) 표면에 오목부를 갖는 전극판(16)의 상기 오목부(20)에 인접하는 특정 범위(22)에 금속 입자를 포함하는 도전성 페이스트(30)를 도포하는 것;
    b) 반도체 칩(12)의 외주 에지가 상기 오목부 상에 위치하도록 상기 도전성 페이스트 상에 상기 반도체 칩을 적재하는 것;
    c) 상기 반도체 칩을 상기 전극판을 향하여 가압하면서 상기 도전성 페이스트를 가열함으로써, 상기 도전성 페이스트를 경화시켜 금속에 의해 구성되는 접합층(14)을 형성하는 것; 및
    d) 상기 오목부 상, 또한 상기 반도체 칩의 외주 에지에 근접한 위치에 지그(80)를 배치하는 것을 포함하고, 상기 지그(80)와 상기 전극판(16)의 오목부(20)보다 외주측에 위치하는 상기 전극판(16)의 외주부(24) 사이에는 간극이 형성되고, 상기 도전성 페이스트(30)가 상기 외주부(24)측으로 흐르는 것을 허용하고,
    상기 접합층(14)은, 상기 오목부(20) 상의 접합층의 공공률이 상기 특정 범위(22) 상의 접합층의 공공률보다 높도록 형성되며,
    상기 공정 c)에서는, 상기 특정 범위(22)로부터 상기 오목부(20) 내로 유입된 상기 도전성 페이스트가 상기 오목부(20)의 저면 및 상기 오목부의 외주부(24)측의 측면에 접촉하는, 반도체 장치(10)의 제조 방법.
  2. 제1항에 있어서, 상기 공정 a)에서는, 상기 오목부의 저면에 상기 도전성 페이스트를 도포하지 않는, 반도체 장치(10)의 제조 방법.
  3. 삭제
  4. 반도체 장치이며,
    표면에 오목부(20)와 상기 오목부에 인접하는 특정 범위(22)를 갖는 전극판(16);
    상기 특정 범위로부터 상기 오목부에 걸친 범위를 덮고 있고, 금속에 의해 구성되어 있는 접합층(14); 및
    상기 특정 범위와 상기 오목부에 대향하도록 배치되어 있고, 상기 특정 범위 상 및 상기 오목부 상에서 상기 접합층에 접합되어 있고, 외주 에지가 상기 오목부 상에 위치하는 반도체 칩(12)을 포함하고,
    상기 오목부 상의 상기 접합층의 공공률이, 상기 특정 범위 상의 상기 접합층의 공공률보다 높고,
    상기 반도체 칩(12)의 상기 외주 에지에 인접하는 부분의 상기 접합층(14)의 표면이, 상기 특정 범위(22)로부터 멀어짐에 따라 상기 오목부(20)의 저면측으로 변위되도록 상기 반도체 칩(12)의 하면에 대하여 경사져 있으며,
    상기 접합층(14)이 상기 오목부(20)의 저면, 상기 오목부(20)의 외주부(24)측의 측면 및 상기 오목부(20)의 외주부(24) 상면에 접촉하는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서, 상기 오목부가, 상기 전극판의 상기 표면에 있어서 상기 반도체 칩을 둘러싸도록 환상으로 신장되어 있고,
    상기 특정 범위가, 상기 오목부에 둘러싸인 범위인, 반도체 장치.
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