KR102054403B1 - 액정 표시장치 및 goa 회로 - Google Patents

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Abstract

LCD(액정 디스플레이) 장치의 GOA(게이트 드라이버 온 어레이)가 개시된다. LCD 장치는 복수의 게이트라인을 포함한다. GOA 회로는 복수의 서로 직렬 연결된 GOA 유닛을 포함한다. 제n레벨 GOA 유닛은 게이트라인에 대응하여 충전한다. 제(n) 레벨의 GOA 유닛은 풀-다운 서스테인 회로, 풀-업 회로, 부트 스트랩 커패시터 회로, 풀-다운 회로 및 클럭 회로를 포함한다. 풀-다운 서스테인 회로는 제1TFT(박막 트랜지스터), 제2TFT, 제3TFT 및 제4TFT를 포함하며 게이트 신호점의 안정성을 높이고 TFT의 사용을 줄일 수 있다.

Description

액정 표시장치 및 GOA 회로
본 발명은 액정 표시(LCD) 장치 분야에 관한 것이고, 특히, GOA(Gate driver On Array) 회로에 관한 것이다.
내로우 베젤 설계의 인기가 높아짐에 따라, 주변 공간의 패널 설계가 점진적으로 압축된다. 일반적인 GOA 회로 설계에서, 각 레벨 GOA 회로의 배선 높이는 대응하는 픽셀 크기와 동일하고; 4k 또는 높은 PPI(Pixel Per Inch)를 구비하는 제품이 널리 보급되고 GOA 회로에 대한 배선 높이가 대응하여 감소된다. 배선 높이가 제한되면, 배선은 폭을 넓게 함으로써 보상되어 내로우 베젤 설계에는 불리하다.
게이트 신호점(Q(n))은 GOA 회로에서 매우 중요한 전압이고, 게이트 신호점(Q(n))은 하이인 동안 GOA 회로는 온 및 출력 상태이고 게이트 신호점(Q(n))은 로우인 동안 GOA 회로는 오프 상태이고 출력은 게이트 신호점(Q(n))로서 저 전위에 대응한다.
도 1을 참조하면, 종래 기술의 GOA 회로(10)의 구조도이다. GOA 회로(10)는 서로 직렬 연결된 복수의 GOA 유닛(15)을 포함한다. 제n레벨의 GOA는 하나의 스캔 라인에 대응한다. 제n GOA 유닛은 클럭 회로(100), 풀-다운 회로(200), 부트 스트랩 캐패시터 회로(300), 및 풀-업 회로(400)을 포함한다. 기본회로구조는 클럭회로(100), 풀-다운 회로(200), 부트스트랩 캐패시터 회로(300), 및 풀-업 회로(400)에 의해 구현된다. 기본회로구조는 4개의 TFT(박막트랜지스터)와 하나의 캐패시터를 포함한다. 하지만, 비정질실리콘의 신뢰성 문제로 인해, 기본 회로 구조에 풀-다운 서스테인 회로(500)가 더해지는 것이 필요하다. 풀-다운 서스테인 회로(500)는 풀-다운 서포트 기능을 갖고, 저전위에서 GOA 회로의 출력과 게이트신호점 Q(n)이 게이트라인이 오프일 때 저전위인 것을 확실하게 하여 GOA가 동작하는 동안 신뢰성을 높인다.
일반적인 설계에서, 2 개의 풀-다운 서포트 회로가 설계되고, GOA 회로가 오프인 동안 게이트 신호점(Q(n))을 풀 다운하여 게이트 신호점(Q(n))이 저전위를 유지하게 하고, 패널의 정상 작동을 보장하여 신뢰성을 높일 수 있다. 일반적으로, 풀-다운 서포트 회로는 더 많은 TFT로 구성된다. TFT는 또한 더 큰 공간을 점유하며, 내로우 베젤 설계에 불리하다. 2 개의 풀-다운 서포트 회로는 도 2에 의해 설명된다.
도 2 및 도 3을 참조한다. 도 2는 종래 기술의 다른 GOA 회로(25)의 구조도이다. 도 3은 도 2의 GOA 회로의 오실로그램(파형) 다이어그램이다. 도 2와 도 1의 차이점은; 풀-다운 서스테인 회로(500)는 제1풀-다운 서포트 회로(510) 및 제2풀-다운 서포트 회로(520)를 포함한다. 제1풀-다운 서포트 회로(510) 및 제2풀-다운 서포트 회로(520)는 각각 2 개의 저주파 신호(LC1, LC2)에 의해 제어되고, 제1풀-다운 서포트 회로(510) 및 제2풀-다운 서포트 회로(520)는 다른 주기에서 동작하고, GOA 회로의 출력과 게이트신호점 Q(n)이 게이트라인이 오프일 때 저전위에 있는 것을 보장한다. 저주파수신호(LC1)과 저주파수신호(LC2)의 전위는 서로 반대이다. 저주파수신호(LC1)의 가 고전위이면, 저주파수신호(LC2)는 저전위이고 제1풀-다운 서포트 회로(510)에 의해 풀-다운 작업이 완료된다.
다수 프레임 후에, 제1저주파수신호(LC1)이 저전위로 스위치되면, 제2저주파수신호(LC2)는 고전위로 스위치되고, 풀-다운작업은 제2풀다운 서포트 회로(520)에 의해 완료된다. 풀-다운 서스테인 회로(500)는 다른 구성을 가질 수 있다. 도 3은 약 100 프레임 후에 교환되는 두 개의 저주파수신호(LC1,LC2)와 같이 작업하는 6 레벨의 CK 신호를 사용하여 대응하는 게이트신호(G(n))을 생성한다. 도 2에서, 하나의 중요한 특징은 각 레벨 GOA 회로는 하나의 게이트라인(G(n))에 대응하는 것이다. 고 PPI가 적용된 패널에서, 게이트라인의 수가 크게 증가하는 것에 대응하여, 각 레벨 GOA 회로에 의해 점유되는 최대 높이는 그에 따라 감소할 것이므로, 설계 중에 배선 영역의 폭을 증가시킬 필요가 있다. 따라서 패널 경계 지역은 넓어지게 된다; 즉, 경계 영역의 폭은 더 큰 배선 공간을 구하기 위해 증가될 필요가 있다. 이것은 트렌드의 내로우베젤에 불리하다.
따라서, 기술적인 문제를 해결하기위한 LCD 장치 및 GOA 회로를 제공할 필요가 있다.
본 발명의 목적은 LCD 장치 용 GOA 회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 액정 표시 장치용 GOA 회로를 제공한다. LCD 장치는 복수의 게이트라인을 포함한다. GOA 회로는 복수의 레벨의 GOA 유닛으로서 서로 직렬로 연결된 복수의 GOA 유닛을 포함한다. 제(n) 레벨의 GOA 유닛은 게이트라인을 대응하여 충전한다. 제(n) 레벨의 GOA 유닛은 풀-다운 서스테인 회로, 풀-업 회로, 부트 스트랩 커패시터 회로, 풀-다운 회로 및 클럭 회로를 포함한다.
풀-다운 서스테인 회로는 게이트 신호점에 접속하기 위해 사용된다. 풀-업 회로는 게이트 신호점을 통해 풀-다운 서스테인 회로와 연결하는 데 사용된다. 부트 스트랩 커패시터 회로는 게이트 신호점을 통해 풀-업 회로와 연결하는데 사용된다. 풀-다운 회로는 게이트 신호점을 통해 부트 스트랩 커패시터 회로와 연결하는데 사용된다. 클록 회로는 게이트 신호점 및 게이트라인을 통해 풀-다운 회로와 접속하기 위해 사용되며, 클록신호를 수신하는데 사용된다.
풀-다운 서스테인 회로, 부트 스트랩 커패시터 회로 및 풀-다운 회로는 모두 직류저전압원에 연결된다.
풀-다운 서스테인 회로는 제1TFT(박막 트랜지스터), 제2 TFT, 제3 TFT 및 제4 TFT를 포함한다.
상기 제1TFT는 입력 신호점에 연결된 제1제어단자를 가지며, 직류저전압원에 연결된 제2 출력단자를 구비한다. 제2TFT는 상기 제1TFT의 제1입력단자와 연결되는 제2제어단자, 직류저전압원과 연결된 제2입력단자 및 출력 신호점과 연결된 제2 출력단자를 구비한다. 제3TFT는 제3 제어단자, 제3출력단자 및 제3입력단자를 포함하고, 제3제어단자 및 제3 출력단자는 직류 고전압원에 연결되고, 제3입력단자는 제1TFT 입력단자. 제4TFT는 게이트 신호점에 접속된 제4제어단자, 제3제어단자에 접속된 제4출력단 및 출력 신호점과 연결된 제4입력단자를 구비하며, 출력 신호점은 게이트 신호점에 접속된다.
바람직한 실시 예에서, 클록 회로는 제5TFT 및 제6TFT를 포함한다. 제5TFT는 게이트 신호점에 연결된 제5제어단자, 클록신호를 수신하는 제5입력단자, 게이트라인과 연결된 제5출력단자를 구비한다. 제6TFT는 게이트 신호점에 접속된 제6제어단자, 클럭 신호를 수신하는 제6입력단자, 제n레벨 스타트신호를 출력하는 제6출력단자를 구비한다.
바람직한 일 실시 예에서, 부트 스트랩 커패시터 회로는 제1커패시터 및 제7TFT를 포함한다. 제1커패시터는 게이트 신호점과 게이트라인에 접속된 2개의 단자를 구비한다. 제7TFT는 리셋신호를 수신하는 제7제어단자, 직류저전압원에 연결된 제7입력단자 및 게이트라인에 연결되는 제7 출력단자를 포함한다.
바람직한 실시 예에서, 풀-업 회로는 제8TFT를 포함한다. 제8TFT는 제(n-3) 레벨의 스타트신호를 수신하는 제8제어단자, 제8제어단자와 연결된 제8 입력단자 및 게이트 신호점에 연결된 제8출력단자를 구비한다.
바람직한 실시예에서, 상기 풀-다운 회로는 제9TFT 및 제10TFT를 포함한다. 상기 제9TFT는 제(n+3) 레벨의 스타트신호를 수신하는 제9제어단자, 직류저전압원이 연결된 제9입력단자 및 상기 게이트 신호점에 연결된 제9 출력단자를 구비한다. 제10TFT는 제9제어단자에 접속되는 제10제어단자, 직류저전압원에 접속되는 제10입력단자, 게이트라인과 접속되는 제10출력단자를 구비한다.
바람직한 실시예에서, 상기 풀-다운 회로는 제9TFT, 제10TFT, 제11TFT 및 제12TFT를 포함한다. 제9TFT는 직류저전압원에 연결된 제9입력단자와 게이트 신호점에 연결된 제9출력단자를 구비한다. 제10TFT는 제9제어단자에 접속되는 제10제어단자, 직류저전압원에 접속되는 제10입력단자, 게이트라인과 접속되는 제10출력단자를 구비한다. 제11TFT는 순방향 주사 신호를 수신하는 제11 제어단자, 제(n+3) 레벨 개시 신호를 수신하는 제11입력단자, 제10제어단자와 접속하는 제11 출력단자를 구비한다. 제12TFT는 역방향주사 신호를 수신하는 제12제어단자, 제(n-3) 레벨 스타트 신호를 수신하는 제12입력단자, 제11 출력단자와 접속하는 제12출력단자를 구비한다.
바람직한 실시예에서, 풀-업 회로는 제13TFT 및 14TFT를 포함한다. 제13 TFT는 순방향 주사 신호를 수신하는 제13제어단자, 제(n-3) 레벨의 스타트신호를 수신하는 제13입력단자, 게이트 신호점과 연결된 제13출력단자를 구비한다. 제14 TFT는 역방향 주사 신호를 수신하는 제14제어단자, 제(n+3) 레벨 스타트신호를 수신하는 제14입력단자, 및 제13출력단자와 연결된 제14 출력단자를 구비한다.
바람직한 일 실시 예에서, 출력 신호점은 입력 신호점과 연결된다.
바람직한 일 실시 예에서, LCD 장치는 상기와 같은 GOA 회로를 포함한다.
본 발명은 종래 기술의 풀-다운 회로를 대체하기 위해 전위 유지 회로를 게이트 신호점(Q(n))에 연결함으로써 GOA 회로 설계를 최적화한다. 게이트 신호점(Q(n))이 고전 위 또는 저 전위에 있는 동안, 게이트 신호점(Q(n))은 전위 유지 회로에 의해 하이 또는 로우 전위를 유지할 수있다. GOA 회로의 작동 신뢰성에 영향을 주지 않으면서 GOA 회로가 차지하는 공간을 줄임으로써 트렌드의 내로우 베젤 설계에 유리하다.
도 1은 종래 기술의 GOA 회로의 구조도이다.
도 2는 종래 기술의 다른 GOA 회로의 구조도이다.
도 3은 도 2의 GOA 회로의 오실로그램 다어이그램이다.
도 4는 본 발명의 바람직한 제1실시예의 GOA 회로의 구조도이다.
도 5는 도 4의 GOA 회로의 오실로그램 다이어그램이다.
도 6은 본 발명의 바람직한 제2 실시예의 GOA 회로의 구조도이다.
도 7은 도 6의 GOA 회로의 순방향 주사 오실로그램 다이어그램이다.
도 8은 도 6의 GOA 회로의 역방향 주사 오실로그램 다이어그램이다.
도 9는 본 발명의 LCD 장치의 도면이다.
첨부된 도면을 참조한 각 실시예에 대한 다음의 설명은 본 발명에서 수행 될 수 있는 특정 실시예를 예시하기 위해 사용된다. 본 발명에서 언급된 "상부", "하부", "전방", "후방", "좌측", "우측", "내부", "외부", "측면"등과 같은 방향성 용어는 첨부된 도면의 방향과 관련하여 만 사용됩니다. 따라서, 사용된 방향성 용어는 본 발명을 설명하기위한 것이지, 본 발명을 제한하는 것은 아니다. 도면에서, 유사한 구조를 구비하는 유닛에는 동일한 라벨이 표시되어 있다.
도 4는 본 발명의 바람직한 제1실시예의 GOA 회로의 구조도이다. GOA 회로(30)는 복수의 레벨의 GOA 유닛(35)로서 서로 직렬로 접속된 복수의 GOA 유닛(35)를 구비한다. 제 n 레벨 GOA 유닛(35)은 게이트라인 G(n)에 대응하여 충전한다. 제 n 레벨 GOA 유닛(35)은 풀-다운 서스테인 회로(500), 풀-업 회로(400), 부트 스트랩 커패시터 회로(300), 풀-다운 회로(200) 및 클록 회로(100)를 포함한다.
풀-다운 서스테인 회로(500)는 게이트 신호점Q(n)에 접속하기 위해 사용된다. 풀-업 회로(400)는 게이트 신호점(Q(n))을 통해 풀-다운 서스테인 회로(500)와 접속하기 위해 사용된다. 부트 스트랩 커패시터 회로(300)는 게이트 신호점(Q(n))을 통해 풀-업 회로(400)와 접속하기 위해 사용된다. 풀-다운 회로(200)는 게이트 신호점(Q(n))을 통해 부트 스트랩 커패시터 회로(300)와 연결하는데 사용된다. 클록 회로(100)는 게이트 신호점(Q(n)) 및 게이트라인 G(n)을 통해 풀-다운 회로(200)와 접속하기 위해 사용되며, 클럭 신호(CK)를 수신하는데 사용된다.
풀-다운 서스테인 회로(500), 풀-업 회로(400), 부트 스트랩 커패시터 회로(300), 풀-다운 회로(200) 및 클럭 회로(100)는 모두 게이트 신호점(Q(n))에 접속된다.
풀-다운 서스테인 회로(500), 부트 스트랩 커패시터 회로(300) 및 풀-다운 회로(200)는 모두 직류저전압원(VSS)에 접속된다.
풀-다운 서스테인 회로(500)는 제1TFT(박막 트랜지스터)(T1), 제2TFT(T2), 제3 TFT(T3) 및 제4 TFT(T4)로 구성된다.
제1TFT(T1)는 입력 신호점(Vin)에 연결되는 제1제어단자와, 직류 저전압원(VSS)에 연결되는 제1입력단자를 구비한다. 제2TFT(T2)는 제1TFT(T1)의 제1출력단자에 연결되는 제2제어단자, 직류 전압원(VSS)에 연결된 제2입력단자, 출력 신호점(Vout)와 연결되는 제2출력단자를 구비한다. 제3TFT(T3)는 제3제어단자, 제3출력단자 및 제3입력단자를 포함한다. 제3제어단자 및 제3출력단자는 직류 전원(VDD)에 접속되고, 제3입력단자는 제1입력단자에 접속된다. 제4TFT(T4)는 게이트 신호점(Q(n))에 접속된 제4제어단자, 제3제어단자에 접속된 제4출력단자 및 출력 신호점(Vout)에 접속된 제4입력단자를 구비한다. 출력 신호점(Vout)은 게이트 신호점(Q(n))과 연결된다.
입력 신호점(Vin)과 출력 신호점(Vout)은 각각 GOA 유닛의 입력단자 및 출력단자로 표현된다. 도면으로부터, GOA 유닛(35)의 입력 신호점(Vin)과 출력 신호점(Vout)이 모두 게이트 신호점(Q(n))임을 알 수 있다. 또한, 직류 고전압원(VDD)는 고전위의 직류신호이다. 이 회로의 특징은 입력 신호점(Vin)과 출력 신호점(Vout)은 동일한 전위를 구비하는 신호이고, 입력 신호점(Vin)은 낮은(높은) 전위이고 출력 신호점(Vout) 역시 낮은(높은) 전위가 되어 안정적인 전위를 유지하는 기능을 달성할 수 있다. 도 4의 설계에서, GOA 유닛(35)의 입력 신호점(Vin)과 출력 신호점(Vout)은 모두 게이트 신호점(Q(n))과 연결된다. 그 목적은 게이트 신호점(Q(n))의 잠재적 안정성을 유지하는 것이다.
클럭회로(100)는 제5TFT(T5) 및 제6TFT(T6)를 포함한다. 제5TFT(T5)는 게이트 신호점(Q(n))에 접속된 제5제어단자, 클록신호(CK)를 수신하는 제5 입력단자 및 게이트라인(G(n))에 접속된 제5출력단자를 구비한다. 제6TFT(T6)는 게이트 신호점(Q(n))에 연결된 제6제어단자, 클록신호(CK)를 수신하는 제6 입력단자 및 제n레벨 스타트신호(ST(n))를 출력하는 제6 출력단자를 구비한다. 부트스트랩 커패시터 회로(300)는 제1커패시터(Cboost) 및 제7TFT(T7)를 포함한다. 제1커패시터(Cboost)는 게이트 신호점(Q(n)) 및 게이트라인(G(n))과 접속되는 2 개의 단자를 구비한다. 제7TFT(T7)는 리셋신호(Reset)를 수신하는 제7제어단자, 직류 저전압원(VSS)에 연결된 제7입력단자 및 게이트라인(G(n))을 수신하는 제7출력단자를 구비한다.
풀-업 회로(400)는 제8TFT(T8)를 포함한다. 제8TFT(T8)는 제(n-3)레벨의 스타트신호(ST(n-3))를 수신하는 제8제어단자, 제8제어단자와 접속되는 제8 입력단자와, 및 게이트 신호점(Q(n))에 연결되는 제8출력단자를 구비한다. 제8 TFT(T8)는 제(n-3) 레벨의 스타트신호(ST(n-3))를 수신한다. 제(n-3) 레벨의 스타트신호(ST(n-3))의 기능은 게이트 신호점(Q(n))의 전위를 상승시켜 제n레벨의 GOA 유닛을 온시켜 이에 따라 게이트라인(G(n))에 공급된다.
풀-다운 회로(200)는 제9TFT(T9)와 제10TFT(T10)를 포함한다. 제9 TFT(T9)는 제(n+3)레벨의 스타트신호(ST(n+3))를 수신하는 제9제어단자, 직류 저전압전원(VSS)이 연결된 제9입력단자, 게이트 신호점Q(n)에 연결되는 제9출력단자를 구비한다. 제10TFT(T10)는 제9제어단자에 접속되는 제10제어단자, 직류저전압원(VSS)이 접속되는 제10입력단자 및 게이트라인(G(n))이 접속되는 제10 출력단자를 구비한다.
제9TFT(T9) 및 제10TFT(T10)의 제어단자(게이트 전극)에는 제(n+3) 스타트신호(ST(n+3))가 입력된다. 제9TFT(T9) 및 제10TFT(T10)의 출력단자(드레인 전극)는 각각 게이트라인 G(n) 및 게이트 신호점(Q(n))에 접속된다. 제9TFT(T9) 및 제10TFT(T10)의 입력단자(소스 전극)는 직류저전압원(VSS)에 접속된다. 풀-다운 회로(200)의 기능은 게이트라인(G(n))과 게이트 신호점(Q(n))의 전위를 직류저전압원(VSS)과 동일하게 하강시켜, 제n레벨 GOA유닛(35)의 게이트펄스가 출력된 후, 패널의 일반적인 동작을 보장한다.
제n레벨 GOA 유닛(35)이 동작하고 있는 동안, 게이트 신호점(Q(n))의 전위는 2개의 TFT에 의해서만 영향을 받는데, 하나는 제(n-3) 레벨 스타팅 신호(ST(n-3))를 수신하기 위한 제8TFT(T8)이고(제8TFT(T8)는 게이트 신호점(Q(n))의 전위를 끌어 올려 제n레벨 GOA 유닛(35)이 게이트 펄스를 출력하게 한다); 다른 하나는 제(n+3) 레벨의 스타트신호(ST(n+3))를 수신하기 위한 제10TFT(T10)이다(제10TFT(T10)는 제n레벨 GOA 유닛(35)의 게이트 펄스가 출력된 후, 게이트 신호점(Q(n)의 전위를 하강시킨다). 나머지 시간에서는 게이트 신호점(Q(n))은 다른 신호의 영향을 받지 않습니다. 풀-다운 서스테인 회로(500)의 기능에 의해, 게이트 신호점(Q(n))은 저전위로 유지되기 때문에, GOA 회로(30)의 신뢰성에는 영향을 미치지 않는다. 도 2의 GOA 회로와 비교하면, 도 2의 하나의 레벨 GOA 유닛(25)에는 17 개의 TFT가 존재한다. 그러나, 도 4의 하나의 레벨 GOA 유닛(35)에는 단지 10 개의 TFT가 존재하며, 10 개의 TFT에 포함된 제7TFT(T7)는 리셋을 위해 사용된다. GOA 회로에 본 발명의 설계를 사용함에 있어서, 각 레벨 GOA 유닛은 7 개의 TFT를 감소시킬 수 있고, 이에 따라 방대한 배선 공간이 절약되어 내로우 베젤 설계에 유리하다.
도 5는 도 4의 GOA 회로의 오실로그램 다이어그램이다. 종래 기술의 오실로그램 다이어그램과 비교하면, 본 발명의 오실로그램 다이어그램은 종래 기술의 오실로그램 다이어그램과 동일하다. 따라서, 본 발명의 GOA 회로는 종래의 GOA 회로와 동일한 기술적 효과를 구비하는 것을 확인할 수 있고, 사용되는 TFT의 수를 효과적으로 감소시킨다.
도 6 내지 도 8을 참조한다. 도 6은 본 발명의 바람직한 제2실시예의 GOA 회로(40)의 구조도이다. 도 7은 도 6의 GOA 회로의 순방향 주사 오실로 그램다이어그램이고, 도 8은 도 6의 GOA 회로의 역방향 주사 오실로그램 다이어그램이다.
제2실시예와 제1실시예의 차이점은, 제2실시예의 풀-다운 회로(200) 및 풀-업 회로(400)가 제1 실시예의 풀-다운 회로 및 풀-업 회로와 다른 것이다. 2 개의 신호가 부가되고 각 레벨 GOA 유닛의 TFT의 수는 10에서 13으로 증가되며, 이러한 증가의 목적은 역방향 스캐닝의 기능을 확장하는 것이다. 차이점은 아래에서 설명한다.
풀-다운 회로(200)는 제9TFT(T9), 제10TFT(T10), 제11TFT(T11) 및 제12TFT(T12)를 포함한다. 제9TFT(T9)는 직류 저전압원(VSS)이 연결되는 제9입력단자, 게이트 신호점(Q(n))과 연결되는 제9출력단자를 구비한다. 제10 박막 트랜지스터(T10)는 제9제어단자에 연결되는 제10제어단자, 직류저전압 공급원(VSS)이 연결되는 제10입력단자 및 게이트라인(G(n))이 연결되는 제10 출력단자를 구비한다. 제11TFT(T11)는 순방향 주사 신호(Vsf)를 수신하는 제11 제어단자, 제(n+3)레벨의 스타트신호(ST(n+3))를 수신하는 제11입력단자 및 제10 제어단자에 연결되는 제11출력단자를 구비한다. 제12 TFT(T12)는 역방향 주사 신호(Vsr)를 수신하는 제12제어단자, 제(n-3) 레벨 스타트신호(ST(n-3))를 수신하는 제12 입력단자, 및 제11출력단자에 연결되는 제12 출력단자를 구비한다.
풀-업 회로(400)는 제13 및 제14TFT(T13, T14)를 포함한다. 제13 TFT(T13)는 순방향 주사 신호(Vsf)를 수신하는 제13 제어단자, 제(n-3) 레벨 스타트신호(ST(n-3))를 수신하는 제13입력단자 및 게이트 신호점(Q(n))에 연결되는 제13출력단자를 구비한다. 제14 TFT(T14)는 역방향 주사 신호(Vsr)를 수신하는 제14제어단자, 제(n+3) 레벨 스타트신호(ST(n+3))를 수신하는 제14 입력단자, 및 제13 출력단자에 연결되는 제14출력단자를 구비한다.
상이한 TV 제조자는 동일한 LCD 패널에 적용하는 경우에도 완전히 다른 장치 설계를 가질 수 있다. 그러므로, 상이한 스캐닝 방향에 대한 많은 요구가 있다. 일부 제조업체는 G1 → G2 → G3 → ...... → Gn → Gn + 1 순으로 게이트라인이 켜지는 정방향 스캐닝(일반 스캔)이 필요하다. 그러나 일부 제조업체는 Gn + 1 → Gn → ...... G3 → G2 → G1 순으로 게이트라인이 켜지는 역방향스캐닝(리버스 스캔)이 필요하다. 도 6의 GOA 회로는 2 개의 요구를 동시에 만족시키기 위해 사용된다. GOA 회로의 주사 방향은 순방향 주사 신호(Vsf)와 역방향 주사 신호(Vsr)를 가산함으로써 제어된다. 순방향 주사 신호(Vsf)가 고전위이고 역방향 주사 신호(Vsr)가 저전위 일 때, 도 6의 회로는 순방향 주사 모드이다. 게이트 신호점(Q(n))은 제(n-3) 레벨 스타트신호(ST(n-3))에 의해 풀-업되고, GOA 회로(35)는 온되어 게이트 펄스를 출력하고, GOA 회로(35)는 게이트 펄스가 출력된 후 제(n+3) 레벨의 스타트신호(ST(n+3))에 의해 오프된다. 반대로, 순방향 주사 신호(Vsf)가 저전위이고 역방향주사 신호(Vsr)가 고전위일 때, 도 6의 회로는 역방향 주사 모드이다. 게이트 신호점(Q(n))은 제(n+3) 레벨 스타트신호(ST(n+3))에 의해 풀-업되고, GOA 회로(35)는 온되어 게이트 펄스를 출력하고, GOA 회로(35)는 게이트 펄스가 출력된 후, 제(n-3) 레벨의 스타트신호(ST(n-3))에 의해 오프된다. 이 작업 모드의 해당 오실로그램 다이어그램은 도 8에 도시되어 있다.
도 9를 참조하면, 본 발명의 LCD 장치(1)의 도면이다. LCD 장치(1)는 제1바람직한 실시예의 GOA 회로를 포함한다. 선택적으로, LCD 장치(1)는 제2 바람직한 실시 예의 GOA 회로를 포함 할 수있다.
본 발명은 바람직한 실시 예로서 개시되었지만, 상기 바람직한 실시 예는 본 발명을 제한하려는 것이 아니다. 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변형 및 변형을 행할 수있다. 따라서, 본 발명의 청구항의 범위가 정의되어야 한다.

Claims (17)

  1. 복수의 게이트라인을 포함하는 LCD(Liquid Crystal Display) 장치의 GOA(Gate Driver On Array) 회로에서,
    상기 GOA 회로는
    서로 직렬로 연결되어 있는 복수 레벨의 GOA 유닛을 포함하고, 제n레벨 GOA 유닛은 대응하는 게이트라인을 충전하고, 상기 제n레벨 GOA 유닛은,
    게이트 신호점과 접속되는 풀-다운 서스테인 회로(pull-down sustain circuit);
    상기 게이트 신호점을 통해 상기 풀-다운 서스테인 회로와 접속되는 풀-업 회로;
    상기 게이트 신호점을 통해 상기 풀-업 회로와 접속되는 부트 스트랩 커패시터 회로;
    상기 게이트 신호점을 통해 상기 부트 스트랩 커패시터 회로와 연결되는 풀-다운 회로; 및
    상기 게이트 신호점 및 상기 게이트라인을 통해 상기 풀-다운 회로와 연결되고, 클럭 신호를 수신하는 클럭 회로를 포함하고,
    상기 풀-다운 서스테인 회로, 상기 부트 스트랩 커패시터 회로 및 상기 풀-다운 회로는 모두 직류 저전압원에 연결되고;
    상기 풀-다운 서스테인 회로는,
    입력 신호점에 접속되는 제1제어단자와, 직류저전압원에 접속된 제1입력단자를 구비하는 제1TFT(박막 트랜지스터);
    상기 제1TFT의 제1출력단자에 연결되는 제2제어단자, 직류저전압원에 연결되는 제2입력단자, 및 출력신호점에 연결되는 제2출력단자를 구비하는 제2TFT;
    제3제어단자, 제3출력단자, 및 제3입력단자를 포함하고, 상기 제3 제어단자와 상기 제3 출력단자는 직류 전압원에 연결되고, 상기 제3 입력단자는 상기 제1입력단자에 연결되는 제3TFT;
    상기 게이트 신호점에 접속된 제4 제어단자, 상기 제3 제어단자에 접속된 제4 출력단자, 상기 출력 신호점에 접속되고 상기 출력신호점은 상기 게이트 신호점에 접속된 제4 입력단자를 구비하는 제4 TFT를 포함하고,
    상기 부트 스트랩 커패시터 회로는 리셋신호를 수신하는 제7제어단자, 상기 직류저전압원에 연결된 제7 입력단자 및 상기 게이트라인을 수신하는 제7 출력단자를 구비하는 제7TFT를 포함하며, 상기 클럭 회로는 게이트 신호점에 접속된 제5제어단자, 클록신호를 수신하는 제5입력단자 및 상기 게이트라인과 연결된 제5 출력단자를 구비하는 제5 TFT를 포함하는 LCD 장치의 GOA 회로.
  2. 제1항에있어서,
    상기 클럭 회로는,
    상기 게이트 신호점에 연결되는 제6제어단자, 상기 클럭 신호를 입력받는 제6 입력단자 및 제n레벨의 스타트신호를 출력하는 제6출력단자를 구비하는 제6 TFT를 포함하는 LCD 장치의 GOA 회로.
  3. 제1항에있어서,
    상기 부트 스트랩 커패시터 회로는,
    상기 게이트 신호점 및 상기 게이트라인에 접속된 2 개의 단자를 구비하는 제1 캐패시터를 포함하는 LCD 장치의 GOA 회로.
  4. 제1항에있어서,
    상기 풀-업 회로는,
    제(n-3) 레벨의 스타트신호를 수신하는 제8제어단자, 상기 제8제어단자와 연결되는 제8입력단자 및 상기 게이트 신호점에 연결된 제8 출력단자를 구비하는 제8 TFT를 포함하는 LCD 장치의 GOA 회로.
  5. 제1항에있어서,
    상기 풀-다운 회로는,
    제(n+3) 레벨의 스타트신호를 수신하는 제9제어단자, 상기 직류저전압원에 연결된 제9입력단자 및 상기 게이트 신호점에 연결된 제9 출력단자를 구비하는 제9 박막 트랜지스터; 및
    상기 제9제어단자에 접속되는 제10 제어단자, 상기 직류 저전압원에 접속되는 제10입력단자 및 상기 게이트라인과 접속되는 제10 출력단자를 구비하는 제10 TFT를 포함하는 LCD 장치의 GOA 회로.
  6. 제1항에있어서,
    상기 풀-다운 회로는,
    상기 직류저전압원에 연결된 제9입력단자와 상기 게이트 신호점에 연결된 제9출력단자를 구비하는 제9TFT;
    제9제어단자에 접속되는 제10제어단자, 상기 직류저전압원에 접속되는 제10입력단자 및 상기 게이트라인과 접속되는 제10 출력단자를 구비하는 제10TFT;
    순방향 주사신호를 수신하는 제11제어단자, 제(n+3) 레벨 스타트신호를 수신하는 제11입력단자 및 상기 제10제어단자와 연결된 제11출력단자를 구비하는 제11TFT; 및
    역방향 주사신호를 수신하는 제12 제어단자, 제(n-3) 레벨 스타트신호를 수신하는 제12입력단자 및 상기 제11출력단자에 연결된 제12 출력단자를 구비하는 제12 TFT를 포함하는 LCD 장치의 GOA 회로.
  7. 제1항에있어서,
    상기 풀-업 회로는,
    순방향 주사신호를 수신하는 제13제어단자와, 제(n-3) 레벨의 스타트신호를 수신하는 제13입력단자와, 상기 게이트 신호점에 연결된 제13 출력단자를 구비하는 제13TFT; 및
    역방향 주사신호를 수신하는 제14 제어단자, 제(n+3) 레벨 스타트신호를 수신하는 제14입력단자, 및 상기 제13출력단자에 연결된 제14출력단자를 구비하는 제14TFT를 포함하는 LCD 장치의 GOA 회로.
  8. 제1항에있어서,
    상기 출력 신호점은 상기 입력 신호점과 연결되는 LCD 장치의 GOA 회로.
  9. 복수의 게이트라인을 포함하는 LCD(Liquid Crystal Display) 장치의 GOA(Gate Driver On Array) 회로에서,
    상기 GOA 회로는
    서로 직렬로 연결되어 있는 복수 레벨의 GOA 유닛을 포함하고, 제n레벨 GOA 유닛은 대응하는 게이트라인을 충전하고, 상기 제n레벨 GOA 유닛은,
    게이트 신호점과 접속되는 풀-다운 서스테인 회로(pull-down sustain circuit);
    상기 게이트 신호점을 통해 상기 풀-다운 서스테인 회로와 접속되는 풀-업 회로;
    상기 게이트 신호점을 통해 상기 풀-업 회로와 접속되는 부트 스트랩 커패시터 회로;
    상기 게이트 신호점을 통해 상기 부트 스트랩 커패시터 회로와 연결되는 풀-다운 회로; 및
    상기 게이트 신호점 및 상기 게이트라인을 통해 상기 풀-다운 회로와 연결되고, 클럭 신호를 수신하는 클럭 회로를 포함하고,
    상기 풀-다운 서스테인 회로, 상기 부트 스트랩 커패시터 회로 및 상기 풀-다운 회로는 모두 직류 저전압원에 연결되고;
    상기 풀-다운 서스테인 회로는,
    입력 신호점에 접속되는 제1제어단자와, 직류저전압원에 접속된 제1입력단자를 구비하는 제1TFT(박막 트랜지스터);
    상기 제1TFT의 제1출력단자에 연결되는 제2제어단자, 직류저전압원에 연결되는 제2입력단자, 및 출력신호점에 연결되는 제2출력단자를 구비하는 제2TFT;
    제3제어단자, 제3출력단자, 및 제3입력단자를 포함하고, 상기 제3 제어단자와 상기 제3 출력단자는 직류 전압원에 연결되고, 상기 제3 입력단자는 상기 제1입력단자에 연결되는 제3TFT;
    상기 게이트 신호점에 접속된 제4 제어단자, 상기 제3 제어단자에 접속된 제4 출력단자, 상기 출력 신호점에 접속되고 상기 출력신호점은 상기 게이트 신호점에 접속된 제4 입력단자를 구비하는 제4 TFT를 포함하는 LCD 장치의 GOA 회로.
  10. 제9항에있어서,
    상기 클럭 회로는,
    상기 게이트신호점에 연결되는 제5제어단자, 상기 클럭신호를 수신하는 제5입력단자, 및 상기 게이트라인에 연결되는 제5출력단자를 구비하는 제5TFT; 및
    상기 게이트 신호점에 연결되는 제6제어단자, 상기 클럭 신호를 입력받는 제6 입력단자 및 제n레벨의 스타트신호를 출력하는 제6출력단자를 구비하는 제6 TFT를 포함하는 LCD 장치의 GOA 회로.
  11. 제9항에있어서,
    상기 부트 스트랩 커패시터 회로는,
    상기 게이트 신호점 및 상기 게이트라인에 접속된 2 개의 단자를 구비하는 제1 캐패시터; 및
    리셋신호를 전달받는 제7제어단자, 상기 직류저전압원에 연결되는 제7입력단자, 및 게이트라인에 연결되는 제7출력단자를 구비하는 제7TFT를 포함하는 LCD 장치의 GOA 회로.
  12. 제9항에있어서,
    상기 풀-업 회로는,
    제(n-3) 레벨의 스타트신호를 수신하는 제8제어단자, 상기 제8제어단자와 연결되는 제8입력단자 및 상기 게이트 신호점에 연결된 제8 출력단자를 구비하는 제8 TFT를 포함하는 LCD 장치의 GOA 회로.
  13. 제9항에있어서,
    상기 풀-다운 회로는,
    제(n+3) 레벨의 스타트신호를 수신하는 제9제어단자, 상기 직류저전압원에 연결된 제9입력단자 및 상기 게이트 신호점에 연결된 제9 출력단자를 구비하는 제9 박막 트랜지스터; 및
    상기 제9제어단자에 접속되는 제10 제어단자, 상기 직류 저전압원에 접속되는 제10입력단자 및 상기 게이트라인과 접속되는 제10 출력단자를 구비하는 제10 TFT를 포함하는 LCD 장치의 GOA 회로.
  14. 제9항에있어서,
    상기 풀-다운 회로는,
    상기 직류저전압원에 연결된 제9입력단자와 상기 게이트 신호점에 연결된 제9출력단자를 구비하는 제9TFT;
    제9제어단자에 접속되는 제10제어단자, 상기 직류저전압원에 접속되는 제10입력단자 및 상기 게이트라인과 접속되는 제10 출력단자를 구비하는 제10TFT;
    순방향 주사신호를 수신하는 제11제어단자, 제(n+3) 레벨 스타트신호를 수신하는 제11입력단자 및 상기 제10제어단자와 연결된 제11출력단자를 구비하는 제11TFT; 및
    역방향 주사신호를 수신하는 제12 제어단자, 제(n-3) 레벨 스타트신호를 수신하는 제12입력단자 및 상기 제11출력단자에 연결된 제12 출력단자를 구비하는 제12 TFT를 포함하는 LCD 장치의 GOA 회로.
  15. 제9항에있어서,
    상기 풀-업 회로는,
    순방향 주사신호를 수신하는 제13제어단자와, 제(n-3) 레벨의 스타트신호를 수신하는 제13입력단자와, 상기 게이트 신호점에 연결된 제13 출력단자를 구비하는 제13TFT; 및
    역방향 주사신호를 수신하는 제14 제어단자, 제(n+3) 레벨 스타트신호를 수신하는 제14입력단자, 및 상기 제13출력단자에 연결된 제14출력단자를 구비하는 제14TFT를 포함하는 LCD 장치의 GOA 회로.
  16. 제9항에있어서,
    상기 출력 신호점은 상기 입력 신호점과 연결되는 LCD 장치의 GOA 회로.
  17. LCD 장치에서,
    제9항의 GOA 회로를 포함하는 LCD 장치.


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