CN101667461A

CN101667461A - 移位寄存器

Info

Publication number: CN101667461A
Application number: CN200910176205A
Authority: CN
Inventors: 林志隆; 涂俊达; 陈勇志
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2009-09-16
Filing date: 2009-09-16
Publication date: 2010-03-10
Anticipated expiration: 2029-09-16
Also published as: CN101667461B

Abstract

本发明公开一种移位寄存器包含多个电性连接的移位单元。每一个移位单元包含一提升电路、一提升驱动电路、一下拉驱动电路及一下拉电路。提升电路根据一第一信号以及一驱动节点的电压输出该第一信号至一输出节点。该提升驱动电路根据上一个移位单元的输出电压驱动该提升电路。该下拉驱动电路根据该第一信号以及一第二信号输出一低电位电压至该驱动节点以及该输出节点。该下拉电路根据该输出节点的电压重置该提升驱动电路，并根据一第三信号以及一第四信号输出该低电位电压至该驱动节点以及该输出节点。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器，尤指一种可改善输出节点的下拉电压的移位寄存器。

背景技术

液晶显示器的栅极驱动器利用移位寄存器来产生循序的扫描信号。目前移位寄存器可通过非晶硅(amorphous silicon，a-Si)薄膜晶体管(thin filmtransistors，TFTs)以及低温多晶硅(low temperature polycrystalline silicon，LTPS)薄膜晶体管制造于液晶显示器的玻璃基板上。移位寄存器通常具有多级的电路，所以某些薄膜晶体管会导通一段很长的时间。然而，当电压持续或频繁的施加至薄膜晶体管以及低温多晶硅薄膜晶体管一段很长的时间时，将使得薄膜晶体管退化而无法适当的运作，降低了移位寄存器的可靠度。

请参考图1，图1为现有技术的移位寄存器的示意图。在第N个移位寄存器100中，第一晶体管Q1用来驱动第二晶体管Q2。第一晶体管Q1的控制端与第一端电性连接于移位寄存器的输入端，用以接收来自上一级SR(N-1)的输出信号。第一晶体管Q1的第二端电性连接于第二晶体管Q2的控制端。第二晶体管Q2的第一端用来接收第一信号CK1，第二晶体管Q2的第二端电性连接于移位寄存器的输出端OUT，以根据驱动节点G的电压将第一信号CK1传输至输出端OUT。移位寄存器100包含一第一下拉模块110以及一第二下拉模块120。第三晶体管Q3以及第九晶体管Q9电性连接于输出端OUT，用来在输出端OUT输出高电位电压后，将输出端OUT的电压拉至低电位电压VSS。第六晶体管Q6以及第十晶体管Q10电性连接于驱动节点G，用来在输出端OUT输出高电位电压后将驱动节点G的电压拉至低电位电压VSS以关闭第二晶体管Q2。第一下拉模块110以及第二下拉模块120根据第一信号CK1以及第二信号CK2分别执行下拉任务约50％的时间。在第一下拉模块110中，第九晶体管Q9与第十晶体管Q10的控制端电性连接于节点K，节点K的电压由第十二晶体管Q12与第十三晶体管Q13所决定。在第二下拉模块中，第三晶体管Q3与第六晶体管Q6的控制端电性连接于节点P，节点P的电压由第四晶体管Q4与第五晶体管Q5所决定。第十一晶体管Q11用来将节点K的电压拉至低电位电压VSS。第七晶体管Q7用来在输出端OUT输出高电位电压时，将节点P的电压拉至低电位电压VSS。另外，第八晶体管Q8电性连接于节点P，用来在输出端OUT输出高电位电压时，将节点P的电压拉至低电位电压VSS。

第二信号CK2与第一信号CK1为互补信号。因此，当第一信号CK1为高电位电压，第二信号CK2为的低电位电压VSS时，节点P的电压为低电位电压VSS，节点K的电压为高电位电压，除了在输出端OUT为高电位电压时，节点K的电压将被第十一晶体管Q11拉至低电位电压VSS。同样地，当第一信号CK1为低电位电压VSS，第二信号CK2为高电位电压时，节点K的电压为低电位电压VSS，节点P的电压为高电位电压，除了在输出端OUT为高电位电压时，节点P的电压将被第七晶体管Q7以及第八晶体管Q8拉至低电位电压VSS。

节点K及节点P的电压分别约50％的时间在高电位电压以及约50％的时间在低电位电压VSS。在高电位电压时，晶体管导通，此时晶体管的临界值漂移增加，而在低电位电压时，晶体管的临界值漂移减少。当高电位电压与低电位电压为反相时，临界值漂移增加量等于临界值漂移减少量，临界值漂移的净值大体上为零，移位寄存器的运作便视为稳定的。然而，目前的高电位电压约等于+18V，而低电位电压VSS约等于-6V。因此，由节点K以及节点P所控制的第三晶体管Q3、第六晶体管Q6、第九晶体管Q9以及第十晶体管Q10的临界值漂移将随时间而增加，使得移位寄存器不稳定。

发明内容

因此，本发明的一目的在于提供一种移位寄存器。

本发明提供一种移位寄存器，包含多个电性连接的移位单元，其中每一个移位单元包含一提升电路、一提升驱动电路、一下拉驱动电路以及一下拉电路。该提升电路用来根据一第一信号以及一驱动节点的电压输出该第一信号至一输出节点。该提升驱动电路电性连接于该提升电路，用来根据上一个移位单元的输出电压驱动该提升电路。该下拉驱动电路电性连接于该提升驱动电路，用来根据该第一信号以及一第二信号输出一低电位电压至该驱动节点以及该输出节点。该下拉电路电性连接于该提升电路以及该提升驱动电路，用来根据该输出节点的电压重置该提升驱动电路，并根据一第三信号以及一第四信号输出该低电位电压至该驱动节点以及该输出节点。

本发明有益效果在于，本发明公开的移位寄存器利用四组以上的信号控制，可加强将输出节点拉至低电位电压的能力。移位寄存器的晶体管由四组以上的信号控制，可减少信号因不正常的电压耦合而影响电路操作。由于信号的操作频率较低，可以降低移位寄存器的消耗功率。另外，移位寄存器的移位单元利用输出节点的电压自我重置，因此在不需要额外的信号线来电性连接上一级的移位单元，可降低电路的布局面积。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1为现有技术的移位寄存器的示意图；

图2为本发明的移位寄存器的第一实施例的示意图；

图3为图2的移位寄存器的信号的波形图；

图4为本发明的移位寄存器的第二实施例的示意图；

图5为图4的移位寄存器的信号的波形图。

其中，附图标记

100、200、300 移位单元 110 第一下拉模块

120 第二下拉模块 200 移位单元

210 提升电路 220 提升驱动电路

230 下拉驱动电路 240 下拉电路

Q1～Q13 晶体管 M1～M14 晶体管

G、Q 驱动节点 OUT 输出节点

ST 传输节点 P 节点

CK1 第一信号 CK2 第二信号

CK3 第三信号 CK4 第四信号

CK5 第五信号 VDD 高电位电压

VSS 低电位电压 VD2 第二高电位电压

具体实施方式

请参考图2，图2为本发明的移位寄存器的第一实施例的示意图。移位寄存器包含多个电性连接的移位单元200，每一个移位单元200包含一提升电路210、一提升驱动电路220、一下拉驱动电路230以及一下拉电路240。提升电路210包含一第一晶体管M1以及一第十三晶体管M13。提升驱动电路220包含一第二晶体管M2。下拉驱动电路230包含一第三晶体管M3、一第四晶体管M4、一第五晶体管M5、一第六晶体管M6以及一第七晶体管M7。下拉电路240包含一第八晶体管M8、一第9晶体管M9、一第十晶体管M10、一第十一晶体管M11以及一第十四晶体管M14。提升电路210来根据第一信号CK1以及驱动节点Q的电压输出第一信号CK至输出节点OUT(n)。提升驱动电路220根据上一个移位单元的输出电压驱动提升电路210。下拉电路240根据第一信号CK1以及第二信号CK2输出低电位电压VSS至驱动节点Q以及输出节点OUT。下拉驱动电路230根据输出节点Q的电压重置提升驱动电路220，并根据第三信号CK3以及第四信号CK4输出低电位电压VSS至驱动节点Q以及输出节点OUT(n)。

第一晶体管M1的第一端用来接收第一信号CK1，第一晶体管M1的第二端电性连接于输出节点OUT(n)。第二晶体管M2的第一端电性连接于上一个移位单元的输出节点OUT(n-1)，第二晶体管M2的控制端电性连接于其第一端，第二晶体管M2的第二端电性连接于驱动节点Q。第三晶体管M3的第一端用来接收第一信号CK1，第三晶体管M3的控制端电性连接于其第一端，第三晶体管M3的第二端电性连接于节点P。第四晶体管M4的第一端电性连接于节点P，第四晶体管M4的控制端电性连接于输出节点OUT(n)，第四晶体管M4的第二端用来接收低电位电压VSS。第五晶体管M5的第一端电性连接于输出节点OUT(n)，第五晶体管M5的控制端电性连接于节点P，第五晶体管M5的第二端用来接收低电位电压VSS。第六晶体管M6的第一端电性连接于驱动节点Q，第六晶体管M6的控制端用来接收第一信号CK1，第六晶体管M6的第二端电性连接于输出节点OUT(n)。第七晶体管M7的第一端电性连接于输出节点OUT(n)，第七晶体管M7的控制端用来接收第二信号CK2，第七晶体管M7的第二端用来接收低电位电压VSS。第八晶体管M8的第一端电性连接于输出节点OUT(n)，第八晶体管M8的控制端用来接收第三信号CK3，第八晶体管M8的第二端用来接收低电位电压VSS。第九晶体管M9的第一端电性连接驱动节点Q，第九晶体管M9的控制端用来接收第三信号CK3，第九晶体管M9的第二端用来接收低电位电压VSS。第十晶体管M10的第一端电性连接于第二晶体管M2的第一端，第十晶体管M10的控制端电性连接于输出节点OUT(n)，第十晶体管M10的第二端用来接收低电位电压VSS。第十一晶体管M11的第一端电性连接于输出节点OUT(n)，第十一晶体管M11的控制端用来接收第四信号CK4，第十一晶体管M11的第二端用来接收低电位电压VSS。第十三晶体管M13的第一端用来接收第一信号CK1，第十三晶体管M13的控制端电性连接于驱动节点Q，第十三晶体管M13的第二端电性连接于传输节点ST(n)。第十四晶体管M14的第一端电性连接于传输节点ST(n)，第十四晶体管M14的控制端用来接收第四信号CK4，第十四晶体管M14的第二端用来接收低电位电压VSS。在本发明实施例中，传输节点ST(n)的电压与输出节点OUT(n)相同，但利用传输节点ST(n)可增加对下一级的驱动能力。

请参考图3，图3为图2的移位寄存器的信号的波形图。第一信号CK1至第四信号CK4为循序的脉冲信号。在时序t0时，第(n-1)个移位单元的传输节点ST(n-1)为高电位电压VDD，所以第二晶体管M2导通将高电位电压VDD传送至驱动节点Q。驱动节点Q的高电位电压VDD将第一晶体管M1导通，在时序t1时，第一信号CK1为高电位电压VDD，因为第一晶体管M1的第一端以及控制端之间的电容耦合，所以驱动节点Q的电压会被提升至第二高电位电压VD2，使得第一晶体管M1的导通电阻更低，可以更快地将高电位电压VDD传送至输出节点OUT(n)。在本发明中，利用输出节点OUT(n)的电压自我重置，当输出节点OUT(n)为高电位电压VDD时，第十晶体管M10导通，所以第二晶体管M2的控制端接收低电位电压VSS而关闭。当第一信号CK1为高电位电压VDD时，第三晶体管M3以及第六晶体管M6导通，所以第一信号CK1的高电位电压VDD将通过第三晶体管M3传送至节点P。另一方面，驱动节点Q的第二高电位电压VD2将通过第六晶体管M6传送至第四晶体管M4的控制端，使得第四晶体管M4导通，所以低电压电位VSS将通过第四晶体管M4传送至节点P。在时序t2时，第二信号CK2为高电位电压VDD，第七晶体管M7导通将低电位电压VSS传送至第四晶体管M4的控制端以及输出节点OUT(n)，此时第一信号CK1为低电位电压VSS，但驱动节点Q为高电位电压VDD使得第一晶体管M1导通，所以低电位电压VSS也通过第一晶体管M1传送至输出节点OUT(n)。在时序t3时，第三信号CK3为高电位电压VDD，第八晶体管M8以及第九晶体管M9导通，将低电位电压分别传送至输出节点OUT(n)以及驱动节点Q。在时序t4时，第四信号CK4为高电位电压VDD，第十一晶体管M11以及第十四晶体管M14导通，将低电位电压分别传送至输出节点OUT(n)以及传输节点ST(n)。

请参考图4以及图5，图4为本发明的移位寄存器的第二实施例的示意图，图5为图4的移位寄存器的信号的波形图。如图4所示，在本发明第二实施例中，移位寄存器的移位单元300另包含一第十二晶体管M12，第十二晶体管M12的第一端电性连接于输出节点OUT(n)，第十二晶体管M12的控制端用来接收第五信号CK5，第十二晶体管M12的第二端用来接收低电位电压VSS。第十二晶体管M12由第五信号CK5所控制，可加强将输出节点OUT(n)拉至低电位电压VSS的能力。如图5所示，第一信号CK1至第五信号CK5为循序的脉冲信号。在第二实施例中，移位寄存器在时序t0～t4与第一实施例相同。在时序t5时，第五信号CK5为高电位电压VDD，第十二晶体管M12导通，将低电位电压VSS传送至输出节点OUT(n)。

综上所述，本发明的移位寄存器利用四组以上的信号CK1～CK4或CK1～CK5来作控制，可加强将输出节点OUT(n)拉至低电位电压VSS的能力。移位寄存器的晶体管由信号CK1～CK4或CK1～CK5所控制，可减少信号因不正常的电压耦合而影响电路操作。由于信号CK1～CK4或CK1～CK5的操作频率较低，可以降低移位寄存器的消耗功率。另外，移位寄存器的移位单元利用输出节点OUT(n)的电压自我重置，因此在不需要额外的信号线来电性连接上一级的移位单元，可降低电路的布局面积。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种移位寄存器，包含多个电性连接的移位单元，其特征在于，每一个移位单元包含：

一提升电路，用来根据一第一信号以及一驱动节点的电压输出该第一信号至一输出节点；

一提升驱动电路，电性连接于该提升电路，用来根据上一个移位单元的输出电压驱动该提升电路；

一下拉驱动电路，电性连接于该提升驱动电路，用来根据该第一信号以及一第二信号输出一低电位电压至该驱动节点以及该输出节点；以及

一下拉电路，电性连接于该提升电路以及该提升驱动电路，用来根据该输出节点的电压重置该提升驱动电路，并根据一第三信号以及一第四信号输出该低电位电压至该驱动节点以及该输出节点。

2.根据权利要求1所述的移位寄存器，其特征在于，该提升电路包含：

一第一晶体管，具有一第一端用来接收该第一信号，一控制端电性连接于该驱动节点，以及一第二端电性连接于该输出节点。

3.根据权利要求2所述的移位寄存器，其特征在于，该提升驱动电路包含：

一第二晶体管，具有一第一端电性连接于上一个移位单元的输出节点，一控制端电性连接于该第一端，以及一第二端电性连接于该驱动节点。

4.根据权利要求3所述的移位寄存器，其特征在于，该下拉驱动电路包含：

一第三晶体管，具有一第一端用来接收该第一信号，一控制端电性连接于该第一端，以及一第二端电性连接于一第一节点；

一第四晶体管，具有一第一端电性连接于该第一节点，一控制端电性连接于该输出节点，以及一第二端用来接收该低电位电压；

一第五晶体管，具有一第一端电性连接该输出节点，一控制端电性连接于该第一节点，以及一第二端用来接收该低电位电压；

一第六晶体管，具有一第一端电性连接该驱动节点，一控制端用来接收该第一信号，以及一第二端电性连接于该输出节点；以及

一第七晶体管，具有一第一端电性连接于该输出节点，一控制端用来接收该第二信号，以及一第二端用来接收该低电位电压。

5.根据权利要求4所述的移位寄存器，其特征在于，该下拉电路包含：

一第八晶体管，具有一第一端电性连接于该输出节点，一控制端用来接收该第三信号，以及一第二端用来接收该低电位电压；

一第九晶体管，具有一第一端电性连接于该驱动节点，一控制端用来接收该第三信号，以及一第二端用来接收该低电位电压；

一第十晶体管，具有一第一端电性连接于该第二晶体管的第一端，一控制端电性连接于该输出节点，以及一第二端用来接收该低电位电压；以及

一第十一晶体管，具有一第一端电性连接于该输出节点，一控制端用来接收该第四信号，以及一第二端用来接收该低电位电压。

6.根据权利要求5所述的移位寄存器，其特征在于，该第一信号、该第二信号、该第三信号以及该第四信号为循序的脉冲信号。

7.根据权利要求5所述的移位寄存器，其特征在于，该下拉电路另包含：

一第十二晶体管，具有一第一端电性连接于该输出节点，一控制端用来接收一第五信号，以及一第二端用来接收该低电位电压。

8.根据权利要求7所述的移位寄存器，其特征在于，该第一信号、该第二信号、该第三信号、该第四信号以及该第五信号为循序的脉冲信号。

9.根据权利要求1所述的移位寄存器，其特征在于，该提升电路包含：

一第一晶体管，具有一第一端用来接收该第一信号，一控制端电性连接于该驱动节点，以及一第二端电性连接于该输出节点；以及

一第十三晶体管，具有一第一端用来接收该第一信号，一控制端电性连接于该驱动节点，以及一第二端电性连接于一传输节点。

10.根据权利要求9所述的移位寄存器，其特征在于，该提升驱动电路包含：

一第二晶体管，具有一第一端电性连接于上一个移位单元的传输节点，一控制端电性连接于该第一端，以及一第二端电性连接于该驱动节点。

11.根据权利要求10所述的移位寄存器，其特征在于，该下拉驱动电路包含：

12.根据权利要求11所述的移位寄存器，其特征在于，该下拉电路包含：

一第十晶体管，具有一第一端电性连接于该第二晶体管的第一端，一控制端电性连接于该输出节点，以及一第二端用来接收该低电位电压；

一第十一晶体管，具有一第一端电性连接于该输出节点，一控制端用来接收该第四信号，以及一第二端用来接收该低电位电压；以及

一第十四晶体管，具有一第一端电性连接于该传输节点，一控制端用来接收该第四信号，以及一第二端用来接收该低电位电压。

13.根据权利要求12所述的移位寄存器，其特征在于，该第一信号、该第二信号、该第三信号以及该第四信号为循序的脉冲信号。

14.根据权利要求12所述的移位寄存器，其特征在于，该下拉电路另包含：

15.根据权利要求14所述的移位寄存器，其特征在于，该第一信号、该第二信号、该第三信号、该第四信号以及该第五信号为循序的脉冲信号。

16.根据权利要求1所述的移位寄存器，其特征在于，该下拉驱动电路包含：

17.根据权利要求1所述的移位寄存器，其特征在于，该下拉电路包含：

一第九晶体管，具有一第一端电性连接于该驱动节点，一控制端用来接收该第三信号，以及一第二端用来接收该低电位电压；以及

一第十晶体管，具有一第一端电性连接于该第二晶体管的第一端，一控制端电性连接于该输出节点，以及一第二端用来接收该低电位电压。